專(zhuān)利名稱(chēng)：用于靜態(tài)隨機(jī)存取存儲(chǔ)器的字線驅(qū)動(dòng)器電路及其方法
技術(shù)領(lǐng)域：
本發(fā)明大體涉及數(shù)據(jù)處理系統(tǒng)，更具體地涉及用于靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的字線驅(qū)動(dòng)器電路及其方法。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)通常用在需要高速的應(yīng)用中，例如在數(shù)據(jù)處理系統(tǒng)中的高速緩沖存儲(chǔ)器中。SRAM經(jīng)常被實(shí)現(xiàn)為以行或列組織的存儲(chǔ)器單元的陣列。每個(gè)SRAM單元存儲(chǔ)一位數(shù)據(jù)并被實(shí)現(xiàn)為一對(duì)反相器，該對(duì)反相器的輸入和輸出在差分存儲(chǔ)結(jié)點(diǎn)處交叉連接。SRAM是“雙穩(wěn)態(tài)”的，也就是，其在兩個(gè)可能的邏輯電平之一都是穩(wěn)態(tài)。單元的邏輯狀態(tài)由兩個(gè)反相器輸出的哪一個(gè)是邏輯高來(lái)確定，以及通過(guò)對(duì)適當(dāng)?shù)膯卧斎胧┘幼銐虼笮〉碾妷汉统掷m(xù)時(shí)間，可以對(duì)其改變狀態(tài)。
現(xiàn)在用于嵌入式SRAM的很多應(yīng)用需要在低功率模式下操作集成電路的同時(shí)存取存儲(chǔ)器陣列的性能。然而，隨著電源電壓的降低，單元的靜態(tài)噪聲容限也降低。如果單元不具有充分的噪聲容限，則當(dāng)為了讀取操作而訪問(wèn)單元時(shí)，存儲(chǔ)在單元中的邏輯狀態(tài)可能無(wú)意中被改變。這通常被稱(chēng)為“讀取干擾”。
因此，需要的一種存儲(chǔ)器以及操作該存儲(chǔ)器的方法，允許具有充分靜態(tài)噪聲容限的、在較低電壓下的操作。


附圖以部分示意性圖的形式以及部分框圖的形式來(lái)示出了根據(jù)本發(fā)明的數(shù)據(jù)處理系統(tǒng)。
具體實(shí)施例方式
通常，本發(fā)明提供一種具有嵌入式SRAM的數(shù)據(jù)處理系統(tǒng)。在低功率操作模式下，提供給字線驅(qū)動(dòng)器電路的電源電壓被減少預(yù)定電壓，以低于提供給存儲(chǔ)器單元的電源電壓。通過(guò)減少字線驅(qū)動(dòng)器電壓使之低于電源電壓，對(duì)于低電壓操作改善了存儲(chǔ)器陣列的靜態(tài)噪聲容限。
附圖以部分示意性圖的形式以及部分框圖的形式示出了根據(jù)本發(fā)明的數(shù)據(jù)處理系統(tǒng)10。數(shù)據(jù)處理系統(tǒng)10包括中央處理單元(CPU)12、存儲(chǔ)器14、字線驅(qū)動(dòng)器電源控制電路36、熔絲塊電路64和寄存器72。存儲(chǔ)器14包括存儲(chǔ)器陣列15、行譯碼器46、字線驅(qū)動(dòng)器電路48以及列邏輯器62。存儲(chǔ)器陣列15具有代表性的SRAM單元16、18、20和22。存儲(chǔ)器單元16是傳統(tǒng)的六晶體管單元，并包括P溝道上拉晶體管24和26、N溝道下拉晶體管28和30以及N溝道存取晶體管32和34。陣列15的所有存儲(chǔ)器單元與存儲(chǔ)器單元16相同。字線驅(qū)動(dòng)器電源控制電路36包括多個(gè)晶體管，包括P溝道晶體管38、N溝道晶體管40、42和44、熔絲塊電路64和寄存器72。字線驅(qū)動(dòng)器電路48包括字線驅(qū)動(dòng)器50和字線驅(qū)動(dòng)器52。注意，數(shù)據(jù)處理系統(tǒng)10可以包括附圖中沒(méi)有示出的其他電路。
在存儲(chǔ)器陣列15中，以行和列來(lái)組織存儲(chǔ)器單元。存儲(chǔ)器單元的列包括位線對(duì)及其所有連接到該位線對(duì)的存儲(chǔ)器單元。例如，標(biāo)記為“BL0”和“BL0*”的位線對(duì)以及單元16和20構(gòu)成了一列。同樣地，位線BLM和BLM*以及存儲(chǔ)器單元18和22構(gòu)成了在具有M+1個(gè)列的存儲(chǔ)器陣列中的另一列，其中M是整數(shù)。注意，具有星號(hào)(*)的信號(hào)名稱(chēng)是具有相同名稱(chēng)但是沒(méi)有星號(hào)的信號(hào)的邏輯補(bǔ)。存儲(chǔ)器陣列15的行包括字線以及所有連接到該字線的存儲(chǔ)器單元。例如，標(biāo)記為“WL0”的字線以及存儲(chǔ)器單元16和18構(gòu)成了一行。同樣地，字線WLN以及存儲(chǔ)器單元20和22構(gòu)成了在具有N+1個(gè)行的存儲(chǔ)器陣列中的另一行，其中N是整數(shù)。雖然附圖僅僅示出了兩個(gè)列和行，存儲(chǔ)器陣列通常包括很多行和列。
位線對(duì)中的每個(gè)位線連接到列邏輯62，該列邏輯62包括例如列譯碼器、讀出放大器以及位線負(fù)載。標(biāo)記為“R/W使能”的讀/寫(xiě)使能信號(hào)被提供作為列邏輯62的輸入，并確定是否要對(duì)存儲(chǔ)器陣列寫(xiě)入或是否要從存儲(chǔ)器陣列讀取。在寫(xiě)操作期間，標(biāo)記為“列地址”的列地址選擇存儲(chǔ)器陣列的哪個(gè)列將在標(biāo)記為“I/O數(shù)據(jù)”的數(shù)據(jù)端處接收寫(xiě)入數(shù)據(jù)。在讀操作期間，列地址選擇哪個(gè)列將提供讀數(shù)據(jù)給I/O數(shù)據(jù)端。行譯碼器46具有多個(gè)輸入，用于接收標(biāo)記為“行地址”的行地址。響應(yīng)接收該行地址，行譯碼器在對(duì)于存儲(chǔ)器陣列15的存取(讀或?qū)?期間，提供地址信號(hào)A0-AN來(lái)選擇字線之一。地址信號(hào)A0-AN的每個(gè)被提供給由字線驅(qū)動(dòng)器電路50和52表示的對(duì)應(yīng)字線驅(qū)動(dòng)器。在示出的實(shí)施例中，字線驅(qū)動(dòng)器被實(shí)現(xiàn)為反相器。在另外實(shí)施例中，字線驅(qū)動(dòng)器可以是不同的電路，例如非反相緩沖電路。注意，存儲(chǔ)器14的讀和寫(xiě)操作是傳統(tǒng)的，稍后不會(huì)再描述。
字線驅(qū)動(dòng)器50包括P溝道上拉晶體管54和N溝道下拉晶體管56。字線驅(qū)動(dòng)器52包括P溝道上拉晶體管58和N溝道下拉晶體管60。在字線驅(qū)動(dòng)器50中，N溝道晶體管56的源極端連接到標(biāo)記為VSS的電源電壓端。晶體管54和56的共用連接漏極為字線電壓WL0提供輸出端。字線驅(qū)動(dòng)器電路52的晶體管58和60以相同的方式連接到一起。
在低功率操作期間，字線驅(qū)動(dòng)器電源控制電路36為每個(gè)比電源電壓VDD低預(yù)定電壓的字線驅(qū)動(dòng)器電路提供電源電壓。在所示的實(shí)施例中，預(yù)定電壓是晶體管的閾值電壓(VT)降。附圖描述了在字線驅(qū)動(dòng)器電源控制電路36中的三個(gè)N溝道晶體管40、42和44。在所示的實(shí)施例中，這些晶體管的每個(gè)當(dāng)被選擇時(shí)利用不同的VT來(lái)實(shí)現(xiàn)以提供不同的電壓降。晶體管40、42和44并行地連接在VDD和內(nèi)部電源結(jié)點(diǎn)37之間。P溝道晶體管54和58的源極端也連接到內(nèi)部電源結(jié)點(diǎn)37。在另外實(shí)施例中，可以具有比三個(gè)晶體管40、42和44更多或更少的晶體管。N溝道晶體管40、42和44的柵極連接到寄存器72。寄存器72包括多個(gè)可編程位，這些可編程位通過(guò)CPU 12來(lái)讀取和寫(xiě)入。CPU 12具有標(biāo)記為“SI”的用于編程寄存器72的位的串行端以及用于提供標(biāo)記為“CLK”的時(shí)鐘信號(hào)給寄存器72的時(shí)鐘端。寄存器72的每個(gè)位對(duì)應(yīng)于晶體管40、42和44之一。
熔絲塊64具有多個(gè)熔絲電路，其也連接到N溝道晶體管40、42和44的柵極。注意，為了說(shuō)明本發(fā)明，熔絲電路的類(lèi)型不重要，熔絲電路可以是傳統(tǒng)的熔絲電路，例如用于實(shí)現(xiàn)在存儲(chǔ)器中的冗余(redundancy)的一種熔絲電路。在一個(gè)實(shí)施例中，熔絲塊電路可以包括激光可熔斷熔絲(未示出)，其一端連接到VDD，而第二端連接到N溝道晶體管的漏極(未示出)。在數(shù)據(jù)處理系統(tǒng)通電后，N溝道晶體管的柵極偏置為高。N溝道晶體管的漏極連接到交叉耦合的鎖存電路(未示出)的輸入。當(dāng)熔絲完好時(shí)，交叉耦合鎖存電路的輸入被拉高，導(dǎo)致了交叉耦合鎖存電路的輸出為邏輯低。當(dāng)熔絲熔斷時(shí)，交叉耦合鎖存電路的輸入被拉低，導(dǎo)致了提供給N溝道晶體管40、42和44之一的交叉鎖存電路的輸出為邏輯高。在另一實(shí)施例中，可以以另一方式來(lái)實(shí)現(xiàn)熔絲電路。當(dāng)熔絲之一被熔斷時(shí)，對(duì)應(yīng)的熔絲電路66、68或70分別地將電源電壓VDD連接到對(duì)應(yīng)的晶體管40、42或44的柵極。
在存儲(chǔ)器14的正常操作期間，標(biāo)記為“低VDD”的使能信號(hào)被提供在邏輯低電壓，以使晶體管38導(dǎo)通。用于字線驅(qū)動(dòng)器電路48的電源電壓通過(guò)P溝道晶體管38來(lái)提供，基本等于VDD。當(dāng)選擇了字線WL0～WLN之一時(shí)，字線驅(qū)動(dòng)器電路提供基本等于VDD的邏輯高字線電壓。未選擇的字線被保持在約等于接地電勢(shì)(VSS)。
在數(shù)據(jù)處理系統(tǒng)10的低電壓操作期間，電源電壓被降低以節(jié)約電力。低電源電壓對(duì)于SRAM的操作可具有不利效果。例如，存儲(chǔ)器單元的靜態(tài)噪聲容限可能被降低到存儲(chǔ)器操作變得不可靠的程度。為了增加在低電源電壓處的靜態(tài)噪聲容限，所描述的實(shí)施例使得字線電壓減少了預(yù)定電壓，使之低于電源電壓，例如，VT，低于VDD。這將增加靜態(tài)噪聲容限，并因此允許在低電源電壓下的可靠的存儲(chǔ)器操作。
在存儲(chǔ)器陣列15的測(cè)試期間，寄存器72用于依次選擇晶體管40、42和44中每個(gè)，以提供低于VDD的不同電源電壓給字線驅(qū)動(dòng)器。針對(duì)依次由晶體管40、42和44提供的字線驅(qū)動(dòng)器電壓的每個(gè)，來(lái)確定存儲(chǔ)器單元陣列15的低VDD操作。當(dāng)確定晶體管40、42或44的哪個(gè)提供了存儲(chǔ)器14的最佳低電壓操作時(shí)，對(duì)應(yīng)于提供了最佳低VDD操作的晶體管40、42或44的柵極的熔絲電路66、68或70被熔斷。熔絲電路的熔絲可以被電氣熔斷或可以被激光熔斷。然后，當(dāng)存在電源電壓時(shí)，熔斷熔絲永久地偏置晶體管的柵極。
當(dāng)數(shù)據(jù)處理系統(tǒng)10進(jìn)入低功率模式時(shí)，使能信號(hào)低VDD被聲明(assert)為邏輯高電壓，以導(dǎo)致P溝道晶體管38基本不導(dǎo)通。注意，優(yōu)選該使能信號(hào)低VDD由數(shù)據(jù)處理系統(tǒng)10外部的電源提供。然而，在其他實(shí)施例中，使能信號(hào)低VDD可以由在數(shù)據(jù)處理系統(tǒng)10上的另一電路(例如CPU 12)或在附圖中沒(méi)有顯示出來(lái)的不同電路來(lái)提供。用于字線驅(qū)動(dòng)器電路的電源經(jīng)由N溝道晶體管40、42和44中選擇的一個(gè)來(lái)提供。作為例子，如果數(shù)據(jù)處理系統(tǒng)10的電源電壓正常為1.2伏特的額定電壓，則在低功率模式下提供給VDD的電源電壓可以是0.8伏特或更低。N溝道晶體管40、42和44的閾值電壓例如可以分別被選擇為大約40毫伏(mV)、60mV以及80mV。如果例如由N溝道晶體管40提供的電壓提供了最佳低功率操作，則熔絲電路66被熔斷，字線電壓WL0等于大約VDD減去40mV。
在SRAM雙單元設(shè)計(jì)中，一個(gè)重要的標(biāo)準(zhǔn)被稱(chēng)為beta(β)率。存儲(chǔ)器單元的β率是下拉晶體管的寬/長(zhǎng)(W/L)比與存取晶體管的W/L比的比率。β率影響存取速度和單元穩(wěn)定性。通常，對(duì)于給出的單元尺寸，較高的β率以較低存取速度代價(jià)來(lái)改進(jìn)單元的穩(wěn)定性。降低字線電壓具有增加β率的效果。
在本發(fā)明的其他實(shí)施例中，在低電壓操作期間的字線電壓可以以不同方式來(lái)控制。例如，晶體管40、42和44可以被電壓驅(qū)動(dòng)器所代替。同樣，多個(gè)串聯(lián)連接的晶體管可以被用來(lái)代替晶體管40、42和44。此外，電源電壓可以在外部提供。
在低電壓操作期間，通過(guò)使用多個(gè)字線驅(qū)動(dòng)器電源晶體管來(lái)提供低于VDD的字線電壓，可以改進(jìn)靜態(tài)噪聲容限以及由此改進(jìn)了存儲(chǔ)器的可靠性。并且，本發(fā)明還允許存儲(chǔ)器在正常操作模式期間以等于大約用于高速操作的VDD的字線電壓來(lái)操作。
在上述的說(shuō)明中，本發(fā)明已經(jīng)參考特定實(shí)施例進(jìn)行了描述。然而，本領(lǐng)域技術(shù)人員要知道，可以做出多個(gè)修改和變化，而不偏離如權(quán)利要求中闡明的本發(fā)明的范圍。因此，說(shuō)明書(shū)及其附圖被認(rèn)為是描述性的而不是限制性的，所有這樣的修改意圖包括在本發(fā)明的范圍內(nèi)。
以上參考特定實(shí)施例已經(jīng)描述了益處、其他好處和問(wèn)題的解決方案。然而，益處、好處、問(wèn)題的解決方案以及任何可能導(dǎo)致任何益處、好處或解決方案產(chǎn)生或使之變得更加明顯的要素不被解釋作為任何或所有權(quán)利要求的重要的、必需的或本質(zhì)的特征或要素。如這里使用的，術(shù)語(yǔ)“包括”、“包含”或其任何其他變化意圖覆蓋非排他性的包含，這樣，包括一列要素的過(guò)程、方法、項(xiàng)目或設(shè)備不只是包括那些要素，而是還包括沒(méi)有明白列出的或這些過(guò)程、方法、項(xiàng)目或設(shè)備所固有的其他要素。
權(quán)利要求
1.一種電路，其包括存儲(chǔ)器陣列，其包括存儲(chǔ)器單元，所述存儲(chǔ)器單元連接到第一電源結(jié)點(diǎn)，用于接收電源電壓，并且連接到字線，以及連接到位線；多個(gè)字線驅(qū)動(dòng)器，其連接到字線并連接到第二電源結(jié)點(diǎn)；以及電壓降低電路，其具有連接到所述第一電源結(jié)點(diǎn)的輸入和連接到所述第二電源結(jié)點(diǎn)的輸出，用于響應(yīng)低電源電壓信號(hào)，相對(duì)于在輸入上的電壓而降低在輸出上的電壓，其中所述低電源電壓信號(hào)表示降低電源電壓。
2.根據(jù)權(quán)利要求1所述的電路，其中所述電壓降低電路包括第一晶體管，其響應(yīng)低電源電壓信號(hào)激活，從第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間去耦；以及第二晶體管，當(dāng)?shù)碗娫措妷盒盘?hào)激活時(shí)，其連接在第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間。
3.根據(jù)權(quán)利要求2所述的電路，其中所述第一晶體管是P溝道晶體管，所述第二晶體管是N溝道晶體管。
4.根據(jù)權(quán)利要求3所述的電路，進(jìn)一步包括熔絲塊電路，其包括熔斷熔絲，其中該熔絲塊電路具有連接到第二晶體管的輸出。
5.根據(jù)權(quán)利要求4所述的電路，還包括寄存器，其連接到第二晶體管；以及中央處理單元，其連接到所述寄存器。
6.根據(jù)權(quán)利要求1所述的電路，還包括熔絲塊電路，其包括多個(gè)熔絲，并連接到電壓降低電路；以及寄存器，其連接到所述電壓降低電路；以及中央處理單元，其連接到所述寄存器。
7.根據(jù)權(quán)利要求6所述的電路，其中所述電壓降低電路包括多個(gè)晶體管，其中該多個(gè)晶體管的每一個(gè)連接到多個(gè)熔絲的對(duì)應(yīng)熔絲。
8.根據(jù)權(quán)利要求7所述的電路，其中多個(gè)熔絲的一個(gè)熔絲被熔斷，以及對(duì)應(yīng)于該熔斷熔絲的晶體管響應(yīng)該熔斷熔絲被熔斷而導(dǎo)通。
9.根據(jù)權(quán)利要求1所述的電路，其中所述存儲(chǔ)器單元的特征為靜態(tài)隨機(jī)存取存儲(chǔ)器單元，其具有的靜態(tài)噪聲容限通過(guò)相對(duì)于在輸入上的電壓降低在輸出上的電壓的電壓降低電路而被增加。
10.根據(jù)權(quán)利要求9所述的電路，其中所述電壓降低電路包括第一晶體管，其響應(yīng)低電源電壓信號(hào)激活，從第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間去耦；第二晶體管，當(dāng)?shù)碗娫措妷盒盘?hào)激活時(shí)，其連接在第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間。
11.一種具有正常操作模式和電源電壓被降低的降低功率操作模式的電路，利用低電源電壓信號(hào)來(lái)指示降低功率操作模式，所述電路包括存儲(chǔ)器陣列，其具有存儲(chǔ)器單元，這些存儲(chǔ)器單元連接到第一電源結(jié)點(diǎn)，用于接收電源電壓，并連接到字線，以及連接到位線；以及字線驅(qū)動(dòng)器裝置，其連接到字線，用于在正常操作模式期間提供施加到第一電源結(jié)點(diǎn)的電壓，以及用于在降低功率操作模式期間提供減少到施加到第一電源結(jié)點(diǎn)的電壓以下的電壓。
12.根據(jù)權(quán)利要求11所述的電路，其中所述字線驅(qū)動(dòng)器裝置包括多個(gè)字線驅(qū)動(dòng)器，其連接在字線和第二電源結(jié)點(diǎn)之間；第一晶體管，其響應(yīng)低電源電壓信號(hào)激活，從第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間去耦；以及第二晶體管，當(dāng)?shù)碗娫措妷盒盘?hào)激活時(shí)，其連接在第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間。
13.根據(jù)權(quán)利要求12所述的電路，其中所述第一晶體管是P溝道晶體管，所述第二晶體管是N溝道晶體管。
14.根據(jù)權(quán)利要求13所述的電路，還包括熔絲塊電路，其包括熔斷熔絲，其中所述熔絲塊電路具有連接到所述第二晶體管的輸出。
15.根據(jù)權(quán)利要求14所述的電路，還包括連接到所述第二晶體管的寄存器；以及連接到所述寄存器的中央處理單元。
16.根據(jù)權(quán)利要求11所述的電路，還包括熔絲塊電路，其包括多個(gè)熔絲，并連接到字線驅(qū)動(dòng)器裝置；連接到所述字線驅(qū)動(dòng)器裝置的寄存器；以及連接到所述寄存器的中央處理單元。
17.根據(jù)權(quán)利要求16所述的電路，其中所述字線驅(qū)動(dòng)器裝置包括多個(gè)晶體管，其中多個(gè)晶體管的每個(gè)連接到多個(gè)熔絲的對(duì)應(yīng)熔絲。
18.根據(jù)權(quán)利要求17所述的電路，其中多個(gè)熔絲的一個(gè)熔絲被熔斷，以及對(duì)應(yīng)于該熔斷熔絲的晶體管響應(yīng)熔斷熔絲被熔斷而導(dǎo)通。
19.根據(jù)權(quán)利要求11所述的電路，其中存儲(chǔ)器單元的特征在于其是靜態(tài)隨機(jī)存取存儲(chǔ)器單元，其具有的靜態(tài)噪聲容限利用提供減少到小于施加到第一電源結(jié)點(diǎn)的電壓的電壓的字線驅(qū)動(dòng)器裝置而被增加。
20.根據(jù)權(quán)利要求19所述的電路，其中所述電壓降低電路包括多個(gè)字線驅(qū)動(dòng)器，其連接在字線和第二電源結(jié)點(diǎn)之間；第一晶體管，其響應(yīng)低電源電壓信號(hào)激活，從第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間去耦；以及第二晶體管，當(dāng)?shù)碗娫措妷盒盘?hào)激活時(shí)，其連接在第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間。
21.一種電路，其包括存儲(chǔ)器陣列，其具有存儲(chǔ)器單元，這些存儲(chǔ)器單元連接到第一電源結(jié)點(diǎn)，用于接收電源電壓，并連接到字線，以及連接到位線；多個(gè)字線驅(qū)動(dòng)器，其連接到字線并連接到第二電源結(jié)點(diǎn)；以及電壓控制裝置，其連接到第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)，用于在正常操作模式下將第一電源電壓提供給第二電源結(jié)點(diǎn)，以及響應(yīng)于進(jìn)入電源電壓被降低的第二操作模式，在第二操作模式期間，在第二電源結(jié)點(diǎn)上提供低于在第一電源結(jié)點(diǎn)上提供的電壓的電壓。
22.根據(jù)權(quán)利要求21所述的電路，其中所述電壓控制裝置包括第一晶體管，其響應(yīng)進(jìn)入第二操作模式，從第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間去耦；以及第二晶體管，在第二操作模式期間，其連接在第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間。
23.根據(jù)權(quán)利要求22所述的電路，其中所述第一晶體管是P溝道晶體管，所述第二晶體管是N溝道晶體管。
24.根據(jù)權(quán)利要求23所述的電路，還包括熔絲塊電路，其包括熔斷熔絲，其中所述熔絲塊電路具有連接到所述第二晶體管的輸出。
25.根據(jù)權(quán)利要求24所述的電路，還包括連接到所述第二晶體管的寄存器；以及連接到所述寄存器的中央處理單元。
26.根據(jù)權(quán)利要求21所述的電路，還包括熔絲塊電路，其包括多個(gè)熔絲，并連接到電壓控制裝置；連接到所述電壓控制裝置的寄存器；以及連接到所述寄存器的中央處理單元。
27.根據(jù)權(quán)利要求26所述的電路，其中所述電壓控制裝置包括多個(gè)晶體管，其中多個(gè)晶體管的每個(gè)連接到多個(gè)熔絲的對(duì)應(yīng)熔絲。
28.根據(jù)權(quán)利要求27所述的電路，其中多個(gè)熔絲的一個(gè)熔絲被熔斷，以及對(duì)應(yīng)于該熔斷熔絲的晶體管響應(yīng)該熔斷熔絲被熔斷而導(dǎo)通。
29.根據(jù)權(quán)利要求21所述的電路，其中存儲(chǔ)器單元的特征在于，其是靜態(tài)隨機(jī)存取存儲(chǔ)器單元，其具有的靜態(tài)噪聲容限利用響應(yīng)進(jìn)入第二操作模式降低在第二電源結(jié)點(diǎn)上的電壓的電壓控制裝置而被增加。
30.根據(jù)權(quán)利要求9所述的電路，其中所述電壓控制裝置包括第一晶體管，其響應(yīng)進(jìn)入第二操作模式，從第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間去耦；以及第二晶體管，在第二操作模式期間，其連接在第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間。
31.一種操作存儲(chǔ)器的方法，該存儲(chǔ)器包括存儲(chǔ)器陣列，其具有存儲(chǔ)器單元，這些存儲(chǔ)器單元連接到第一電源結(jié)點(diǎn)，用于接收電源電壓，并連接到字線，以及連接到位線；以及多個(gè)字線驅(qū)動(dòng)器，其連接到字線并連接到第二電源結(jié)點(diǎn)；該方法包括在第一操作模式期間，將基本上等于第一電平的電壓施加到第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)；以及在第二操作模式期間，其中施加到第一電源結(jié)點(diǎn)的電壓在第二電平處，其中第二電平低于第一電平，將低于第二電平的電壓施加到第二電源結(jié)點(diǎn)。
32.根據(jù)權(quán)利要求31所述的方法，其中將低于第二電平的電壓施加到第二電源結(jié)點(diǎn)的步驟包括將第一晶體管從第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間去耦，以及同時(shí)使得第二晶體管連接在第一電源結(jié)點(diǎn)和第二電源結(jié)點(diǎn)之間。
33.根據(jù)權(quán)利要求32所述的方法，其中所述第一晶體管是P溝道晶體管，而所述第二晶體管是N溝道晶體管。
34.根據(jù)權(quán)利要求31所述的方法，其中所述存儲(chǔ)器單元進(jìn)一步的特征為其是靜態(tài)隨機(jī)存取存儲(chǔ)器單元，其具有靜態(tài)噪聲容限；將低于第二電平的電壓施加到第二電源結(jié)點(diǎn)的步驟進(jìn)一步的特征為增加該靜態(tài)噪聲容限。
35.根據(jù)權(quán)利要求31所述的方法，其中所述的將低于第二電平的電壓施加到第二電源結(jié)點(diǎn)的步驟進(jìn)一步的特征為在多個(gè)低于第二電平的電壓電平之中進(jìn)行選擇。
全文摘要
靜態(tài)隨機(jī)存取存儲(chǔ)器(14)，其具有正常操作模式和低電壓操作模式。存儲(chǔ)器陣列(15)包括連接到第一電源結(jié)點(diǎn)(V
文檔編號(hào)G11C5/14GK101040343SQ200580034723
公開(kāi)日2007年9月19日 申請(qǐng)日期2005年10月25日 優(yōu)先權(quán)日2004年11月18日
發(fā)明者斯科特·I·雷明頓, 詹姆斯·D·伯內(nèi)特 申請(qǐng)人:飛思卡爾半導(dǎo)體公司