專利名稱：鐵電體存儲裝置及其制造方法
技術領域：
本發(fā)明涉及具有把二進制數(shù)據(jù)作為鐵電體層的極化狀態(tài)存儲的存儲單元的鐵電體存儲裝置及其制造方法。
背景技術：
作為所謂的鐵電體存儲裝置，已知有FeRAM(鐵電隨機存取存儲器)。
FeRAM具有的鐵電體層用氧化合物材料形成。該氧化合物材料，由于在鐵電體層的周圍形成的例如在CVD膜中不可避免地混入的水分(H2O)以及由該水分產(chǎn)生的氫(H2)而發(fā)生還原反應。由于該還原反應，鐵電體層的極化特性劣化。
例如，公開了這樣的結(jié)構為了防止在鈍化膜的形成工序中產(chǎn)生的氫擴散到鐵電體層，在與鐵電體層連接的金屬布線層上設置了由氧化鋁(Al2O3)構成的氫擴散防止膜(參照專利文獻1)。
還公開了這樣的結(jié)構為了降低在形成鈍化膜時產(chǎn)生的氫的影響，作為覆蓋金屬布線的上表面和側(cè)表面的層設置了用反應性濺射形成的、具有10nm～200nm的膜厚的、由Si3N4或SiON構成的水分擴散防止膜(參照專利文獻2)。
根據(jù)上述專利文獻1和2的結(jié)構，在金屬布線上直接形成由氧化鋁、Si3N4或SiON構成的氫(或水分)擴散防止膜。
但如后面所詳述的，形成這些防止膜時，會出現(xiàn)金屬布線帶電的所謂充電現(xiàn)象。
另外，作為用來解決現(xiàn)有的熱CVD法的缺點的成膜方法，已知有ALD(原子層淀積或原子層成膜)法(參照專利文獻3)。
<專利文獻1>日本專利申請?zhí)亻_2002-43541號公報
<專利文獻2>日本專利申請?zhí)亻_2003-100994號公報<專利文獻3>日本專利申請?zhí)亻_2004-023043號公報發(fā)明內(nèi)容如已經(jīng)說明的那樣，如果在金屬布線上直接形成氫(或水分)擴散防止膜，則金屬布線被充電。如果這樣，會引起經(jīng)過與該金屬布線連接的埋入觸點等的布線結(jié)構與它電氣連接的晶體管的柵氧化膜的物理性破壞。
即，如果這樣地柵氧化膜被破壞，則例如進行存儲單元的控制的邏輯電路元件的功能受損，由此不能作為鐵電體存儲裝置起作用。
一般地，在包含多個鐵電體電容器的存儲單元陣列區(qū)上形成的第一層金屬布線(第一布線層)的表面積(上表面和側(cè)表面的面積的和)，比在除該存儲單元陣列區(qū)以外的邏輯電路區(qū)上形成的金屬布線的表面積小。另外，邏輯電路區(qū)的布線與晶體管的柵電極直接連接。因此，尤其是在邏輯電路區(qū)中容易發(fā)生由充電引起的晶體管的柵絕緣膜的破壞。
在現(xiàn)有的結(jié)構例中，為了防止這樣的充電，在形成覆蓋膜之前形成內(nèi)襯(liner)氧化膜。該內(nèi)襯氧化膜像已說明的那樣用例如CVD法形成。
如上所述，在用CVD法形成的膜中不可避免地含有水分。而且有時該水分還因加熱處理分解成氫。
為此，為了防止鐵電體層暴露在水分和氫中的任一者或兩者中，在現(xiàn)有技術中為了進行內(nèi)襯氧化膜的脫水和/或脫氫，必需在400℃左右的溫度下進行退火工序。
但是，如果在這樣的條件下實施退火工序，則會引起尤其是存儲單元陣列區(qū)以外的區(qū)域(即，在本例中是邏輯電路區(qū))上形成的晶體管的電氣特性變化。而且鐵電體層的特性也會劣化。
內(nèi)襯絕緣膜即使以數(shù)百nm的膜厚形成也不能充分地發(fā)揮其效果。
本發(fā)明正是鑒于上述現(xiàn)有技術中的問題提出的。即，本發(fā)明的目的在于提供可以防止由充電等的制造工序引起的鐵電體存儲單元陣列和邏輯電路的電氣特性的劣化的鐵電體存儲裝置的制造方法。
而本發(fā)明的另一目的在于提供包含初始狀態(tài)(出廠時)的電氣特性優(yōu)良、性能更高的鐵電體存儲單元陣列以及電氣特性不會劣化的邏輯電路的鐵電體存儲裝置。
為了實現(xiàn)這些目的，本發(fā)明的鐵電體存儲裝置的制造方法主要包括以下工序。
即，包括在半導體基板上形成下側(cè)絕緣膜的工序；在下側(cè)絕緣膜的上側(cè)，形成依次層疊下部電極、鐵電體層和上部電極而成的鐵電體電容結(jié)構體的工序；形成覆蓋鐵電體電容結(jié)構體的上側(cè)絕緣膜的工序；形成在上側(cè)絕緣膜上延伸、與鐵電體電容結(jié)構體、存儲單元元件和邏輯電路元件電氣連接的布線層的工序；以及形成覆蓋布線層和上述上側(cè)絕緣膜、具有5～50nm的膜厚的氧化鋁膜即阻擋膜的工序。
另外，本發(fā)明的鐵電體存儲裝置具有下述的結(jié)構。
即，鐵電體存儲裝置，具有設置有包含多個存儲單元元件和多個邏輯電路元件的多個元件的半導體基板；在半導體基板上設置的下側(cè)絕緣膜；在下側(cè)絕緣膜的上側(cè)設置的下側(cè)氫阻擋膜；在下側(cè)氫阻擋膜的上側(cè)設置的、依次層疊下部電極、鐵電體層和上部電極而成的鐵電體電容結(jié)構體；覆蓋鐵電體電容結(jié)構體的上側(cè)絕緣膜；在上側(cè)絕緣膜上延伸、與鐵電體電容結(jié)構體、存儲單元元件和邏輯電路元件電氣連接的布線層；以及覆蓋布線層和上側(cè)絕緣膜而設置的、具有5～50nm的膜厚的氧化鋁膜即上側(cè)氫阻擋膜。
根據(jù)本發(fā)明的鐵電體存儲裝置的制造方法，由于用ALD法實施阻擋膜的形成工序，可以直接覆蓋布線層。即，不用擔心引起所謂的充電。因此，作為現(xiàn)有技術中的制造工序中的問題的、邏輯電路區(qū)的尤其是柵絕緣膜的破壞不會發(fā)生。因此，為了防止柵絕緣膜的破壞所必需的內(nèi)襯氧化膜的形成工序以及在現(xiàn)有技術中必需的條件中的退火工序，不再需要。因此，可以用更簡單的工序提供沒有與內(nèi)襯氧化膜的形成相伴的鐵電體存儲單元陣列區(qū)的初始特性的劣化的鐵電體存儲裝置。
結(jié)果，提高了制造的鐵電體存儲裝置的生產(chǎn)率。而且，由于無須考慮長寬比(與柵電極連接的布線的表面積除以柵面積得到的值)，提高了布線布局設計的自由度。即，由于可使布線設計最優(yōu)化，可以提供布線的電氣特性更加提高的鐵電體存儲裝置。
根據(jù)本發(fā)明的鐵電體存儲裝置的結(jié)構，由于在存儲單元陣列區(qū)及其周邊電路區(qū)域不設置內(nèi)襯氧化膜，因此不會發(fā)生從這樣的內(nèi)襯氧化膜擴散來的水分或氫導致的鐵電體層的隨時間劣化。
而且，本發(fā)明的阻擋膜用所謂的ALD法形成。該阻擋膜具有特別高的膜密度(g/cm3)且具有優(yōu)良的臺階覆蓋性。因此，該阻擋膜可以更有效地防止氫或水分到達鐵電體層。因此，由于阻擋膜具有良好的膜質(zhì)量，可以更有效地保護鐵電體層。
因此，可以提供具有因使用導致的電氣特性隨時間的劣化少、高性能的鐵電體存儲單元陣列的鐵電體存儲裝置。
另外，如果是把阻擋膜的端緣部埋入以閉環(huán)狀包圍布線層的溝部中的結(jié)構，在制造工序中，不僅防止從上表面?zhèn)惹秩氲臍浠蛩?，還可以防止把鐵電體存儲裝置作為芯片時氫或水從側(cè)面表面部方向侵入。因此，可以更有效地保護鐵電體層。


圖1(A)是用來說明本發(fā)明的實施方式1的鐵電體存儲裝置的構成要素的概略平面圖，圖1(B)是沿圖1(A)的A-A′所示的點劃線剖切時的切口示意圖。
圖2是用透射型電子顯微鏡對本發(fā)明的鐵電體存儲裝置的剖面攝影得到的照片。
圖3(A)是用來說明本發(fā)明的實施方式2的鐵電體存儲裝置的構成要素的概略平面圖，圖3(B)是沿圖3(A)的A-A′所示的點劃線剖切時的切口示意圖。
圖4A、4B和4C是用沿圖1(A)的A-A′所示的點劃線剖切時的切口，展示晶片級別的制造過程中的鐵電體存儲裝置的概略的制造工序的說明圖。
圖5(A)和5(B)是接著圖4的概略的制造工序的說明圖。
圖6(A)和6(B)是展示氧化鋁膜的氫和水分擴散抑制效果的評價的曲線。
圖7(A)和7(B)是用沿圖3(A)的A-A′所示的點劃線剖切時的切口，展示晶片級別的制造過程中的鐵電體存儲裝置的概略的制造工序的說明圖。
具體實施例方式
下面，用

本發(fā)明的實施方式。應當理解，圖中，各構成成分都不過是以可理解本發(fā)明的程度概略地展示的，且以下舉出的數(shù)值條件等也不過僅僅是例示而已。
(實施方式1的鐵電體存儲裝置的構成例)參照圖1說明本發(fā)明的鐵電體存儲裝置的一構成例。
圖1(A)是從上表面?zhèn)扔^察本發(fā)明的鐵電體存儲裝置的、用來說明構成要素的概略平面圖，圖1(B)是沿圖1(A)的A-A′所示的點劃線剖切時的切口示意圖。
如圖1(A)和(B)所示，本發(fā)明的鐵電體存儲裝置100具有所謂的(半導體)芯片的形態(tài)。鐵電體存儲裝置100在本例中具有長方體狀的形狀。
如圖1(A)和(B)所示，鐵電體存儲裝置100具有平面形狀為矩形的半導體基板11。在半導體基板11上設定有多個區(qū)域。在本例中，劃分成矩形形狀的存儲單元陣列區(qū)(第一區(qū)域)1和包圍存儲單元陣列區(qū)1的邏輯電路區(qū)(第二區(qū)域)2這兩個區(qū)域。該劃分例不過是例示，劃分包含如I/O電路、模擬電路、RF電路、所謂的微計算機等的任意的合適的元件或電路的其它區(qū)域也是可以的。
在此，所謂“區(qū)域”指的是也包含在半導體基板11上設置的構成要素的三維區(qū)域。
在存儲單元陣列區(qū)1上設置有存儲單元元件10。在邏輯電路區(qū)2上設置有邏輯電路元件20。這些存儲單元元件10和邏輯電路元件20，利用由現(xiàn)有公知的元件分離工序形成的元件分離結(jié)構，例如用LOCOS法形成的場氧化膜5，相互分離開來。
在存儲單元陣列區(qū)1上以矩陣狀配設多個后述的包含鐵電體層44和存儲單元元件10的存儲單元。
存儲單元元件10具有現(xiàn)有公知的結(jié)構，例如包含晶體管等的元件。存儲單元元件10具有例如作為晶體管的構成要素的存儲單元擴散區(qū)12、存儲單元柵絕緣膜(柵氧化膜)14、以及在存儲單元柵絕緣膜14上設置的存儲單元柵電極16。
存儲單元擴散區(qū)12是例如以現(xiàn)有公知的條件注入任意合適的離子的離子擴散區(qū)。存儲單元柵絕緣膜14是例如用現(xiàn)有公知的熱氧化工序形成的硅氧化膜。存儲單元柵電極16是現(xiàn)有公知的例如金屬電極。
在邏輯電路區(qū)2上形成有邏輯電路元件20。
與存儲單元元件10同樣地，邏輯電路元件20包含晶體管等的元件。邏輯電路元件20與存儲單元陣列連接，包含控制存儲單元的動作的解碼器電路等。
邏輯電路元件20作為例如晶體管的構成要素，具有邏輯電路元件擴散區(qū)22、邏輯電路元件柵絕緣膜24、以及設置在邏輯電路元件柵絕緣膜24上的邏輯電路元件柵電極26。
在制作存儲單元元件10的存儲單元陣列區(qū)1上和制作邏輯電路元件20的邏輯電路區(qū)2上設置第一絕緣膜(下側(cè)絕緣膜)30。即，在形成存儲單元元件10和邏輯電路元件20的基板11的上側(cè)全部表面上設置第一絕緣膜30。該第一絕緣膜30優(yōu)選為，例如，使用臭氧(O3)，利用以TEOS為材料的CVD法形成的O3-TEOS系BPSG膜(以下簡稱為BPSG膜)。第一絕緣膜30的膜厚優(yōu)選為例如850nm左右。
在第一絕緣膜30上設置第二絕緣膜32。第二絕緣膜32優(yōu)選為例如P-TEOS膜。該第二絕緣膜32是用來防止作為第一絕緣膜30的BPSG膜吸濕的膜。
在該第一絕緣膜30和第二絕緣膜32上設置貫通它們的多個接觸孔。該接觸孔到達存儲單元元件10和邏輯電路元件20。這些接觸孔包含第一區(qū)域1的第一存儲單元接觸孔61a和第二區(qū)域2的第一邏輯電路接觸孔66a。
在這些第一存儲單元接觸孔61a和第一邏輯電路接觸孔66a內(nèi)設置未圖示的金屬膜作為阻擋金屬。該金屬膜優(yōu)選為，例如膜厚15nm左右的鈦(Ti)膜和膜厚20nm左右的氮化鈦(TiN)膜的層疊結(jié)構。
用鎢(W)等的導電性材料填埋設置該金屬膜的接觸孔(61a、66a)，作為栓塞63。栓塞63的頂面63a與第二絕緣膜32的表面32a的高度相同。
在第二絕緣膜32上設置第三絕緣膜34。第三絕緣膜34優(yōu)選為，例如膜厚100nm左右的氮化硅膜(SixNy:Si3N4)或膜厚5～50nm左右的氧化鋁膜(AlxOy:Al2O3，也簡稱氧化鋁)膜。該第三絕緣膜34是在為了使后述的鐵電體層44的特性恢復而通常進行的稱為所謂恢復退火工序的高溫處理中，保護栓塞63免受氧化的膜。而且，第三絕緣膜34還具有阻擋從第三絕緣膜34下側(cè)的結(jié)構擴散一直浸透到鐵電體層44的氫或水的效果。因此，以下也把第三絕緣膜34稱為下側(cè)氫阻擋膜。
在第三絕緣膜34上設置第四絕緣膜36。第四絕緣膜36可以是例如氧化鉭膜(TaxOy:Ta2O5)。該第四絕緣膜36作為后述的下部電極42的密接層起作用。
在存儲單元陣列區(qū)1內(nèi)的第四絕緣膜36上設置鐵電體電容結(jié)構體40。鐵電體電容結(jié)構體40具有現(xiàn)有公知的結(jié)構。即，鐵電體電容結(jié)構體40具有依次層疊下部電極42、鐵電體層44和上部電極46而成的結(jié)構。
下部電極42和上部電極46優(yōu)選為例如鉑(Pt)電極。鐵電體層44的材料可以是例如鈦酸鋯酸鉛(PET)、摻La的PZT(PLZT)或SBT(SrBi2Ta2O9)。鐵電體層44優(yōu)選為SBT膜。
第五絕緣膜(上側(cè)絕緣膜)50覆蓋鐵電體電容結(jié)構體40。而且，第五絕緣膜50設置在第四絕緣膜36的整個表面上。即，在存儲單元陣列區(qū)1和邏輯電路區(qū)2上都設置該第五絕緣膜50。第五絕緣膜50優(yōu)選為例如TEOS-硅氧化膜。
在該第五絕緣膜50上設置第二存儲單元接觸孔61b和第二邏輯電路接觸孔66b。
在存儲單元陣列區(qū)1內(nèi)設置電容器接觸孔62a。電容器接觸孔62a設置成從第五絕緣膜50的表面50a到達鐵電體電容結(jié)構體40。
另一方面，第二存儲單元接觸孔61b設置在存儲單元陣列區(qū)1內(nèi)，從第五絕緣膜50的表面50a連接到與存儲單元元件10連接的栓塞63。
第二邏輯電路接觸孔66b設置在邏輯電路區(qū)2內(nèi)，從第五絕緣膜50的表面50a貫通第五絕緣膜50、第四絕緣膜36和第三絕緣膜34。邏輯電路接觸孔66b開口至栓塞63的頂面63a。
在第二存儲單元接觸孔61b和第二邏輯電路接觸孔66b內(nèi)的表面上設置阻擋金屬67。阻擋金屬67優(yōu)選為例如氮化鈦膜、氮化鉭膜。阻擋金屬67也可以為例如氮化鋯(ZrN)膜、氮化鎢(WN)膜。
在第五絕緣膜50的表面50a的上側(cè)設置包含多個布線部的布線層70。阻擋金屬67在表面50a上，還延伸到布線層70的下表面。布線層70設置成填埋第二存儲單元接觸孔61b、第二邏輯電路接觸孔66b和電容器接觸孔62a。即，布線層70與栓塞63、上部電極46和下部電極42電氣連接。
布線層70包含第一布線部72和第二布線部74。第一布線部72設置成延伸到位于第五絕緣膜50的存儲單元陣列區(qū)1內(nèi)的第一部分表面區(qū)域50aa上。第一布線部72與存儲單元陣列區(qū)1的上部電極46、下部電極42和栓塞63電氣連接。
第二布線部74設置成延伸到位于邏輯電路區(qū)2內(nèi)的第二部分表面區(qū)域50ab上。第二布線部74與邏輯電路區(qū)2內(nèi)的栓塞63電氣連接。這些第一和第二布線部72和74相互間在布線層70內(nèi)沒有電氣連接。
布線層70優(yōu)選為，例如，鋁(Al)，在鋁中添加了硅(Si)和銅(Cu)或只添加了銅的鋁合金，銅，在銅中添加了銀(Ag)、鈦(Ti)、錳(Mn)、鎂(Mg)、錫(Sn)的銅合金等的金屬布線。
在布線層70(第一布線部72、第二布線部74)的上表面72a和74a上設置反射防止膜71。
在設置布線層70(第一布線部72、第二布線部74)的第五絕緣膜50的上側(cè)全部表面上設置阻擋膜90。即，在從設置第二布線部74的邏輯電路區(qū)2到設置第一布線部72的存儲單元陣列區(qū)1上都設置阻擋膜90。阻擋膜90是氧化鋁的薄膜。該阻擋膜90尤其防止在布線層70的上側(cè)設置的結(jié)構產(chǎn)生的氫和水分向鐵電體層44滲透。因此以下邊把該阻擋膜90稱為上側(cè)氫阻擋膜。
本發(fā)明的鐵電體存儲裝置100的特征在于，該阻擋膜90具有由原子層成膜法(ALD法)形成的極好的膜質(zhì)量。
在后面有詳述，因為由原子層成膜法形成的氧化鋁膜可以以原子層為單位形成膜，所以膜厚容易控制，且可獲得100％的臺階覆蓋性。即，如果有的部分厚有的部分薄，會對例如通孔的開口有不良影響，導致電氣特性惡化，但只要能形成臺階覆蓋性優(yōu)良的膜，這樣的問題就不會發(fā)生。而且，對于氫/水的防擴散功能，如果按相同的淀積膜厚比較，使用具有良好覆蓋性的優(yōu)質(zhì)膜時表現(xiàn)出更優(yōu)良的擴散防止功能。
這樣，如果使用由原子層成膜法形成的氧化鋁膜，可以使阻擋膜90的淀積膜厚顯著減薄。具體來說，可以使阻擋膜90的膜厚優(yōu)選為5nm～50nm左右。
只要由ALD法形成的氧化鋁膜具有這種程度的膜厚，就可以阻止氫和水從鐵電體層44上部的結(jié)構浸透到鐵電體層44。
另外，這樣，由于與現(xiàn)有相比使用了臺階覆蓋性優(yōu)良的氧化鋁膜，可以更加提高鐵電體層44的殘留極化量。因此，可以提供具有優(yōu)良的極化特性的更高性能的鐵電體存儲裝置100。
而且，由于可以使氧化鋁膜的臺階覆蓋性更好且更加薄膜化，即使在必需更多層的布線結(jié)構時或在制造工藝規(guī)則的更加微細例如使通孔直徑更加減小時，也可以有效地防止電氣特性的劣化。
在此，參照圖2說明由ALD法形成的氧化鋁膜的臺階覆蓋性。
圖2是用透射型電子顯微鏡對本發(fā)明的鐵電體存儲裝置100的剖面進行攝影得到的照片(后面再描述制造工序)。
在上述的布線層70上用ALD法以50nm的膜厚形成作為阻擋膜90的氧化鋁膜。
從圖可以看出，在布線層70的側(cè)表面和反射防止膜71上，以沒有所謂的突出的均勻的膜厚形成了由ALD法形成的作為阻擋膜90的氧化鋁膜。
本發(fā)明的鐵電體存儲裝置100，以布線層70作為第一布線層，在該第一布線層的上側(cè)具有例如貫通阻擋膜90的接觸孔，也可以具有包含與布線層70電氣連接的第二、第三布線層的多層布線結(jié)構。但是，由于這樣的結(jié)構不是本發(fā)明的主要發(fā)明點，省略了其圖示和詳細說明。
(實施方式2的鐵電體存儲裝置的構成例)參照圖3說明本發(fā)明的鐵電體存儲裝置100的另一構成例。
圖3(A)是從上表面?zhèn)扔^察本發(fā)明的鐵電體存儲裝置100的、用來說明構成要素的概略平面圖，圖3(B)是沿圖3(A)的A-A′所示的點劃線剖切時的切口示意圖。
該實施方式的鐵電體存儲裝置100的特征在于阻擋膜90的形狀。即，其它構成要素幾乎沒有變化，所以僅對變更之處進行說明，對于無變更的構成要素賦予相同的附圖標記并省略其詳細說明。
如圖3(A)和(B)所示，該實施方式的鐵電體存儲裝置100具有這樣的結(jié)構，即，阻擋膜90的一部分填埋到構成鐵電體存儲裝置100的層疊結(jié)構內(nèi)。
具體來說，在第五絕緣膜50上設置閉環(huán)狀的溝部52。溝部52覆蓋第五絕緣膜50和鐵電體電容結(jié)構體40，在本例中設置在包圍存儲單元陣列區(qū)1的邏輯電路區(qū)2上。即，溝部52設置成，沿著在單片化工序中作為切斷線的劃片線L1，包圍劃片線L1的更內(nèi)側(cè)。
該溝部52的深度，優(yōu)選為，貫通第四絕緣膜36到達第三絕緣膜34的表面的深度。溝部52的深度，更優(yōu)選為，貫通第四絕緣膜36和第三絕緣膜34直至第二絕緣膜32的表面32a的深度。
在不損害鐵電體存儲裝置100的功能的范圍內(nèi)，可以在任意合適的區(qū)域上設置溝部52，且可設置成任意合適的寬度。
溝部52優(yōu)選地設置成以劃片線L1離開10μm左右。溝部52的寬度優(yōu)選為例如1μm左右。
該實施方式的阻擋膜90，其一部分填埋溝部52構成填埋部92。
如上所述，由于阻擋膜90是由ALD法形成的具有極好膜質(zhì)量的氧化鋁膜，所以溝部52的填埋也可以以極高的精度進行。
該填埋部92的作用是，阻擋從由沿劃片線L1進行的單片化工序形成的切斷面即鐵電體存儲裝置100的側(cè)表面一側(cè)向鐵電體層44浸透的氫和/或水分。尤其是，如果填埋部92構成為與第二絕緣膜32的表面32a接觸，包含鐵電體層44的鐵電體電容結(jié)構體40被作為上側(cè)氫阻擋膜的阻擋膜90、阻擋膜90具有的填埋部92和作為下側(cè)氫阻擋膜的第三絕緣膜34包圍而封包化，所以特別是在單片化工序中和單片化工序后，可以更有效地阻擋從這些結(jié)構的更外部來的氫和/或水分。因此，可以更有效地防止鐵電體層44的劣化。
(實施方式1的鐵電體存儲裝置的制造方法)下面，參照圖4和圖5說明具有上述結(jié)構的鐵電體存儲裝置100的制造方法的例子。
在本發(fā)明的制造方法例的說明中，為了避免說明圖的復雜化，用與圖1(B)同樣的剖切圖，只說明在一個晶片上同時形成的多個鐵電體存儲裝置中的鐵電體存儲裝置的一部分，即，具有一個存儲單元的存儲單元陣列區(qū)和邏輯電路區(qū)。
圖4(A)是用與圖1(A)的A-A′所示的點劃線的位置上剖切時的切口，展示晶片級別的制造過程中的鐵電體存儲裝置的概略的制造工序說明圖。
圖5(A)和5(B)是接著圖4的概略的制造工序說明圖。
首先，在半導體基板(晶片)11上，把存儲單元陣列區(qū)1和包圍該存儲單元陣列區(qū)1的邏輯電路區(qū)2作為一組，以矩陣狀劃分成多組。
然后，在半導體基板11的存儲單元陣列區(qū)1上利用現(xiàn)有公知的晶片工藝制作存儲單元元件10。在邏輯電路區(qū)2上也同樣地制作了邏輯電路元件20。
具體來說，用例如LOCOS法形成場氧化膜5即元件分離結(jié)構。
然后，按照常規(guī)方法在存儲單元陣列區(qū)1上制作存儲單元柵絕緣膜14、和在存儲單元柵絕緣膜14上設置的存儲單元柵電極16。同樣地，在邏輯電路元件區(qū)上也形成邏輯電路元件柵絕緣膜24、在邏輯電路元件柵絕緣膜24上設置的邏輯電路元件柵電極26。另外，由于在后述的接觸孔的形成后再形成擴散層，此時在存儲單元元件10和邏輯電路元件20上都沒有擴散層。
然后，在半導體基板11的露出面，即除了擴散層的制作存儲單元元件10的存儲單元陣列區(qū)1上和制作邏輯電路元件20的邏輯電路區(qū)2上的半導體基板11的上側(cè)全部表面上形成第一絕緣膜30。第一絕緣膜30的膜厚為例如850nm左右即可。
該第一絕緣膜30，按照常規(guī)方法，優(yōu)選為例如利用使用臭氧(O3)、利用根據(jù)以TEOS為材料的常規(guī)方法的CVD法形成O3-TEOS系BPSG膜。
然后，在第一絕緣膜30上按照常規(guī)方法形成第二絕緣膜32。第二絕緣膜32可以是膜厚100nm左右的P-TEOS膜(硅氧化膜)。因此，第二絕緣膜32用按照常規(guī)方法的CVD法形成即可。
然后，在該第一和第二絕緣膜30和32上，按照常規(guī)方法，用光刻工序和蝕刻工序形成貫通它們的多個接觸孔。該接觸孔是到達基板面、柵電極的接觸孔，即已經(jīng)說明過的第一區(qū)域1的第一存儲單元接觸孔61a和第二區(qū)域2的第一邏輯電路接觸孔66a。
然后，如圖4(B)所示，對于通過第一存儲單元接觸孔61a和第一邏輯電路接觸孔66a從接觸孔露出的基板面，按照常規(guī)方法進行離子注入工序和熱擴散工序。該離子注入工序是按照常規(guī)方法進入例如注入P+、BF2+等的離子的工序。然后，進行使注入的離子熱擴散的熱擴散工序。該熱擴散工序可以是例如在1000℃下10秒左右加熱處理。
利用該工序形成存儲單元元件擴散區(qū)12和邏輯電路元件擴散區(qū)22，形成存儲單元元件10和邏輯電路元件20。
然后，在這些第一存儲單元接觸孔61a、第一邏輯電路接觸孔66a內(nèi)按照常規(guī)方法形成未圖示的金屬膜，即，例如膜厚15nm左右的鈦(Ti)膜和膜厚20nm左右的氮化鈦(TiN)膜的層疊結(jié)構。
然后，按照常規(guī)方法填埋設置該金屬膜的第一存儲單元接觸孔61a、第一邏輯電路接觸孔66a。利用該工序用鎢(W)等的導電性材料填埋第一存儲單元接觸孔61a、第一邏輯電路接觸孔66a，作為栓塞63。
然后，形成覆蓋整個露出面，即第二絕緣膜32的表面32a上和栓塞63的頂面63a上的第三絕緣膜34。第三絕緣膜34優(yōu)選為，作為例如硅氮化膜形成。具體來說，用等離子體CVD法按照常規(guī)方法形成為膜厚100nm左右。
而且，在第三絕緣膜34上形成膜厚150nm左右的P-TEOS NSG膜(未圖示)。在該P-TEOS NSG膜上，優(yōu)選地，形成例如氧化鉭膜即第四絕緣膜36。第四絕緣膜36的成膜工序，用以鉭(Ta)為靶、氬氣(Ar)/氧氣(O2)的混合氣體作為處理氣體按照常規(guī)方法的濺射工序進行。
然后，在第四絕緣膜36上即存儲單元陣列區(qū)1上按照常規(guī)方法形成鐵電體電容結(jié)構體40。
具體來說，按照常規(guī)方法，依次形成并層疊用鉑等的下部電極42，用已說明過的SBT等的膜材料的鐵電體層44和用鉑等的膜材料的上部電極46。
鉑膜的形成，可以用例如以鉑為靶、以氬氣為處理氣體的按照常規(guī)方法的濺射工序，以任意合適的膜厚形成。SBT膜的形成，可以按照常規(guī)方法，通過反復進行旋涂工序和燒焙工序直至達到所希望的膜厚來進行。然后，按照常規(guī)方法通過進行光刻工序和蝕刻工序，形成在存儲單元陣列區(qū)1上以矩陣狀形成的多個鐵電體電容結(jié)構體40。
然后，形成第五絕緣膜50。在存儲單元陣列區(qū)1和邏輯電路區(qū)2上都形成該第五絕緣膜50。即，第五絕緣膜50形成為覆蓋鐵電體電容結(jié)構體40。第五絕緣膜50是例如以TEOS為材料形成的硅氧化膜。該第五絕緣膜50利用現(xiàn)有公知的等離子體CVD法形成即可。
接著，如圖4(C)所示，在第五絕緣膜50的表面50a即存儲單元陣列區(qū)1和邏輯電路區(qū)2上按照常規(guī)方法形成接觸孔。在存儲單元陣列區(qū)1上開口形成到達鐵電體電容結(jié)構體40的電容器接觸孔62a和到達(露出)與存儲單元元件10連接的栓塞63的頂面63a的第二存儲單元接觸孔61b。在邏輯電路區(qū)2的第五絕緣膜50的表面50a上形成到達與邏輯電路元件20連接的栓塞63的頂面63a的第二邏輯電路接觸孔66b。
這些接觸孔的形成工序，可以利用現(xiàn)有公知的光刻工序和蝕刻工序，按照常規(guī)方法進行。另外，在接觸孔的形成工序結(jié)束后，進行所謂的恢復退火工序。即，在氧氣(O2)氣氛下進行600℃～750℃下0.5小時～1小時的加熱處理。利用該工序使因等離子體損傷導致劣化了的鐵電體層44的電氣特性恢復。
然后，在這些接觸孔內(nèi)形成阻擋金屬67。雖然該阻擋金屬67由后述的布線層70的構圖工序同時構圖，但在此時是在整個露出面上形成。具體來說，作為膜厚150nm左右的氮化鈦(TiN)膜形成。阻擋金屬67，可以利用例如以鈦(Ti)為靶、以氮氣(N2)為處理氣體的現(xiàn)有公知的濺射工序形成。另外，阻擋金屬67也可以是氮化鉭(TaN)膜。此時，可以采用以鉭為靶，用氬氣/氮氣混合氣體的現(xiàn)有公知的濺射工序形成。在上部電極46的材料使用鉑，布線層70的材料使用鋁合金時，與氮化鈦膜相比，氮化鉭膜可以更有效地防止它們在作為后工序的熱處理工序中相互反應。
然后，通過填埋用阻擋金屬67覆蓋了的接觸孔，在阻擋金屬67上形成布線層70。
具體說來，用已經(jīng)說明過的鋁合金等，在阻擋金屬67上按照常規(guī)方法形成導體膜(與布線層70相當，未圖示)。然后在該導體膜上層疊由例如氮化鈦膜構成的反射防止膜71。
成為該布線層70的導體膜的形成，可以采用用鋁合金作靶、用氬氣作處理氣體的按照常規(guī)方法的濺射工序形成。
與阻擋金屬67同樣地，反射防止膜71，可以通過例如用鈦(Ti)作靶，用氮氣(N2)作處理氣體的現(xiàn)有公知的濺射工序形成。
然后，如圖4(C)所示，用現(xiàn)有公知的光刻工序和蝕刻工序?qū)Ψ瓷浞乐鼓?，導體膜和阻擋金屬67構圖，形成布線層70。
如上所述，布線層70包含第一布線部72和第二布線部74。
第一布線部72形成為延伸到第五絕緣膜50的表面50a即位于存儲單元陣列區(qū)1內(nèi)的第一部分表面區(qū)域50aa上。第一布線部72與存儲單元陣列區(qū)的栓塞63或鐵電體電容結(jié)構體40電氣連接而形成。
另外，第二布線部74形成為延伸到第五絕緣膜50的表面50a的邏輯電路區(qū)2內(nèi)的第二部分表面區(qū)域50ab。第二布線部74與邏輯電路區(qū)2的栓塞63電氣連接而形成。另外，這些第一和第二布線部72和74雖然不是在布線層70內(nèi)相互電氣連接，但在第五絕緣膜50上的同一平面上即表面50a上同時形成。
由于擔心該布線層70的形成工序也會導致鐵電體層44的電氣特性劣化，接著在氧氣氣氛下進行了400℃下30分鐘的加熱處理。
然后，如圖5(A)所示，用原子層成膜法形成具有5nm～50nm的膜厚的氧化鋁的薄膜即阻擋膜90。阻擋膜90在半導體晶片11上的整個表面即存儲單元陣列區(qū)1和邏輯電路區(qū)2上覆蓋布線層70而形成。
在此說明原子層成膜法的細節(jié)。
在本發(fā)明的作為阻擋膜90的氧化鋁膜的形成中，為了防止在處理中鐵電體層44因氫或水分而劣化，使用采用臭氧(O3)的原子層成膜法。
原子層成膜法是以單原子層一層一層地層疊直至達到所希望的膜厚的成膜方法。因此，用原子層成膜法形成阻擋膜90的工序，是反復多次進行由多個子步驟構成的單原子層的成膜步驟直至達到所希望的膜厚的工序。
該成膜步驟，具體說來，使用真空室，把基板溫度設定為200℃～400℃左右的范圍，把室內(nèi)抽真空到0.133Pa(1×10-3乇)左右，包含以下子步驟(1)以氮氣載氣流量為100～700sccm，導入時間為50～500ms(毫秒)，充填三乙基鋁氣體的高壓貯氣(bomb)容器的溫度為30℃，把三乙基鋁氣體導入到室內(nèi)的子步驟；(2)以流量為200～1400sccm，把氮氣導入室內(nèi)的子步驟；(3)以氮氣載氣流量為100～700sccm，導入時間為50～500ms，把相對于氧氣濃度其濃度為10％～25％的臭氧氣體導入室內(nèi)的步驟；(4)以流量為200～1400sccm，把氮氣導入室內(nèi)的子步驟。
從提高膜質(zhì)量的觀點來看，如果優(yōu)選地，使成膜工序中的半導體基板，即完成了到布線層70的形成工序為止的工序的、制造過程中的半導體基板的溫度上升到例如350℃左右，則可以得到膜質(zhì)量更好的氧化鋁膜。
在該成膜步驟中，三乙基鋁氣體和臭氧氣體的導入，使得形成氧化鋁膜的布線層70和第五絕緣膜50的露出面對三乙基鋁和臭氧的吸附充分飽和。
為了得到作為阻擋膜90所希望的膜厚，通過反復多次進行該步驟，把單原子層層疊多層即可。
另外，在參照圖3說明了的制造實施方式2的鐵電體存儲裝置時，也是同樣地，通過反復多次進行同樣的步驟來成膜，可以埋入溝部52形成埋入部92。
雖然由于不是本發(fā)明的主要發(fā)明點而省略了詳細的說明，但是以該布線層70作為第一布線層，在布線層70的更上側(cè)設置例如貫通阻擋膜90的通路孔，并形成與布線層70電氣連接的第二、第三布線層，成為多層布線結(jié)構。
然后，如圖5(B)所示，通過用現(xiàn)有公知的切片裝置沿劃片線L1進行切片，而形成單片。
這樣，可以用一塊晶片11制造具有所謂的(半導體)芯片的形態(tài)，分別具有相同結(jié)構的多個鐵電體存儲裝置100。
(實施例)在此，作為一個實施例，說明參照圖2說明了的用ALD法形成的氧化鋁膜的具體成膜條件。
首先，以半導體基板的溫度為300℃，把室內(nèi)抽真空。(1)以氮氣載氣流量為250sccm，導入時間為125ms，充填三乙基鋁氣體的高壓貯氣容器的溫度為30℃，導入時間為125ms，把三乙基鋁氣體導入到室內(nèi)。(2)以流量為1200sccm，把氮氣導入室內(nèi)。(3)以氮氣載氣流量為600sccm，導入時間為250ms，把相對于氧氣濃度其濃度為20％的臭氧氣體導入室內(nèi)。(4)以流量為1200sccm，把氮氣導入室內(nèi)。
通過反復進行包含以上的(1)～(4)的子步驟的步驟，直至到達膜厚50nm，得到了參照圖2說明過的膜厚50nm的氧化鋁膜。
(氫和水分擴散抑制效果的評價)在此，參照圖6說明用與上述的實施例相同的成膜工序得到的氧化鋁膜的氫和水分擴散抑制效果。
圖6是展示分別用升溫脫氣分析法(TDS)評價用ALD法形成的氧化鋁膜的氫(A圖)和水分(B圖)的擴散防止效果的結(jié)果的曲線圖。
作為評價用樣品，使用了在硅基板上以TEOS為材料形成600nm膜厚的硅氧化膜，在該硅氧化膜上形成了50nm膜厚的氧化鋁膜的結(jié)構體(未圖示)。另外，作為對照，使用了在硅氧化膜上沒有氧化鋁膜的結(jié)構體。
用實線表示的曲線a展示形成有氧化鋁膜的結(jié)構體的分析結(jié)果，用虛線表示的曲線b上展示沒有氧化鋁膜的結(jié)構體的分析結(jié)果。
曲線圖的橫軸表示溫度(℃)，縱軸是以對數(shù)和任意單位表示的強度。
從(A)圖可以看出，在沒有氧化鋁膜的結(jié)構(曲線b)中，在約250℃以上的溫度下強度增強，即檢測到了從硅氧化膜放出的氫。而在有氧化鋁膜的結(jié)構(曲線a)中，到在不高于約700℃左右，氫的放出可以抑制。
且從圖(B)可以看出，在不高于500℃左右，有氧化鋁膜的結(jié)構(曲線a)比無氧化鋁膜的結(jié)構(曲線B)更加抑制來自硅氧化膜的水分的放出。
在本發(fā)明的鐵電體存儲裝置的制造工序中，在阻擋膜(氧化鋁膜)的形成工序結(jié)束后，基本上不會進行超過400℃的加熱處理。因此，用ALD法形成的具有良好的膜質(zhì)量的阻擋膜在50nm左右的膜厚下具有必需的充分的氫和水分擴散防止效果。
(實施方式2的鐵電體存儲裝置的制造方法)下面，參照圖7說明實施方式2的鐵電體存儲裝置100的制造方法的例子。
另外，本例的制造方法的特征僅在于，參照圖3已經(jīng)說明過的溝部52的形成工序和形成填埋該溝部52的填埋部92的形成工序(阻擋膜90的成膜工序)。因此，對與實施方式1相同的工序省略了其詳細說明。
圖7(A)和圖7(B)是利用與圖3(A)的A-A′所示的點劃線相同位置上剖切時的切口，展示晶片級別的制造過程中的鐵電體存儲裝置的概略的制造工序說明圖。
同樣地進行到參照圖4(C)說明過的布線層70的形成工序為止的工序。
然后，如圖7(A)所示，在第五絕緣膜50上形成已經(jīng)說明過的閉環(huán)狀的溝部52。
溝部52，作為沿劃片線L1包圍由劃片線L1劃分的芯片區(qū)域即劃片線L1的內(nèi)側(cè)的形狀來形成。
具體而言，用現(xiàn)有公知的光刻工序和蝕刻工序按照常規(guī)方法形成即可。
溝部52形成后，可以進行已經(jīng)說明過的用來使鐵電體層44的電氣特性的劣化恢復的、在氧氣氣氛中400℃下30分鐘的加熱處理。
然后，如圖7(B)所示，用ALD法形成阻擋膜90。通過該工序形成阻擋膜90的一部分填埋溝部52的填埋部92。
如果采用本發(fā)明的鐵電體存儲裝置100的制造方法，則由于用ALD法進行阻擋膜的形成工序，所以可以防止所謂的充電，用阻擋膜直接覆蓋布線層。因此，不再需要為了防止柵絕緣膜的破壞所必需的內(nèi)襯氧化膜的形成工序以及在現(xiàn)有技術中必需的條件下的退火工序。因此，可以用更簡單的工序提供沒有與內(nèi)襯氧化膜的形成相伴的鐵電體存儲單元陣列的初始特性的劣化的鐵電體存儲裝置100。
另外，由于用ALD法形成的阻擋膜，與現(xiàn)有技術中的用例如濺射法形成的膜相比，膜密度更高且臺階覆蓋性更好，所以可以形成膜厚更薄的膜。因此，在例如形成更多層的布線結(jié)構時也可以使裝置的電氣特性更好。
而且，由于無須考慮長寬比，提高了布線布局設計的自由度。即，由于可使布線設計最優(yōu)化，可以提供布線的電氣特性更加提高的鐵電體存儲裝置。
結(jié)果，提高了制造的鐵電體存儲裝置的生產(chǎn)率。
權利要求
1.一種鐵電體存儲裝置的制造方法，包括在半導體基板上形成下側(cè)絕緣膜的工序；在上述下側(cè)絕緣膜的上側(cè)，形成依次層疊下部電極、鐵電體層和上部電極而成的鐵電體電容結(jié)構體的工序；形成覆蓋上述鐵電體電容結(jié)構體的上側(cè)絕緣膜的工序；形成在上述上側(cè)絕緣膜上延伸、與上述鐵電體電容結(jié)構體、存儲單元元件和邏輯電路元件電氣連接的布線層的工序；以及形成覆蓋上述布線層和上述上側(cè)絕緣膜、具有5～50nm的膜厚的氧化鋁膜即阻擋膜的工序。
2.一種鐵電體存儲裝置的制造方法，包括準備具有多個芯片區(qū)域的半導體基板的工序，該芯片區(qū)域包含設置多個存儲單元元件的存儲單元陣列區(qū)和設置多個邏輯電路元件的邏輯電路區(qū)；在具有包含上述存儲單元陣列區(qū)和上述邏輯電路區(qū)的上述多個芯片區(qū)域的上述半導體基板上形成下側(cè)絕緣膜的工序；在上述存儲單元陣列區(qū)和上述邏輯電路區(qū)的上述下側(cè)絕緣膜上形成到達上述基板的多個接觸孔的工序；通過上述接觸孔形成上述存儲單元元件和上述邏輯電路元件的工序；在上述下側(cè)絕緣膜的上側(cè)即上述存儲單元陣列區(qū)內(nèi)，形成依次層疊下部電極、鐵電體層和上部電極而成的鐵電體電容結(jié)構體的工序；形成覆蓋上述下側(cè)絕緣膜和上述鐵電體電容結(jié)構體的上側(cè)絕緣膜的工序；在上述上側(cè)絕緣膜的多個上述芯片區(qū)域的端緣的內(nèi)側(cè)形成多個分別包圍該芯片區(qū)域的閉環(huán)狀的溝部的工序；形成在上述上側(cè)絕緣膜上延伸、與上述鐵電體電容結(jié)構體、上述存儲單元元件和上述邏輯電路元件電氣連接的布線層的工序；以及形成覆蓋上述布線層和上述上側(cè)絕緣膜且填埋閉環(huán)狀的上述溝部、具有5～50nm的膜厚的氧化鋁膜即阻擋膜的工序。
3.如權利要求1或2所述的鐵電體存儲裝置的制造方法，其特征在于上述形成阻擋膜的工序是用原子層成膜法形成氧化鋁膜的工序。
4.如權利要求3所述的鐵電體存儲裝置的制造方法，其特征在于上述形成阻擋膜的工序是把上述半導體基板溫度設定為200℃～400℃，把室內(nèi)抽真空，把包含以下子步驟的步驟反復進行直至到達膜厚5～50nm，(1)以氮氣載氣流量為100～700sccm，導入時間為50～500ms，充填三乙基鋁氣體的高壓貯氣容器的溫度為30℃，把上述三乙基鋁氣體導入到室內(nèi)的子步驟；(2)以流量為200～1400sccm，把氮氣導入室內(nèi)的子步驟；(3)以氮氣載氣流量為100～700sccm，導入時間為50～500ms，把相對于氧氣濃度其濃度為10％～25％的臭氧氣體導入室內(nèi)的子步驟；(4)以流量為200～1400sccm，把氮氣導入室內(nèi)的子步驟。
5.如權利要求3所述的鐵電體存儲裝置的制造方法，其特征在于上述形成阻擋膜的工序是把上述半導體基板溫度設定為300℃～350℃，把室內(nèi)抽真空，把包含以下子步驟的步驟反復進行直至到達膜厚5～50nm，(1)以氮氣載氣流量為250sccm，導入時間為125ms，充填三乙基鋁氣體的高壓貯氣容器的溫度為30℃，把上述三乙基鋁氣體導入到室內(nèi)；(2)以流量為1200sccm，導入時間為125ms，把氮氣導入室內(nèi)；(3)以氮氣載氣流量為600sccm，導入時間為250ms，把相對于氧氣濃度其濃度為20％的臭氧氣體導入室內(nèi)；(4)以流量為1200sccm，把氮氣導入室內(nèi)。
6.一種鐵電體存儲裝置，其特征在于，具有設置有包含存儲單元元件和多個邏輯電路元件的多個元件的半導體基板；在上述半導體基板上設置的下側(cè)絕緣膜；在上述下側(cè)絕緣膜上設置的、依次層疊下部電極、鐵電體層和上部電極而成的鐵電體電容結(jié)構體；覆蓋上述下側(cè)絕緣膜和上述鐵電體電容結(jié)構體的上側(cè)絕緣膜；在上述上側(cè)絕緣膜上延伸、與上述鐵電體電容結(jié)構體、上述存儲單元元件和上述邏輯電路元件電氣連接的布線層；以及覆蓋上述布線層和上述上側(cè)絕緣膜而設置的、具有5～50nm的膜厚的氧化鋁膜即阻擋膜。
7.一種鐵電體存儲裝置，其特征在于，具有設置有包含存儲單元元件和多個邏輯電路元件的多個元件的半導體基板；在上述半導體基板上設置的下側(cè)絕緣膜；在上述下側(cè)絕緣膜的上側(cè)設置的下側(cè)氫阻擋膜；在上述下側(cè)氫阻擋膜的上側(cè)設置的、依次層疊下部電極、鐵電體層和上部電極而成的鐵電體電容結(jié)構體；覆蓋上述鐵電體電容結(jié)構體的上側(cè)絕緣膜；在上述上側(cè)絕緣膜上延伸、與上述鐵電體電容結(jié)構體、上述存儲單元元件和上述邏輯電路元件電氣連接的布線層；以及覆蓋上述布線層和上述上側(cè)絕緣膜而設置的、具有5～50nm的膜厚的氧化鋁膜即上側(cè)氫阻擋膜。
8.一種鐵電體存儲裝置，其特征在于，具有包含設置有多個存儲單元元件的存儲單元陣列區(qū)、和設置有多個邏輯電路元件的邏輯電路區(qū)的半導體基板；在上述半導體基板的上述存儲單元陣列區(qū)和上述邏輯電路區(qū)上設置的下側(cè)絕緣膜；在上述下側(cè)絕緣膜的上側(cè)設置的下側(cè)氫阻擋膜；在上述下側(cè)氫阻擋膜的上側(cè)的上述存儲單元陣列區(qū)內(nèi)設置的、依次層疊下部電極、鐵電體層和上部電極而成的鐵電體電容結(jié)構體；覆蓋上述下側(cè)絕緣膜和上述鐵電體電容結(jié)構體，在上述存儲單元陣列區(qū)和上述邏輯電路區(qū)上設置的、具有沿劃片線包圍該劃片線內(nèi)側(cè)的閉環(huán)狀的溝部的上側(cè)絕緣膜；在上述上側(cè)絕緣膜上延伸，填埋從上述上側(cè)絕緣膜的表面到上述鐵電體電容結(jié)構體的接觸孔內(nèi)的布線層；以及覆蓋上述布線層和上述上側(cè)絕緣膜且填埋閉環(huán)狀的上述溝部而設置的、具有5～50nm的膜厚的氧化鋁膜即上側(cè)氫阻擋膜。
9.如權利要求7或8所述的鐵電體存儲裝置，其特征在于上述上側(cè)氫阻擋膜和上述下側(cè)氫阻擋膜是用原子層成膜法形成的氧化鋁膜。
全文摘要
提供一種鐵電體存儲裝置及其制造方法，其電氣特性優(yōu)良、性能更高。為此，在半導體基板(11)上形成下側(cè)絕緣膜(第一絕緣膜30)；形成依次層疊下部電極(42)、鐵電體層(44)和上部電極(46)而成的鐵電體電容結(jié)構體(40)；形成覆蓋鐵電體電容結(jié)構體的上側(cè)絕緣膜(第五絕緣膜50)；形成在上側(cè)絕緣膜上延伸的布線層(70)；形成覆蓋布線層和上側(cè)絕緣膜、具有5～50nm的膜厚的氧化鋁膜(90)。
文檔編號G11C11/22GK1848409SQ200610002458
公開日2006年10月18日 申請日期2006年1月26日 優(yōu)先權日2005年4月12日
發(fā)明者阿部一英 申請人:沖電氣工業(yè)株式會社