專利名稱：防止熱電子程序擾動現(xiàn)象的非易失性存儲器裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器裝置及防止熱電子程序擾動現(xiàn)象的方法，特別是涉及一種防止產(chǎn)生由NAND閃存裝置中的熱電子所致的程序擾動的方法。
背景技術(shù)：
對于在一預(yù)定周期處可在無需重寫數(shù)據(jù)的刷新功能的情況下經(jīng)電子編程及擦除的半導(dǎo)體存儲器裝置存在不斷增加的需求。術(shù)語″程序″是指將數(shù)據(jù)寫入存儲器單元的操作。
為提高存儲器裝置的整合水平，已開發(fā)一種NAND閃存裝置，其中多個存儲器單元串聯(lián)(意即，其中相鄰單元共享漏極或源極的結(jié)構(gòu))以形成一串。NAND閃存裝置是一順序讀取信息的存儲器裝置，其與NOR閃存裝置不同。
圖1是一現(xiàn)有的NAND閃存裝置的電路圖。圖2示出了圖1所示的NAND閃存裝置的程序電壓條件的表格。
參照圖1及圖2，經(jīng)選擇的位線BLo被施加接地電壓(0V)，未被選擇的位線BLe被施加電源電壓(VCC)，一漏極選擇線DSL被施加電源電壓(VCC)，一源極選擇線SSL被施加接地電壓(0V)，一字線WL2被施加約16至19V的程序電壓(Vpgm)，且其余字線WL0、WL1、WL3至WL31被施加一通過電壓(pass voltage)，意即，一8V至10V的程序抑制電壓(Vpass)。若前述程序電壓條件實現(xiàn)，則數(shù)據(jù)被編程到存儲器單元MC2′。
圖1所示的NAND閃存裝置在一程序運作中具有兩種擾動模式。一模式是Vpass擾動模式且另一模式是Vpgm擾動模式。
在Vpass擾動模式中，存儲器單元MC0′、MC1′、MC3′至MC31′被擾動。這些存儲器單元與待編程的存儲器單元MC2′存在于相同串12中。術(shù)語″Vpass擾動″是指一現(xiàn)象，其中存儲器單元MC0′、MC1′、MC3′至MC31′在每一字線WL0至WL1及WL3至WL31的電壓為10V且每一存儲器單元MC0′、MC1′、MC3′至MC31′的信道電壓為0V的條件下被編程。
在Vpgm擾動模式中，存儲器單元MC2被擾動。此存儲器單元與待編程的單元MC2′存在于相同字線WL2中。術(shù)語″Vpgm擾動″是指一現(xiàn)象，其中存儲器單元MC2在字線WL2的電壓為18V且存儲器單元MC2的信道電壓為8V的條件下被編程。
連接至施加有電源電壓(VCC)的未被選擇位線BLe的存儲器單元MC0至MC31的信道電壓皆被升壓至8V。這是因為未被選擇的位線BLe被施加電源電壓(VCC)，其與經(jīng)選擇的位線BLo不同。
通道升壓至8V的一個原因?qū)⒃谙挛膮⒄請D3描述。
若未被選擇的位線BLe被施加電源電壓(VCC)且導(dǎo)通漏極選擇晶體管DST，則向存儲器單元MC0至MC31轉(zhuǎn)移一為(Vcc-Vt)的電壓(其中，Vt為DST的閾值電壓)，以使得存儲器單元MC0至MC31的通道以(Vcc-Vt)初始充電。接著，在不形成通道的情況下截止漏極選擇晶體管DST。
在存儲器單元MC0至MC31的通道與控制柵極CG之間存在隧道氧化膜電容(Cox)及二氧化氮(ONO)電容(Cono)。在通道與一塊體(一襯底Si-Sub)之間存在耗盡型電容(Cch)。因此，通道Vch0至Vch31經(jīng)升壓以匹配等于約8V的三種電容(Cono、Cox及Cch)的耦合。
連接至施加有電源電壓(Vcc)的未被選擇位線BLe的程序抑制單元MC0至MC31未被編程。
Vpass擾動及Vpgm擾動是顯著影響NAND閃存產(chǎn)品合格率的因素。
然而，額外擾動現(xiàn)象，如通道升壓擾動及熱電子程序擾動，隨著存儲器單元的尺寸減至100nm或低于100nm而發(fā)生。術(shù)語″通道升壓擾動″是指一現(xiàn)象，其中數(shù)據(jù)藉由隨著存儲器單元MC0至MC31的通道Vch0至Vch31被升壓而產(chǎn)生的熱電子來編程到并不希望的存儲器單元MC0及MC31內(nèi)。
藉由這些熱電子的信道升壓擾動現(xiàn)象通常僅產(chǎn)生于連接至圖3所示的未被選擇串11內(nèi)的邊緣字線WL0、WL31的存儲器單元MC0、MC31中。其中，通道升壓擾動現(xiàn)象產(chǎn)生于連接至字線WL0的大部分的存儲器單元MC0中。
藉由熱電子的信道升壓擾動現(xiàn)象將參照圖3在下文更詳細地描述。
源極選擇晶體管SST的通道Vchs藉由其柵極電壓(0V)而固定至一約0V的電壓。漏極選擇晶體管DST的通道Vchd藉由其柵極電壓(VCC)而固定至約1V的電壓。然而，如上所述，存儲器單元MC0、MC31的通道Vch0、Vch31被升壓至約8V。
在源極選擇晶體管SST與存儲器單元MC0之間存在一強橫向電場(歸因于SST的0V信道電壓與MC0的8V信道電壓之間的電壓差的電場)。在漏極選擇晶體管DST與存儲器單元MC31之間亦存在一強橫向電場(歸因于DST的1V信道電壓與MC31的8V信道電壓之間的電壓差的電場)。
藉由熱電子的信道升壓擾動現(xiàn)象通常產(chǎn)生于連接至字線WL0的存儲器單元MC0中的一個原因為源極選擇晶體管SST的信道電壓(Vchs)0V與存儲器單元MC0的信道電壓(Vch0)8V之間的電壓差大于漏極選擇晶體管DST的信道電壓(Vchd)1V與存儲器單元MC31的信道電壓(Vch31)8V之間的電壓差。
另外，電子及空穴(e-h對)的電流產(chǎn)生于源極選擇晶體管SST的柵極氧化膜與硅襯底Si-Sub之間的接口處?？昭ǔ蚬枰r底Si-Sub脫離且電子沿硅襯底Si-Sub的表面而向存儲器單元MC0移動。如上文所述的相同現(xiàn)象亦產(chǎn)生于源極選擇晶體管SST的柵極氧化膜與硅襯底Si-Sub之間的接口處。
若電子穿過如上文所述的橫向強電場，則電子變成熱電子。若這些熱電子散布在存儲器單元MC0、MC31周圍，則熱電子將被引入存儲器單元MC0、MC31的浮動?xùn)艠OFG，使得數(shù)據(jù)被編程到程序抑制單元MC0、MC31。
存儲器單元的尺寸愈小，橫向電場愈強(由于MC0與SST或MC31與DST之間的距離變窄)。因此，存儲器單元的尺寸愈小，藉由熱電子的信道升壓擾動現(xiàn)象愈嚴重。
此外，多層單元(MLC)閃存裝置使用一高程序電壓(Vpgm)及一高程序抑制電壓(Vpass)。因此，為保持MLC的閾值電壓分布非常窄，MLC具有程序脈沖，所述程序脈沖比單層單元(SLC)的程序脈沖大6倍。此使得MLC具有更嚴重的藉由前述熱電子的信道升壓擾動。
圖4示出了藉由熱電子的信道升壓擾動在連接至邊緣字線WL0、WL31的存儲器單元MC0、MC31中發(fā)生的視圖。
在圖4中，由黑線標(biāo)出的部分指示不合格位。
圖5示出了單元MC0、MC31(其中產(chǎn)生藉由熱電子的信道升壓擾動的單元)的閾值電壓(Vt)與程序抑制電壓(Vpass)之間的關(guān)系的圖表。
自圖4及圖5可看出，連接至邊緣字線WL0、WL31的存儲器單元MC0、M31具有一非常不同于連接至其它字線WL1至WL30的存儲器單元MC1至MC30的特性。

發(fā)明內(nèi)容
本發(fā)明的實施例防止藉由熱電子的程序擾動產(chǎn)生一在連接至邊緣字線的存儲器單元與選擇晶體管之間的較弱的電場。
根據(jù)本發(fā)明的一實施例，一種防止非易失性存儲器裝置的熱電子程序擾動的方法包括將第一組存儲器單元的信道升壓至一第一電壓。此第一組存儲器單元連接至在一耦接至位線的第一選擇晶體管與第二選擇晶體管之間串連的存儲器單元的N個(其中N為正整數(shù))字線的第一及第N字線。第二選擇晶體管耦接至一共享源極線及一位線。該方法進一步包括將第二組存儲器單元的信道升壓至一第二電壓，第二組存儲器單元連接至除第一及第N字線以外的其余字線。第二組存儲器單元亦耦接至一程序字線及未被選擇位線。在此實施例中，第一電壓低于第二電壓。
根據(jù)本發(fā)明的另一實施例，一種防止非易失性存儲器裝置的熱電子程序擾動的方法包括將第一組存儲器單元的信道升壓至一第一電壓。此組存儲器單元連接至在一耦接至位線的第一選擇晶體管與一第二選擇晶體管之間串連的存儲器單元的N個(其中N為正整數(shù))字線的第一及第N字線。第二選擇晶體管耦接至一共享源極線及一位線。該方法進一步包括將第二組存儲器單元的信道升壓至一第二電壓，第二組存儲器單元連接至離第一及第N字線最近的第二及第(N-1)字線及未被選擇位線。該方法進一步包括將第三組存儲器單元的信道升壓至一第三電壓，第三組存儲器單元連接至除第一及第N邊緣字線、第二及第(N-1)字線以外的其余字線。第三組存儲器單元亦耦接至一程序字線及未被選擇位線。在此實施例中，第一電壓低于第二電壓且第二電壓低于第三電壓。
根據(jù)本發(fā)明的又一實施例，一種防止非易失性存儲器裝置的熱電子程序擾動的方法包括將一程序電壓施加至存儲器單元的N個字線中的一者。這些存儲器單元在第一選擇晶體管與第二選擇晶體管之間串連，第二選擇晶體管耦接至一共享源極線。該方法進一步包括將一信道升壓防擾電壓施加至第一及第N邊緣字線；及將一程序抑制電壓施加至其余字線。在此實施例中，信道升壓防擾電壓低于程序抑制電壓。
根據(jù)本發(fā)明的另一實施例，一種防止非易失性存儲器裝置的熱電子程序擾動的方法包括將一程序電壓施加至存儲器單元的N個(其中N為正整數(shù))字線中的一個，所述存儲器單元在一第一選擇晶體管與一第二選擇晶體管之間串連，第二選擇晶體管耦接至一共享源極線。該方法進一步包括將一第一信道升壓防擾電壓施加至第一及第N邊緣字線；將一第二信道升壓防擾電壓施加至第二及第(N-1)字線；及將一程序抑制電壓施加至其余字線。在此實施例中，第一信道升壓防擾電壓低于第二信道升壓防擾電壓且第二信道升壓防擾電壓低于程序抑制電壓。
根據(jù)本發(fā)明的又一實施例，一非易失性存儲器裝置包括一存儲器單元陣列，其包括在字線與位線彼此交叉的一區(qū)域中的存儲器單元，其中存儲器單元陣列在一其中存儲器單元分別耦接至位線的第一選擇晶體管與一耦接至一共享源極線的第二選擇晶體管之間串聯(lián)；一泵電路，其產(chǎn)生一程序電壓及一程序抑制電壓；及一分壓單元，其分配自泵電路輸出的程序抑制電壓從而產(chǎn)生一低于該程序抑制電壓的信道升壓防擾電壓。分壓單元亦將產(chǎn)生的信道升壓防擾電壓施加至第一及第N字線。


圖1示出了一常規(guī)的NAND閃存裝置的電路圖；圖2示出了圖1所示的NAND閃存裝置的程序電壓條件的表格；圖3示出了圖1所示的NAND閃存裝置的剖視圖；圖4示出了圖1的熱電子所致的信道升壓擾動而產(chǎn)生不合格位的視圖；圖5示出了程序抑制電壓(Vpass)與藉由熱電子的程序擾動中的單元的閾值電壓(Vt)之間的關(guān)系的圖表；圖6示出了根據(jù)本發(fā)明的一實施例的NAND閃存裝置的電路圖；圖7示出了圖6所示的NAND閃存裝置的程序電壓條件的表格；圖8示出了圖6所示的未被選擇串的剖視圖；圖9示出了圖8所示的連接至選擇晶體管及邊緣字線的存儲器單元的詳細剖視圖；圖10示出了根據(jù)本發(fā)明的另一實施例的NAND閃存裝置的電路圖；圖11示出了圖10所示的NAND閃存裝置的程序電壓條件的表格；圖12示出了圖10所示的未被選擇串的剖視圖；圖13示出了根據(jù)本發(fā)明的又一實施例的NAND閃存裝置的電路圖；圖14示出了圖13所示的NAND閃存裝置的程序電壓條件的表格；圖15示出了圖13所示的未被選擇串的剖視圖；及圖16示出了信道升壓防擾電壓(Vcbd)與一其中藉由熱電子的程序擾動經(jīng)防止的單元的閾值電壓(Vt)之間的關(guān)系的圖表。
附圖符號說明11 未被選擇串12 串110 Vpgm泵120 Vpass泵130 開關(guān)單元140 開關(guān)單元150 分壓器160 存儲器單元陣列161 單元串162 串Ble 位線Blo 位線Cch 耗盡型電容CG 控制柵極Cox 氧化膜電容Cono二用源極線DSL 漏氧化氮電容CSL 共極選擇線DST 漏極選擇晶體管FG 浮動?xùn)艠OMC 存儲器單元Si-Sub 硅襯底SSL 源極選擇線SST 源極選擇晶體管SW 開關(guān)組件Vcbd信道升壓防擾電壓Vch 通道
VCC電源電壓VD 分壓器Vpass 程序抑制電壓Vpgm 程序電壓WL 字線具體實施方式
本發(fā)明的實施例將參照附圖描述。提供這些實施例以使本利用的技術(shù)人員可了解本發(fā)明。應(yīng)了解，本發(fā)明的實施例可以各種方式修正而不脫離本發(fā)明的范疇。
圖6示出了根據(jù)本發(fā)明的一實施例的NAND閃存裝置的電路圖。圖7示出了圖6中所示的NAND閃存裝置的程序電壓條件的表格。
參照圖6，NAND閃存裝置包括一Vpgm泵110，一Vpass泵120，開關(guān)單元130、140，分壓器150及存儲器單元陣列160。
存儲器單元陣列160包括存儲器單元MC、一源極選擇晶體管SST，及一漏極選擇晶體管DST。位線BLe、BLo各充當(dāng)至存儲器單元陣列160的漏極，其耦接至漏極選擇晶體管DST以用于選擇一漏極選擇線DSL。一共享源極線CSL充當(dāng)至存儲器單元陣列160的源極，其被耦接至源極選擇晶體管SST以用于選擇一源極選擇線SSL。在本發(fā)明的一實施例中，串接于漏極選擇晶體管DST與源極選擇晶體管SST之間的存儲器單元MC的數(shù)目可為16、32或64，其視裝置及密度而定。盡管圖6示出了顯示每一串為32個存儲器單元的兩個串161、162，串的數(shù)目可發(fā)生變化。每一存儲器單元(例如，MC1)受一字線(例如，WL1)控制且形成一頁。在圖6中，示出了32頁。
Vpgm泵110產(chǎn)生一程序電壓(Vpgm)且Vpass泵120產(chǎn)生一程序抑制電壓(Vpass)。
Vpass開關(guān)單元130包括與字線數(shù)目相同的開關(guān)組件SW0至SW31且將程序抑制電壓(Vpass)施加至未編程字線。Vpgm開關(guān)單元140亦包括與字線數(shù)目相同的開關(guān)組件SW0至SW31且將程序電壓(Vpgm)施加至待編程的字線。
此外，為在程序運作中將程序電壓(Vpgm)施加至一經(jīng)選擇字線，Vpgm開關(guān)單元140的開關(guān)組件SW0至SW31接通且Vpass開關(guān)單元130的開關(guān)組件SW0至SW31斷開。為將程序抑制電壓(Vpass)施加至未被選擇字線，Vpgm開關(guān)單元140的開關(guān)組件SW0至SW31斷開且Vpass開關(guān)單元130的開關(guān)組件SW0至SW31接通。
分壓器150包括兩個分壓器VD1及VD2。分壓器VD1、VD2分配程序抑制電壓(Vpass)，該電壓經(jīng)由Vpass開關(guān)組件SW0、SW31而接收，從而產(chǎn)生一信道升壓防擾電壓(Vcbd)。產(chǎn)生的信道升壓防擾電壓(Vcbd)被施加至邊緣字線WL0及WL31。
根據(jù)本發(fā)明的一實施例，分壓器VD1、VD2僅安裝于Vpass開關(guān)組件SW0、SW31中(意即，僅在全局字線中)。在此情況下，這些分壓器VD1、VD2很少影響芯片尺寸。分壓器VD1、VD2可使用若干二極管或若干電阻器來形成而不實施一復(fù)雜邏輯。其詳細描述將省略。
程序電壓條件將在下文參照圖6及7來描述。
舉例而言，在數(shù)據(jù)被編程到存儲器單元MC2′的情況下，奇數(shù)位線BLo被施加一接地電壓(0V)，偶數(shù)位線BLe被施加一電源電壓(VCC)，漏極選擇線DSL被施加電源電壓(VCC)，源極選擇線SSL被施加接地電壓(0V)，字線WL2被施加一約16至20V的程序電壓(Vpgm)，邊緣字線WL0、WL31被施加4至9V或4至7V的信道升壓防擾電壓(Vcbd)，且其余字線WL1、WL3至WL30被施加8V至10V的程序抑制電壓(Vpass)，如圖6及圖7所示。
在另一實例中，在數(shù)據(jù)被編程到存儲器單元MC0′的情況下，字線WL0被施加約16至20V的程序電壓(Vpgm)，邊緣字線WL31被施加4至9V或4至7V的信道升壓防擾電壓(Vcbd)，且其余字線WL1至WL30被施加8V至10V的程序抑制電壓(Vpass)，如圖7所示。在數(shù)據(jù)被編程到存儲器單元MC31′的情況下，字線WL31被施加約16至20V的程序電壓(Vpgm)，邊緣字線WL0被施加4至9V或4至7V的信道升壓防擾電壓(Vcbd)，且其余字線WL1至WL30被施加8V至10V的程序抑制電壓(Vpass)，如圖7所示。
圖8示出了圖6所示的串161的剖視圖。圖9示出了圖8的源極選擇晶體管SST及存儲器單元MC0的剖視圖，或漏極選擇晶體管DST及存儲器單元MC31的詳細剖視圖。
下文將參照圖8及9詳細描述防止熱電子程序擾動的方法。根據(jù)本發(fā)明的一實施例，熱電子程序擾動僅在連接至未被選擇的位線BLe的單元串161中產(chǎn)生。
參照圖8，一待編程的字線(例如，WL2)被施加16V至29V的程序電壓(Vpgm)，邊緣字線WL0、WL31被施加4至9V(或4至7V)的信道升壓防擾電壓(Vcbd)，且其余字線WL1、WL3至WL30被施加8V至10V的程序抑制電壓(Vpass)。
舉例而言，若字線WL2待編程，則字線WL2被施加18V的程序電壓(Vpgm)，其余字線WL1、WL3至WL30被施加10V的程序抑制電壓(Vpass)，且邊緣字線WL0、WL31被施加4至9V的信道升壓防擾電壓(Vcbd)。在本發(fā)明的另一實施例中，若字線WL1、WL2至WL30被施加8V的程序抑制電壓(Vpass)，則邊緣字線WL0、WL31被施加4至7V的信道升壓防擾電壓(Vcbd)。
如圖8所示的電壓條件導(dǎo)致在源極選擇晶體管SST與存儲器單元MC0之間的電場的減少，及在漏極選擇晶體管DST與存儲器單元MC31之間的電場的減少。
在圖8中，源極選擇晶體管SST的通道Vchs藉由其柵極電壓(0V)而固定至大約接地電壓(0V)。漏極選擇晶體管DST的通道Vchd藉由柵極電壓(VCC)而具有一約1V的電壓。存儲器單元MC0的信道Vch0及存儲器單元MC31的信道Vch31被升壓至約5至6V。先前，通道Vch0經(jīng)由邊緣字線WL0而被施加4至9V的電壓，且存儲器單元M31的信道Vch31經(jīng)由邊緣字線WL31而被施加4至9V的電壓。另外，存儲器單元MC1、MC3至MC30的通道Vch1、Vch3至Vch30被升壓至約8V。這些存儲器單元先前分別經(jīng)由字線WL1、WL3至WL30而被施加8至10V的電壓。在此實施例中，存儲器單元MC0、MC31的通道Vch0、Vch31被升壓至約5至6V。然而，本發(fā)明并不受此電壓范圍限制。在另一實施例中，存儲器單元MC0、MC31的通道Vch0、Vch31可被升壓至約8V或低于8V。
如圖9所示，在源極選擇晶體管SST與存儲器單元MC0之間存在一橫向電場(歸因于SST的信道電壓0V與MC0的信道電壓5至6V之間的電壓差的電場)。
如圖9所示，在漏極選擇晶體管DST與存儲器單元MC31之間亦存在一橫向電場(歸因于DST的信道電壓1V與MC31的信道電壓5至6V之間的電壓差的電場)。在此情況下，由于4至9V的電壓被施加至邊緣字線WL0、WL31，因此圖9中的橫向電場變得比橫向電場更弱。
電子及空穴對(e-h對)的電流或柵極誘發(fā)漏極泄漏(GIDL)的電流在源極選擇晶體管SST的柵極氧化膜與硅襯底Si-Sub之間與漏極選擇晶體管DST的柵極氧化膜與硅襯底Si-Sub之間的接口處產(chǎn)生。產(chǎn)生的空穴脫離硅襯底Si-Sub且電子沿硅襯底Si-Sub的表面向存儲器單元MC0或MC31移動。
若電子穿過橫向電場(由于電壓差減小因此電場變?nèi)?，則電子變成帶有較弱能量的熱電子。盡管熱電子在存儲器單元MC0、MC31周圍散開，但具有微弱能量的熱電子并不進入存儲器單元MC0、MC31的浮動?xùn)艠OFG。這是因為熱電子具有微弱能量且不能夠以縱向移動。因此，熱電子程序擾動并不產(chǎn)生于程序抑制單元MC0、MC31中。
圖10示出了根據(jù)本發(fā)明的一實施例的用于防止熱電子程序擾動的NAND閃存裝置。圖11示出了圖10中所示的NAND閃存裝置的程序電壓條件。
參照圖10，NAND閃存裝置包括一Vpgm泵110，一Vpass泵120，開關(guān)單元130、140，一分壓器150及一存儲器單元陣列160。
圖10所示的NAND閃存裝置與圖6的不同之處在于圖6的分壓器150包括兩個分壓器，而圖10的分壓器150包括四個分壓器VD1、VD1′、VD2及VD2′。在圖10中，兩分壓器VD1、VD1′分配一程序抑制電壓(Vpass)以產(chǎn)生一信道升壓防擾電壓(Vcbd1)。兩分壓器VD2、VD2′分配一程序抑制電壓(Vpass)以產(chǎn)生一信道升壓防擾電壓(Vcbd2)。
圖11的程序電壓條件與圖7的不同之處在于電壓被施加至并非待編程的字線以防止熱電子程序擾動。在圖7中，字線WL0、WL31被施加4至9V(或4至7V)的信道升壓防擾電壓(Vcbd)，而在圖11中，字線WL0、WL31被施加2至8V(或2至6V)的信道升壓防擾電壓(Vcbd1)且字線WL1、WL30被施加4至9V(或4至7V)的信道升壓防擾電壓(Vcbd2)。
圖12示出了圖10所示的未被選擇串161的剖視圖。一種防止熱電子程序擾動的方法將參照圖12詳細描述。
參照圖12，字線(例如，WL2)被施加16至20V的程序電壓(Vpgm)，邊緣字線WL0、WL31被施加2至8V的信道升壓防擾電壓(Vcbd1)，字線WL1、WL30被施加4至9V的信道升壓防擾電壓(Vcbd2)，且其余字線WL1、WL3至WL30被施加8V至10V的程序抑制電壓(Vpass)。
舉例而言，若待編程的字線WL2被施加18V的程序電壓(Vpgm)且其余字線WL3至WL29被施加10V的程序抑制電壓(Vpass)，則邊緣字線WL0、WL31被施加2至8V的信道升壓防擾電壓(Vcbd1)且字線WL0、WL31被施加4至9V的信道升壓防擾電壓(Vcbd2)。在本發(fā)明的另一實施例中，字線WL3至WL29被施加8V的程序抑制電壓(Vpass)，邊緣字線WL0、WL31被施加2至6V的信道升壓防擾電壓(Vcbd1)，且字線WL1、WL30被施加4至7V的信道升壓防擾電壓(Vcbd2)。
若圖12中所示出的電壓條件實現(xiàn)，則源極選擇晶體管SST與存儲器單元MC0、MC1之間的電場變得更弱。漏極選擇晶體管DST與存儲器單元MC30、MC31之間的電場亦變得更弱。
對此將更詳細地描述。在圖11中，源極選擇晶體管SST的通道Vchs藉由其柵極電壓(0V)而固定至約為接地電壓(0V)。漏極選擇晶體管DST的通道Vchd藉由其柵極電壓(VCC)而具有一約1V的電壓。存儲器單元MC3至MC29的通道Vch3至Vch29被升壓至約8V，且存儲器單元MC1、MC30的通道Vch1、Vch30被升壓至約5至6V，且存儲器單元MC0、MC31的通道Vch0、Vch31被升壓至一低于5至6V的電壓。應(yīng)了解，升壓的電壓并不受5至6V限制。舉例而言，升壓的電壓亦可為約8V或低于8V。
如上文所述，通道Vch3至Vch29被升壓至約8V，通道Vch1、Vch30被升壓至約5至6V且通道Vch0、Vch31被升壓至5至6V或低于5至6V。歸因于參照圖9描述的現(xiàn)象的熱電子程序擾動未產(chǎn)生于程序抑制單元MC0、MC31中。
圖13示出了根據(jù)本發(fā)明的另一實施例的用于防止熱電子程序擾動的NAND閃存裝置。圖14示出了圖13中所示的NAND閃存裝置的程序電壓條件。
參照圖13，NAND閃存裝置包括一Vpgm泵110、一Vpass泵120、開關(guān)單元130、140及一存儲器單元陣列160。圖13的NAND閃存裝置與圖6及圖10的不同之處在于在圖6及圖10中存在分壓器150，而在圖13中不存在分壓器。
此外，圖14與圖7及11的不同之處在于電壓施加至未被編程的字線以防止熱電子程序擾動。在圖14中，為防止熱電子程序擾動，除一程序字線(例如，WL2)以外的其余字線WL0、WL1、WL3至WL31被施加5至9V的程序抑制電壓(Vpass)。
圖15示出了圖13中所示的串161的剖視圖。一種防止熱電子程序擾動的方法將參照圖15詳細描述。
參照圖15，待編程的字線(例如，WL2)被施加16至20V的程序電壓(Vpgm)且其余字線WL0、WL1、WL3至WL31被施加5至9V的程序抑制電壓(Vpass)。若圖15中所示的電壓條件實現(xiàn)，源極選擇晶體管SST與存儲器單元MC0之間的電場將變得更弱。漏極選擇晶體管DST與存儲器單元MC31之間的電場亦將變得更弱。
在本發(fā)明的一實施例中，源極選擇晶體管SST的通道Vchs藉由其柵極電壓(0V)而固定至一約0V的電壓。漏極選擇晶體管DST的通道Vchd藉由其柵極電壓(VCC)而固定至一約1V的電壓。存儲器單元MC0、MC1、MC3至MC31的通道Vch0、Vch1、Vch3至Vch31被升壓至約5至6V。應(yīng)了解，升壓的電壓并不受5至6V限制。舉例而言，升壓的電壓亦可為約8V或低于8V。
在此實施例中，通道Vch0、Vch1、Vch3至Vch31被升壓至約8V或低于8V。歸因于參照圖9描述的現(xiàn)象的熱電子程序擾動未產(chǎn)生于程序抑制單元MC0、MC31中。
圖16示出了存儲器單元MC0、MC31的閾值電壓(Vt)與信道升壓防擾電壓(Vcbd)之間的相依性，其中程序抑制電壓(Vpass)被固定至10V且信道升壓防擾電壓(Vcbd)被固定至6至10V或低于6至10V。
在圖16中，程序的數(shù)目(NOP)決定一頁中的單元將被編程的次數(shù)的特性。圖16示出了NOP為32。
如圖16所示，位于字線WL1至WL30的存儲器單元MC1至MC30的閾值電壓(Vt)變化不大。當(dāng)施加的電壓自6V升高至10V時，存儲器單元WL0的閾值電壓(Vt)升高。然而，若施加至字線WL0、WL31的信道升壓防擾電壓(Vcbd)降低，則位于字線WL0、WL31中的存儲器單元MC0、MC31的閾值電壓變化很大。舉例而言，當(dāng)信道升壓防擾電壓(Vcbd)為6V時，意即，當(dāng)信道升壓防擾電壓降低時，其幾乎與字線WL1至WL30的存儲器單元MC1至MC30的閾值電壓(Vt)具有相同特性。
如上所述，若根據(jù)本發(fā)明的實施例，程序抑制電壓及信道升壓防擾電壓被施加至除待編程的字線以外的其余字線，則可防止在程序受到抑制的存儲器單元中產(chǎn)生熱電子所致的程序擾動。
應(yīng)了解，本發(fā)明的實施例可應(yīng)用于MLC及SLC兩者。
如上所述，根據(jù)本發(fā)明，在連接至鄰近源極選擇線及漏極選擇線的邊緣字線的存儲器單元中產(chǎn)生的熱電子程序擾動可經(jīng)由一簡單電路構(gòu)造而防止。
此外，由于可免去用于篩檢由熱電子程序擾動所致的錯誤的晶片測試步驟，因此晶片測試時間可縮短。
此外，由于歸因于熱電子擾動的錯誤可避免，因此可改進合格率且可增加Vpass擾動與Vpgm擾動之間的范圍。
盡管已參考實施例做出前文的描述，但應(yīng)了解，本領(lǐng)域的技術(shù)人員可對本發(fā)明做出改變及修正而不脫離本發(fā)明及所附權(quán)利要求的精神及范疇。
權(quán)利要求
1.一種防止一非易失性存儲器裝置的熱電子程序擾動的方法，該方法包含將一第一組存儲器單元的信道升壓至一第一電壓，該第一組存儲器單元耦接至N個字線的第一及第N字線，其中該第一組存儲器單元被串聯(lián)耦接在一第一選擇晶體管與一第二選擇晶體管之間，該第一選擇晶體管及該第二選擇晶體管耦接至一第一位線，其中該第二選擇晶體管耦接至一共享源極線；以及將一第二組存儲器單元的信道升壓至一第二電壓，該第二組存儲器單元耦接至除該第一字線、該第N字線及一程序字線以外的多個其余字線，其中該第二組存儲器單元耦接至該第一位線，其中該第一電壓低于該第二電壓，其中該N是一正整數(shù)。
2.如權(quán)利要求1的方法，其進一步包含將一程序抑制電壓施加至該第二組存儲器單元；以及將一低于該程序抑制電壓的信道升壓防擾電壓施加至該第一字線及該第N字線。
3.如權(quán)利要求1的方法，其中一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與該第一組存儲器單元的一信道電壓之間的一電壓差的第一電場低于一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與該第二組存儲器單元的一信道電壓之間的一電壓差的第二電場。
4.如權(quán)利要求2的方法，其中低于該程序抑制電壓的該信道升壓防擾電壓是4V至7V。
5.如權(quán)利要求2的方法，其中低于該程序抑制電壓的該信道升壓防擾電壓是4V至9V。
6.如權(quán)利要求1的方法，其中所述存儲器單元中的每一個是一多層單元或一單層單元。
7.一種防止一非易失性存儲器裝置的熱電子程序擾動的方法，該方法包含將一第一組存儲器單元的信道升壓至一第一電壓，該第一組存儲器單元耦接至N個字線的一第一字線及一第N字線，其中該第一組存儲器單元被串聯(lián)耦接在一第一選擇晶體管與一第二選擇晶體管之間，該第一選擇晶體管及該第二選擇晶體管耦接至一第一位線，其中該第二選擇晶體管耦接至一共享源極線；將一第二組存儲器單元的信道升壓至一第二電壓，該第二組存儲器單元耦接至離該第一字線及該第N字線最近的第二字線及第(N-1)字線；以及將一第三組存儲器單元的信道升壓至一第三電壓，該第三組存儲器單元耦接至除該第一字線及該第N字線、該第二字線及該第(N-1)字線及一程序字線以外的多個其余字線，其中該第一電壓低于該第二電壓，且該第二電壓低于該第三電壓，其中N是一整數(shù)。
8.如權(quán)利要求7的方法，其進一步包含將一程序抑制電壓施加至該第三組存儲器單元，將一低于該程序抑制電壓的第一信道升壓防擾電壓施加至該第一字線及該第N字線；以及將一低于該第一信道升壓防擾電壓的第二信道升壓防擾電壓施加至該第二字線及該第(N-1)字線。
9.如權(quán)利要求7的方法，其中一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與該第一組存儲器單元的一信道電壓之間的一電壓差的第一電場低于一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與該第二組存儲器單元的一信道電壓之間的一電壓差的第二電場，以及該第二電場低于一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的該信道電壓與一第三組存儲器單元的一信道電壓之間的一電壓差的第三電場。
10.如權(quán)利要求8的方法，其中低于該第二信道升壓防擾電壓的該第一信道升壓防擾電壓是2至8V，以及低于該程序抑制電壓的該第二信道升壓防擾電壓是4至9V。
11.如權(quán)利要求7的方法，其中所述存儲器單元中的每一個是一多層單元。
12.一種防止一非易失性存儲器裝置的熱電子程序擾動的方法，該方法包含將一程序電壓施加至一程序字線，其中該程序字線是存儲器單元的N個字線中的一條，所述存儲器單元被串聯(lián)耦接在一第一選擇晶體管與一第二選擇晶體管之間，該第二選擇晶體管耦接至一共享源極線；將一信道升壓防擾電壓施加至第一字線及第N字線；以及將一程序抑制電壓施加至除該程序字線及該第一字線與該第N字線以外的多個其余字線，其中該信道升壓防擾電壓低于該程序抑制電壓，其中N是一整數(shù)。
13.如權(quán)利要求12的方法，其中該信道升壓防擾電壓被施加至該第一字線及該第N字線，使得低于耦接至所述其余字線的所述存儲器單元的一信道電壓的耦接至該第一字線及該第N字線的存儲器單元的一信道電壓被升壓。
14.如權(quán)利要求12的方法，其中該信道升壓防擾電壓被施加至該第一字線及該第N字線，使得一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與連接至該第一字線及該第N字線的所述存儲器單元的一信道電壓之間的一電壓差的第一電場低于一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與連接至所述其余字線的所述存儲器單元的一信道電壓之間的一電壓差的第二電場。
15.如權(quán)利要求12的方法，其中取代該程序抑制電壓，而將該信道升壓防擾電壓施加至所述其余字線。
16.如權(quán)利要求12的方法，其中該程序抑制電壓及該信道升壓防擾電壓是5至9V。
17.如權(quán)利要求12的方法，其中低于該程序抑制電壓的該信道升壓防擾電壓是4V至9V。
18.如權(quán)利要求12的方法，其中低于該程序抑制電壓的該信道升壓防擾電壓是4V至7V，其中所述存儲器單元中的每一個是一單層單元。
19.如權(quán)利要求12的方法，其中所述存儲器單元中的每一個是一多層單元。
20.一種防止一非易失性存儲器裝置的熱電子程序擾動的方法，該方法包含將一程序電壓施加至一程序字線，其中該程序字線是存儲器單元的N個字線中的一條，所述存儲器單元被串聯(lián)耦接在一第一選擇晶體管與一第二選擇晶體管之間，其中該第二選擇晶體管耦接至一共享源極線；將一第一信道升壓防擾電壓施加至分別在所述字線的第一端及第二端處提供的一第一字線及一第N字線；將一第二信道升壓防擾電壓施加至一第二字線及一第(N-1)字線；以及將一程序抑制電壓施加至除該程序字線、該第一字線、該第N字線、和該第二字線與該第(N-1)字線以外的多個其余字線，其中該第一信道升壓防擾電壓低于該第二信道升壓防擾電壓，以及該第二信道升壓防擾電壓低于該程序抑制電壓。
21.如權(quán)利要求20的方法，其中該第一信道升壓防擾電壓被施加至該第一字線及該第N字線，使得低于耦接至該第二字線及該第N字線的所述存儲器單元的一信道電壓的耦接至該第一字線及該第N字線的存儲器單元的一信道電壓被升壓。
22.如權(quán)利要求20的方法，其中該第二信道升壓防擾電壓被施加至該第二字線及該第(N-1)字線，使得低于耦接至所述其余字線的存儲器單元的一信道電壓的耦接至該第二字線及該第(N-1)字線的存儲器單元的一信道電壓被升壓。
23.如權(quán)利要求20的方法，其中該第一信道升壓防擾電壓被施加至該第一字線及該第N字線，使得一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與耦接至該第一字線及該第N字線的存儲器單元的一信道電壓之間的一電壓差的第一電場低于一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與耦接至該第二字線及該第(N-1)字線的存儲器單元的一信道電壓之間的一電壓差的第二電場。
24.如權(quán)利要求20的方法，其中該第二信道升壓防擾電壓被施加至該第二字線及該第(N-1)字線，使得一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與耦接至該第二字線及該第(N-1)字線的存儲器單元的一信道電壓之間的一電壓差的第一電場低于一相關(guān)聯(lián)于介于該第一選擇晶體管及該第二選擇晶體管的一信道電壓與耦接至所述其余字線的存儲器單元的一信道電壓之間的一電壓差的第二電場。
25.如權(quán)利要求20的方法，其中低于該第二信道升壓防擾電壓的該第一信道升壓防擾電壓是2至8V。
26.如權(quán)利要求20的方法，其中低于該程序抑制電壓的該第二信道升壓防擾電壓是4V至9V，其中所述存儲器單元是單層單元。
27.如權(quán)利要求20的方法，其中所述存儲器單元中的每一個是一多層單元。
28.一種非易失性存儲器裝置，其包含一存儲器單元陣列，其包括與N個字線相關(guān)聯(lián)的N個存儲器單元，其中該存儲器單元陣列被串聯(lián)耦接在一漏極選擇晶體管與一耦接至一共享源極線的源極選擇晶體管之間；一泵電路，其產(chǎn)生一程序電壓及一程序抑制電壓；以及一分壓單元，其劃分自該泵電路輸出的該程序抑制電壓，以產(chǎn)生一低于該程序抑制電壓的信道升壓防擾電壓，且將該產(chǎn)生的信道升壓防擾電壓施加至一第一字線及一第N字線，該第一字線及該第N字線分別提供于所述字線的第一端及第二端處。
29.如權(quán)利要求28的非易失性存儲器裝置，其中該分壓單元包含一第一分壓器，其將該信道升壓防擾電壓施加至該第一字線；以及一第二分壓器，其將該信道升壓防擾電壓施加至該第N字線。
30.如權(quán)利要求28的非易失性存儲器裝置，其中低于該程序抑制電壓的該信道升壓防擾電壓是4V至9V。
31.如權(quán)利要求28的非易失性存儲器裝置，其中低于該程序抑制電壓的該信道升壓防擾電壓是4V至7V。
32.如權(quán)利要求28的非易失性存儲器裝置，其中該分壓器劃分自該泵電路輸出的該程序抑制電壓，以產(chǎn)生一低于該程序抑制電壓的第一信道升壓防擾電壓及一低于該第一信道升壓防擾電壓的第二信道升壓防擾電壓，將該產(chǎn)生的第一信道升壓防擾電壓施加至所述字線的第一字線及第N字線，且將該產(chǎn)生的第二信道升壓防擾電壓施加至離該第一字線及該第N字線最近的第二字線及第(N-1)字線。
33.如權(quán)利要求32的非易失性存儲器裝置，其中該分壓單元包含一第一分壓器，其將該第一信道升壓防擾電壓施加至該第一字線；一第二分壓器，其將該第一信道升壓防擾電壓施加至該第N字線；一第三分壓器，其將該第二信道升壓防擾電壓施加至該第二字線；及一第四分壓器，其將該第二信道升壓防擾電壓至施加該第(N-1)字線。
34.如權(quán)利要求32的非易失性存儲器裝置，其中低于該程序抑制電壓的該第一信道升壓防擾電壓是4至9V，且低于該第一信道升壓防擾電壓的該第二信道升壓防擾電壓是2至8V。
35.如權(quán)利要求32的非易失性存儲器裝置，其中低于該程序抑制電壓的該第一信道升壓防擾電壓是4至7V，且低于該第一信道升壓防擾電壓的該第二信道升壓防擾電壓是2至6V。
36.如權(quán)利要求28的非易失性存儲器裝置，其中該泵電路進一步包含一用于選擇性地開關(guān)該程序電壓的第一組開關(guān)組件，及一用于選擇性地開關(guān)該程序抑制電壓的第二組開關(guān)組件。
37.如權(quán)利要求36的非易失性存儲器裝置，其中該第一組開關(guān)組件及該第二組開關(guān)組件的數(shù)目相同于所述字線的數(shù)目，其中所述存儲器單元中的每一個是一單層單元。
38.如權(quán)利要求28的非易失性存儲器裝置，其中所述存儲器單元中的每一個是一多層單元。
全文摘要
本發(fā)明提供一種在NAND閃存裝置中防止產(chǎn)生熱電子所致的程序擾動的方法。一低于一施加至其它字線的程序抑制電壓的信道升壓防擾電壓被施加至耦接至離選擇晶體管最近的存儲器單元的邊緣字線。結(jié)果，一介于耦接至所述邊緣字線的所述存儲器單元與所述選擇晶體管之間的電場減弱，且熱電子的能量減小。
文檔編號G11C16/06GK1848297SQ20061000948
公開日2006年10月18日 申請日期2006年2月23日 優(yōu)先權(quán)日2005年4月11日
發(fā)明者朱錫鎮(zhèn) 申請人:海力士半導(dǎo)體有限公司