專利名稱：頁面緩沖器和用于在非易失性存儲裝置中驅(qū)動其的方法
技術(shù)領(lǐng)域：
本公開涉及一種半導(dǎo)體存儲裝置，更具體地，涉及一種包括頁面緩沖器的非易失性存儲裝置。
要求了于2005年11月10日申請的韓國專利申請No.2005-107755的優(yōu)先權(quán)，在此通過參考將其公開整體并入本文。
背景技術(shù)：
通常，可將半導(dǎo)體存儲裝置分類為易失性存儲裝置或非易失性存儲裝置。易失性存儲裝置可被分類成動態(tài)隨機存取存儲器(DRAM)和靜態(tài)隨機存取存儲器(SRAM)。易失性半導(dǎo)體存儲裝置在切斷其電源時丟失它們的數(shù)據(jù)，而非易失性存儲裝置在切斷其電源時仍保持它們所存儲的數(shù)據(jù)。由此，可將非易失性存儲器廣泛地用于存儲需要保留的數(shù)據(jù)，以不受電源切斷的影響。非易失性存儲器可包括存儲器例如是掩膜只讀存儲器(MROM)、可編程只讀存儲器(PROM)、可擦除可編程只讀存儲器(EPROM)和電可擦除可編程只讀存儲器(EEPROM)。
然而，MROM、PROM和EPROM可能難以重寫所存儲的數(shù)據(jù)，這是由于用戶不能在這些裝置上自由地進行讀和寫操作。另一方面，EEPROM可逐漸地用在系統(tǒng)編程中，系統(tǒng)編程需要輔助存儲裝置的持續(xù)更新。尤其，(閃速)EEPROM在其使用時用作海量存儲裝置可能是有利的，這是由于其集成密度可高于常規(guī)EEPROM。在這些閃速EEPROM當(dāng)中，NAND型閃速EEPROM(以下稱作“NAND閃速存儲裝置”)可具有比其他閃速EEPROM高很多的集成密度。
常規(guī)NAND閃速存儲裝置10的結(jié)構(gòu)于圖1中示出。NAND閃速存儲裝置10包括存儲單元陣列11、行解碼器12和頁面緩沖器電路14。存儲單元陣列11是數(shù)據(jù)存儲單元，該數(shù)據(jù)存儲單元包括在行(即字線)和列(即位線)的交叉處設(shè)置的存儲單元。NAND串包括每一個都存儲1位數(shù)據(jù)或多位數(shù)據(jù)的存儲單元。存儲單元陣列11的行可通過行解碼器電路12來驅(qū)動，且其列可通過頁面緩沖器電路14來驅(qū)動。
頁面緩沖器電路14將1位數(shù)據(jù)或多位數(shù)據(jù)(例如，2位數(shù)據(jù))編程到每個存儲單元中/從每個存儲單元讀出1位數(shù)據(jù)或多位數(shù)據(jù)(例如，2位數(shù)據(jù))。由于現(xiàn)在需要閃速存儲裝置支持各種操作，因此，頁面緩沖器電路14可支持其它操作，如高速緩存編程操作和頁面復(fù)錄操作。高速緩存編程操作包括其中當(dāng)編程一個頁面的數(shù)據(jù)時將要為下一頁面存儲的數(shù)據(jù)加載到頁面緩沖器電路14上的操作。頁面復(fù)錄操作包括其中將存儲在任一頁面中的數(shù)據(jù)通過頁面緩沖器電路14移動到另一頁面、而不輸出到頁面緩沖器電路14外部的電路中的操作。
多個頁面緩沖器可被提供在頁面緩沖器電路14中。而且，可將一個或多個鎖存器提供在每個頁面緩沖器中。在正常的讀操作或頁面復(fù)錄操作期間，每個頁面緩沖器都存儲在鎖存器中的讀出節(jié)點處讀出的單元數(shù)據(jù)。此外，在正常編程操作或緩存編程操作期間，每個頁面緩存器還存儲將在鎖存器中編程的數(shù)據(jù)。將在鎖存器中存儲數(shù)據(jù)的時間可通過控制邏輯塊(未示出)來控制，該控制邏輯塊提供在NAND閃速存儲裝置10的外部。此外，每個鎖存器還可使用電源電壓來存儲數(shù)據(jù)作為源。在激活了在頁面緩存電路14中構(gòu)造的所有鎖存器情況下，沿著數(shù)據(jù)路徑流過的電流可在短時間周期內(nèi)快速增加，由此導(dǎo)致電源電壓的降低。
為了防止電源電壓的降低，將頁面緩存電路14的頁面緩存器分成幾個頁面緩沖器組(例如八個組)。在激活周期的期間可順序激活在多組頁面緩沖器組中構(gòu)造的鎖存器非常短的間隔。然而，盡管鎖存器的組被順序激活，但是電源電壓會遭遇由頁面緩沖器中負載電容元件導(dǎo)致的電壓降低。例如，當(dāng)激活鎖存器組時，施加到鎖存器節(jié)點的電壓可以降低到斷路點(trip point)以下，這是由于在連接到鎖存器的內(nèi)部節(jié)點之間共用的負載(charge)。結(jié)果，存儲在鎖存器中的數(shù)據(jù)值可被反相。存儲在鎖存器中的數(shù)據(jù)值的該變化可被稱為“鎖存器噪聲”。
本公開旨在克服與常規(guī)閃速存儲裝置相關(guān)的一個或多個問題。

發(fā)明內(nèi)容
本公開的一個方面包括頁面緩沖器。該頁面緩沖器可包括連接到在第一接觸點處的讀出節(jié)點的鎖存器。頁面緩沖器還可包括連接到在第二接觸點處的讀出節(jié)點的讀出電路(sensing circuit)，該讀出電路被配置以讀出所述讀出節(jié)點的單元數(shù)據(jù)。頁面緩沖器還可包括開關(guān)電路，在通過鎖存器充電第一接觸點之后該開關(guān)電路電連接第一接觸點和第二接觸點。
本公開的另一方面包括頁面緩沖器。該頁面緩沖器可包括連接到在第一接觸點處的讀出節(jié)點的第一寄存器電路。該頁面緩沖器還可包括連接到在第二接觸點處的讀出節(jié)點的讀出電路，該讀出電路被配置以讀出所述讀出節(jié)點的單元數(shù)據(jù)。所述頁面緩沖器還可包括連接到讀出電路的第二寄存器電路。所述頁面緩沖器還可包括開關(guān)電路，在第一接觸點通過第一寄存器電路充電之后，該開關(guān)電路電連接第一接觸點和第二接觸點。該頁面緩沖器還包括數(shù)據(jù)輸出電路，該數(shù)據(jù)輸出電路輸出所讀出的單元數(shù)據(jù)。
本公開的另一方面包括非易失性存儲裝置。存儲裝置可包括含有多個存儲單元的存儲單元陣列。存儲裝置還可包括頁面緩沖器電路，該頁面緩沖器電路包括通過位線連接到存儲單元的多個頁面緩沖器。該存儲裝置還可包括在將頁面緩沖器分成多個頁面緩沖器組之后控制頁面緩沖器的控制邏輯。而且，每個頁面緩沖器可包括在第一接觸點處連接到與所選擇的位線電連接的讀出節(jié)點的鎖存器。每個頁面緩沖器還包括在第二接觸點處連接到讀出節(jié)點的讀出電路，該讀出電路被配置以讀出所述讀出節(jié)點的單元數(shù)據(jù)。每個頁面緩沖器還包括開關(guān)電路，在通過鎖存器充電第一接觸點之后，該開關(guān)電路響應(yīng)于控制邏輯的控制電連接第一接觸點和第二接觸點。
本公開的另一方面包括非易失性存儲裝置。該存儲裝置包括存儲單元陣列，該存儲單元陣列包括多個存儲單元。所述存儲裝置還可包括頁面緩沖器電路，該頁面緩沖器電路包括通過位線連接到存儲單元的多個頁面緩沖器。所述存儲裝置還可包括在將頁面緩沖器分成多個頁面緩沖器組之后控制頁面緩沖器的控制邏輯。而且，每個頁面緩沖器都包括在第一接觸點處連接到與所選擇的位線電連接的讀出節(jié)點的第一寄存器電路。每個頁面緩沖器還可包括在第二接觸點處連接到讀出節(jié)點的讀出電路，該讀出電路被配置以讀出所述讀出節(jié)點的單元數(shù)據(jù)。每個頁面緩沖器還可包括連接到讀出電路的第二寄存器電路。每個頁面緩沖器還可包括開關(guān)電路，在第一接觸點通過第一寄存器電路充電之后，該開關(guān)電路電連接第一接觸點和第二接觸點。每個頁面緩沖器還可包括輸出所讀出的單元數(shù)據(jù)的數(shù)據(jù)輸出電路。
本公開的另一方面包括一種驅(qū)動頁面緩沖器的方法。該方法包括通過連接到讀出節(jié)點的鎖存器充電第一接觸點。該方法還可包括電連接第一接觸點和第二接觸點，該第二接觸點連接到讀出所述讀出節(jié)點的單元數(shù)據(jù)的讀出電路。
本公開的另一方面包括一種驅(qū)動頁面緩沖器的方法。該方法包括將多個頁面緩沖器分成多個頁面緩沖器組。該方法還可包括以預(yù)定間隔順序驅(qū)動在多個頁面緩沖器組中的多個鎖存器。而且，可通過經(jīng)由連接到讀出節(jié)點的鎖存器充電第一接觸點來順序驅(qū)動多個鎖存器。多個鎖存器還可通過電連接第一接觸點和第二接觸點來順序驅(qū)動，該第二接觸點連接到讀出所述讀出節(jié)點的單元數(shù)據(jù)的讀出電路。


圖1是常規(guī)閃速存儲裝置的框圖。
圖2是根據(jù)示范性公開的實施例的閃速存儲裝置的框圖。
圖3是根據(jù)示范性公開的實施例的頁面緩沖器的電路圖。
圖4是根據(jù)示范性公開的實施例的圖3中示出的頁面緩沖器的時序圖。
具體實施例方式
現(xiàn)在，以下將參考附圖更加全面地說明本發(fā)明，附圖中示出了本發(fā)明的優(yōu)選實施例。
在示范性實施例中，可將多個頁面緩沖器分成多個頁面緩沖器組。而且，多個鎖存器可包括在頁面緩沖器組中?？梢砸灶A(yù)定間隔順序驅(qū)動這些鎖存器。每個頁面緩沖器還可包括讀出節(jié)點。在頁面緩沖器中的鎖存器可連接到在第一接觸點處的讀出節(jié)點。而且，讀出電路可連接到在第二接觸點處的讀出節(jié)點，用于讀出所述讀出節(jié)點的單元數(shù)據(jù)。在每個頁面緩沖器中，在相應(yīng)的鎖存器充電第一接觸點之后，在第一接觸點和第二接觸點之間進行電連接。結(jié)果，即使在激活鎖存器期間，電荷從第一接觸點轉(zhuǎn)移到第二接觸點，仍能保持存儲在鎖存器中的數(shù)據(jù)值。
圖2示出了根據(jù)本發(fā)明示范性公開的實施例的非易失性存儲裝置。具體地，非易失性存儲裝置可以是NAND閃速存儲裝置。
參考圖2，閃速存儲裝置1000包括用于存儲數(shù)據(jù)信息的存儲單元陣列100。存儲單元陣列100包括多個存儲單元，該多個存儲單元以行(或字線)和列(或位線)的矩陣設(shè)置。每個存儲單元可存儲1位數(shù)據(jù)或多位數(shù)據(jù)(例如，2位數(shù)據(jù))。行解碼器電路200選擇存儲單元陣列100的行并使用相應(yīng)的字線電壓驅(qū)動所選擇的行以及未選擇的行。例如，對于編程操作，行解碼器電路200使用編程電壓驅(qū)動所選擇的行并使用傳送電壓(pass voltage)驅(qū)動未選擇的行。對于讀取操作，行解碼器電路200使用基準電壓(例如，0v)驅(qū)動所選擇的行并使用讀取電壓驅(qū)動未選擇的行。讀取操作包括正常的讀取操作以及多個位和單個位編程操作模式的驗證讀取操作。
閃速存儲裝置1000進一步包括位線選擇和偏置塊300、頁面緩沖器塊400、控制邏輯塊500和頁面緩沖器解碼器塊600。
位線選擇和偏置塊300可響應(yīng)于來自控制邏輯塊500的控制信號選擇在存儲單元陣列100中的多條位線。例如，在編程/讀取操作中，位線選擇和偏置塊300可選擇奇數(shù)條位線BLo或偶數(shù)條位線BLe。這意味著一行可包括兩頁-奇數(shù)頁和偶數(shù)頁。位線選擇和偏置塊300可包括對應(yīng)于一頁位線的多個位線選擇和偏置電路300a-300b。具體地，每個位線選擇和偏置電路300a-300b選擇相應(yīng)位線BLe和BLo對之一。如上所述，一行由兩頁構(gòu)成。然而，本領(lǐng)域技術(shù)人員將意識到，一行可由一頁或至少兩頁構(gòu)成。
基于操作模式，頁面緩沖器塊400可用作讀出放大器或?qū)懭腧?qū)動器。例如，在編程操作模式期間，頁面緩沖器塊400存儲通過頁面緩沖器解碼器塊600輸入的數(shù)據(jù)。而且，頁面緩沖器塊400根據(jù)所存儲的數(shù)據(jù)，使用編程電壓(例如地電壓)或編程禁止電壓(例如，電源電壓)，驅(qū)動通過位線選擇和偏置塊300選擇的位線。在讀取操作期間，頁面緩沖器塊400從存儲單元通過位線選擇和偏置塊300選擇的位線讀出數(shù)據(jù)。讀出的數(shù)據(jù)通過頁面緩沖器解碼器塊600被輸出到數(shù)據(jù)線總線或輸出到外部電路。在示范性實施例中，頁面緩沖器塊400的編程/讀出操作可通過控制邏輯塊500控制。
頁面緩沖器塊400可包括分別對應(yīng)于位線選擇和偏置電路300a-300b(或分別對應(yīng)于一頁的位線)的多個頁面緩沖器400a-400b。每個頁面緩沖器400a-400b都包括一個或多個鎖存器，該一個或多個鎖存器中存儲了讀出的數(shù)據(jù)和將被編程的數(shù)據(jù)。由于頁面緩沖器400a-400b具有相同的結(jié)構(gòu)，因此以下僅詳細描述與一個頁面緩沖器(例如400a)相關(guān)的元件。
如圖2中所示，在示范性實施例中，頁面緩沖器400a包括兩個寄存器410和420、負載電路430、共用讀出電路(CSC)440、數(shù)據(jù)輸出電路(DOC)450和開關(guān)電路(LEC)470。
寄存器410可稱為高速緩存寄存器，且寄存器420可稱作主寄存器。高速緩存寄存器410可包括鎖存器(圖3中的417)，該鎖存器可用于存儲將要編程的數(shù)據(jù)，且主寄存器420可包括鎖存器(圖3中的427)，該鎖存器可用于存儲所讀出的數(shù)據(jù)。包括在主寄存器中的鎖存器可稱作主鎖存器。
讀出節(jié)點SO可與通過位線選擇和偏置電路300a選擇的位線電連接。負載電路430可與讀出節(jié)點SO電連接，并可將電流提供給讀出節(jié)點SO。數(shù)據(jù)輸出電路450可將存儲在主寄存器420中的數(shù)據(jù)輸出至頁面緩沖器解碼器電路600。共用讀出電路440可通過開關(guān)電路470與主寄存器420電連接。共用讀出電路440還可與高速緩存寄存器410和讀出節(jié)點SO直接電連接。在讀取操作期間，共用讀出電路440可將讀出路徑提供給寄存器410和420中的一個。而且，在數(shù)據(jù)轉(zhuǎn)儲周期期間，共用讀出電路440可提供在寄存器410和420之間的數(shù)據(jù)路徑。
開關(guān)電路470可響應(yīng)于控制邏輯塊500的控制信號電互聯(lián)主寄存器420和共用讀出電路440。由于主寄存器420和共用讀出電路440電互聯(lián)，因此，可激活在主寄存器420中的主鎖存器以保持數(shù)據(jù)。在示范性實施例中，在頁面緩沖器塊400中的多個主鎖存器被不同時激活，而是在小間隔內(nèi)連續(xù)激活。而且，主鎖存器激活操作可分成通過主鎖存器充電節(jié)點A的第一操作和在充電節(jié)點A之后通過開關(guān)電路470將節(jié)點A(見圖5)電連接到節(jié)點B(見圖3)(見圖3)的第二操作。
當(dāng)激活鎖存器時，將負載電容元件Cap_A和Cap_B提供于開關(guān)電路470的兩端(即，節(jié)點A和B)之間。負載電容元件Cap_A和Cap_B的比率(Cap_A/Cap_B)保持在預(yù)定水平上，以降低由電容元件Cap_A和Cap_B的電荷共用導(dǎo)致的電壓波動。結(jié)果，可降低鎖存器噪聲并保持在鎖存器中存儲的值。以下將參考圖3對此進行詳細描述。
如上所述，閃速存儲裝置1000借助于一個頁面緩沖器結(jié)構(gòu)進行單個位的編程操作以及多個位的編程操作、高速緩存編程操作以及頁面復(fù)錄操作。然而，本領(lǐng)域技術(shù)人員將理解，圖2中示出的頁面緩沖器400a不限于此。
圖3是根據(jù)本發(fā)明示范性實施例的頁面緩沖器400a的電路圖。頁面緩沖器400a包括高速緩存寄存器410、主寄存器420、負載電路430、共用讀出電路440、數(shù)據(jù)輸出電路450和開關(guān)電路470。
高速緩存寄存器410可包括四個NMOS晶體管411、412、413和416以及兩個反相器414和415。兩個反相器414和415構(gòu)成了鎖存器417。NMOS晶體管411具有連接到鎖存器節(jié)點N1的漏極、源極和連接以接收控制信號C1的柵極。NMOS晶體管413通過柵極接收控制信號C3。NMOS晶體管413耦合在NMOS晶體管411和412的源極與地之間。NMOS晶體管412具有連接以接收控制信號C2的柵極、連接至鎖存器節(jié)點N2的漏極和連接到NMOS晶體管413的漏極的源極。NMOS晶體管416通過柵極接收控制信號C4并耦合在鎖存器節(jié)點N2和節(jié)點A之間。
將被編程的數(shù)據(jù)可被存儲在高速緩存寄存器410的鎖存器417中。在輸入將被編程的數(shù)據(jù)的數(shù)據(jù)加載周期期間，控制信號C1和C2具有互補邏輯電平。例如，當(dāng)加載數(shù)據(jù)“1”時，控制信號C1具有高電平，控制信號C2具有低電平。同時，當(dāng)加載數(shù)據(jù)“0”時，控制信號C1具有低電平，控制信號C2具有高電平。為了初始化鎖存器417，分別將控制信號C1和C2設(shè)置成高電平和低電平，同時將控制信號C3設(shè)置成高電平?？捎蓤D2中示出的控制邏輯塊500提供控制信號C3，并在輸入將被編程的數(shù)據(jù)的數(shù)據(jù)加載周期期間將其激活。可由圖2中示出的控制邏輯塊500提供控制信號C4，并在最高有效位(MSB)編程操作的最初讀出周期期間將其激活。在示范性實施例中，存儲裝置1000可以在一個存儲單元中存儲2位數(shù)據(jù)“11”、“10”、“00”和“01”。在這種情況下，進行兩次編程操作。前者的編程操作稱作最低有效位(LSB)編程操作，且后者的編程操作成為MSB編程操作。而且，NMOS晶體管411、412和413響應(yīng)于控制信號C1、C2和C3，將鎖存器節(jié)點N1和N2選擇性地連接到地電壓。
主寄存器420包括四個NMOS晶體管421、422、423和426以及兩個反相器424和425。兩個反相器424和425構(gòu)成了主鎖存器427。NMOS晶體管421具有連接以接收控制信號C5的柵極、連接到鎖存器節(jié)點N3的漏極以及連接到節(jié)點A的源極。NMOS晶體管422具有連接以接收控制信號C6的柵極、連接到鎖存器節(jié)點N4的漏極以及連接到節(jié)點A的源極。NMOS晶體管423具有連接以接收控制信號C7的柵極、連接到節(jié)點A的漏極以及接地的源極。NMOS晶體管426通過柵極接收控制信號C8并耦合在讀出節(jié)點SO和鎖存器節(jié)點N3之間。
在示范性實施例中，自控制邏輯塊500提供控制信號C5、C6和C7。當(dāng)將加載在高速緩存寄存器410上的數(shù)據(jù)通過共用讀出電路440傳送到主寄存器420上時，可激活控制信號C5。當(dāng)初始化主鎖存器427時，在讀取操作的正常讀出周期和在驗證周期(例如，“00”、“01”和“10”驗證周期)，可激活控制信號C6。在編程周期，當(dāng)將存儲在主鎖存器中的數(shù)據(jù)傳送到位線時，可激活控制信號C8。然而，即使在激活了控制信號C5、C6、C7和C8時，讀出路徑或數(shù)據(jù)路徑也不直接形成在主鎖存器427處。如以下將描述的，在激活了控制信號C5、C6、C7和C8以充電連接到主鎖存器427的相鄰節(jié)點之后，當(dāng)開關(guān)電路470由激活控制信號C17接通(turn on)時，在主鎖存器427處形成讀出路徑和數(shù)據(jù)路徑。當(dāng)形成讀出路徑或數(shù)據(jù)路徑時，主鎖存器427開始進行鎖存操作。
共用讀出電路440包括四個NMOS晶體管441、442、443和444。NMOS晶體管441具有連接以接收控制信號C10的柵極、連接到節(jié)點B的漏極、和源極。NMOS晶體管442具有連接到節(jié)點B的漏極、連接到高速緩存寄存器410的鎖存器節(jié)點N1的柵極、和源極。具有連接到讀出節(jié)點SO的柵極的NMOS晶體管443耦合在晶體管441和442的共用源極節(jié)點N5與地電壓之間。NMOS晶體管444具有連接以接收控制信號C11的柵極、連接到共用源極節(jié)點N5的漏極和接地的源極。
在示范性實施例中，在“01”和“10”驗證周期、在MSB編程操作的初始讀出周期和正常讀取操作的讀出周期激活控制信號C10。當(dāng)將存儲在高速緩存寄存器410中的數(shù)據(jù)傳送到主寄存器420時、即在數(shù)據(jù)轉(zhuǎn)儲周期，激活控制信號C11。共用讀出電路440不將讀出路徑或數(shù)據(jù)路徑提供給主寄存器，直到控制信號C17被激活，以在控制信號C10和C11激活之后通過開關(guān)電路470將共用讀出電路470和主寄存器420電連接。
負載電路430包括耦合在電源電壓和讀出節(jié)點SO之間的PMOS晶體管431，并通過來自控制邏輯塊500的控制信號C9控制。數(shù)據(jù)輸出電路450包括兩個NMOS晶體管451和452，其串聯(lián)耦合在地電壓和信號線DOL之間。NMOS晶體管451和452分別通過存儲在主寄存器420中的數(shù)據(jù)值和控制信號C7控制。
開關(guān)電路470包括耦合在節(jié)點A和節(jié)點B之間的NMOS晶體管471。NMOS晶體管471具有連接以接收控制信號C17的柵極、連接到節(jié)點A的漏極和連接到節(jié)點B的源極。自圖2中示出的控制邏輯塊500提供控制信號C17。響應(yīng)于控制信號C17，在稍后將詳細描述的主鎖存器427的激活周期期間，轉(zhuǎn)換NMOS晶體管471。根據(jù)開關(guān)電路470的接通/斷開操作，在主寄存器420和共用讀出電路440之間形成讀出路徑或數(shù)據(jù)路徑。由此，激活主鎖存器427以進行鎖存操作。
現(xiàn)在將參考圖4的時序圖描述圖3中示出的頁面緩沖器400a的操作，圖4示出了用于激活主寄存器420的主鎖存器427的控制信號。在示范性實施例中，激活主鎖存器427以保持數(shù)據(jù)的周期是數(shù)據(jù)轉(zhuǎn)儲周期、初始讀出周期、正常讀出周期和驗證讀出周期(包括“01”和“10”驗證讀出周期和“00”驗證讀出周期)。以下將作為實例描述在頁面緩沖器400a的正常讀出周期期間的主鎖存器427的激活操作。
參考圖3和圖4，當(dāng)正常讀出周期開始時，控制信號C6和C10的激活跟隨著控制信號C17的激活?？刂菩盘朇17用于形成主鎖存器的讀出路徑，主鎖存器的數(shù)量等于包括在頁面緩沖器塊400中的頁面緩沖器的組數(shù)。由此，控制信號C17包括控制信號C17<7:0>-C17<7:7>，其數(shù)量等于頁面緩沖器的組數(shù)。
連接到主鎖存器427的晶體管422和包括在共用讀出電路410中的晶體管441通過激活的控制信號C6和C10接通。由于晶體管422和441接通，因此設(shè)置在開關(guān)電路470的兩個端部的節(jié)點A和B填充有電荷。當(dāng)從節(jié)點A和B處看時，電容元件分別是Cap_A和Cap_B。當(dāng)接通晶體管422和441時，節(jié)點A的電容元件Cap_A具有高于或等于節(jié)點B的電容元件Cap_B的值。如果將控制信號C17<7:0>-C17<7:7>當(dāng)中相應(yīng)的控制信號C17<7:0>激活，則開關(guān)電路470的晶體管471接通，以電互連節(jié)點A和B。結(jié)果，在主鎖存器427和共用讀出電路440之間形成讀出路徑，并且激活主鎖存器427以保持數(shù)據(jù)。由于激活了主鎖存器427，因此，通過鎖存器427保持讀出節(jié)點的數(shù)據(jù)，并通過共用讀出電路440將其讀出。將所讀出的數(shù)據(jù)通過數(shù)據(jù)輸出電路450輸出到外部。
如本領(lǐng)域技術(shù)人員所公知的，負載電容元件Cap_A和Cap_B的尺寸涉及到由在節(jié)點A和B之間共用的電荷導(dǎo)致的電壓波動量ΔV。例如，隨著負載電容元件Cap_A和Cap_B的尺寸增加，電壓波動量ΔV降低。另一方面，隨著負載電容元件Cap_A和Cap_B的尺寸降低，電壓波動量ΔV增加。因此，可將節(jié)點A的電容元件Cap_A設(shè)置成高于節(jié)點B的電容元件Cap_B。由于這個原因，盡管在節(jié)點A和節(jié)點B之間發(fā)生電荷共用，在節(jié)點A處發(fā)生的電壓波動量ΔV也足夠小，從而對主鎖存器247沒有影響。具體地，如果節(jié)點A的電容元件Cap_A大于或等于節(jié)點B的電容Cap_B，則即使在晶體管471開啟時，電荷從節(jié)點B向節(jié)點A轉(zhuǎn)移時也不會影響鎖存器節(jié)點N3和N4的電壓。
在這一點上，自主鎖存器247提供的電壓不會降低到主鎖存器247的斷路點以下。結(jié)果，可穩(wěn)定地保持存儲在主鎖存器中的數(shù)據(jù)，以穩(wěn)定地進行操作如單個位和多個位的編程/讀取操作、緩存編程操作和頁面復(fù)錄操作。因此，可降低頁面緩沖器的鎖存器噪聲，以穩(wěn)定地進行單個位和多個位的編程/讀取操作、緩存編程操作和頁面復(fù)錄操作。
盡管本發(fā)明已參照其特定的實施例被描述，但本領(lǐng)域的技術(shù)人員應(yīng)該理解，在不脫離本發(fā)明的精神和范圍的情況下，可以對其進行各種修改和變形。認為這種修改和變形在本發(fā)明和附屬的權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種頁面緩沖器，包括鎖存器，其在第一接觸點處連接到讀出節(jié)點；讀出電路，其在第二接觸點處連接到讀出節(jié)點，該讀出電路被配置以讀出所述讀出節(jié)點的單元數(shù)據(jù)；和開關(guān)電路，其在通過鎖存器充電第一接觸點之后電連接第一接觸點和第二接觸點。
2.如權(quán)利要求1的頁面緩沖器，其中第一接觸點的電容元件大于或等于第二接觸點的電容元件。
3.如權(quán)利要求1的頁面緩沖器，其中單元數(shù)據(jù)是多個位數(shù)據(jù)或單個位數(shù)據(jù)中的任一種。
4.一種頁面緩沖器，包括第一寄存器電路，其在第一接觸點處連接到讀出節(jié)點；讀出電路，其在第二接觸點處連接到讀出節(jié)點，該讀出電路被配置以讀出所述讀出節(jié)點的單元數(shù)據(jù)；第二寄存器電路，其連接到讀出電路；開關(guān)電路，在通過第一寄存器電路充電第一接觸點之后，其電連接第一接觸點和第二接觸點；和數(shù)據(jù)輸出電路，其輸出所讀出的單元數(shù)據(jù)。
5.如權(quán)利要求4的頁面緩沖器，其中第一接觸點的電容元件大于或等于第二接觸點的電容元件。
6.如權(quán)利要求4的頁面緩沖器，其中第一寄存器電路包括第一鎖存器，其存儲所述單元數(shù)據(jù)；和第一開關(guān)，其電連接第一鎖存器與第一接觸點。
7.如權(quán)利要求6的頁面緩沖器，其中在開關(guān)電路接通之前，第一開關(guān)被接通。
8.如權(quán)利要求4的頁面緩沖器，其中讀出電路包括第二開關(guān)，其電連接第二接觸點和讀出節(jié)點；和第三開關(guān)，其電連接第二接觸點和第二寄存器電路。
9.如權(quán)利要求8的頁面緩沖器，其中在開關(guān)電路接通之前，第二和第三開關(guān)被接通。
10.如權(quán)利要求6的頁面緩沖器，其中第二寄存器電路包括第二鎖存器，其存儲將被編程的數(shù)據(jù)，該將被編程的數(shù)據(jù)被轉(zhuǎn)儲到第一鎖存器。
11.如權(quán)利要求4的頁面緩沖器，其中單元數(shù)據(jù)是多個位數(shù)據(jù)和單個位數(shù)據(jù)中的任一種。
12.一種非易失性存儲裝置，包括存儲單元陣列，其包括多個存儲單元；頁面緩沖器電路，其包括通過位線連接到存儲單元的多個頁面緩沖器；和控制邏輯，在將頁面緩沖器分成多個頁面緩沖器組之后，其控制頁面緩沖器，其中每個頁面緩沖器包括鎖存器，其在第一接觸點處連接到與所選擇的位線電連接的讀出節(jié)點；讀出電路，其在第二接觸點處連接到讀出節(jié)點，該讀出電路被配置以讀出所述讀出節(jié)點的單元數(shù)據(jù)；和開關(guān)電路，在通過鎖存器充電第一接觸點之后，其響應(yīng)于控制邏輯的控制，電連接第一接觸點和第二接觸點。
13.如權(quán)利要求12的非易失性存儲裝置，其中第一接觸點的電容元件大于或等于第二接觸點的電容元件。
14.如權(quán)利要求12的非易失性存儲裝置，其中存儲單元存儲多個位數(shù)據(jù)和單個位數(shù)據(jù)中的任一種。
15.如權(quán)利要求12的非易失性存儲裝置，其中存儲單元是NAND型閃速存儲單元。
16.一種非易失性存儲裝置，包括存儲單元陣列，其包括多個存儲單元；頁面緩沖器電路，其包括通過位線連接到存儲單元的多個頁面緩沖器；和控制邏輯，在將頁面緩沖器分成多個頁面緩沖器組之后，其控制頁面緩沖器，其中每個頁面緩沖器包括第一寄存器電路，其在第一接觸點處連接到與所選擇的位線電連接的讀出節(jié)點；讀出電路，其在第二接觸點處連接到讀出節(jié)點，該讀出電路被配置以讀出所述讀出節(jié)點的單元數(shù)據(jù)；第二寄存器電路，其連接到讀出電路；開關(guān)電路，在通過第一寄存器電路充電第一接觸點之后，其電連接第一接觸點和第二接觸點；和數(shù)據(jù)輸出電路，其輸出所讀出的單元數(shù)據(jù)。
17.如權(quán)利要求16的非易失性存儲裝置，其中第一接觸點的電容元件大于或等于第二接觸點的電容元件。
18.如權(quán)利要求16的非易失性存儲裝置，其中第一寄存器電路包括第一鎖存器，其存儲單元數(shù)據(jù)；和第一開關(guān)，其電連接第一鎖存器和第一接觸點。
19.如權(quán)利要求18的非易失性存儲裝置，其中在開關(guān)電路接通之前，第一開關(guān)被接通。
20.如權(quán)利要求16的非易失性存儲裝置，其中讀出電路包括第二開關(guān)，其電連接第二接觸點和讀出節(jié)點；和第三開關(guān)，其電連接第二接觸點和第二寄存器電路。
21.如權(quán)利要求20的非易失性存儲裝置，其中在開關(guān)電路接通之前，第二和第三開關(guān)被接通。
22.如權(quán)利要求18的非易失性存儲裝置，其中第二寄存器電路包括第二鎖存器，其存儲將被編程的數(shù)據(jù)，該將被編程的數(shù)據(jù)被轉(zhuǎn)儲到第一鎖存器。
23.如權(quán)利要求16的非易失性存儲裝置，其中單元數(shù)據(jù)是多個位數(shù)據(jù)和單個位數(shù)據(jù)中的任一種。
24.如權(quán)利要求16的非易失性存儲裝置，其中存儲單元是NAND型閃速存儲單元。
25.一種驅(qū)動頁面緩沖器的方法，包括通過連接到讀出節(jié)點的鎖存器充電第一接觸點；和電連接第一接觸點和第二接觸點，該第二接觸點連接到讀出所述讀出節(jié)點的單元數(shù)據(jù)的讀出電路。
26.一種驅(qū)動頁面緩沖器的方法，包括將多個頁面緩沖器分成多個頁面緩沖器組；和以預(yù)定間隔順序驅(qū)動在多個頁面緩沖器組中的多個鎖存器，其中通過以下步驟順序驅(qū)動多個鎖存器；通過連接到讀出節(jié)點的鎖存器充電第一接觸點；和電連接第一接觸點和第二接觸點，該第二接觸點連接到讀出所述讀出節(jié)點的單元數(shù)據(jù)的讀出電路。
27.如權(quán)利要求26的方法，其中所讀出的單元數(shù)據(jù)被存儲在鎖存器中。
28.如權(quán)利要求26的方法，其中第一接觸點的電容元件大于或等于第二接觸點的電容元件。
全文摘要
一種頁面緩沖器，包括在第一接觸點處連接到讀出節(jié)點的鎖存器。頁面緩沖器還包括在第二接觸點處連接到讀出節(jié)點的讀出電路，該讀出電路被配置以讀出所述讀出節(jié)點的單元數(shù)據(jù)。頁面緩沖器可以還包括開關(guān)電路，在通過鎖存器充電第一接觸點之后，該開關(guān)電路電連接第一接觸點和第二接觸點。
文檔編號G11C16/06GK101026008SQ20061006443
公開日2007年8月29日 申請日期2006年11月10日 優(yōu)先權(quán)日2005年11月10日
發(fā)明者姜周我, 金鐘和 申請人:三星電子株式會社