專利名稱：用于點(diǎn)對(duì)點(diǎn)數(shù)據(jù)交換的半導(dǎo)體存儲(chǔ)器模塊單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于與存儲(chǔ)器控制器進(jìn)行點(diǎn)對(duì)點(diǎn)(P2P)數(shù)據(jù)交換的半導(dǎo)體存儲(chǔ)器模塊單元。
背景技術(shù)：
DDR-1、DDR-2和DDR-3代的存儲(chǔ)系統(tǒng)使用hybridT或flyby連接來給DRAM提供命令和地址數(shù)據(jù)(CA)。在這種情況下，經(jīng)由CA總線給不同的DRAM提供CA信號(hào)，這樣就限制了CA總線的速度。DDR-4或后一代的DRAM存儲(chǔ)器的高速需求需要快的總線系統(tǒng)來支持。因此適合的總線系統(tǒng)是在半導(dǎo)體存儲(chǔ)器模塊和存儲(chǔ)器控制器之間建立P2P連接。
DDR-2和DDR-3兩代存儲(chǔ)器的半導(dǎo)體存儲(chǔ)器模塊例如DIMM(雙列直插式存儲(chǔ)器模塊)，舉例來說，可以采用×4DRAM存儲(chǔ)器芯片(×4每次存儲(chǔ)訪問4比特的數(shù)據(jù)帶寬)而非采用半導(dǎo)體存儲(chǔ)器模塊上的雙倍DRAM數(shù)量的×8DRAM。與配置了×8DRAM時(shí)的數(shù)量相比，×4DRAM的雙倍數(shù)量可以保證半導(dǎo)體存儲(chǔ)器模塊和存儲(chǔ)器控制器之間的數(shù)據(jù)帶寬。如果×4DRAM和×8DRAM的存儲(chǔ)容量相同，那么用4DRAM替代×8DRAM來保證數(shù)據(jù)帶寬將使半導(dǎo)體存儲(chǔ)器模塊上的總存儲(chǔ)容量得到相當(dāng)可觀的提升。在半導(dǎo)體存儲(chǔ)器模塊和存儲(chǔ)器控制器之間使用P2P連接時(shí)，如從×8DRAM到×4DRAM轉(zhuǎn)變中所述的存儲(chǔ)器芯片的加倍就更困難。其原因是從一個(gè)×8DRAM轉(zhuǎn)換成兩個(gè)×4DRAM時(shí)需要雙股傳輸CA信號(hào)，這是因?yàn)樵赑2P連接的情況下，一個(gè)專用的CA信號(hào)會(huì)在半導(dǎo)體存儲(chǔ)器模塊輸入中傳遞給每個(gè)DRAM。由于需要增加額外的插頭連接/引腳并且還要對(duì)存儲(chǔ)器控制器方面進(jìn)行管理，所以這種方式并不是很有前景。

發(fā)明內(nèi)容
本發(fā)明旨在提供一種存儲(chǔ)器芯片具有不同數(shù)據(jù)帶寬的半導(dǎo)體存儲(chǔ)器模塊單元，例如×4DRAM和×8DRAM，適合與存儲(chǔ)器控制器進(jìn)行P2P數(shù)據(jù)交換，同時(shí)避免上述問題。
通過采用權(quán)利要求1中所定義的半導(dǎo)體存儲(chǔ)器模塊的發(fā)明方法就可以達(dá)到這些目的。其優(yōu)點(diǎn)在從屬權(quán)利要求中體現(xiàn)。
依據(jù)本發(fā)明，一種與存儲(chǔ)器控制器進(jìn)行P2P數(shù)據(jù)交換的半導(dǎo)體存儲(chǔ)器模塊具有用于至少?gòu)拇鎯?chǔ)器控制器接收信號(hào)數(shù)據(jù)的模塊輸入信號(hào)數(shù)據(jù)引腳、用于至少給存儲(chǔ)器控制器傳送信號(hào)數(shù)據(jù)的模塊輸出信號(hào)數(shù)據(jù)引腳、具有芯片輸入信號(hào)數(shù)據(jù)引腳和芯片輸出信號(hào)數(shù)據(jù)引腳并適用于存儲(chǔ)和讀出存儲(chǔ)器數(shù)據(jù)位(DQ)的存儲(chǔ)器芯片，這就可以從模塊輸入信號(hào)數(shù)據(jù)引腳經(jīng)由信號(hào)線和存儲(chǔ)器芯片來傳輸信號(hào)數(shù)據(jù)，存儲(chǔ)器芯片在模塊輸出信號(hào)數(shù)據(jù)引腳的方向上對(duì)信號(hào)數(shù)據(jù)進(jìn)行單向處理。另外，存儲(chǔ)器芯片以樹形方式互相連接，即從一個(gè)存儲(chǔ)器芯片連接模塊輸入信號(hào)數(shù)據(jù)引腳直到多個(gè)存儲(chǔ)器芯片連接模塊輸出信號(hào)數(shù)據(jù)引腳，并且從模塊輸入信號(hào)數(shù)據(jù)引腳到模塊輸出信號(hào)數(shù)據(jù)引腳的每個(gè)連接都包含數(shù)量匹配的存儲(chǔ)器芯片。從節(jié)點(diǎn)狀存儲(chǔ)器芯片開始，該樹形結(jié)構(gòu)在信號(hào)數(shù)據(jù)傳輸時(shí)被分成多個(gè)下游的存儲(chǔ)器芯片，并且每個(gè)節(jié)點(diǎn)狀存儲(chǔ)器芯片每次進(jìn)行存儲(chǔ)訪問，都會(huì)寫入或讀出大量的存儲(chǔ)器數(shù)據(jù)位(DQ)(即具有數(shù)據(jù)帶寬)，其數(shù)值與由多個(gè)下游存儲(chǔ)器芯片每次存儲(chǔ)訪問時(shí)寫入或讀出的存儲(chǔ)器數(shù)據(jù)位(DQ)的總和一致(也就是與多個(gè)下游存儲(chǔ)器芯片的數(shù)據(jù)帶寬的總和一致)。
因此可以考慮對(duì)采用樹形方式相互連接的存儲(chǔ)器芯片的樹形結(jié)構(gòu)進(jìn)行改進(jìn)，即從存儲(chǔ)器芯片連接到模塊輸入信號(hào)數(shù)據(jù)引腳，如果傳輸信號(hào)數(shù)據(jù)被傳輸?shù)蕉鄠€(gè)下游存儲(chǔ)器芯片，則樹形結(jié)構(gòu)的一個(gè)分支就進(jìn)入到樹的更下一層。如果上級(jí)存儲(chǔ)器芯片僅傳輸信號(hào)數(shù)據(jù)給一個(gè)下游存儲(chǔ)器芯片，則樹形結(jié)構(gòu)不會(huì)有分支進(jìn)入更下層。如果再考慮所有的連接，即由存儲(chǔ)器芯片連接模塊輸入信號(hào)數(shù)據(jù)引腳直到多個(gè)存儲(chǔ)器芯片連接模塊輸出信號(hào)數(shù)據(jù)引腳，這就得到了樹形結(jié)構(gòu)。例如在一個(gè)節(jié)點(diǎn)狀×8存儲(chǔ)器芯片可以為兩個(gè)下游×4存儲(chǔ)器芯片傳輸信號(hào)數(shù)據(jù)的情況中，提供樹形結(jié)構(gòu)的一個(gè)分支。在這種情況下，借助于不論是×8存儲(chǔ)器芯片還是兩個(gè)×4存儲(chǔ)器芯片中的一個(gè)存儲(chǔ)器地址，大量的存儲(chǔ)器數(shù)據(jù)位(DQ)都能得到存儲(chǔ)。每次存儲(chǔ)訪問時(shí)可存儲(chǔ)或讀出的存儲(chǔ)器數(shù)據(jù)位(DQ)的數(shù)量也稱為數(shù)據(jù)帶寬。由于從模塊輸入信號(hào)數(shù)據(jù)引腳到模塊輸出信號(hào)數(shù)據(jù)引腳的每個(gè)連接都包含數(shù)量匹配的存儲(chǔ)器芯片，所以連接模塊輸出信號(hào)數(shù)據(jù)引腳的存儲(chǔ)器芯片位于樹形結(jié)構(gòu)的公用最低層。
更優(yōu)的情形是，與芯片輸入信號(hào)數(shù)據(jù)引腳或芯片輸出信號(hào)數(shù)據(jù)引腳連接的信號(hào)線至少是以命令和地址數(shù)據(jù)(CA)、寫入數(shù)據(jù)(wD)、讀出數(shù)據(jù)(rD)以及時(shí)鐘信號(hào)(CLK)的形式來傳輸信號(hào)數(shù)據(jù)。更好的情形是，地址數(shù)據(jù)被用來決定樹形結(jié)構(gòu)的層，即決定在哪一層對(duì)存儲(chǔ)數(shù)據(jù)進(jìn)行處理，也就是讀出或?qū)懭?。CA數(shù)據(jù)、寫入數(shù)據(jù)和讀出數(shù)據(jù)可在不同的信號(hào)線上傳輸。
在一有優(yōu)勢(shì)的實(shí)施例中，命令和地址數(shù)據(jù)、寫入數(shù)據(jù)及讀出數(shù)據(jù)都至少部分地在公用的信號(hào)線上傳輸。相比之下，DDR-1、DDR-2和DDR-3三代存儲(chǔ)器的半導(dǎo)體存儲(chǔ)器模塊，其命令和地址數(shù)據(jù)以及存儲(chǔ)數(shù)據(jù)，即讀出數(shù)據(jù)和寫入數(shù)據(jù)是在單獨(dú)的線上進(jìn)行傳輸?shù)模緦?shí)施例依靠在公用信號(hào)線上的傳輸，使得在半導(dǎo)體存儲(chǔ)器模塊上節(jié)省了引腳。假設(shè)在半導(dǎo)體存儲(chǔ)器模塊上數(shù)量有限的引腳，比如一塊EDO-DRAM存儲(chǔ)器模塊(JEDEC 21-C)的168針接口，可能在半導(dǎo)體存儲(chǔ)器模塊上實(shí)現(xiàn)相對(duì)更大的數(shù)據(jù)帶寬。更好的情形是，命令和地址數(shù)據(jù)以及存儲(chǔ)器數(shù)據(jù)在公用的信號(hào)線上完全傳輸，只有當(dāng)數(shù)據(jù)帶寬不同時(shí)才采用額外的信號(hào)線。
寫入數(shù)據(jù)經(jīng)由數(shù)量更少的信號(hào)線傳輸，與讀出數(shù)據(jù)相比更為有利。由于讀數(shù)據(jù)比寫入數(shù)據(jù)需要的速度更高，為了避免在存儲(chǔ)器控制器部分上的不必要的等待周期，與從半導(dǎo)體存儲(chǔ)器模塊單元到存儲(chǔ)器控制器傳輸讀出數(shù)據(jù)操作相比，通過采用更少的信號(hào)線來傳輸從存儲(chǔ)器控制器到半導(dǎo)體存儲(chǔ)器模塊單元的寫入數(shù)據(jù)，從而節(jié)省模塊輸入信號(hào)數(shù)據(jù)引腳，上述引腳還可用于其他目的。盡管如此，在這種情況下，還必須考慮很可能在這些信號(hào)線上也傳輸命令和地址數(shù)據(jù)。
在一有優(yōu)勢(shì)的實(shí)施例中，一個(gè)點(diǎn)對(duì)n點(diǎn)的(P2nP)連接方式可以用于傳輸從每個(gè)節(jié)點(diǎn)狀存儲(chǔ)器芯片到多組的n個(gè)下游存儲(chǔ)器芯片的信號(hào)數(shù)據(jù)。在節(jié)點(diǎn)狀存儲(chǔ)器芯片和下游存儲(chǔ)器芯片之間的這種相互連接方式沿襲了這樣一種優(yōu)勢(shì)，即節(jié)點(diǎn)狀存儲(chǔ)器芯片可以獨(dú)立地輸出信號(hào)數(shù)據(jù)，無論該信號(hào)數(shù)據(jù)是傳輸?shù)揭粋€(gè)存儲(chǔ)器芯片上還是多個(gè)下游存儲(chǔ)器芯片上。因此，在節(jié)點(diǎn)狀存儲(chǔ)器芯片上不必采取什么預(yù)防措施，比如在多個(gè)下游存儲(chǔ)器芯片的情形中分流信號(hào)數(shù)據(jù)，以使得現(xiàn)今各代存儲(chǔ)器中的通常一種存儲(chǔ)器芯片可以作為節(jié)點(diǎn)狀存儲(chǔ)器芯片來使用。因此，舉例來講，一個(gè)×8DRAM可以傳輸信號(hào)數(shù)據(jù)到多個(gè)下游存儲(chǔ)器芯片，就好像單個(gè)×8DRAM被安排到下游一樣。
更好的情形是，在P2nP連接的情況下，n個(gè)下游存儲(chǔ)器芯片中的每一個(gè)芯片都具有過濾器件，該過濾器件的每個(gè)都從需存儲(chǔ)的寫入數(shù)據(jù)的比特?cái)?shù)據(jù)數(shù)量中選擇第n部分，n個(gè)下游存儲(chǔ)器芯片每個(gè)都選擇需存儲(chǔ)的比特?cái)?shù)據(jù)數(shù)量的不同部分，以致可在n個(gè)下游存儲(chǔ)器芯片中存儲(chǔ)所有的比特?cái)?shù)據(jù)數(shù)量。為了該目的，例如在P22P連接的情況下，即節(jié)點(diǎn)狀芯片傳輸信號(hào)數(shù)據(jù)到兩個(gè)下游存儲(chǔ)器芯片上，比較合適的方法是，兩個(gè)下游存儲(chǔ)器芯片中的一個(gè)進(jìn)行選擇和存儲(chǔ)一串寫入數(shù)據(jù)的前半部分，而另一個(gè)下游存儲(chǔ)器芯片選擇和存儲(chǔ)該串寫入數(shù)據(jù)的后半部分。過濾數(shù)據(jù)的進(jìn)一步的可能性是，兩個(gè)存儲(chǔ)器芯片對(duì)于節(jié)點(diǎn)狀存儲(chǔ)器芯片的各自不同的芯片輸出信號(hào)數(shù)據(jù)引腳選擇存儲(chǔ)數(shù)據(jù)，也就是在P22P連接的情況下，兩個(gè)存儲(chǔ)器之一選擇由節(jié)點(diǎn)狀存儲(chǔ)芯片的一半輸出信號(hào)數(shù)據(jù)引腳來傳輸存儲(chǔ)器數(shù)據(jù)，而另一個(gè)存儲(chǔ)器選擇經(jīng)由節(jié)點(diǎn)狀存儲(chǔ)芯片的另一半輸出信號(hào)數(shù)據(jù)引腳來傳輸信號(hào)數(shù)據(jù)。盡管如此，與介紹所述的數(shù)據(jù)串的分流相比較，關(guān)于DRAM存儲(chǔ)器芯片上的數(shù)據(jù)分配是很難實(shí)現(xiàn)分流存儲(chǔ)器數(shù)據(jù)的可能性。
在更好的實(shí)施例中，在P2nP連接的情況下，每個(gè)節(jié)點(diǎn)狀存儲(chǔ)器芯片具有分成n組的芯片輸出信號(hào)數(shù)據(jù)引腳，并且從n組的芯片輸出信號(hào)數(shù)據(jù)引腳中的每一組，可傳輸至少一部分信號(hào)數(shù)據(jù)到n個(gè)下游存儲(chǔ)器芯片中的相應(yīng)一個(gè)。這就可能比如從n個(gè)組的每一組中對(duì)寫入數(shù)據(jù)和讀出數(shù)據(jù)的不同部分進(jìn)行傳輸。另外，也可能經(jīng)由多個(gè)組中的每一組來傳輸命令和地址數(shù)據(jù)和/或時(shí)鐘信號(hào)。同樣可以經(jīng)由P2nP的連接方式來獨(dú)立傳輸時(shí)鐘信號(hào)。
在一個(gè)有優(yōu)勢(shì)的方式下，每個(gè)節(jié)點(diǎn)狀存儲(chǔ)器芯片具有選擇器件，該選擇器件將讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)的比特?cái)?shù)據(jù)數(shù)量分成n部分，并且經(jīng)由n組芯片輸出數(shù)據(jù)信號(hào)引腳之一將n部分中的相應(yīng)其中之一傳輸給n個(gè)下游存儲(chǔ)器芯片中的相應(yīng)一個(gè)芯片。這就確保了在下游存儲(chǔ)器芯片之間的全部比特?cái)?shù)據(jù)數(shù)量被劃分。盡管如此，每個(gè)下游存儲(chǔ)器芯片都會(huì)接收到命令和地址數(shù)據(jù)以及時(shí)鐘信號(hào)。
更好的情形是，選擇器件通過劃分讀出或?qū)懭霐?shù)據(jù)串的比特?cái)?shù)據(jù)數(shù)量來確定n部分。在P22P連接的情況下，例如節(jié)點(diǎn)狀×8DRAM存儲(chǔ)器芯片和兩個(gè)下游×4DRAM存儲(chǔ)器芯片，選擇器件會(huì)將該串的一半分配給兩個(gè)×4DRAM存儲(chǔ)器芯片中的第一個(gè)芯片，并且將該串的另一半分配給兩個(gè)4DRAM存儲(chǔ)器芯片中的第二個(gè)芯片。
優(yōu)選實(shí)施例具有×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片和六個(gè)×4型的存儲(chǔ)器芯片，×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片與模塊輸入信號(hào)數(shù)據(jù)引腳連接，并且將信號(hào)數(shù)據(jù)傳輸給×4型的兩個(gè)下游存儲(chǔ)器芯片，從那里，無需進(jìn)一步地分流，信號(hào)數(shù)據(jù)就可以經(jīng)由兩個(gè)串聯(lián)的×4型的存儲(chǔ)器芯片傳輸?shù)侥K輸出信號(hào)數(shù)據(jù)引腳。如果假設(shè)×8型的存儲(chǔ)器芯片的存儲(chǔ)容量與×4型的存儲(chǔ)器芯片的存儲(chǔ)容量相匹配，例如，×8型和×4型的存儲(chǔ)器芯片都具有1GB的存儲(chǔ)容量，那么在半導(dǎo)體模塊單元上的這種存儲(chǔ)器芯片的布置就會(huì)使上述半導(dǎo)體模塊單元的存儲(chǔ)容量有相當(dāng)可觀的增加。作為例子，如果在半導(dǎo)體存儲(chǔ)器模塊單元上僅使用×8型的存儲(chǔ)器芯片，那么假設(shè)每個(gè)具有1GB存儲(chǔ)容量的四個(gè)級(jí)聯(lián)的×8型存儲(chǔ)器芯片，這將產(chǎn)生4GB的總存儲(chǔ)容量。然而，如果×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片的下游直接和模塊輸入信號(hào)數(shù)據(jù)引腳相連，那就會(huì)分流給兩個(gè)×4型的下游存儲(chǔ)器芯片，再假設(shè)四個(gè)級(jí)聯(lián)的存儲(chǔ)器芯片相同地互相連接，并且假設(shè)×4型和×8型的存儲(chǔ)容量在每種情況下都是1GB，則可以由于分流而得到7GB的模塊單元總存儲(chǔ)容量。
需特別地指出，在這個(gè)接合點(diǎn)處，該樹形結(jié)構(gòu)并不限于只帶有兩個(gè)下游存儲(chǔ)器芯片的分支，而是可有包含多個(gè)的分支并且分支也可有兩個(gè)以上的下游存儲(chǔ)器芯片。舉例來說，如果有相同芯片存儲(chǔ)容量的×16型的存儲(chǔ)器芯片和×4型的存儲(chǔ)器芯片可用，則對(duì)于一個(gè)半導(dǎo)體存儲(chǔ)器模塊的最大存儲(chǔ)容量假定為16位的數(shù)據(jù)帶寬，×16型的存儲(chǔ)器芯片將適合用作節(jié)點(diǎn)狀存儲(chǔ)器芯片，其和模塊輸入信號(hào)數(shù)據(jù)引腳相連，并且將信號(hào)數(shù)據(jù)傳輸給四個(gè)下游的×4型存儲(chǔ)器芯片。對(duì)于×16型的存儲(chǔ)器芯片將信號(hào)數(shù)據(jù)傳輸給兩個(gè)下游的×8型存儲(chǔ)器芯片同樣是可能的，就它們而言，可在進(jìn)一步分流的幫助下，在所有情況下將信號(hào)數(shù)據(jù)傳輸給下游的×4型存儲(chǔ)器芯片。本領(lǐng)域技術(shù)人員將決定哪種樹形結(jié)構(gòu)最有利于實(shí)現(xiàn)通過估量多種因素而得到該半導(dǎo)體存儲(chǔ)器模塊，比如具有不同數(shù)據(jù)帶寬的存儲(chǔ)器芯片的可用性，或者每個(gè)存儲(chǔ)器芯片的最大存儲(chǔ)容量，等等。
尤其適合的是，在帶有一個(gè)×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片和六個(gè)×4型的存儲(chǔ)器芯片的實(shí)施例中，在模塊載體的前側(cè)上布置×8型的存儲(chǔ)器芯片和兩個(gè)下游的×4型的存儲(chǔ)器芯片，并且在模塊載體的后側(cè)再布置四個(gè)×4型的存儲(chǔ)器芯片。在這種情況下，最好是提供模塊輸入信號(hào)數(shù)據(jù)引腳中的六個(gè)引腳用于接收命令和地址數(shù)據(jù)以及寫入數(shù)據(jù)，再使模塊輸入信號(hào)數(shù)據(jù)引腳中的一個(gè)引腳用于接收時(shí)鐘信號(hào)，以及提供模塊輸出信號(hào)數(shù)據(jù)引腳中的八個(gè)引腳用于至少傳輸讀出數(shù)據(jù)，而來自模塊輸出信號(hào)數(shù)據(jù)引腳的另兩個(gè)引腳則用于傳輸時(shí)鐘信號(hào)。相比于傳輸寫入數(shù)據(jù)，傳輸讀出數(shù)據(jù)需要有更多的引腳支持，使得在讀操作時(shí)能夠得到高帶寬。因此，縮短了讀操作的持續(xù)時(shí)間，由此可減少在存儲(chǔ)器控制器中直到來自半導(dǎo)體存儲(chǔ)器模塊單元的讀出數(shù)據(jù)到達(dá)時(shí)的不必要的等待周期。
存儲(chǔ)器芯片最好具有匹配的存儲(chǔ)容量。例如，在×4和×8的DRAM存儲(chǔ)器芯片具有1GB的存儲(chǔ)容量。因此，從連接模塊輸入信號(hào)數(shù)據(jù)引腳的×8存儲(chǔ)器芯片分流到兩個(gè)下游的×4存儲(chǔ)器芯片時(shí)，無需增加數(shù)據(jù)帶寬，就可以提高半導(dǎo)體模塊單元上的存儲(chǔ)容量。
模塊載體最好對(duì)應(yīng)于DIMM的模塊載體。在模塊載體上最好能容納多個(gè)半導(dǎo)體存儲(chǔ)器模塊單元，通過DIMM的數(shù)據(jù)帶寬以及連接模塊輸入信號(hào)數(shù)據(jù)引腳的存儲(chǔ)器芯片的數(shù)據(jù)帶寬基本上就確定了上述模塊單元的數(shù)量。


下面結(jié)合附圖來詳細(xì)描述本發(fā)明及其特點(diǎn)和優(yōu)勢(shì)。
圖1顯示了依據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器模塊單元的第一實(shí)施例。
圖2顯示了依據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器模塊單元的另一實(shí)施例。
具體實(shí)施例方式
圖1顯示了在模塊載體前側(cè)2和模塊載體后側(cè)3上布置了存儲(chǔ)器芯片4的半導(dǎo)體存儲(chǔ)器模塊1。該模塊芯片優(yōu)選是DRAM。半導(dǎo)體存儲(chǔ)器模塊單元1具有模塊輸入信號(hào)數(shù)據(jù)引腳5和模塊輸出信號(hào)數(shù)據(jù)引腳6。存儲(chǔ)器芯片4同樣具有芯片輸入信號(hào)數(shù)據(jù)引腳7和芯片輸出信號(hào)數(shù)據(jù)引腳8。多個(gè)存儲(chǔ)器芯片4相互連接，同時(shí)經(jīng)由信號(hào)線9與模塊輸入信號(hào)數(shù)據(jù)引腳5和模塊輸出信號(hào)數(shù)據(jù)引腳6相連。為了使圖1看起來更清楚，以單線來代表多條信號(hào)線。信號(hào)線9同樣可以用于將模塊載體前側(cè)2上的存儲(chǔ)器芯片4與模塊載體后側(cè)3上的存儲(chǔ)器芯片4之間連接。模塊輸入信號(hào)數(shù)據(jù)引腳5從存儲(chǔ)器控制器經(jīng)由六個(gè)模塊輸入信號(hào)數(shù)據(jù)引腳來接收命令和地址數(shù)據(jù)CA以及寫入數(shù)據(jù)wD(也就是存儲(chǔ)器數(shù)據(jù)DQ)。時(shí)鐘信號(hào)CLK要通過另一個(gè)模塊輸入信號(hào)數(shù)據(jù)引腳被接收。這些信號(hào)數(shù)據(jù)再經(jīng)由信號(hào)線9轉(zhuǎn)發(fā)給×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片4’的芯片輸入信號(hào)數(shù)據(jù)引腳7。
雖然×8型的存儲(chǔ)器芯片4’具有8位的數(shù)據(jù)帶寬，也就是說每次存儲(chǔ)器訪問允許寫入或讀出八個(gè)數(shù)據(jù)位，但僅經(jīng)由六個(gè)芯片輸入信號(hào)數(shù)據(jù)引腳5供給寫入數(shù)據(jù)wD。因此，整個(gè)帶寬不是全用來寫入寫入數(shù)據(jù)wD的，因?yàn)閷懖僮鞅茸x操作需要相對(duì)更低的速度，并且節(jié)省了半導(dǎo)體存儲(chǔ)器模塊單元1上的引腳，這樣做比較有利。
×8型的存儲(chǔ)器芯片代表節(jié)點(diǎn)狀存儲(chǔ)器芯片4’，這是因?yàn)樗o×4型的兩個(gè)下游存儲(chǔ)器芯片4”傳輸信號(hào)數(shù)據(jù)。節(jié)點(diǎn)狀主干的設(shè)計(jì)是從×8型的存儲(chǔ)器芯片到兩個(gè)下游的×4型的存儲(chǔ)器芯片4”進(jìn)行分流。在從節(jié)點(diǎn)狀存儲(chǔ)器芯片4’發(fā)生分流的情況下，在半導(dǎo)體存儲(chǔ)器模塊單元1上布置存儲(chǔ)器芯片4，因此就得到一個(gè)樹形結(jié)構(gòu)。借助于點(diǎn)對(duì)兩點(diǎn)(P22P)連接，×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片4’傳輸信號(hào)數(shù)據(jù)給兩個(gè)下游的×4型的存儲(chǔ)器芯片4”，也就是說從×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片4’經(jīng)由其芯片輸出信號(hào)數(shù)據(jù)引腳8來傳輸信號(hào)數(shù)據(jù)，而與下游的存儲(chǔ)器芯片4”的數(shù)量無關(guān)。因此，關(guān)于兩個(gè)下游的存儲(chǔ)器芯片4”，不必將×8型的存儲(chǔ)器芯片上的信號(hào)數(shù)據(jù)分開。這沿襲了×8型的存儲(chǔ)器芯片作為當(dāng)前幾代存儲(chǔ)器的常規(guī)存儲(chǔ)器芯片的優(yōu)點(diǎn)。
兩個(gè)下游的×4型的存儲(chǔ)器芯片4”可以用來接收CA數(shù)據(jù)、rD和wD數(shù)據(jù)(可以合稱為存儲(chǔ)器數(shù)據(jù)DQ)以及時(shí)鐘信號(hào)CLK。在×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片4’中讀到的數(shù)據(jù)rD從下游的×4型的存儲(chǔ)器芯片4”經(jīng)由八條信號(hào)線(未示出)傳遞到模塊輸出信號(hào)數(shù)據(jù)引腳6。兩個(gè)下游的×4型的存儲(chǔ)器芯片4”都具有過濾器件，在所有情況下過濾出寫入數(shù)據(jù)wD中的一半數(shù)據(jù)。優(yōu)選的，兩個(gè)下游的×4型的存儲(chǔ)器芯片4”中的第一個(gè)存儲(chǔ)器芯片的過濾器件過濾掉寫入數(shù)據(jù)wD串中的第一半以便存儲(chǔ)或傳送，和兩個(gè)下游的×4型的存儲(chǔ)器芯片4”中的另一個(gè)存儲(chǔ)器芯片的過濾器件過濾掉寫入數(shù)據(jù)wD串中的另一半以便存儲(chǔ)或傳送。
如果試圖從兩個(gè)下游的×4型的存儲(chǔ)器芯片4”讀出數(shù)據(jù)，那么可以經(jīng)由四個(gè)信號(hào)線將這些數(shù)據(jù)傳送給在模塊載體的后側(cè)3上的更下游的×4型的存儲(chǔ)器芯片。從那里起，信號(hào)數(shù)據(jù)經(jīng)由相應(yīng)的更下游的×4型的存儲(chǔ)器芯片傳遞到模塊輸出信號(hào)數(shù)據(jù)引腳6。與模塊輸出信號(hào)數(shù)據(jù)引腳6連接的兩個(gè)×4型的存儲(chǔ)器芯片之一的芯片將讀出數(shù)據(jù)rD經(jīng)由四個(gè)信號(hào)線傳輸?shù)剿膫€(gè)模塊輸出信號(hào)數(shù)據(jù)引腳。在半導(dǎo)體存儲(chǔ)器模塊單元1的輸出的8位數(shù)據(jù)帶寬因此對(duì)應(yīng)于跟模塊輸入信號(hào)數(shù)據(jù)引腳5相連接的×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片4’的數(shù)據(jù)帶寬。除了讀出數(shù)據(jù)rD外，時(shí)鐘信號(hào)CLK也可經(jīng)由另外的引腳被傳輸給模塊輸出信號(hào)數(shù)據(jù)引腳6。獨(dú)立于從模塊輸入信號(hào)數(shù)據(jù)引腳5將信號(hào)數(shù)據(jù)傳輸?shù)侥K輸出信號(hào)數(shù)據(jù)引腳6所經(jīng)由的樹形結(jié)構(gòu)的分支，包含了相同數(shù)量的四個(gè)插入的存儲(chǔ)器芯片4。因此，從模塊輸入信號(hào)數(shù)據(jù)引腳5到模塊輸出信號(hào)數(shù)據(jù)引腳6的信號(hào)傳播次數(shù)與半導(dǎo)體存儲(chǔ)器模塊單元1上采取的分支無關(guān)。
在半導(dǎo)體存儲(chǔ)器模塊上，尤其是在DIMM中，優(yōu)選以多種方式容置半導(dǎo)體存儲(chǔ)器模塊單元1。如圖1中所示，假設(shè)×4型和×8型存儲(chǔ)器芯片4的最大存儲(chǔ)容量為1GB，則存儲(chǔ)器芯片4的互相連接就可以得到7GB的總存儲(chǔ)容量。相比于其中僅級(jí)聯(lián)×8型的存儲(chǔ)器芯片的半導(dǎo)體存儲(chǔ)器模塊單元，這可以使存儲(chǔ)容量明顯增加。而在僅級(jí)聯(lián)×8型的存儲(chǔ)器芯片的情況下，半導(dǎo)體存儲(chǔ)器模塊單元僅有4GB的總存儲(chǔ)容量。
圖2顯示了依據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器模塊單元的另一實(shí)施例。相比于圖1中所說明的第一實(shí)施例，該模塊單元展現(xiàn)了一個(gè)相似的結(jié)構(gòu)。然而，與之不同的是，信號(hào)數(shù)據(jù)并非通過P22P連接方式從節(jié)點(diǎn)狀×8型的存儲(chǔ)器芯片4’傳輸?shù)絻蓚€(gè)下游的×4型的存儲(chǔ)器芯片4”。然而，節(jié)點(diǎn)狀存儲(chǔ)器芯片4’的芯片輸出信號(hào)數(shù)據(jù)引腳被細(xì)分成兩組(未示出)，再經(jīng)由這兩組引腳將信號(hào)數(shù)據(jù)的各自部分傳輸給兩個(gè)下游的×4型的存儲(chǔ)器芯片4”中的相應(yīng)芯片。借助于節(jié)點(diǎn)狀存儲(chǔ)器芯片4’上的選擇器件，信號(hào)數(shù)據(jù)被分流。上述選擇器件優(yōu)選是將存儲(chǔ)數(shù)據(jù)串的第一半分配給第一組的芯片輸出信號(hào)數(shù)據(jù)引腳，并且將存儲(chǔ)器數(shù)據(jù)串的另一半分配給第二組的芯片輸出信號(hào)數(shù)據(jù)引腳。時(shí)鐘信號(hào)CLK及命令和地址數(shù)據(jù)CA都可以從節(jié)點(diǎn)狀存儲(chǔ)器芯片4’到兩個(gè)下游的×4型的存儲(chǔ)器芯片4”進(jìn)行傳輸。在節(jié)點(diǎn)狀存儲(chǔ)器芯片4”中讀取的數(shù)據(jù)rD，同樣可以分別將一半數(shù)據(jù)轉(zhuǎn)送給兩個(gè)下游的存儲(chǔ)器芯片4’中的一個(gè)芯片，并且將另一半數(shù)據(jù)轉(zhuǎn)送給兩個(gè)下游的存儲(chǔ)器芯片4”中的另一個(gè)芯片。模塊載體的前側(cè)2上的兩個(gè)下游的×4型的存儲(chǔ)器芯片4”與模塊載體的后側(cè)3上的另一個(gè)存儲(chǔ)器芯片4相連接，以及將進(jìn)一步的信號(hào)傳輸?shù)侥K輸出信號(hào)數(shù)據(jù)引腳6，這在該圖和附圖1中都有說明，此處不再贅述。
參考符號(hào)列表1半導(dǎo)體存儲(chǔ)器模塊單元2模塊載體的前側(cè)3模塊載體的后側(cè)4存儲(chǔ)器芯片4’ 節(jié)點(diǎn)狀存儲(chǔ)器芯片4” 在節(jié)點(diǎn)狀存儲(chǔ)器芯片的下游布置的存儲(chǔ)器芯片5模塊輸入信號(hào)數(shù)據(jù)引腳6模塊輸出信號(hào)數(shù)據(jù)引腳7芯片輸入信號(hào)數(shù)據(jù)引腳8芯片輸出信號(hào)數(shù)據(jù)引腳9信號(hào)線CA 命令和地址信號(hào)CLK 時(shí)鐘信號(hào)DQ 存儲(chǔ)器數(shù)據(jù)位P2P 點(diǎn)對(duì)點(diǎn)連接P22P 點(diǎn)對(duì)2點(diǎn)連接RD 讀出數(shù)據(jù)WD 寫入數(shù)據(jù)x4 在每存儲(chǔ)器訪問時(shí)4或4可寫入或可讀取的數(shù)據(jù)位的比特?cái)?shù)據(jù)寬帶x8 在每存儲(chǔ)器訪問時(shí)8或8可寫入或可讀取的數(shù)據(jù)位的比特?cái)?shù)據(jù)寬帶
權(quán)利要求
1.一種用于與存儲(chǔ)器控制器進(jìn)行點(diǎn)對(duì)點(diǎn)(P2P)數(shù)據(jù)交換的半導(dǎo)體存儲(chǔ)器模塊單元，其中包括用于至少?gòu)拇鎯?chǔ)器控制器接收信號(hào)數(shù)據(jù)的模塊輸入信號(hào)數(shù)據(jù)引腳(5)；用于至少給存儲(chǔ)器控制器傳送信號(hào)數(shù)據(jù)的模塊輸出信號(hào)數(shù)據(jù)引腳(6)；具有芯片輸入信號(hào)數(shù)據(jù)引腳(7)、芯片輸出信號(hào)數(shù)據(jù)引腳(8)以及適用于存儲(chǔ)和讀取存儲(chǔ)器數(shù)據(jù)位(DQ)的存儲(chǔ)器芯片(4，4’，4”)，這使得對(duì)于從模塊輸入信號(hào)數(shù)據(jù)引腳(5)經(jīng)由信號(hào)線(9)和存儲(chǔ)器芯片(4，4’，4”)傳輸?shù)男盘?hào)數(shù)據(jù)，在模塊輸出信號(hào)數(shù)據(jù)引腳(6)的方向上對(duì)該信號(hào)數(shù)據(jù)進(jìn)行單向處理，其中存儲(chǔ)器芯片(4)以樹形方式互相連接，即從連接模塊輸入信號(hào)數(shù)據(jù)引腳(5)的一個(gè)存儲(chǔ)器芯片(4’)直到連接模塊輸出信號(hào)數(shù)據(jù)引腳(6)的存儲(chǔ)器芯片(4)，從模塊輸入信號(hào)數(shù)據(jù)引腳(5)到模塊輸出信號(hào)數(shù)據(jù)引腳(6)的每個(gè)連接包括相匹配數(shù)量的存儲(chǔ)器芯片(4)；在該情況下通過節(jié)點(diǎn)狀存儲(chǔ)器芯片(4’)，樹形結(jié)構(gòu)被信號(hào)數(shù)據(jù)的傳輸分流成多個(gè)下游的存儲(chǔ)器芯片(4”)；和每個(gè)節(jié)點(diǎn)狀存儲(chǔ)器芯片(4‘)在每次存儲(chǔ)器訪問時(shí)寫入或讀取與由多個(gè)下游的存儲(chǔ)器芯片(4”)在每次存儲(chǔ)器訪問時(shí)寫入或讀出的存儲(chǔ)器數(shù)據(jù)位(DQ)的總和相一致的存儲(chǔ)器數(shù)據(jù)位(DQ)的數(shù)量。
2.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)器模塊單元，其中對(duì)于傳輸以命令和地址數(shù)據(jù)(CA)、寫入數(shù)據(jù)(wD)、讀出數(shù)據(jù)(rD)和時(shí)鐘信號(hào)(CLK)的形式的信號(hào)數(shù)據(jù)，至少提供與芯片輸入信號(hào)數(shù)據(jù)引腳(5)或芯片輸出信號(hào)數(shù)據(jù)引腳(6)相連接的信號(hào)線(9)。
3.如權(quán)利要求2的半導(dǎo)體存儲(chǔ)器模塊單元，其中命令和地址數(shù)據(jù)(CA)、寫入數(shù)據(jù)(wD)和讀出數(shù)據(jù)(rD)至少部分地通過共用的信號(hào)線(9)被傳輸。
4.如權(quán)利要求2或3的半導(dǎo)體存儲(chǔ)器模塊單元，其中與讀出數(shù)據(jù)(rD)相比通過更少的信號(hào)線(9)來傳輸寫入數(shù)據(jù)(wD)。
5.如前述權(quán)利要求中的任一項(xiàng)的半導(dǎo)體存儲(chǔ)器模塊單元，其中點(diǎn)對(duì)n點(diǎn)(P2nP)的連接方式用于傳輸從每個(gè)節(jié)點(diǎn)狀存儲(chǔ)器芯片(4’)到多組n個(gè)下游的存儲(chǔ)器芯片(4”)的信號(hào)數(shù)據(jù)。
6.如權(quán)利要求5的半導(dǎo)體存儲(chǔ)器模塊單元，其中n個(gè)下游的存儲(chǔ)器芯片(4”)中的每一個(gè)存儲(chǔ)器芯片都具有過濾器件，該過濾器件從要存儲(chǔ)的寫數(shù)據(jù)(wD)的比特?cái)?shù)據(jù)數(shù)量中選擇第n部分，n個(gè)下游的存儲(chǔ)器芯片(4”)每個(gè)都選擇要存儲(chǔ)的比特?cái)?shù)據(jù)數(shù)量的不同部分，這樣要存儲(chǔ)的比特?cái)?shù)據(jù)數(shù)量的所有比特都被存儲(chǔ)在n個(gè)下游的存儲(chǔ)器芯片(4”)中。
7.如權(quán)利要求6的半導(dǎo)體存儲(chǔ)器模塊單元，其中過濾器件從寫入數(shù)據(jù)比特串中選擇要存儲(chǔ)的寫入數(shù)據(jù)(wD)的比特?cái)?shù)據(jù)數(shù)量中的第n部分。
8.如權(quán)利要求1-4中的任一項(xiàng)的半導(dǎo)體存儲(chǔ)器模塊單元，其中每個(gè)節(jié)點(diǎn)狀存儲(chǔ)器芯片(4’)具有被細(xì)分成n組的芯片輸出信號(hào)數(shù)據(jù)引腳(8)；并且從n組芯片輸出信號(hào)數(shù)據(jù)引腳(8)中的每一組引腳，至少一部分信號(hào)數(shù)據(jù)被傳輸給n個(gè)下游的存儲(chǔ)器芯片(4”)中的相應(yīng)一個(gè)。
9.如權(quán)利要求8的半導(dǎo)體存儲(chǔ)器模塊單元，其中每個(gè)節(jié)點(diǎn)狀存儲(chǔ)器芯片(4’)具有選擇器件，該選擇器件將讀出數(shù)據(jù)(rD)或?qū)懭霐?shù)據(jù)(wD)的比特?cái)?shù)據(jù)數(shù)量分成n部分，并且經(jīng)由n組的芯片輸出數(shù)據(jù)引腳(8)之一將n部分中的相應(yīng)之一傳輸給n個(gè)下游的存儲(chǔ)器芯片(4”)中的相應(yīng)一個(gè)。
10.如權(quán)利要求9的半導(dǎo)體存儲(chǔ)器模塊單元，其中選擇器件通過將存儲(chǔ)數(shù)據(jù)串的比特?cái)?shù)據(jù)數(shù)量分開來確定n個(gè)部分。
11.如前述權(quán)利要求中的任一項(xiàng)的半導(dǎo)體存儲(chǔ)器模塊單元，其中×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片(4’)和六個(gè)×4型的存儲(chǔ)器芯片，×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片(4’)與模塊輸入信號(hào)數(shù)據(jù)引腳(5)連接并且將信號(hào)數(shù)據(jù)傳輸給×4型的兩個(gè)下游的存儲(chǔ)器芯片(4”)，從這里不再進(jìn)一步分流，信號(hào)數(shù)據(jù)經(jīng)由兩個(gè)串聯(lián)的×4型的存儲(chǔ)器芯片被傳輸?shù)侥K輸出信號(hào)數(shù)據(jù)引腳(6)。
12.如權(quán)利要求11的半導(dǎo)體存儲(chǔ)器模塊單元，其中在模塊載體(2)的前側(cè)上布置×8型的節(jié)點(diǎn)狀存儲(chǔ)器芯片(4’)和兩個(gè)下游的×4型的存儲(chǔ)器芯片(4”)，并且在模塊載體(3)的后側(cè)上布置其它四個(gè)×4型的存儲(chǔ)器芯片(4)。
13.如權(quán)利要求12的半導(dǎo)體存儲(chǔ)器模塊單元，其中提供六個(gè)模塊輸入信號(hào)數(shù)據(jù)引腳(5)用于接收命令和地址數(shù)據(jù)(CA)以及寫入數(shù)據(jù)(wD)，和提供另一個(gè)模塊輸入信號(hào)數(shù)據(jù)引腳(5)用于接收時(shí)鐘信號(hào)(CLK)，和提供八個(gè)模塊輸出信號(hào)數(shù)據(jù)引腳(6)用于至少傳輸讀出數(shù)據(jù)(rD)，和提供另外兩個(gè)模塊輸出信號(hào)數(shù)據(jù)引腳(6)用于傳輸時(shí)鐘信號(hào)(CLK)。
14.如前述權(quán)利要求的半導(dǎo)體存儲(chǔ)器模塊單元，其中存儲(chǔ)器芯片(4)具有相匹配的存儲(chǔ)容量。
15.如權(quán)利要求12的半導(dǎo)體存儲(chǔ)器模塊單元，其中模塊載體與雙列直插式存儲(chǔ)器模塊(DIMM)的載體相一致。
全文摘要
本發(fā)明描述了用于與存儲(chǔ)器控制器進(jìn)行點(diǎn)對(duì)點(diǎn)數(shù)據(jù)交換的半導(dǎo)體存儲(chǔ)器模塊單元(1)?？稍诎雽?dǎo)體存儲(chǔ)器模塊單元(1)上以這樣一種方式布置具有不同數(shù)據(jù)帶寬的存儲(chǔ)器芯片(4，4’，4”)，即通過從節(jié)點(diǎn)狀存儲(chǔ)器芯片(4’)到多個(gè)下游的存儲(chǔ)器芯片(4”)的信號(hào)數(shù)據(jù)傳輸?shù)玫綐錉罘至?，同時(shí)保持?jǐn)?shù)據(jù)帶寬。
文檔編號(hào)G11C5/06GK1917078SQ20061007115
公開日2007年2月21日 申請(qǐng)日期2006年3月16日 優(yōu)先權(quán)日2005年3月16日
發(fā)明者H·魯克鮑爾 申請(qǐng)人:英飛凌科技股份公司