專利名稱：具有改進程序運作性能的閃存裝置的頁緩沖器及控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及閃存裝置，特別是涉及一種具有改進的程序運作性能的閃存裝置的頁緩沖器及程序運作控制方法。
背景技術(shù)：
存在對于無需在一預(yù)定周期重寫數(shù)據(jù)的刷新功能而電可編程及電可擦除的半導(dǎo)體存儲器裝置的不斷增加的需求。此外，已發(fā)展了用于具有大儲存容量的存儲器裝置的較高整合的技術(shù)。
一般將閃存分類成一NAND閃存及一NOR閃存。NOR閃存具有存儲器單元獨立連接至位線及字線的結(jié)構(gòu)，且具有良好的隨機存取時間特征。NAND閃存具有許多存儲器單元串聯(lián)連接的構(gòu)造。此類型的存儲器單元在整合水平方面具有良好的特征，因為每一單元串僅需要一接點。因此，NAND結(jié)構(gòu)一般用于高度整合的閃存中。
近來，為進一步改進閃存的整合水平，已對多位單元進行研究，在該多位單元中數(shù)據(jù)可儲存于一存儲器單元中。此方法的存儲器單元一般稱作為多級單元(在下文中，稱作″MLC″)。對應(yīng)于MLC的單比特的存儲器單元一般稱作為單級單元(在下文中，稱作″SLC″)。
一般而言，可以一范圍的電壓值分配MLC的閾值電壓(Vt)。舉例而言，由于2位數(shù)據(jù)可被編程至MCL中，因此一MLC可儲存四數(shù)據(jù)(即[11]、[10]、
及
)中的任何一個。此外，MLC的閾值電壓(Vt)可依據(jù)所儲存的數(shù)據(jù)而變化。存儲器單元的閾值電壓分別存在于-2.7V或更少、0.3V至0.7V、1.3V至1.7V及2.3V至2.7V的范圍內(nèi)。將數(shù)據(jù)[11]儲存于其中的MLC的閾值電壓對應(yīng)于-2.7V或更少的電壓，且將數(shù)據(jù)[10]儲存于其中的MLC的閾值電壓對應(yīng)于0.3V至0.7V。將數(shù)據(jù)
儲存于其中的MLC的閾值電壓對應(yīng)于1.3V至1.7V，且將數(shù)據(jù)
儲存于其中的MLC的閾值電壓對應(yīng)于2.3V至2.7V。
MLC為了快速程序運作及讀取運作的目的而采用頁緩沖器。
圖1為在相關(guān)技術(shù)中的具有一MLC的閃存裝置的頁緩沖器的方塊圖。圖1僅示意性展示與程序運作相關(guān)的方塊。
參照圖1，頁緩沖器10包括一位線選擇單元11、一預(yù)充電單元12、一高位寄存器13、一低位寄存器14、一數(shù)據(jù)比較單元15、一數(shù)據(jù)傳輸電路16及一數(shù)據(jù)通路電路17。
首先將在下文中簡要描述頁緩沖器10中執(zhí)行的一程序運作過程。高位寄存器13及低位寄存器14被初始化為其初始設(shè)定值。輸入的數(shù)據(jù)D1儲存于高位寄存器13中。如由虛線″D″所指示，數(shù)據(jù)傳輸電路16將自高位寄存器13接收的輸入數(shù)據(jù)D1傳輸至低位寄存器14。因此，低位寄存器14將數(shù)據(jù)D1儲存于其中。
數(shù)據(jù)通路電路17將自低位寄存器14接收的數(shù)據(jù)D1輸出至一感測節(jié)點(sense node)SO。位線BLe與BLo的一個借助于位線選擇單元11連接至感測節(jié)點SO。因此，輸入的數(shù)據(jù)D1經(jīng)由連接至感測節(jié)點SO的位線BLe或BLo被編程至一連接至位線BLe或BLo的MLC中。藉由上述過程，完成了低位數(shù)據(jù)至MLC中的程序運作。另外，將高位數(shù)據(jù)編程至MLC中的過程需要以下過程如由虛線″D″所指示，在輸入數(shù)據(jù)D2被編程至高位寄存器13中之后，經(jīng)由數(shù)據(jù)傳輸電路16將輸入數(shù)據(jù)D2轉(zhuǎn)移至低位寄存器14。
如上所述，為將低位數(shù)據(jù)及高位數(shù)據(jù)分別編程至MLC內(nèi)，頁緩沖器10需要在輸入數(shù)據(jù)儲存于高位寄存器13中之后將所儲存的數(shù)據(jù)轉(zhuǎn)移至低位寄存器14的過程。由于此原因，當(dāng)由頁緩沖器10執(zhí)行MLC的程序運作時，由于程序運作期間的程序時間及功率消耗增加而出現(xiàn)一問題。另外，頁緩沖器10需要用于將儲存于高位寄存器13中的數(shù)據(jù)轉(zhuǎn)移至低位寄存器14的數(shù)據(jù)傳輸電路16。由于尺寸及制造成本增加，因此亦出現(xiàn)一問題。

發(fā)明內(nèi)容
本發(fā)明的實施例提供一種MLC閃存裝置的頁緩沖器，其中儲存于一高位寄存器中的輸入數(shù)據(jù)及具有與所述輸入數(shù)據(jù)的值相同的值的初始數(shù)據(jù)儲存于一低位寄存器中。
本發(fā)明的一實施例提供一種程序運作控制方法，其中可以一方式縮短一MLC閃存裝置的一程序時間，該方式為輸入數(shù)據(jù)儲存于一高位寄存器中且具有與所述輸入數(shù)據(jù)的值相同的值的初始數(shù)據(jù)儲存于一低位寄存器中。
一種根據(jù)本發(fā)明的包括連接至至少一對位線的多個MLC的閃存裝置的頁緩沖器，其包括一位線選擇單元，其選擇該對位線中的一個，且根據(jù)位線選擇信號及放電信號將該所選擇的位線連接至一感測節(jié)點；一高位寄存器，其儲存高位感測數(shù)據(jù)及該感測節(jié)點的一電壓電平，且根據(jù)一高位讀取信號輸出第一高位輸出數(shù)據(jù)，或儲存經(jīng)由一數(shù)據(jù)I/O端子接收的第一或第二輸入數(shù)據(jù)，或根據(jù)數(shù)據(jù)輸入信號輸出第二高位輸出數(shù)據(jù)；及一低位寄存器，其儲存低位感測數(shù)據(jù)，且根據(jù)一低位讀取信號及該感測節(jié)點的該電壓電平輸出第一低位輸出數(shù)據(jù)，或儲存經(jīng)由一鎖存初始化電路接收的第一或第二初始數(shù)據(jù)，或根據(jù)所述數(shù)據(jù)輸入信號輸出第二低位輸出數(shù)據(jù)。
一種根據(jù)本發(fā)明的包括連接至至少一對位線的多個MLC的閃存裝置的頁緩沖器的程序運作控制方法，其包括以下步驟選擇該對位線中的一個，且響應(yīng)于位線選擇信號及放電信號將該所選擇的位線連接至一感測節(jié)點；響應(yīng)于作為低位數(shù)據(jù)的數(shù)據(jù)輸入信號，將儲存于一低位寄存器中的第一或第二初始數(shù)據(jù)編程至一連接至該所選擇的位線的MLC中；且響應(yīng)于第三或第四初始數(shù)據(jù)、所述低位數(shù)據(jù)及所述數(shù)據(jù)輸入信號，基于輸入至該高位寄存器的第一或第二輸入數(shù)據(jù)，將所產(chǎn)生的高位數(shù)據(jù)編程至該MLC中。


圖1為在相關(guān)技術(shù)中的具有一MLC的閃存裝置的頁緩沖器的方塊圖；圖2為根據(jù)本發(fā)明一實施例的具有一MLC的閃存裝置的頁緩沖器的電路圖；圖3為一說明與圖2中展示的頁緩沖器所執(zhí)行的MLC的低位數(shù)據(jù)程序運作相關(guān)的信號的時序圖；及圖4及圖5為說明與圖2中展示的頁緩沖器所執(zhí)行的MLC的高位數(shù)據(jù)程序運作相關(guān)的信號的時序圖。
附圖符號說明10 頁緩沖器11 位線選擇單元12 預(yù)充電單元
13 高位寄存器14 低位寄存器15 數(shù)據(jù)比較單元16 數(shù)據(jù)傳輸電路17 數(shù)據(jù)通路電路50 MLC陣列100 頁緩沖器110 位線選擇單元120 高位寄存器121 高位鎖存電路122 第一感測電路123 鎖存重設(shè)電路124 高位鎖存器130 低位寄存器131 低位鎖存電路132 鎖存初始化電路133 第二感測電路134 低位鎖存器140 數(shù)據(jù)比較單元141 第一比較單元142 第二比較單元150 數(shù)據(jù)輸入電路160 數(shù)據(jù)輸出電路N101-N121 晶體管P101 充電單元I101-I106 反相器YA I/O端子具體實施方式
現(xiàn)在將結(jié)合附圖描述本發(fā)明的實施例。
圖2為根據(jù)本發(fā)明的一實施例的具有一MLC陣列50的閃存裝置的頁緩沖器的電路圖。頁緩沖器經(jīng)由至少兩個位線，例如，一奇位線(odd bit line)BLo及一偶位線(even bit line)BLe，耦接至存儲器單元陣列50。
頁緩沖器100包括一位線選擇單元110、一預(yù)充電單元P101、一高位寄存器120、一低位寄存器130、一數(shù)據(jù)比較單元140、一數(shù)據(jù)輸入電路150、一數(shù)據(jù)輸出電路160及一數(shù)據(jù)通路電路N116。
位線選擇單元110包括一組N通道金屬氧化物半導(dǎo)體(NMOS)晶體管N101至N104。NMOS晶體管N101耦接于偶位線BLe與一偏壓(VIRPWR)之間，且響應(yīng)于一偶放電(even discharge)信號(DISCHe)而導(dǎo)通或截止。當(dāng)NMOS晶體管N101導(dǎo)通時，偏壓(VIRPWR)施加至偶位線BLe。NMOS晶體管N102耦接于奇位線BLo與偏壓(VIRPWR)之間，且響應(yīng)于一奇放電(odd discharge)信號(DISCHo)而導(dǎo)通或截止。當(dāng)NMOS晶體管N102導(dǎo)通時，偏壓(VIRPWR)施加至奇位線BLo。NMOS晶體管N103耦接于偶位線BLe與一感測節(jié)點SO之間，且響應(yīng)于一偶位線選擇信號(SELBLe)而導(dǎo)通或截止。當(dāng)NMOS晶體管N103導(dǎo)通時，偶位線BLe與感測節(jié)點SO彼此耦接。NMOS晶體管N104耦接于奇位線BLo與感測節(jié)點SO之間，且響應(yīng)于一奇位線選擇信號(SELBLo)而導(dǎo)通或截止。當(dāng)NMOS晶體管N104導(dǎo)通時，奇位線BLo與感測節(jié)點SO彼此耦接。
預(yù)充電單元P101耦接于一電源電壓(VDD)與感測節(jié)點SO之間，且響應(yīng)于一預(yù)充電信號(PRECHb)而導(dǎo)通或截止。當(dāng)預(yù)充電單元P101導(dǎo)通時，電源電壓(VDD)施加至感測節(jié)點SO，使得以電源電壓(VDD)電平將感測節(jié)點SO預(yù)充電。
高位寄存器120包括一高位鎖存電路121、一第一感測電路122及一鎖存重設(shè)電路123。
高位鎖存電路121包括一高位鎖存器124及一反相器I101。高位鎖存器124具有反相器I102、I103。反相器I102、I103在相反方向上平行連接于一節(jié)點QAb與一節(jié)點QA之間，且鎖存輸入至節(jié)點QAb或節(jié)點QA的數(shù)據(jù)。反相器I101連接于一節(jié)點O與節(jié)點QAb之間，且其將自高位鎖存器124接收的數(shù)據(jù)(SAb、PA1b或PA2b))反相，且將經(jīng)反相的數(shù)據(jù)轉(zhuǎn)移至節(jié)點O。
第一感測電路122包括NMOS晶體管N105、N106。NMOS晶體管N105、N106串聯(lián)連接于節(jié)點QAb與一接地電壓(Vss)之間。NMOS晶體管N105響應(yīng)于一高位讀取信號(MSBREAD)而導(dǎo)通或截止。NMOS晶體管N106響應(yīng)于感測節(jié)點SO的一電壓電平而導(dǎo)通或截止。因此，當(dāng)NMOS晶體管N105、N106導(dǎo)通時，節(jié)點QAb與接地電壓(Vss)相互連接，使得接地電壓(Vss)施加至節(jié)點QAb。節(jié)點QAb的電壓電平相應(yīng)地設(shè)定成一邏輯低電平(例如0)。
鎖存重設(shè)電路123耦接于節(jié)點QA與接地電壓(Vss)之間，且響應(yīng)于高位重設(shè)信號(MSBPASS)而導(dǎo)通或截止。當(dāng)鎖存重設(shè)電路123導(dǎo)通時，接地電壓(Vss)與節(jié)點QA相互連接，且接地電壓(Vss)施加至節(jié)點QA，使得節(jié)點QA被設(shè)定成一邏輯低電平(例如0)電壓電平。
低位寄存器130包括一低位鎖存電路131、一鎖存初始化電路132及一第二感測電路133。
低位鎖存電路131包括一低位鎖存器134及一反相器I104。低位鎖存器134包括反相器I105、I106。反相器I105、I106在相反方向上平行連接于一節(jié)點QBb與一節(jié)點QB之間，且鎖存自節(jié)點QBb或節(jié)點QB接收的數(shù)據(jù)。反相器I104耦接于一節(jié)點P與節(jié)點QBb之間，且其將自低位鎖存器134接收的數(shù)據(jù)(IB1b、IB2b或SBb)反相，且將經(jīng)反相的數(shù)據(jù)轉(zhuǎn)移至節(jié)點P。
鎖存初始化電路132包括NMOS晶體管N117、N121。NMOS晶體管N117耦接于節(jié)點QB與接地電壓(Vss)之間，且響應(yīng)于一反相數(shù)據(jù)輸入信號(nDI)而導(dǎo)通或截止。因此，當(dāng)NMOS晶體管N117導(dǎo)通時，節(jié)點QB與接地電壓(Vss)彼此耦接。因此，由于接地電壓(Vss)施加至節(jié)點QB，因此節(jié)點QB的電壓電平被設(shè)定成一邏輯低電平。NMOS晶體管N121耦接于節(jié)點QBb與接地電壓(Vss)之間，且響應(yīng)于一數(shù)據(jù)輸入信號(DI)而導(dǎo)通或截止。當(dāng)NMOS晶體管N121導(dǎo)通時，節(jié)點QBb與接地電壓(Vss)彼此耦接。因此，接地電壓(Vss)施加至節(jié)點QBb，且節(jié)點QB的電壓電平被設(shè)定成一邏輯低電平。
第二感測電路133包括NMOS晶體管N118至N120。NMOS晶體管N118的漏極耦接至節(jié)點QB，且NMOS晶體管N118的源極耦接至NMOS晶體管N119的漏極。此外，NMOS晶體管N119的源極耦接至接地電壓(Vss)。NMOS晶體管N120的漏極耦接至節(jié)點QBb，且NMOS晶體管N120的源極耦接至NMOS晶體管N119的漏極。NMOS晶體管N118響應(yīng)于一第一低位讀取信號(LSBREAD1)而導(dǎo)通或截止。NMOS晶體管N119響應(yīng)于感測節(jié)點SO的電壓電平而導(dǎo)通或截止。NMOS晶體管N120響應(yīng)于一第二低位讀取信號(LSBREAD2)而導(dǎo)通或截止。因此，當(dāng)NMOS晶體管N118及NMOS晶體管N119導(dǎo)通時，節(jié)點QB與接地電壓(Vss)彼此耦接。節(jié)點QB的電壓電平相應(yīng)地設(shè)定成邏輯低電平。另外，當(dāng)NMOS晶體管N118及NMOS晶體管N120導(dǎo)通時，節(jié)點QBb與接地電壓(Vss)彼此耦接。節(jié)點QBb的電壓電平被設(shè)定成邏輯低電平。
數(shù)據(jù)比較單元140包括一第一比較單元141及一第二比較單元142。第一比較單元141包括NMOS晶體管N110、N111。NMOS晶體管N110、N111串聯(lián)連接于感測節(jié)點SO與節(jié)點O之間。NMOS晶體管N110響應(yīng)于一MLC程序信號(MLCPROG)而導(dǎo)通或截止。NMOS晶體管N111響應(yīng)于節(jié)點P的一電壓電平而導(dǎo)通或截止，且連接感測節(jié)點SO與節(jié)點O或?qū)⑵浔舜朔蛛x。第二比較單元142包括NMOS晶體管N112、N113。NMOS晶體管N112、N113串聯(lián)連接于感測節(jié)點SO與節(jié)點P之間。NMOS晶體管N112響應(yīng)于一MLC程序信號(MLCPROG)而導(dǎo)通或截止。NMOS晶體管N113響應(yīng)于節(jié)點O的一電壓電平而導(dǎo)通或截止，且因此連接感測節(jié)點SO與節(jié)點P于一起或?qū)⑵浔舜朔蛛x。
數(shù)據(jù)輸入電路150包括NMOS晶體管N107、N108。NMOS晶體管N107耦接于節(jié)點QAb與一I/O端子YA之間，且響應(yīng)于數(shù)據(jù)輸入信號(DI)而導(dǎo)通或截止。當(dāng)NMOS晶體管N107導(dǎo)通時，NMOS晶體管N107將I/O端子YA的數(shù)據(jù)(PA1b)轉(zhuǎn)移至節(jié)點QAb。NMOS晶體管N108耦接于節(jié)點QA與I/O端子YA之間，且響應(yīng)于反相數(shù)據(jù)輸入信號(nDI)而導(dǎo)通或截止。當(dāng)NMOS晶體管N108導(dǎo)通時，NMOS晶體管N108將I/O端子YA的數(shù)據(jù)(PA2)轉(zhuǎn)移至節(jié)點QA。
數(shù)據(jù)讀取電路160包括NMOS晶體管N114、N115。NMOS晶體管N114耦接于節(jié)點O與I/O端子YA之間，且響應(yīng)于一高位通路信號(MSBPASS)而導(dǎo)通或截止。當(dāng)NMOS晶體管N114導(dǎo)通時，NMOS晶體管N114將節(jié)點O的數(shù)據(jù)轉(zhuǎn)移至I/O端子YA。NMOS晶體管N115耦接于節(jié)點P與I/O端子YA之間，且響應(yīng)于一低位通路信號(LSBPASS)而導(dǎo)通或截止。當(dāng)NMOS晶體管N115導(dǎo)通時，NMOS晶體管N115將節(jié)點O的數(shù)據(jù)轉(zhuǎn)移至I/O端子YA。
數(shù)據(jù)通路電路N116耦接于感測節(jié)點SO與節(jié)點P之間，且響應(yīng)于一SLC程序信號(SLCPROG)而導(dǎo)通或截止。當(dāng)數(shù)據(jù)通路電路N116導(dǎo)通時，數(shù)據(jù)通路電路N116將節(jié)點P的數(shù)據(jù)(IB1、IB2或SB)轉(zhuǎn)移至感測節(jié)點SO。
圖3為一說明與圖2中展示的頁緩沖器所執(zhí)行的MLC的低位數(shù)據(jù)程序運作相關(guān)的信號的時序圖。將參照圖3詳細描述藉由頁緩沖器100的低位程序運作。
將描述一將低位數(shù)據(jù)編程至一連接至偶位線BLe的MLC中的過程以作為一實例。
1-1)圖3的周期T1高位鎖存及低位鎖存初始化周期若在一預(yù)定時間期間將預(yù)充電信號(PRECHb)作為一邏輯低電平(例如0)施加至預(yù)充電單元P101，則預(yù)充電單元P101導(dǎo)通以將電源電壓(VDD)施加至感測節(jié)點SO。因此，以電源電壓(VDD)電平將感測節(jié)點SO預(yù)充電，且將感測節(jié)點SO的電壓電平設(shè)定成一邏輯高電平(例如1)。第一感測電路122的NMOS晶體管N106響應(yīng)于感測節(jié)點SO的電壓電平而導(dǎo)通。將邏輯高電平的高位讀取信號(MSBREAD)施加至第一感測電路122，使得NMOS晶體管N105導(dǎo)通。由于此原因，接地電壓(Vss)與節(jié)點QAb彼此耦接，且接地電壓(Vss)相應(yīng)地施加至節(jié)點QAb。因此，節(jié)點QAb的電壓電平被初始化為一邏輯低電平，且節(jié)點QA的電壓電平被初始化為一邏輯高電平。第二感測電路133的NMOS晶體管N119亦響應(yīng)于感測節(jié)點SO的電壓電平而導(dǎo)通。將邏輯高電平的第二低位讀取信號(LSBREAD2)施加至第二感測電路133，使得NMOS晶體管N118導(dǎo)通。因此，接地電壓(Vss)施加至節(jié)點QB，使得節(jié)點QB的電壓電平被初始化為一邏輯低電平，且節(jié)點QBb的電壓電平被初始化為一邏輯高電平。
1-2)圖3的周期T2數(shù)據(jù)輸入周期在待編程至MLC中的低位數(shù)據(jù)(DI1)的值為″1″的狀況下，將數(shù)據(jù)輸入信號(DI)施加至數(shù)據(jù)輸入電路150及鎖存初始化電路132。因此，數(shù)據(jù)輸入電路150的NMOS晶體管N107導(dǎo)通，且節(jié)點QAb與I/O端子YA相應(yīng)地彼此耦接。當(dāng)輸入數(shù)據(jù)時，I/O端子YA處于接地狀態(tài)中(例如邏輯低)。第一輸入數(shù)據(jù)(PA1b)輸入至節(jié)點QAb，且高位鎖存器124鎖存第一輸入數(shù)據(jù)(PA1b)。因此，節(jié)點QAb的電壓電平保持在邏輯低電平，且節(jié)點QA的電壓電平保持在邏輯高電平。同時，鎖存初始化電路132的NMOS晶體管N121導(dǎo)通，且接地電壓(Vss)與節(jié)點QBb相應(yīng)地彼此耦接。因此，邏輯低電平的第一初始化數(shù)據(jù)(IB1b)產(chǎn)生于節(jié)點QBb中，且低位鎖存器134鎖存第一初始化數(shù)據(jù)(IB1b)。因此，節(jié)點QBb的電壓電平保持在邏輯低電平，且節(jié)點QB的電壓電平保持在邏輯高電平。
另一方面，在待編程至MLC中的低位數(shù)據(jù)(DI2)的值為″0″的狀況下，將反相數(shù)據(jù)輸入信號(nDI)同時施加至數(shù)據(jù)輸入電路150及鎖存初始化電路132。因此，數(shù)據(jù)輸入電路150的NMOS晶體管N108導(dǎo)通，且節(jié)點QA與I/O端子YA相應(yīng)地彼此耦接。因為I/O端子YA處于接地狀態(tài)，所以邏輯低電平的第二輸入數(shù)據(jù)(PA2)轉(zhuǎn)移至節(jié)點QA，且低位鎖存器134鎖存第二輸入數(shù)據(jù)(PA2)。因此，節(jié)點QA的電壓電平保持在邏輯低電平，且節(jié)點QAb的電壓電平保持在邏輯高電平。此外，鎖存初始化電路132的NMOS晶體管N117導(dǎo)通，且接地電壓(Vss)與節(jié)點QB彼此耦接。因此，第二初始數(shù)據(jù)(IB2)轉(zhuǎn)移至節(jié)點QB，且低位鎖存器134鎖存第二初始數(shù)據(jù)(IB2)。因此，節(jié)點QB的電壓電平被設(shè)定成邏輯低電平，且節(jié)點QBb的電壓電平被設(shè)定成邏輯高電平。
如上所述，根據(jù)本實施例，當(dāng)輸入數(shù)據(jù)(PA1b或PA2)輸入至高位寄存器120時，具有與輸入數(shù)據(jù)(PA1b)或PA2)的值相同的值的初始數(shù)據(jù)(IB1b)或IB2)可儲存于高位寄存器130中。因此，可省略將數(shù)據(jù)輸入至高位寄存器及將數(shù)據(jù)傳輸至高位寄存器的傳統(tǒng)過程。
1-3)圖3的周期T3位線配置周期在周期T3期間，致能(enabled)偶放電信號(DISCHe)使得NMOS晶體管N101導(dǎo)通。將偏壓(VIRPWR)施加至偶位線BLe，且以邏輯高電平將偶位線BLe預(yù)充電。此外，致能奇放電信號(DISCHo)使得NMOS晶體管N102導(dǎo)通。因此，將偏壓(VIRPWR)施加至奇位線BLo，且以邏輯高電平將奇位線BLo預(yù)充電。
1-4)圖3的周期T4低位程序周期在周期T4期間，去能(disabled)偶放電信號(DISCHe)使得NMOS晶體管N101截止。相應(yīng)地停止將偏壓(VIRPWR)施加至偶位線BLe。同時，由于奇放電信號(DISCHo)在周期T4期間保持在一致能狀態(tài)，因此奇位線BLo保持在邏輯高電平。當(dāng)SLC程序信號(SLCPROG)施加至數(shù)據(jù)通路電路N116時，感測節(jié)點SO與節(jié)點P彼此耦接。
在待編程至MLC中的低位數(shù)據(jù)(DI1)的值為″1″的狀況下，由反相器I104將儲存于低位鎖存器134中的第一初始數(shù)據(jù)(IB1b)反相，且經(jīng)反相的第一初始數(shù)據(jù)(IB1)被轉(zhuǎn)移至節(jié)點P。因此，由于節(jié)點P的電壓電平處于邏輯高電平，因此感測節(jié)點SO的電壓電平保持在邏輯高電平。其后，將偶位線選擇信號(SELBLe)施加至位線選擇單元110使得NMOS晶體管N103導(dǎo)通。由于此原因，偶位線BLe與感測節(jié)點SO彼此耦接。由于以邏輯高電平將感測節(jié)點SO預(yù)充電，因此偶位線BLe的電壓電平保持在邏輯高電平。接著將一字線程序信號施加至MLC，且將″1″的低位數(shù)據(jù)編程至MLC中。因此，MLC具有與一擦除單元的狀態(tài)相同的狀態(tài)。
在待編程至MLC中的低位數(shù)據(jù)(DI2)的值為″0″的狀況下，由反相器I105及反相器I104將儲存于低位鎖存器134中的第二初始數(shù)據(jù)(IB2)兩次反相，且第二初始數(shù)據(jù)(IB2)被轉(zhuǎn)移至節(jié)點P。由于節(jié)點P的電壓電平處于邏輯低電平，因此感測節(jié)點SO的電壓電平被放電為邏輯低電平。其后，將偶位線選擇信號(SELBLe)施加至位線選擇單元110，且NMOS晶體管N103相應(yīng)地導(dǎo)通。因此，偶位線BLe與感測節(jié)點SO彼此耦接。由于感測節(jié)點SO的電壓電平處于邏輯低電平，因此偶位線BLe的電壓電平被放電為邏輯低電平。當(dāng)一字線程序信號施加至MLC時，將″0″的低位數(shù)據(jù)編程至MLC中，且MLC具有與一程序單元的狀態(tài)相同的狀態(tài)。
如上所述，當(dāng)使用根據(jù)本發(fā)明的頁緩沖器控制閃存裝置的低位程序運作時，可將個別節(jié)點的個別數(shù)據(jù)值表達于下表中。


圖4為一說明與在具有數(shù)據(jù)值″1″的高位數(shù)據(jù)程序運作期間圖2中展示的頁緩沖器的運作控制相關(guān)的信號的時序圖。
藉由將一高位數(shù)據(jù)值為″1″時的程序過程作為一實例，將參照圖4描述一連接至偶位線BLe的MLC的高位程序過程。
2-1)圖4的周期P1高位鎖存及低位鎖存初始化周期在周期P1處的頁緩沖器100的運作與已參照圖3描述的高位鎖存及低位鎖存初始化周期T1的頁緩沖器100的運作大體上相同。將省略其描述。
2-2)圖4的周期P2數(shù)據(jù)輸入周期數(shù)據(jù)輸入信號(DI)施加至數(shù)據(jù)輸入電路150及鎖存初始化電路132。因此，數(shù)據(jù)輸入電路150的NMOS晶體管N107導(dǎo)通，且節(jié)點QAb與I/O端子YA彼此耦接。當(dāng)輸入數(shù)據(jù)時，I/O端子YA處于接地狀態(tài)(例如邏輯低)中。由于此原因，第一輸入數(shù)據(jù)(PA1b)被轉(zhuǎn)移至節(jié)點QAb。因此，高位鎖存器124鎖存第一輸入數(shù)據(jù)(PA1b)。節(jié)點QAb的電壓電平保持在邏輯低電平，且節(jié)點QA的電壓電平保持在邏輯高電平。此外，鎖存初始化電路132的NMOS晶體管N121導(dǎo)通，且接地電壓(Vss)與節(jié)點QBb彼此耦接。由于第一初始數(shù)據(jù)(IB1b)被轉(zhuǎn)移至節(jié)點QBb，因此低位鎖存器134鎖存第一初始數(shù)據(jù)(IB1b)。節(jié)點QBb的電壓電平保持在邏輯低電平，且節(jié)點QB的電壓電平保持在邏輯高電平。因此，具有與第一輸入數(shù)據(jù)(PA1b)的值相同的值的第一初始數(shù)據(jù)(IB1b)儲存于低位鎖存器134中。
如上所述，根據(jù)本發(fā)明，當(dāng)?shù)谝惠斎霐?shù)據(jù)(PA1b)輸入至高位寄存器120時，具有與第一輸入數(shù)據(jù)(PA1b)的值相同的值的第一初始數(shù)據(jù)(IB1b)可輸入至低位寄存器130中。因此，可省略將數(shù)據(jù)輸入至高位寄存器及將數(shù)據(jù)傳輸至高位寄存器的傳統(tǒng)過程。
2-3)圖4的周期P3位線配置周期在周期P3處的頁緩沖器100的運作與已參照圖3描述的位線配置周期T3的頁緩沖器100的運作大體上相同。將省略其描述。
2-4)圖4的周期P4單元數(shù)據(jù)讀取周期在周期P4期間，去能偶放電信號(DISCHe)，且位線選擇單元110的NMOS晶體管N101截止。因此，停止將偏壓(VIRPWR)施加至偶位線BLe。奇放電信號(DISCHo)在周期P4期間保持一致能狀態(tài)，使得偏壓(VIRPWR)繼續(xù)施加至奇位線BLo。奇位線BLo的電壓電平保持在邏輯高電平。在一預(yù)定時間期間將預(yù)充電信號(PRECHb)作為一邏輯低電平施加至預(yù)充電單元P101，且相應(yīng)地將電源電壓(VDD)施加至感測節(jié)點SO。由于以電源電壓(VDD)電平將感測節(jié)點SO預(yù)充電，因此感測節(jié)點SO的電壓電平被設(shè)定成一邏輯高電平。將偶位線選擇信號(SELBLe)施加至位線選擇單元110，且NMOS晶體管N103相應(yīng)地導(dǎo)通。因此，偶位線BLe與感測節(jié)點SO彼此耦接。感測節(jié)點SO的電壓取決于預(yù)先編程至MLC中的低位數(shù)據(jù)的值而保持在邏輯高電平或成為邏輯低電平。第二感測電路133的NMOS晶體管N119導(dǎo)通或截止。其后，將第一低位讀取信號(LSBREAD1)施加至第二感測電路133，且NMOS晶體管N120導(dǎo)通。
在自一MLC讀取的低位數(shù)據(jù)(DO1)為″1″的狀況下，意即，當(dāng)MLC為擦除單元時，以邏輯低電平將感測節(jié)點SO放電。因此，第二感測電路133的NMOS晶體管N119響應(yīng)于感測節(jié)點SO的電壓電平保持″截止″。由于此原因，雖然將第一讀取信號(LSBREAD1)施加至第二感測電路133，但儲存于低位鎖存器134中的第一初始數(shù)據(jù)(IB1b)保持原樣。節(jié)點QBb的電壓電平保持在邏輯低電平，且節(jié)點QB的電壓電平保持在邏輯高電平。
在MLC的低位數(shù)據(jù)(DO2)為″0″的狀況下，意即，當(dāng)MLC為程序單元時，感測節(jié)點SO的電壓電平保持在邏輯高電平。因此，第二感測電路133的NMOS晶體管N119響應(yīng)于感測節(jié)點SO的電壓電平而導(dǎo)通。由于第一讀取信號(LSBREAD1)施加至第二感測電路133，因此NMOS晶體管N120導(dǎo)通。因此，由于接地電壓(Vss)與節(jié)點QBb彼此連接，因此自節(jié)點QBb轉(zhuǎn)移邏輯低電平的第一感測數(shù)據(jù)(SBb)。因此，低位鎖存器134鎖存邏輯低電平的第一感測數(shù)據(jù)(SBb)。
2-5)圖4的周期P5數(shù)據(jù)傳輸周期當(dāng)在一預(yù)定時間期間將預(yù)充電信號(PRECHb)作為一邏輯低電平施加至預(yù)充電單元P101時，將電源電壓(VDD)施加至感測節(jié)點SO。因此，以邏輯高電平將感測節(jié)點SO預(yù)充電。當(dāng)MLC程序信號(MLCPROG)施加至第二比較單元142時，NMOS晶體管N112導(dǎo)通，且NMOS晶體管N113響應(yīng)于節(jié)點O的電壓電平而導(dǎo)通或截止。感測節(jié)點SO與節(jié)點P相應(yīng)地彼此連接或彼此分離。當(dāng)MLC程序信號(MLCPROG)施加至第一比較單元141時，NMOS晶體管N110導(dǎo)通。NMOS晶體管N111響應(yīng)于節(jié)點P的電壓電平而導(dǎo)通或截止。因此，感測節(jié)點SO與節(jié)點O相應(yīng)地彼此耦接或彼此分離。高位鎖存電路121將高位輸出數(shù)據(jù)(第一輸入數(shù)據(jù))(PA1)輸出至節(jié)點O。因此，節(jié)點O的電壓電平成為邏輯高電平，且第二比較單元142的NMOS晶體管N113導(dǎo)通。因此，感測節(jié)點SO與節(jié)點P相應(yīng)地彼此耦接。
在鎖存于低位鎖存器134中的數(shù)據(jù)為第一初始數(shù)據(jù)(IB1b)的狀況下，低位鎖存電路134將低位輸出數(shù)據(jù)(第一初始數(shù)據(jù))(IB1)輸出至節(jié)點P。因此，節(jié)點P的電壓電平成為邏輯高電平，且第一比較單元141的NMOS晶體管N111導(dǎo)通。感測節(jié)點SO與節(jié)點O相應(yīng)地彼此耦接。由于節(jié)點O與節(jié)點P的電壓電平處于邏輯高電平，因此感測節(jié)點SO的電壓電平保持在邏輯高電平。
在鎖存于低位鎖存器134中的數(shù)據(jù)為第一感測數(shù)據(jù)(SBb)的狀況下，低位鎖存電路134將低位輸出數(shù)據(jù)(第一感測數(shù)據(jù))(SB)輸出至節(jié)點P。因此，當(dāng)節(jié)點P的電壓電平設(shè)定成邏輯高電平時，第一比較單元141的NMOS晶體管N111導(dǎo)通。感測節(jié)點SO與節(jié)點O相應(yīng)地彼此耦接。由于節(jié)點O與節(jié)點P的電壓電平處于邏輯高電平，因此感測節(jié)點SO的電壓電平保持在邏輯高電平。因此，第一感測電路122的NMOS晶體管N106響應(yīng)于感測節(jié)點SO的電壓電平而導(dǎo)通。其后，當(dāng)高位讀取信號(MSBREAD)施加至第一感測電路122時，NMOS晶體管N105導(dǎo)通。因此，由于接地電壓(Vss)與節(jié)點QAb相應(yīng)地彼此耦接，因此邏輯低電平的第二感測數(shù)據(jù)(SAb)經(jīng)輸出至節(jié)點QAb。因此，高位鎖存器124輸出第二感測數(shù)據(jù)(SAb)。
2-6)圖4的周期P6高位程序周期在周期P6期間，去能偶放電信號(DISCHe)，且NMOS晶體管N101截止。因此，停止將偏壓(VIRPWR)施加至偶位線BLe。在周期P6期間，奇放電信號(DISCHo)保持致能狀態(tài)，且偏壓(VIRPWR)繼續(xù)施加至奇位線BLo。因此，奇位線BLo的電壓電平保持在邏輯高電平。當(dāng)在一預(yù)定時間期間以邏輯低電平將預(yù)充電信號(PRECHb)施加至預(yù)充電單元P101時，預(yù)充電單元P101導(dǎo)通。當(dāng)電源電壓(VDD)施加至感測節(jié)點SO時，將感測節(jié)點SO預(yù)充電成電源電壓(VDD)電平。因此，感測節(jié)點SO的電壓電平被設(shè)定成一邏輯高電平。其后，當(dāng)MLC程序信號(MLCPROG)施加至第二比較單元142時，NMOS晶體管N112導(dǎo)通。當(dāng)NMOS晶體管N113響應(yīng)于節(jié)點O的電壓電平而導(dǎo)通或截止時，感測節(jié)點SO與節(jié)點P相應(yīng)地彼此耦接或彼此分離。由于高位鎖存電路124將邏輯高電平的高位輸出數(shù)據(jù)(第二感測數(shù)據(jù))(SA)輸出至節(jié)點O，因此節(jié)點O的電壓電平被設(shè)定成邏輯高電平，且第二比較單元142的NMOS晶體管N113導(dǎo)通。因此，感測節(jié)點SO與節(jié)點P相應(yīng)地彼此耦接。此外，當(dāng)MLC程序信號(MLCPROG)施加至第一比較單元141時，NMOS晶體管N110導(dǎo)通。當(dāng)NMOS晶體管N111響應(yīng)于節(jié)點P的電壓電平而導(dǎo)通或截止時，感測節(jié)點SO與節(jié)點O相應(yīng)地彼此耦接或彼此分離。
在于單元數(shù)據(jù)讀取周期(P4)中鎖存第一感測數(shù)據(jù)(SBb)的狀況下，由于低位鎖存電路134將邏輯高電平的低位輸出數(shù)據(jù)(第一感測數(shù)據(jù))(SB)輸出至節(jié)點P，因此節(jié)點P的電壓電平被設(shè)定成邏輯高電平，且第一比較單元141的NMOS晶體管N111導(dǎo)通。感測節(jié)點SO與節(jié)點O相應(yīng)地彼此耦接。由于節(jié)點O及節(jié)點P處于邏輯高電平，因此感測節(jié)點SO的電壓電平保持在邏輯高電平。
同時，在于單元數(shù)據(jù)讀取周期(P4)中鎖存第一初始數(shù)據(jù)(IB1b)的狀況下，由于低位鎖存電路134將邏輯高電平的低位輸出數(shù)據(jù)(第一初始數(shù)據(jù))(IB1)輸出至節(jié)點P，因此節(jié)點P的電壓電平被設(shè)定成邏輯高電平，且第一比較單元141的NMOS晶體管N111導(dǎo)通。因此，感測節(jié)點SO與節(jié)點O相應(yīng)地彼此耦接。由于節(jié)點O及節(jié)點P處于邏輯高電平，因此感測節(jié)點SO的電壓電平保持在邏輯高電平。其后，當(dāng)偶位線選擇信號(SELBLe)施加至位線選擇單元110時，NMOS晶體管N103導(dǎo)通。感測節(jié)點SO與偶位線BLe相應(yīng)地彼此耦接。因此，感測節(jié)點SO的高電平電壓被轉(zhuǎn)移至偶位線BLe，且偶位線BLe的電壓電平保持在邏輯高電平。由于一字線程序信號施加至MLC，出而MLC被編程。因此，當(dāng)?shù)臀粩?shù)據(jù)值為″1″時，被編程至MLC中的數(shù)據(jù)成為[11]，且當(dāng)?shù)臀粩?shù)據(jù)值為″0″時，被編程至MLC中的數(shù)據(jù)成為[10]。
如上所述，當(dāng)使用根據(jù)本發(fā)明的一實施例的頁緩沖器控制閃存裝置的高位程序運作時，可將當(dāng)高位數(shù)據(jù)值為″1″時個別節(jié)點的個別數(shù)據(jù)值表達于下表中。


圖4為一說明與在具有數(shù)據(jù)值″0″的低位數(shù)據(jù)的程序運作期間圖2中展示的頁緩沖器的運作控制相關(guān)的信號的時序圖。
下文中將參照圖5描述一連接至偶位線BLe的MLC的高位程序過程。
3-1)圖5的周期Y1高位鎖存及低位鎖存初始化周期在周期Y1處的頁緩沖器100的運作與已參照圖3描述的高位鎖存及低位鎖存初始化周期(T1)的頁緩沖器100的運作大體上相同。將省略其描述。
3-2)圖5的周期Y2數(shù)據(jù)輸入周期反相數(shù)據(jù)輸入信號(nDI)施加至數(shù)據(jù)輸入電路150及鎖存初始化電路132。因此，數(shù)據(jù)輸入電路150的NMOS晶體管N108導(dǎo)通，且節(jié)點QA與I/O端子YA相應(yīng)地彼此耦接。I/O端子YA處于接地狀態(tài)中。由于此原因，第二輸入數(shù)據(jù)(PA2)被轉(zhuǎn)移至節(jié)點QA。因此，高位鎖存器124鎖存第二輸入數(shù)據(jù)(PA2)。節(jié)點QA的電壓電平保持在邏輯低電平，且節(jié)點QAb的電壓電平保持在邏輯高電平。
此外，當(dāng)鎖存初始化電路132的NMOS晶體管N117導(dǎo)通時，接地電壓(Vss)與節(jié)點QB相應(yīng)地彼此耦接。當(dāng)?shù)诙跏紨?shù)據(jù)(IB2)轉(zhuǎn)移至節(jié)點QB時，低位鎖存器134鎖存第二初始數(shù)據(jù)(IB2)。因此，節(jié)點QB的電壓電平被設(shè)定成邏輯低電平，且節(jié)點QBb的電壓電平被設(shè)定成邏輯高電平。因此，具有與第二輸入數(shù)據(jù)(PA2)的值相同的值的第二初始數(shù)據(jù)(IB2)儲存于低位鎖存器134中。
如上所述，根據(jù)本發(fā)明的一實施例，當(dāng)?shù)诙斎霐?shù)據(jù)(PA2)輸入至高位寄存器120的同時，具有與第二輸入數(shù)據(jù)(PA2)的值相同的值的第二初始數(shù)據(jù)(IB2)可輸入至低位寄存器130中。因此，可省略將數(shù)據(jù)輸入至高位寄存器且將數(shù)據(jù)傳輸至高位寄存器的傳統(tǒng)過程。
3-3)圖5的周期Y3位線配置周期在周期Y3處的頁緩沖器100的運作與已參照圖3描述的位線配置周期(T3)的頁緩沖器100的運作大體上相同。將省略其描述。
3-4)圖5的周期Y4單元數(shù)據(jù)讀取周期除了一點不同之外，在周期Y4處的頁緩沖器100的運作與已參照圖4描述的單元數(shù)據(jù)讀取周期(P4)的頁緩沖器100的運作大體上相同。將省略其描述。該不同之處在于當(dāng)自MLC讀取的低位數(shù)據(jù)DO3為″1″時，低位寄存器130維持第二初始數(shù)據(jù)(IB2)，且當(dāng)?shù)臀粩?shù)據(jù)DO4為″0″時，低位寄存器130將邏輯低電平的第一感測數(shù)據(jù)(SBb)儲存于其中。
3-5)圖5的周期Y5數(shù)據(jù)傳輸周期除了一點不同之外，在周期Y5處的頁緩沖器100的運作與已參照圖4描述的數(shù)據(jù)傳輸周期(P5)的頁緩沖器100的運作大體上相同。將省略其描述。該不同之處在于數(shù)據(jù)比較單元140響應(yīng)于高位輸出數(shù)據(jù)(第二輸入數(shù)據(jù))(PA2)、低位輸出數(shù)據(jù)(第二初始數(shù)據(jù))(IB2)或低位輸出數(shù)據(jù)(第一感測數(shù)據(jù))(SBb)將所述節(jié)點O、P之一或全部連接至感測節(jié)點SO，或使其與感測節(jié)點SO分離。將更加詳細地描述此內(nèi)容。當(dāng)高位鎖存電路124將高位輸出數(shù)據(jù)(第二輸入數(shù)據(jù))(PA2)輸出至節(jié)點O時，節(jié)點O的電壓電平成為邏輯低電平。當(dāng)?shù)诙容^單元142的NMOS晶體管N113截止時，感測節(jié)點SO與節(jié)點P彼此分離。
在低位鎖存電路134將低位輸出數(shù)據(jù)(第二初始數(shù)據(jù))(IB2)輸出至節(jié)點P的狀況下，節(jié)點P被設(shè)定成邏輯低電平，且第一比較單元141的NMOS晶體管N11截止。因此，感測節(jié)點SO與節(jié)點O彼此分離。因此，感測節(jié)點SO的電壓電平保持在邏輯高電平，且第一感測電路的NMOS晶體管N106導(dǎo)通。高位鎖存器124鎖存第二感測數(shù)據(jù)(SAb)。
在低位鎖存電路134將低位輸出數(shù)據(jù)(第一感測數(shù)據(jù))(SB)輸出至節(jié)點P的狀況下，節(jié)點P的電壓電平成為邏輯高電平，且第一比較單元141的NMOS晶體管N11導(dǎo)通。感測節(jié)點SO與節(jié)點O相應(yīng)地彼此耦接。由于節(jié)點P的電壓電平為邏輯低電平，因此將感測節(jié)點SO的電壓電平放電成邏輯低電平。因此，第二輸入數(shù)據(jù)(PA2)維持于高位鎖存器124中。
3-6)圖5的周期Y6高位程序周期在周期Y6期間，當(dāng)去能偶放電信號(DISCHe)時，NMOS晶體管N101截止。因此，停止將偏壓(VIRPWR)施加至偶位線BLe。在周期Y6期間，奇放電信號(DISCHo)保持致能狀態(tài)，且偏壓(VIRPWR)繼續(xù)供應(yīng)至奇位線BLo。因此，奇位線BLo的電壓電平保持在邏輯高電平。當(dāng)在一預(yù)定時間期間以邏輯低電平將預(yù)充電信號(PRECHb)施加至預(yù)充電單元P101時，預(yù)充電單元P101導(dǎo)通。由于電源電壓(VDD)施加至感測節(jié)點SO，因此將感測節(jié)點SO預(yù)充電成電源電壓(VDD)電平。感測節(jié)點SO的電壓電平相應(yīng)地設(shè)定成一邏輯高電平。
其后，由于MLC程序信號(MLCPROG)施加至數(shù)據(jù)比較單元140，因此第一比較單元141的NMOS晶體管N110及第二比較單元142的NMOS晶體管N112導(dǎo)通。第二比較單元142的NMOS晶體管N113響應(yīng)于節(jié)點O的電壓電平而導(dǎo)通或截止，以使感測節(jié)點SO與節(jié)點P彼此連接或彼此分離。此外，第一比較電路141的NMOS晶體管N111響應(yīng)于節(jié)點P的電壓電平而導(dǎo)通或截止，以使感測節(jié)點SO與節(jié)點O彼此連接或彼此分離。
在高位鎖存電路124將邏輯高電平的高位輸出數(shù)據(jù)(第二感測數(shù)據(jù))(SA)輸出至節(jié)點O且低位鎖存電路134將邏輯低電平的低位輸出數(shù)據(jù)(第二初始數(shù)據(jù))(IB2)輸出至節(jié)點P的狀況下，節(jié)點O的電壓電平成為邏輯高電平，使得第二比較單元142的NMOS晶體管N113導(dǎo)通。另外，節(jié)點P的電壓電平被設(shè)定成邏輯低電平。因此，第一比較單元141的NMOS晶體管N111截止。感測節(jié)點SO與節(jié)點P彼此耦接，且感測節(jié)點SO與節(jié)點O彼此分離。由于節(jié)點P的電壓電平設(shè)定成邏輯低電平，因此將感測節(jié)點SO放電成邏輯低電平。
在高位鎖存電路124將邏輯低電平的高位輸出數(shù)據(jù)(第二輸入數(shù)據(jù))(PA2)輸出至節(jié)點O且低位鎖存電路134將邏輯高電平的低位輸出數(shù)據(jù)(第一感測數(shù)據(jù))(SA)輸出至節(jié)點P的狀況下，節(jié)點P的電壓電平被設(shè)定成邏輯高電平，使得第一比較單元141的NMOS晶體管N111導(dǎo)通。另外，由于由第二輸入數(shù)據(jù)(PA2)將節(jié)點O的電壓電平設(shè)定成邏輯低電平，因此第二比較單元142的NMOS晶體管N113截止。因此，感測節(jié)點SO與節(jié)點O彼此耦接，且感測節(jié)點SO與節(jié)點P彼此分離。由于節(jié)點O的電壓電平設(shè)定成邏輯低電平，因此將感測節(jié)點SO放電成低電平。其后，將偶位線選擇信號(SELBLe)施加至位線選擇單元110，且NMOS晶體管N103導(dǎo)通。因此，感測節(jié)點SO與偶位線BLe彼此耦接。由于感測節(jié)點SO的低電平電壓轉(zhuǎn)移至偶位線BLe，因此偶位線BLe的電壓電平成為邏輯低電平。當(dāng)將一字線程序信號施加至MLC時，該單元被編程。因此，當(dāng)?shù)臀粩?shù)據(jù)值為″1″時，被編程至MLC中的數(shù)據(jù)成為
，且當(dāng)?shù)臀粩?shù)據(jù)值為″0″時，被編程至MLC中的數(shù)據(jù)成為
。
如上所述，當(dāng)使用根據(jù)本發(fā)明的一實施例的頁緩沖器控制閃存裝置的高位程序運作時，可將當(dāng)高位數(shù)據(jù)值為″0″時個別節(jié)點的個別數(shù)據(jù)值表達于下表中。


如上所述，根據(jù)本發(fā)明，在高位程序運作及低位程序運作時，雖然將數(shù)據(jù)輸入至高位寄存器，但使用與輸入數(shù)據(jù)的初始數(shù)據(jù)值相同的初始數(shù)據(jù)值將低位寄存器初始化。因此，由于可縮短取決于數(shù)據(jù)傳輸過程的感測節(jié)點的預(yù)充電時間，因此可減少程序時間。
此外，可省略數(shù)據(jù)傳輸過程所必需的數(shù)據(jù)傳輸電路。因此，可減少裝置的面積，且可節(jié)省功率消耗。
雖然已參考實施例進行前文的描述，但應(yīng)理解，本領(lǐng)域的技術(shù)人員可在不偏離本發(fā)明及所附權(quán)利要求的精神及范疇的情況下對本發(fā)明進行改變及修改。
權(quán)利要求
1.一種非易失性存儲器裝置，其包含一存儲器單元陣列，其具有多個多級單元，每一多級單元被構(gòu)成為儲存數(shù)據(jù)的至少第一及第二位；一頁緩沖器，其經(jīng)由至少第一及第二位線耦接至該存儲器單元陣列，該頁緩沖器包括一位線選擇單元，其被構(gòu)成為選擇該第一位線與該第二位線中的一個，和響應(yīng)于位線選擇信號及放電信號將該所選擇的位線連接至一感測節(jié)點；一高位寄存器，其被構(gòu)成為儲存高位感測數(shù)據(jù)及該感測節(jié)點的一電壓電平，且響應(yīng)于一高位讀取信號輸出第一高位輸出數(shù)據(jù)，或儲存經(jīng)由一數(shù)據(jù)I/O端子接收的第一或第二輸入數(shù)據(jù)，或響應(yīng)數(shù)據(jù)輸入信號輸出第二高位輸出數(shù)據(jù)；和一低位寄存器，其被構(gòu)成為儲存低位感測數(shù)據(jù)，且響應(yīng)于一低位讀取信號及該感測節(jié)點的該電壓電平輸出第一低位輸出數(shù)據(jù)，或儲存經(jīng)由一鎖存初始化電路接收的第一或第二初始數(shù)據(jù)，或響應(yīng)于所述數(shù)據(jù)輸入信號輸出第二低位輸出數(shù)據(jù)。
2.如權(quán)利要求1的裝置，其中所述第二低位輸出數(shù)據(jù)的一值與所述第二高位輸出數(shù)據(jù)的值相同。
3.如權(quán)利要求1的裝置，其中該頁緩沖器進一步包含一預(yù)充電單元，其被構(gòu)成為響應(yīng)于一預(yù)充電信號以一設(shè)定電壓電平將該感測節(jié)點預(yù)充電；和一數(shù)據(jù)比較單元，其被構(gòu)成為響應(yīng)于一多級單元程序信號比較所述第一及第二高位輸出數(shù)據(jù)中的一個與所述第一及第二低位輸出數(shù)據(jù)中的一個，且根據(jù)該比較結(jié)果改變或維持該感測節(jié)點的該電壓電平。
4.如權(quán)利要求3的裝置，其中該高位寄存器包括一高位鎖存電路，其被構(gòu)成為儲存所述第一輸入數(shù)據(jù)、所述第二輸入數(shù)據(jù)或所述高位感測數(shù)據(jù)，且將所述第一或第二高位輸出數(shù)據(jù)輸出至該數(shù)據(jù)比較單元；一感測電路，其被構(gòu)成為響應(yīng)于該高位讀取信號及該感測節(jié)點的該電壓電平產(chǎn)生所述高位感測數(shù)據(jù)；和一鎖存重設(shè)電路，其被構(gòu)成為響應(yīng)于一重設(shè)信號而初始化該高位鎖存電路。
5.如權(quán)利要求3的裝置，其中該低位寄存器包括一低位鎖存電路，其被構(gòu)成為儲存所述第一初始數(shù)據(jù)、所述第二初始數(shù)據(jù)或所述低位感測數(shù)據(jù)，且將所述第一或第二低位輸出數(shù)據(jù)輸出至該數(shù)據(jù)比較單元；一感測電路，其被構(gòu)成為響應(yīng)于該第一低位讀取信號及該感測節(jié)點的該電壓電平產(chǎn)生所述低位感測數(shù)據(jù)；和一鎖存初始化電路，其被構(gòu)成為響應(yīng)于所述數(shù)據(jù)輸入信號產(chǎn)生所述第一或第二初始數(shù)據(jù)。
6.一種非易失性存儲器裝置的程序運作控制方法，該非易失性存儲器裝置包括多個多級單元，每一多級單元被構(gòu)成為儲存數(shù)據(jù)的至少兩個位，所述多級單元耦接至至少第一及第二位線，該方法包含選擇該第一位線與該第二位線中的一個；響應(yīng)于一位線選擇信號及一放電信號將該所選擇的位線耦接至一感測節(jié)點；響應(yīng)于一作為低位數(shù)據(jù)的數(shù)據(jù)輸入信號，將儲存于一低位寄存器中的第一或第二初始數(shù)據(jù)編程至一耦接至該所選擇的位線的多級單元中；和響應(yīng)于第三或第四初始數(shù)據(jù)、所述低位數(shù)據(jù)及所述數(shù)據(jù)輸入信號，基于輸入至該高位寄存器的第一或第二輸入數(shù)據(jù)，將所產(chǎn)生的高位數(shù)據(jù)編程至該多級單元中。
7.如權(quán)利要求6的程序運作控制方法，其中所述第一輸入數(shù)據(jù)的一值與所述第三初始數(shù)據(jù)的值相同，且所述第二輸入數(shù)據(jù)的一值與所述第四初始數(shù)據(jù)的值相同。
8.如權(quán)利要求6的程序運作控制方法，其中在編程所述低位數(shù)據(jù)的該步驟中，當(dāng)所述第一或第二初始數(shù)據(jù)儲存于該低位寄存器中時，第三或第四輸入數(shù)據(jù)響應(yīng)于該數(shù)據(jù)輸入信號而儲存于一高位寄存器中，和所述第一初始數(shù)據(jù)的一值與所述第三輸入數(shù)據(jù)的值相同，且所述第二初始數(shù)據(jù)的一值與所述第四輸入數(shù)據(jù)的值相同。
9.如權(quán)利要求6的程序運作控制方法，其中編程所述低位數(shù)據(jù)的該步驟包括初始化該高位寄存器及該低位寄存器；響應(yīng)于該數(shù)據(jù)輸入信號，將所述第一或第二初始數(shù)據(jù)儲存于該低位寄存器中；耦接該所選擇的位線與該感測節(jié)點；和使用一數(shù)據(jù)通路電路將所述第一或第二初始數(shù)據(jù)傳輸至該所選擇的位線。
10.如權(quán)利要求6的程序運作控制方法，其中編程所述高位數(shù)據(jù)的該步驟包括初始化該高位寄存器及該低位寄存器；響應(yīng)于所述數(shù)據(jù)輸入信號，將所述第一或第二輸入數(shù)據(jù)輸入至該高位寄存器；響應(yīng)于所述數(shù)據(jù)輸入信號，將所述第三或第四初始數(shù)據(jù)輸入至該低位寄存器；讀取所述低位數(shù)據(jù)同時維持儲存于該低位寄存器中的所述第三或第四初始數(shù)據(jù)，而無需改變或儲存對應(yīng)于該低位寄存器中的所述低位數(shù)據(jù)的低位感測數(shù)據(jù)；允許一數(shù)據(jù)比較單元將所述第一或第二輸入數(shù)據(jù)與所述第三初始數(shù)據(jù)、所述第四初始數(shù)據(jù)及所述低位感測數(shù)據(jù)中的一個相比較，且根據(jù)該比較結(jié)果，維持儲存于該高位寄存器中的所述第一或第二輸出數(shù)據(jù)，或儲存對應(yīng)于該比較結(jié)果的高位感測數(shù)據(jù)；連接該所選擇的位線與該感測節(jié)點；和允許該數(shù)據(jù)比較單元將所述第一輸入數(shù)據(jù)、所述第二輸入數(shù)據(jù)及所述高位感測數(shù)據(jù)中的一個與所述第三初始數(shù)據(jù)、所述第四初始化數(shù)據(jù)及所述低位感測數(shù)據(jù)中的一個相比較，且將根據(jù)該比較結(jié)果產(chǎn)生的高位數(shù)據(jù)傳輸至該所選擇的位線。
全文摘要
本發(fā)明提供一種閃存裝置的頁緩沖器，其具有一改進程序運作性能的頁緩沖器及其程序運作控制方法。該頁緩沖器具有一具有一多級單元(MLC)的閃存裝置。該頁緩沖器將輸入數(shù)據(jù)儲存于一高位寄存器中，具有與所述輸入數(shù)據(jù)的值相同的值的初始數(shù)據(jù)儲存于一低位寄存器中。
文檔編號G11C16/06GK1841561SQ20061007182
公開日2006年10月4日 申請日期2006年3月16日 優(yōu)先權(quán)日2005年3月28日
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