專利名稱：半導(dǎo)體存儲(chǔ)器及半導(dǎo)體存儲(chǔ)器的存取方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種使用了鐵電體電容的不揮發(fā)性的半導(dǎo)體存儲(chǔ)器，特別是涉及一種至少在柵極和半導(dǎo)體層之間具備有鐵電體存儲(chǔ)FET的半導(dǎo)體存儲(chǔ)器及半導(dǎo)體存儲(chǔ)器的存取方法。
背景技術(shù)：
鐵電體存儲(chǔ)FET是一種例如如圖14所示那樣在半導(dǎo)體基板51上所形成的漏極區(qū)52和源極區(qū)53之間的基板51上設(shè)有鐵電體層54和柵極55的FET構(gòu)造。于是，眾所周知，通過在柵極55和半導(dǎo)體基板51之間施加高電壓可以在鐵電體層54上產(chǎn)生極化電荷，根據(jù)該極化方向進(jìn)行“0”和“1”的寫入，通過把低電壓施加在柵極上可以讀出“0”和“1”，不會(huì)因電源的斷開而使數(shù)據(jù)消失，可以作為非破壞性讀出的不揮發(fā)性存儲(chǔ)器進(jìn)行利用。但是，把此存儲(chǔ)器設(shè)成矩陣狀構(gòu)成存儲(chǔ)器的電路構(gòu)成還沒有達(dá)到實(shí)用階段。也就是說，對(duì)各單元每個(gè)各設(shè)1個(gè)寫入用及讀出用的選擇元件，用選擇元件對(duì)矩陣狀的各單元進(jìn)行存取的方法已經(jīng)知道，但是，當(dāng)分別用選擇元件進(jìn)行寫入、讀出時(shí)，單元面積變大，產(chǎn)生的問題是集成度變得非常低。
另一方面，例如在寫入時(shí)，為了不使電壓被施加到所希望的選擇單元以外的單元上導(dǎo)致改寫數(shù)據(jù)，把電源電壓Vcc 3等分并把電壓加在各線上的存取方法在比如把存儲(chǔ)器電容排成矩陣狀的存儲(chǔ)器中可以考慮。當(dāng)把此3等分電壓施加方法用于把鐵電體存儲(chǔ)FET排成矩陣狀的存儲(chǔ)器時(shí)，可以考慮如下的存取方法。
也就是說，如被簡(jiǎn)化表示于圖13(a)那樣，對(duì)由矩陣狀的多個(gè)鐵電體存儲(chǔ)FET組成的單元進(jìn)行布線，在對(duì)選擇單元P進(jìn)行寫入“1”的情況下，通過分別在有選擇單元P的字線WL1上施加Vcc、在沒選擇單元P的字線WL2上施加1/3·Vcc、在有選擇單元P的位線BL1上施加0、在沒選擇單元P的位線BL2上施加2/3·Vcc進(jìn)行寫入。還有，在把“0”寫入選擇單元P時(shí)，分別在字線WL1上施加0、在字線WL2上施加2/3·Vcc、在位線BL1上施加Vcc、在位線BL2上施加1/3·Vcc，在讀出選擇單元P時(shí)，分別在字線WL1上施加V1(比Vcc低的電壓，為讀出時(shí)的電壓)、在字線WL2上施加0、在位線BL1上施加0、在數(shù)據(jù)線DL1上施加VSA(數(shù)據(jù)檢測(cè)用電壓)。此“1”及“0”的寫入及讀出時(shí)的次序如圖13(b)所示。還有，在圖13(b)中，空欄部分意味著開路或0V。結(jié)果，在寫入時(shí)，在選擇單元P上，Vcc或-Vcc的高電壓被施加在柵極和半導(dǎo)體基板之間進(jìn)行“1”或“0”的寫入。此時(shí)，在非選擇單元上所施加的電壓為1/3·Vcc或-1/3·Vcc，寫入不被執(zhí)行。還有，在讀出時(shí)，在選擇單元P上，V1被施加在柵極和半導(dǎo)體基板之間，但在非選擇單元上為0或開路，幾乎沒有施加電壓，讀出不被執(zhí)行。
如上所述，寫入和讀出只選擇選擇單元進(jìn)行，但比如在寫入時(shí)，1/3·Vcc的電壓被施加在非選擇單元上。通過施加此1/3·Vcc的電壓，鐵電體電容的極化(與存儲(chǔ)“1”或“0”對(duì)應(yīng)的極化)受到干擾，經(jīng)過多次重復(fù)，寫入不被執(zhí)行的單元的存儲(chǔ)內(nèi)容有可能會(huì)改變。因此，在利用了鐵電體存儲(chǔ)器的小型半導(dǎo)體存儲(chǔ)器上沒有確立不干擾非選擇存儲(chǔ)器的數(shù)據(jù)的存取方法，如上所述，所存在的問題是使用鐵電體存儲(chǔ)FET并按矩陣狀形成單元的半導(dǎo)體存儲(chǔ)器還遠(yuǎn)離實(shí)用化。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決這樣的問題并提供一種半導(dǎo)體存儲(chǔ)器的寫入方法及讀出方法，在把鐵電體存儲(chǔ)FET排成矩陣狀構(gòu)成半導(dǎo)體存儲(chǔ)器的情況下，即便不在各單元上設(shè)置選擇元件，施加到非選擇單元的干擾電壓也不會(huì)導(dǎo)致數(shù)據(jù)被破壞，可以只在所要求的存儲(chǔ)單元上進(jìn)行數(shù)據(jù)的寫入及/或讀出。
還有，本發(fā)明的另一目的在于提供一種半導(dǎo)體存儲(chǔ)器，使用了可以作為存儲(chǔ)器可靠地使用并對(duì)在這樣的非選擇時(shí)施加低電壓的情況下的數(shù)據(jù)干擾(變壞)可以修復(fù)該數(shù)據(jù)的構(gòu)造的鐵電體存儲(chǔ)FET。
還有，本發(fā)明的其他目的在于提供一種在把鐵電體存儲(chǔ)FET排成矩陣狀構(gòu)成存儲(chǔ)器的情況下借助于施加電源電壓的3等分的存取方法使得存儲(chǔ)內(nèi)容不受干擾的半導(dǎo)體存儲(chǔ)器的存取方法。
也就是說，本發(fā)明的目的在于提供使用了使存儲(chǔ)內(nèi)容不受干擾的鐵電體存儲(chǔ)器的半導(dǎo)體存儲(chǔ)器等。
基于本發(fā)明的半導(dǎo)體存儲(chǔ)器的寫入方法，在包含由在柵極和半導(dǎo)體層之間帶有鐵電體層的鐵電體存儲(chǔ)FET組成的存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器中，其特征在于當(dāng)把數(shù)據(jù)寫入上述存儲(chǔ)單元時(shí)，在施加了與該數(shù)據(jù)的寫入電壓反向的電壓之后再施加上述寫入用的電壓。
還有，本發(fā)明的半導(dǎo)體存儲(chǔ)器的讀出方法，在包含由在柵極側(cè)帶有鐵電體層的鐵電體存儲(chǔ)FET組成的存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器中，其特征在于在讀出上述存儲(chǔ)單元的數(shù)據(jù)時(shí)，在施加了與該數(shù)據(jù)的讀出電壓反向的電壓之后再施加上述讀出用的電壓。
這里，所謂在柵極和半導(dǎo)體層之間帶有鐵電體層的鐵電體存儲(chǔ)FET是指柵極(金屬M(fèi))-鐵電體(F)-半導(dǎo)體(S)構(gòu)造(MFS構(gòu)造)、在MFS構(gòu)造的金屬M(fèi)和半導(dǎo)體S之間至少有1層鐵電體F以外的層的構(gòu)造、柵極(M)-鐵電體(F)-浮動(dòng)?xùn)艠O(M)-絕緣膜(I)-半導(dǎo)體(S)構(gòu)造(MFMIS構(gòu)造)等在柵極和半導(dǎo)體層之間至少設(shè)有鐵電體層的FET構(gòu)造的存儲(chǔ)元件。
通過設(shè)成這樣的方法，例如在把電源電壓3等分并把電壓加在各線上的存取方法中，即使1/3·Vcc的干擾電壓被施加在沒有被選擇的存儲(chǔ)單元上，因總有與干擾電壓反向的電壓相繼施加著，使因干擾電壓導(dǎo)致的電荷減少得到恢復(fù)，數(shù)據(jù)不會(huì)消失。
上述寫入時(shí)的往各存儲(chǔ)單元的電壓施加可以使用比如把電源電壓3等分后施加在各字線或各位線上的3等分法，對(duì)于被選擇的存儲(chǔ)單元施加電源電壓，對(duì)于沒有被選擇的存儲(chǔ)單元交替施加±1/3的電源電壓。
為了在把上述存儲(chǔ)單元排成矩陣狀構(gòu)成存儲(chǔ)器，把由上述鐵電體存儲(chǔ)FET組成的單元按矩陣狀排成多個(gè)，連接排在行或列方向上的各單元的柵極形成字線，連接排在行或列方向上的各單元的源極形成源極線，連接排在行或列方向上的各單元的漏極形成數(shù)據(jù)線，連接排在行或列方向上的各單元的半導(dǎo)體層形成位線，可以通過把電壓施加在上述字線和位線之間進(jìn)行寫入或讀出。
還有，使用了基于本發(fā)明的鐵電體層的半導(dǎo)體存儲(chǔ)器由在柵極和半導(dǎo)體層之間帶有鐵電體層的鐵電體存儲(chǔ)FET組成的存儲(chǔ)單元、可復(fù)制該存儲(chǔ)單元的數(shù)據(jù)的緩沖單元、把上述存儲(chǔ)單元的數(shù)據(jù)復(fù)制到緩沖單元并把該被復(fù)制的數(shù)據(jù)再次寫入到上述存儲(chǔ)單元的緩沖電路組成。
通過設(shè)置成此構(gòu)造可以利用緩沖單元定期刷新存儲(chǔ)單元的數(shù)據(jù)，因此，不會(huì)使數(shù)據(jù)消失并可以長(zhǎng)時(shí)間保持?jǐn)?shù)據(jù)。
把上述存儲(chǔ)單元按矩陣狀設(shè)成多個(gè)，上述緩沖單元由可以復(fù)制上述存儲(chǔ)單元的行或列至少1行的存儲(chǔ)單元的數(shù)據(jù)的單元列組成，上述緩沖電路一次性復(fù)制上述存儲(chǔ)單元的至少1行的數(shù)據(jù)，且為可進(jìn)行再寫入的電路，可以對(duì)每1行進(jìn)行數(shù)據(jù)的復(fù)制及再寫入，可在短時(shí)間內(nèi)對(duì)數(shù)據(jù)進(jìn)行刷新。
只要上述緩沖單元是由在柵極和半導(dǎo)體層之間帶有鐵電體層的鐵電體存儲(chǔ)FET組成，也可以用與存儲(chǔ)單元相同的工序同時(shí)制作虛擬存儲(chǔ)單元。
通過由被連接在上述緩沖單元的柵極與上述存儲(chǔ)單元的數(shù)據(jù)線之間并控制上述存儲(chǔ)單元的復(fù)制的第1選擇元件、被連接在上述緩沖單元的柵極一側(cè)并控制上述緩沖單元的讀出的第2選擇元件、轉(zhuǎn)換上述緩沖單元的讀出數(shù)據(jù)的電壓并與連接上述存儲(chǔ)單元的基板的位線連接的變壓器形成上述緩沖電路可以根據(jù)選擇元件的控制隨時(shí)進(jìn)行數(shù)據(jù)的刷新。
具有本發(fā)明的鐵電體層的半導(dǎo)體存儲(chǔ)器的存取方法，在具有由在柵極和半導(dǎo)體層之間帶有鐵電體層的鐵電體存儲(chǔ)FET組成的存儲(chǔ)單元和可復(fù)制該存儲(chǔ)單元的數(shù)據(jù)的緩沖單元的半導(dǎo)體存儲(chǔ)器中，其特征在于通過暫時(shí)先把上述存儲(chǔ)單元的數(shù)據(jù)復(fù)制到上述緩沖單元并把該被復(fù)制的上述數(shù)據(jù)再次寫入到上述存儲(chǔ)單元內(nèi)可以刷新上述存儲(chǔ)單元的數(shù)據(jù)。
上述存儲(chǔ)單元的數(shù)據(jù)的刷新最好根據(jù)預(yù)先掌握的被用于該存儲(chǔ)單元的鐵電體層的數(shù)據(jù)干擾特性在每一定的時(shí)間進(jìn)行、或每當(dāng)對(duì)該存儲(chǔ)單元的寫入或讀出的次數(shù)達(dá)到一定數(shù)目時(shí)進(jìn)行。在此情況下，通過計(jì)數(shù)器對(duì)上述存取的次數(shù)即寫入及/或讀出的次數(shù)進(jìn)行計(jì)數(shù)可以在達(dá)到規(guī)定次數(shù)時(shí)進(jìn)行刷新。
本發(fā)明的特征可以如上述那樣廣泛呈示，但其構(gòu)成和內(nèi)容、目的及特征都將隨著參照附圖及如下內(nèi)容的公開變得逐漸明朗。


。
圖1(a)為本發(fā)明的半導(dǎo)體存儲(chǔ)器的一實(shí)施例的連線圖。
圖1(b)為圖1(a)的半導(dǎo)體存儲(chǔ)器的動(dòng)作的次序圖。
圖2為表示圖1的存儲(chǔ)單元部分的構(gòu)造例的俯視說明圖。
圖3(a)～(d)為圖2的剖面說明圖。
圖4為表示圖1的存儲(chǔ)單元部分的其他構(gòu)造例的俯視說明圖。
圖5(a)～(d)為圖4的剖面說明圖。
圖6(a)～(d)為表示在研究干擾特性時(shí)施加的波形例的圖。
圖7為相對(duì)于施加的脈沖次數(shù)的干擾特性的圖。
圖8為表示在施加了雙向脈沖時(shí)的每正負(fù)1次的電荷變化的圖。
圖9為表示在把電壓施加在鐵電體電容上時(shí)電流相對(duì)于施加時(shí)間的變化的圖。
圖10為相對(duì)于施加的脈沖的脈沖寬度的干擾特性的圖。
圖11為相對(duì)于施加的脈沖的大小(振幅)的干擾特性的圖。
圖12為本發(fā)明的半導(dǎo)體存儲(chǔ)器的其他實(shí)施例的等價(jià)電路圖。
圖13(a)～(b)為把鐵電體存儲(chǔ)FET配設(shè)成矩陣狀并根據(jù)3等分法存取的方法的說明圖。
圖14為鐵電體存儲(chǔ)FET的一例的構(gòu)造說明圖。
具體實(shí)施例方式
下面一邊參照附圖一邊對(duì)作為本發(fā)明的一實(shí)施例的使用了鐵電體層的半導(dǎo)體存儲(chǔ)器的寫入方法及讀出方法進(jìn)行說明。
使用了本發(fā)明的鐵電體層的半導(dǎo)體存儲(chǔ)器的寫入方法及讀出方法，如圖1中作為該實(shí)施例的一部分的4個(gè)存儲(chǔ)單元Q1～Q4部的電路說明圖及次序圖所示那樣，在由在柵極和半導(dǎo)體層之間帶有鐵電體層的鐵電體存儲(chǔ)FET組成的存儲(chǔ)單元Q1～Q4按比如矩陣狀被設(shè)置的多個(gè)半導(dǎo)體存儲(chǔ)器中，其特征在于在選擇存儲(chǔ)單元寫入數(shù)據(jù)或讀出數(shù)據(jù)時(shí)，在施加了與該數(shù)據(jù)的寫入或讀出電壓反向的電壓之后再施加數(shù)據(jù)的寫入或讀出用的電壓。也就是說，本發(fā)明者一心反復(fù)研究，在比如基于電源電壓的3等分法進(jìn)行寫入的情況下，根據(jù)鐵電體電容的電荷變化對(duì)在非選擇單元上所施加的1/3·Vcc的干擾電壓所導(dǎo)致的對(duì)非選擇單元的數(shù)據(jù)的影響進(jìn)行了研究，其結(jié)果如后面所述，研究發(fā)現(xiàn)，即使在低電壓被施加的情況下，鐵電體電容的電荷量也受到干擾，但該干擾現(xiàn)象通過施加反方向的干擾脈沖可以恢復(fù)原來的電荷量。根據(jù)該發(fā)現(xiàn)，在進(jìn)行寫入及/或讀出時(shí)，首先施加反方向的電壓，然后再施加寫入或讀出的電壓，由此防止干擾電壓所導(dǎo)致的數(shù)據(jù)變壞，這是本發(fā)明的特征。
下面一邊參照附圖一邊通過具體例進(jìn)行更詳細(xì)地說明。在圖1(a)中，4個(gè)由鐵電體存儲(chǔ)FET組成的存儲(chǔ)單元Q1～Q4被排成矩陣狀，連接排在橫向上的單元的柵極分別設(shè)成字線WL1、WL2，連接排在橫向上的單元的源極分別設(shè)成源極線SL1、SL2，連接排在縱向上的單元的漏極分別設(shè)成數(shù)據(jù)線DL1、DL2，連接縱向的單元的基板(半導(dǎo)體層)分別設(shè)成位線BL1、BL2，由此形成矩陣。
在把“1”寫入此矩陣的選擇單元Q1的情況下，首先在選擇單元Q1的字線WL1上施加0、在位線BL1上施加Vcc，在成為非選擇單元的字線WL2上施加2/3·Vcc、在位線BL2上施加1/3·Vcc并寫入“0”(施加與“1”的相反的電壓)。然后，通過分別在字線WL1上施加Vcc、在位線BL1上施加0、在成為非選擇單元的字線WL2上施加2/3·Vcc、在位線BL2上施加2/3·Vcc把“1”寫入選擇單元Q1。相反，在把“0”寫入選擇單元Q1時(shí)，與寫入“1”一樣，首先在選擇單元Q1的字線WL1上施加Vcc、在位線BL1上施加0、在成為非選擇單元的字線WL2上施加1/3·Vcc、在位線BL2上施加2/3·Vcc。然后，分別在字線WL1上施加0、在位線BL1上施加Vcc并寫入“1”、在成為非選擇單元的字線WL2上施加2/3·Vcc、在位線BL2上施加1/3·Vcc。
還有，在進(jìn)行選擇單元Q1的讀出時(shí)，首先在字線WL1上施加-V1(V1是為了使被“0”或“1”寫入的單元的FET導(dǎo)通所必需的電壓，其值由FET的閾值電壓的差別和Si基板的雜質(zhì)濃度等決定，通過調(diào)節(jié)雜質(zhì)注入量可以改變調(diào)節(jié)FET的閾值電壓)、把位線BL1和字線WL2設(shè)成0、在數(shù)據(jù)線DL1上施加-VSA(數(shù)據(jù)檢測(cè)用電壓)，然后，通過在字線WL1上施加V1、在位線BL1和字線WL2上施加0、在數(shù)據(jù)線DL1上施加VSA讀出選擇單元Q1的數(shù)據(jù)。此一系列的寫入及讀出的次序表示于圖1(b)。還有，在圖1(b)中，空欄處意味著開路或0V。
排列上述存儲(chǔ)單元的構(gòu)造可以設(shè)成比如如圖2～3所示的構(gòu)造。也就是說，圖2為其一例的俯視圖，圖3為其A-A線、B-B線、C-C線及D-D線的剖面說明圖，為表示鐵電體存儲(chǔ)FET(存儲(chǔ)單元Q1～Q4)部分的的圖。此例為通過在半導(dǎo)體基板上挖深槽并在其中埋入絕緣物分離的深槽隔離10對(duì)各單元列進(jìn)行分離的例。
此構(gòu)造在比如p型或n型的半導(dǎo)體基板1上設(shè)有p型井1a，在井1a內(nèi)分別形成有n型的漏極區(qū)2和源極區(qū)3，在其間的井1a上通過比如由PZT類組成的鐵電體層4設(shè)有比如由多晶硅組成的柵極5(WL1、WL2)。6為L(zhǎng)OCOS氧化膜，7、8、9分別為層間絕緣膜，10為把井1a分成各列的深槽隔離。由圖2的Q2所示的部分為1個(gè)存儲(chǔ)單元，分別連接排在圖2中橫向上的各單元的柵極設(shè)成字線WL1、WL2，同樣，連接排在橫向上的各單元的源極區(qū)3設(shè)成源極線SL1、SL2，連接在排在縱向上的各單元的漏極區(qū)2上被導(dǎo)電連接的第1金屬層分別設(shè)成數(shù)據(jù)線DL1、DL2，由此，存儲(chǔ)單元被設(shè)成如圖1中等價(jià)電路圖所示那樣的矩陣狀。還有，位線BL1、BL2被連接在井1a上。
圖4～5為構(gòu)成本發(fā)明的半導(dǎo)體存儲(chǔ)器的其他構(gòu)造例的與圖2～3同樣的圖。在此例中，在比如半導(dǎo)體基板1上形成p型井16，在該井16內(nèi)形成有n型的漏極區(qū)2和源極區(qū)3，各井16之間借助于元件分隔用的例如LOCOS氧化膜15被分隔。于是，該井16成為位線，其他的構(gòu)造與圖2～3所示的構(gòu)造一樣，附上相同的符號(hào)并省略其說明。
在這些構(gòu)造中，都是直接在半導(dǎo)體層上設(shè)置鐵電體層，而且，是一種設(shè)有作為柵極的金屬的MFS構(gòu)造的存儲(chǔ)單元，但也可以是在鐵電體層和半導(dǎo)體層之間夾了SiO2或Si3N4等其他絕緣膜的MFIS構(gòu)造的存儲(chǔ)單元，還可以是在其間還設(shè)有浮動(dòng)?xùn)艠O的金屬層的MFMIS構(gòu)造等，總的來說，只要構(gòu)成在FET的柵極和半導(dǎo)體層之間設(shè)有鐵電體層的鐵電體存儲(chǔ)FET，什么構(gòu)造都可以。
然后，在上述的寫入或讀出之前施加反向的電壓，然后再進(jìn)行通常的寫入或讀出，由此成為可以不破壞數(shù)據(jù)并進(jìn)行保存的根據(jù)，對(duì)在非選擇單元上所施加的電壓為1/3·Vcc的影響的檢驗(yàn)進(jìn)行說明。此檢驗(yàn)通過使用300nm厚的PZT電容、在鐵電體電容上施加1/3·Vcc的電壓研究其轉(zhuǎn)換電荷量(把電壓施加在一定方向上時(shí)在極化方向反轉(zhuǎn)的情況下產(chǎn)生的電荷量與在極化方向不反轉(zhuǎn)的情況下產(chǎn)生的電荷量之間的差)的變化來進(jìn)行的。
首先，通過在如圖6(a)所示那樣的負(fù)方向上施加電源電壓Vcc，在使膜極化到負(fù)方向后，施加規(guī)定次數(shù)(n次)只與如圖6(b)所示那樣的正方向(與極化相反的方向)同方向的1/3·Vcc脈沖，然后施加如圖6(c)所示的雙脈沖，B 9進(jìn)行轉(zhuǎn)換電荷量的測(cè)定。還有，也可以施加如圖6(d)所示那樣的正負(fù)方向交替變化的±1/3·Vcc的雙向脈沖取代上述6(b)所示的同方向的脈沖進(jìn)行電荷量的測(cè)量。還有，干擾脈沖的脈沖寬度全為200ns，電源電壓Vcc為5V和3.3V(施加的電壓為此電壓的1/3)。還有，在雙向脈沖的情況下，在正方向及負(fù)方向分別施加1次脈沖，在1個(gè)周期施加2次脈沖。
圖7為測(cè)定的轉(zhuǎn)換電荷量相對(duì)于施加了1/3·Vcc(或±1/3·Vcc)的脈沖的次數(shù)n所畫的圖。在圖7中，A1、A2、B1、B2分別為施加了3.3V同向脈沖、3.3V雙向脈沖、5V同向脈沖和5V雙向脈沖的情況下的結(jié)果。由圖7可知，即便在電源電壓Vcc為5V的情況下也能得到和3.3V的情況同樣的結(jié)果，在施加同向脈沖的情況下，轉(zhuǎn)換電荷量逐漸減少，通過施加103～104次程度的脈沖使轉(zhuǎn)換電荷量減到1/3以下。換言之，這是表示當(dāng)對(duì)1個(gè)存儲(chǔ)單元重復(fù)進(jìn)行施加同向的干擾脈沖這樣的存取時(shí)該單元的數(shù)據(jù)有可能消失。
另一方面，已經(jīng)知道，對(duì)于施加了正負(fù)方向交替的脈沖的結(jié)果(A2、B2)，即便施加108次以上的脈沖，轉(zhuǎn)換電荷量也幾乎沒有變化。通過在此正負(fù)方向上交替地施加脈沖，即使施加非常多的脈沖，數(shù)據(jù)也不會(huì)變化，本發(fā)明正是基于這樣的結(jié)果而成的。
把電源電壓Vcc變?yōu)?V，對(duì)在施加了此雙向脈沖的情況下的正負(fù)各1次的脈沖的施加研究了轉(zhuǎn)換電荷量如何變化，其結(jié)果如圖8所示。由圖8可知，在Vcc為5V(柵極電壓為1.67V)的情況下，當(dāng)施加上與極化方向反向的干擾脈沖時(shí)，轉(zhuǎn)換電荷量由30減少到15左右。但是，可以看出，通過施加與極化方向同向的脈沖，幾乎恢復(fù)到原來的值。也就是說，通過施加交替脈沖(雙向脈沖)，儲(chǔ)存電荷量減少到某一定的值，但不會(huì)進(jìn)一步減少。如果該減少了的值對(duì)于判別單元的數(shù)據(jù)有足夠的電荷量，可以防止因干擾導(dǎo)致的數(shù)據(jù)丟失。
還有，當(dāng)把此轉(zhuǎn)換電荷量的變化用相對(duì)于在電容上施加了1/3·Vcc時(shí)的施加時(shí)間的電流密度(A/cm2)的變化表示時(shí)，變?yōu)槿鐖D9所示。在圖9中，D為在使極化方向反轉(zhuǎn)進(jìn)行寫入的情況下以及在其后的干擾脈沖被施加偶次數(shù)(n＝2k)、即雙向脈沖的與極化方向同向的脈沖被施加時(shí)的電流值，E為奇次數(shù)(n＝2k+1)、即與極化方向不同的方向的干擾脈沖被施加后的電流值，F(xiàn)表示在與極化方向同方向上施加電壓進(jìn)行寫入的情況下的電流值。上述轉(zhuǎn)換電荷量為表示此D或E的電流值與F的電流值之差的電荷量。
下面，為了抑制1次干擾脈沖所產(chǎn)生的轉(zhuǎn)換電荷量的減少，調(diào)查脈沖寬度的依存性和電源電壓Vcc的依存性并研究討論了最佳值。其結(jié)果如圖10～11所示。圖10為在電源電壓為3.3V的情況(A)下和5V的情況(B)下改變脈沖寬度測(cè)定施加1次干擾脈沖(與極化方向反向)導(dǎo)致多少存儲(chǔ)電荷減少。由該結(jié)果可知，加寬脈沖寬度導(dǎo)致減少量增大。在Vcc＝3.3V、脈沖寬度小于10-7秒時(shí)干擾(電荷量的減少)變得非常小。在實(shí)際的元件中，估計(jì)脈沖寬度小于10-7秒，因此可以說不用擔(dān)心單次脈沖會(huì)導(dǎo)致大的干擾。
還有，在圖11表示在以5V把極化方向和反方向的電壓(干擾電壓)分別施加到使極化到正方向和負(fù)方向的電容上之后測(cè)定轉(zhuǎn)換電荷量的結(jié)果，改變干擾電壓的值進(jìn)行測(cè)定。寫入的基于與極化方向反方向的脈沖的測(cè)定為A，基于同方向脈沖的測(cè)定為B。還有，脈沖寬度以500ns進(jìn)行測(cè)定。2個(gè)電容的轉(zhuǎn)換電荷量的差成為用于數(shù)據(jù)檢測(cè)的電荷量。其結(jié)果表示，在干擾電壓大約1.5V附近2個(gè)電容的轉(zhuǎn)換電荷量逆轉(zhuǎn)，數(shù)據(jù)變得無(wú)法檢測(cè)。即使施加1/3·Vcc的干擾脈沖，為了足夠保持用于可檢測(cè)的電荷量，把為2條線的交點(diǎn)電壓的約2倍左右的電壓作為Vcc最合適。但是，此特性會(huì)因鐵電體的飽和特性和膜厚等而改變，因此，與其說確定適合于膜的Vcc，還不如考慮根據(jù)Vcc選擇合適的膜厚及材料。對(duì)于這次討論的膜，電源電壓Vcc為3.3V、寫入脈沖寬度在100ns以下被認(rèn)為最合適。
這樣，當(dāng)反復(fù)施加一定方向的干擾電壓到某規(guī)定次數(shù)以上時(shí)，被寫入到非選擇單元的數(shù)據(jù)可能會(huì)被消去，而且，這還在很大程度上依賴于脈沖寬度和脈沖的振幅。但是，根據(jù)本發(fā)明，正方向和負(fù)方向的電壓總是交替地被施加著，因此，數(shù)據(jù)的減少只是第1次的干擾電壓所導(dǎo)致的減少，然后不再減少。其結(jié)果，第1次的干擾電壓所導(dǎo)致的數(shù)據(jù)減少在不影響讀出的程度上通過最優(yōu)化電源電壓Vcc和寫入(讀出)速度、鐵電體材料及其膜厚可以對(duì)讀出沒有任何影響，即便對(duì)于施加108次的干擾脈沖也可以總是保持?jǐn)?shù)據(jù)不被消去。其結(jié)果可以在利用鐵電體存儲(chǔ)FET的同時(shí)構(gòu)成按矩陣狀排列的隨機(jī)存取存儲(chǔ)器。
在上述的例中，對(duì)于寫入或讀出雙方，在施加寫入或讀出的電壓之前先施加反向的電壓，但是，根據(jù)半導(dǎo)體存儲(chǔ)器的種類，寫入和讀出的比率也有偏向極端的情況，把選擇元件連接在頻繁執(zhí)行的一方(寫入或讀出)，通過選擇元件切換選擇單元和非選擇單元，在頻度少的一方不用選擇元件并通過本發(fā)明的方法可以減少選擇元件的數(shù)目、從而減小芯片面積，同時(shí)，在不使改寫及讀出的速度降低的情況下進(jìn)行存取。
下面參照附圖對(duì)作為本發(fā)明的其他實(shí)施例的使用了鐵電體層的半導(dǎo)體存儲(chǔ)器及其存取方法進(jìn)行說明。
如圖12中該實(shí)施例的一部分等價(jià)電路圖所示，使用了本發(fā)明的鐵電體層的半導(dǎo)體存儲(chǔ)器由在柵極和半導(dǎo)體層之間帶有鐵電體層的鐵電體存儲(chǔ)FET組成，比如由設(shè)成矩陣狀的多個(gè)(在圖12中為4個(gè))存儲(chǔ)單元Q1～Q4、可復(fù)制該存儲(chǔ)單元Q1～Q4的數(shù)據(jù)的緩沖單元20、把存儲(chǔ)單元Q1～Q4的數(shù)據(jù)復(fù)制到緩沖單元20并把該被復(fù)制的數(shù)據(jù)再次寫入到存儲(chǔ)單元Q1～Q4的緩沖電路30組成。也就是說，本發(fā)明者一心反復(fù)研究，根據(jù)鐵電體電容的電荷變化對(duì)在非選擇單元上所施加的1/3·Vcc的干擾電壓所導(dǎo)致的對(duì)非選擇單元的數(shù)據(jù)的影響進(jìn)行了研究，其結(jié)果如后面所述，研究發(fā)現(xiàn)，即使在低電壓被施加的情況下，通過對(duì)存儲(chǔ)單元進(jìn)行寫入及讀出導(dǎo)致所存儲(chǔ)的數(shù)據(jù)受到干擾，但該干擾現(xiàn)象根據(jù)所施加的電壓的大小及時(shí)間以一定的比例產(chǎn)生，通過定期對(duì)數(shù)據(jù)進(jìn)行再寫入(刷新)可以不破壞數(shù)據(jù)地用作存儲(chǔ)器。根據(jù)該發(fā)現(xiàn)，設(shè)有緩沖單元20可以控制其復(fù)制和再寫入的緩沖電路30，使得可以定期刷新該數(shù)據(jù)，這是本發(fā)明的特征。
在圖12所示的例中，緩沖單元20與存儲(chǔ)單元的鐵電體存儲(chǔ)FET有相同的構(gòu)造，可以使用在FET的柵極和半導(dǎo)體層之間夾有鐵電體層的構(gòu)造。但是，如果可以存儲(chǔ)一定的數(shù)據(jù)，其他的構(gòu)造也可以。此緩沖單元20至少設(shè)有1行與被設(shè)成矩陣狀的存儲(chǔ)單元的行或列平行，但最好可以對(duì)矩陣的至少每1行進(jìn)行刷新。
緩沖電路30構(gòu)成用于從存儲(chǔ)單元往緩沖單元20的數(shù)據(jù)復(fù)制以及把被復(fù)制的數(shù)據(jù)再次寫入存儲(chǔ)單元的控制電路。在圖12所示的例中，由FET組成的第1選擇元件31被連接在存儲(chǔ)單元的數(shù)據(jù)線DL和緩沖單元20的柵極之間，連接橫向排列(被形成為1行的相鄰緩沖單元分別被連接)的第1選擇元件31的柵極引出RL5。然后，由FET組成的第2選擇元件32的漏極(源極)被連接在緩沖單元20的柵極上，連接相同橫向排列的第2選擇元件的源極(漏極)作為RL3，同樣，連接?xùn)艠O作為RL4被引出，連接緩沖單元20的源極作為RL1，連接緩沖單元20的基板作為RL2，緩沖單元20的漏極通過變壓器33被連接到存儲(chǔ)單元的位線BL上。
排列這些存儲(chǔ)單元的構(gòu)造可以做成與比如上述圖2～3所示的構(gòu)造相同的構(gòu)造。還有，與上述的情況一樣，也可以做成如圖4～5那樣的構(gòu)造。
與上述的情況一樣，這些存儲(chǔ)單元的構(gòu)造除了可以是半導(dǎo)體層上直接設(shè)有鐵電體層并在其上設(shè)有用作柵極的金屬的MFS構(gòu)造之外，也可以是在鐵電體層和半導(dǎo)體層之間夾著SiO2或Si3N4等其他絕緣膜的MFIS構(gòu)造，還可以是在其間還設(shè)有浮動(dòng)?xùn)艠O的金屬層的MFMIS構(gòu)造等，總的來說，只要構(gòu)成在FET的柵極和半導(dǎo)體層之間設(shè)有鐵電體層的鐵電體存儲(chǔ)FET，什么構(gòu)造都可以。
通過設(shè)置緩沖單元及緩沖電路刷新數(shù)據(jù)可以不破壞數(shù)據(jù)并進(jìn)行保存，對(duì)施加在非選擇單元上的1/3·Vcc的影響的驗(yàn)證與上述情形(圖6、圖7、圖10、圖11)一樣，因此，略去表述。
如上所述，研究發(fā)現(xiàn)，當(dāng)反復(fù)施加一定方向的干擾電壓到某規(guī)定次數(shù)以上時(shí)，被寫入到非選擇單元的數(shù)據(jù)可能會(huì)被消去，而且，這還在很大程度上依賴于脈沖寬度和脈沖的振幅，通過最優(yōu)化電源電壓Vcc和寫入(讀出)速度、鐵電體材料及其膜厚可以降低干擾脈沖所導(dǎo)致的電荷量的減少。根據(jù)該發(fā)現(xiàn)，如上所述，通過每改寫一定次數(shù)(比如1000次左右)就進(jìn)行刷新可以總保持?jǐn)?shù)據(jù)不被消去，可以在利用鐵電體存儲(chǔ)FET的同時(shí)構(gòu)成按矩陣狀排列的隨機(jī)存取存儲(chǔ)器。
下面，一邊參照?qǐng)D12所示的本發(fā)明的半導(dǎo)體存儲(chǔ)器的一實(shí)施例的電路圖，一邊對(duì)刷新其數(shù)據(jù)的存取方法進(jìn)行說明。首先，把“0”寫入緩沖電路30內(nèi)的緩沖單元20進(jìn)行初始化。作為次序，把Vcc加在RL4上，導(dǎo)通第2選擇元件32，把RL3接地，并把Vcc加在RL2上。通過該操作，緩沖電路內(nèi)的鐵電體存儲(chǔ)FET(緩沖單元20)全部被寫入數(shù)據(jù)“0”。然后，把存儲(chǔ)單元的數(shù)據(jù)復(fù)制到緩沖單元20。作為次序，通過把Vcc加在RL5上并把RL4接地使第1選擇元件31導(dǎo)通，選擇與緩沖單元20的柵極相連的線。把V1施加在進(jìn)行復(fù)制的存儲(chǔ)單元列的字線WL1上并把位線BL接地。V1為用于與WL1連接并使被寫入“1”的存儲(chǔ)單元的FET導(dǎo)通所必需的電壓，是根據(jù)FET的閾值電壓的差別和Si基板的雜質(zhì)濃度等決定的值，通過調(diào)節(jié)雜質(zhì)注入量可以改變調(diào)節(jié)FET的閾值電壓。當(dāng)把Vcc加在SL1上時(shí)，只有使存儲(chǔ)FET成為導(dǎo)通的單元的DL的電位變?yōu)閂cc，Vcc被施加在緩沖單元20的柵極上，數(shù)據(jù)“1”被寫入。
接著，把存儲(chǔ)在緩沖單元20的數(shù)據(jù)再寫入到存儲(chǔ)單元內(nèi)。首先進(jìn)行存儲(chǔ)單元的初始化。通過把Vcc加在WL1上并把BL1、BL2接地可以把“1”寫入連著WL1的存儲(chǔ)單元內(nèi)。其次，把緩沖單元20的收據(jù)復(fù)制到存儲(chǔ)單元。作為次序，通過把Vcc加在RL4上并把RL5接地，使第1選擇元件31斷開，使第2選擇元件33導(dǎo)通。當(dāng)把比Vcc小的電壓Vrw施加在RL1上時(shí)，0或Vrw被施加在變壓器33上。用變壓器33的部分分別把0變換為Vcc、把Vrw變換為1/3·Vcc。當(dāng)與圖10中寫入數(shù)據(jù)“0”時(shí)同樣地設(shè)定WL1、WL2時(shí)，原來的數(shù)據(jù)被寫入到存儲(chǔ)單元上。此數(shù)據(jù)的復(fù)制及再寫入這一系列次序表示于圖12(b)。
此再寫入次序的間隔的設(shè)定可以考慮2套方案。在被數(shù)據(jù)寫入的單元上，在把1/3·Vcc的干擾電壓施加到其反方向上時(shí)，假設(shè)數(shù)據(jù)消失(無(wú)法檢測(cè))的時(shí)間為te。如果假設(shè)與1次寫入時(shí)相關(guān)的干擾脈沖的振幅為tw，則經(jīng)過n＝te/tw次寫入，數(shù)據(jù)就開始有可能消失。因此，為了不使數(shù)據(jù)消失，通過計(jì)數(shù)器對(duì)寫入次數(shù)進(jìn)行計(jì)數(shù)，在n次寫入被執(zhí)行前執(zhí)行再寫入系列。在此情況下，在讀出時(shí)會(huì)產(chǎn)生一點(diǎn)數(shù)據(jù)消失，因此，最好把讀出次數(shù)換算成寫入次數(shù)(因施加電壓比寫入時(shí)低，干擾與該電壓成比例地減少)并同樣進(jìn)行計(jì)數(shù)。
數(shù)據(jù)刷新的定時(shí)的另一種方法是如果通過記時(shí)器在te以下的周期每一定的時(shí)間執(zhí)行再寫入系列就不會(huì)產(chǎn)生數(shù)據(jù)消失。也就是說，如果寫入及讀出的頻度相對(duì)于半導(dǎo)體存儲(chǔ)器的使用時(shí)間幾乎為一定，則通過用計(jì)數(shù)器對(duì)半導(dǎo)體存儲(chǔ)器的使用時(shí)間進(jìn)行計(jì)數(shù)可以把握數(shù)據(jù)的消失時(shí)間，從而可以在該時(shí)間之前進(jìn)行刷新。
采用這些方法中的哪種方法由該半導(dǎo)體存儲(chǔ)器的使用環(huán)境決定，此外，還由寫入和讀出的頻度比例等決定。還有，在寫入及讀出的某一方的頻度非常多的用法的情況下，在該頻度多的一方設(shè)置1個(gè)選擇元件，可以一點(diǎn)也不施加干擾電壓。如果那樣，則幾乎不用刷新就可以保存數(shù)據(jù)。
此再寫入用的緩沖電路對(duì)每1行或每1列只要設(shè)置1個(gè)即可，因此，芯片面積不增大。因此，基本上不必?cái)U(kuò)大芯片面積就可以在小型的單元上長(zhǎng)時(shí)間保持?jǐn)?shù)據(jù)。而且，不必常常刷新，只要根據(jù)使用頻度進(jìn)行刷新即可，因此，幾乎不會(huì)有刷新時(shí)間處理速度慢之事。還有，在關(guān)掉電源不用時(shí)，鐵電體層的數(shù)據(jù)原封不動(dòng)被保存，因此，在不用時(shí)完全沒有必要進(jìn)行數(shù)據(jù)的刷新。
根據(jù)本發(fā)明，鐵電體層存儲(chǔ)FET在被排列成矩陣狀的半導(dǎo)體存儲(chǔ)器中，在寫入時(shí)及/或讀出時(shí)即便有對(duì)非選擇單元的干擾電壓，數(shù)據(jù)也不會(huì)消失。因此，為了完全防止干擾，必須有2個(gè)選擇元件用于寫入及讀出，但是，可以丟掉或減少選擇元件，從而，可以得到使用了單元面積減小了的1FET/1單元的小型鐵電體存儲(chǔ)FET的不揮發(fā)性的半導(dǎo)體存儲(chǔ)器。
根據(jù)本發(fā)明，只要根據(jù)與使用頻度相應(yīng)的一定比例對(duì)數(shù)據(jù)進(jìn)行進(jìn)行刷新，不用選擇元件也可以不破壞數(shù)據(jù)而進(jìn)行寫入及讀出。其結(jié)果可以把鐵電體層存儲(chǔ)FET排列成矩陣狀并使得1FET/1單元的半導(dǎo)體存儲(chǔ)器實(shí)用化，可以用小型芯片實(shí)現(xiàn)即便電源斷開也可以保持?jǐn)?shù)據(jù)的不揮發(fā)性的半導(dǎo)體存儲(chǔ)器。
還有，根據(jù)所使用的鐵電體的性質(zhì)(厚度和感應(yīng)特性等)及使用條件(電源電壓、脈沖寬度等)可以預(yù)期刷新的時(shí)間，通過設(shè)置計(jì)數(shù)器或計(jì)時(shí)器等可以可靠地把握該刷新的時(shí)間，可以不破壞數(shù)據(jù)地保持?jǐn)?shù)據(jù)。
以上用理想的實(shí)施例對(duì)本發(fā)明進(jìn)行了說明，但各用語(yǔ)并非為了限制而使用，只是為了說明而使用，只要沒有脫離本發(fā)明的范圍及思想，可以在所附的框架范圍內(nèi)加以改變。
權(quán)利要求
1.一種使用了鐵電體層的半導(dǎo)體存儲(chǔ)器，包括存儲(chǔ)單元，由在柵極和半導(dǎo)體層之間具有鐵電體層的鐵電體存儲(chǔ)FET組成；緩沖單元，可復(fù)制該存儲(chǔ)單元的數(shù)據(jù)；和緩沖電路，把上述存儲(chǔ)單元的數(shù)據(jù)復(fù)制到上述緩沖單元并把該被復(fù)制的數(shù)據(jù)再次寫入到上述存儲(chǔ)單元。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其特征在于，上述存儲(chǔ)單元按矩陣狀被設(shè)置多個(gè)；上述緩沖單元由可以復(fù)制上述存儲(chǔ)單元的至少1行或列的存儲(chǔ)單元的數(shù)據(jù)的單元列組成，上述緩沖電路是可以一齊復(fù)制上述存儲(chǔ)單元的至少1行或列的數(shù)據(jù)，且可再寫入的電路。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲(chǔ)器，其特征在于，上述緩沖單元由在柵極和半導(dǎo)體層之間具有鐵電體層的鐵電體存儲(chǔ)FET組成。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其特征在于，上述緩沖電路包括第1選擇元件，其被連接在上述緩沖單元的柵極與上述存儲(chǔ)單元的數(shù)據(jù)線之間并控制上述存儲(chǔ)單元的復(fù)制；第2選擇元件，其被連接在上述緩沖單元的柵極一側(cè)并控制上述緩沖單元的讀出；和變壓器，其轉(zhuǎn)換上述緩沖單元的讀出數(shù)據(jù)的電壓并與連接上述存儲(chǔ)單元的基板的位線連接。
5.一種帶有鐵電體層的半導(dǎo)體存儲(chǔ)器的存取方法，所述半導(dǎo)體存儲(chǔ)器包括存儲(chǔ)單元，其由在柵極和半導(dǎo)體層之間具有鐵電體層的鐵電體存儲(chǔ)FET組成；和緩沖單元，其可復(fù)制該存儲(chǔ)單元的數(shù)據(jù)；通過暫時(shí)先把上述存儲(chǔ)單元的數(shù)據(jù)復(fù)制到上述緩沖單元并把該被復(fù)制的上述數(shù)據(jù)再次寫入到上述存儲(chǔ)單元內(nèi)可以刷新上述存儲(chǔ)單元的數(shù)據(jù)。
6.根據(jù)權(quán)利要求5所述的存取方法，其特征在于，根據(jù)預(yù)先掌握的被用于上述存儲(chǔ)單元的鐵電體層的數(shù)據(jù)干擾特性在每一定的存取時(shí)間進(jìn)行上述存儲(chǔ)單元的數(shù)據(jù)的刷新。
7.根據(jù)權(quán)利要求5所述的存取方法，其特征在于，當(dāng)對(duì)上述存儲(chǔ)單元的寫入及/或讀出的次數(shù)達(dá)到一定次數(shù)時(shí)進(jìn)行上述存儲(chǔ)單元的數(shù)據(jù)的刷新。
8.根據(jù)權(quán)利要求7所述的存取方法，其特征在于，通過計(jì)數(shù)器對(duì)上述寫入及/或讀出的次數(shù)進(jìn)行計(jì)數(shù)。
全文摘要
一種使用了鐵電體層的半導(dǎo)體存儲(chǔ)器，包括存儲(chǔ)單元，由在柵極和半導(dǎo)體層之間具有鐵電體層的鐵電體存儲(chǔ)FET組成；緩沖單元，可復(fù)制該存儲(chǔ)單元的數(shù)據(jù)；和緩沖電路，把上述存儲(chǔ)單元的數(shù)據(jù)復(fù)制到上述緩沖單元并把該被復(fù)制的數(shù)據(jù)再次寫入到上述存儲(chǔ)單元。這樣，可以利用緩沖單元定期刷新存儲(chǔ)單元的數(shù)據(jù)，因此，不會(huì)使數(shù)據(jù)消失并可以長(zhǎng)時(shí)間保持?jǐn)?shù)據(jù)。
文檔編號(hào)G11C7/00GK1845251SQ20061007786
公開日2006年10月11日 申請(qǐng)日期1998年11月12日 優(yōu)先權(quán)日1997年11月14日
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