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      數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置和方法

      文檔序號(hào):6774473閱讀:249來源:國知局
      專利名稱:數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置和方法
      技術(shù)領(lǐng)域
      本發(fā)明涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置,以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法。
      背景技術(shù)
      圖1A示出了傳統(tǒng)的存儲(chǔ)器系統(tǒng)的示例。如圖所示,傳統(tǒng)的存儲(chǔ)器系統(tǒng)可以包括存儲(chǔ)器控制器100和存儲(chǔ)器模塊200。存儲(chǔ)器模塊200還可以包括多個(gè)存儲(chǔ)器裝置200-1、200-2、200-x,這些存儲(chǔ)器裝置可以例如由DRAM實(shí)現(xiàn)。
      存儲(chǔ)器控制器100可以向存儲(chǔ)器模塊200輸出外部時(shí)鐘信號(hào)ECLK,諸如行地址選通信號(hào)RASB、列地址選通信號(hào)CASB、寫入使能信號(hào)WEB和芯片選擇信號(hào)CSB的一個(gè)或多個(gè)命令信號(hào)COM,一個(gè)或多個(gè)尋址信號(hào)ADD、和/或一個(gè)或多個(gè)數(shù)據(jù)信號(hào)DATA。
      存儲(chǔ)器模塊200也可以將一個(gè)或多個(gè)數(shù)據(jù)信號(hào)DATA輸出到存儲(chǔ)器控制器100。在圖1A所示的示例中,一個(gè)或多個(gè)數(shù)據(jù)信號(hào)DATA可以由[1:2n]DATA11到[1:2n]DATAxj表示的2n位的串行流組成。如圖1A所示,存儲(chǔ)器裝置200-1可以接收外部時(shí)鐘信號(hào)ECLK、一個(gè)或多個(gè)命令信號(hào)COM、一個(gè)或多個(gè)尋址信號(hào)ADD、以及數(shù)據(jù)信號(hào)DATA 11到DATA 1j。類似地,存儲(chǔ)器裝置200-2可以接收外部時(shí)鐘信號(hào)ECLK、一個(gè)或多個(gè)命令信號(hào)COM、一個(gè)或多個(gè)外部尋址信號(hào)ADD、以及數(shù)據(jù)信號(hào)DATA 21到DATA 2j,并且存儲(chǔ)器裝置200-x可以接收外部時(shí)鐘信號(hào)ECLK、一個(gè)或多個(gè)命令信號(hào)COM、一個(gè)或多個(gè)尋址信號(hào)ADD、以及數(shù)據(jù)信號(hào)DATA x1到DATA xj。
      如圖所示,在圖1A的傳統(tǒng)存儲(chǔ)器系統(tǒng)中,在外部時(shí)鐘信號(hào)ECLK的一個(gè)時(shí)鐘循環(huán)期間,每個(gè)存儲(chǔ)器裝置200-1、200-2、200-x可以接收或輸出由串行2n位組成的DATA。另外,可以同時(shí)寫入或讀取j位DATA。
      圖1B示出了傳統(tǒng)的存儲(chǔ)器裝置例如圖1A的存儲(chǔ)器裝置200-1、以及相關(guān)控制邏輯的示例。如圖所示,相關(guān)控制邏輯可以包括地址緩沖器(ADDBUF)10、命令解碼器(COM DEC)12、一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器14-1到14-j(j對(duì)應(yīng)于圖1A中的j)、一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器16-1到16-j、存儲(chǔ)器單元陣列18、行解碼器20、列解碼器22、PLL 24、和/或控制信號(hào)生成電路(CSG Ckt.)26。
      響應(yīng)于激活命令信號(hào)(ACT),地址緩沖器(ADD BUF)10可以接收外部輸入地址(ADD),以生成提供給行解碼器20的行地址(RA)。也就是,地址緩沖器(ADD BUF)10可以包括多個(gè)地址緩沖器電路,其中每個(gè)接收一個(gè)外部尋址信號(hào),以生成一個(gè)行尋址信號(hào)(RA)。因此,如果存儲(chǔ)器裝置200-1從存儲(chǔ)器控制器100接收十二個(gè)外部地址(ADD),則地址緩沖器10包括十二個(gè)地址緩沖器電路,以便接收十二個(gè)外部地址并且生成十二個(gè)行地址(RA)。
      行解碼器20可以激活與從多個(gè)行地址緩沖器生成的多個(gè)行地址相對(duì)應(yīng)的主字線使能信號(hào)(MWE),以便可以在存儲(chǔ)器單元陣列18中選擇期望的字線(未示出)。響應(yīng)于從一個(gè)或多個(gè)命令信號(hào)COM解碼的讀取命令(RE)或?qū)懭朊?WE),地址緩沖器(ADD BUF)10還可以生成提供給列解碼器22的多個(gè)列地址(CA),其中地址緩沖器(ADD BUF)10可以包括用于多個(gè)外部尋址信號(hào)的多個(gè)地址緩沖器電路。
      列解碼器22可以接收多個(gè)列地址,以激活對(duì)應(yīng)的列選擇線(CSL)。響應(yīng)于所選的CSL,可以選擇存儲(chǔ)器單元陣列18的多個(gè)位線,以便可以向所選存儲(chǔ)器單元寫入或從其讀取多個(gè)數(shù)據(jù)。
      如上所述,在接收多個(gè)外部命令信號(hào)(COM)例如RASB、CASB、WEB等之后,命令解碼器12可以生成激活命令(ACT)、讀取命令(RE)、以及寫入命令(WE)。
      響應(yīng)于寫入命令信號(hào)(WE)和多個(gè)控制信號(hào)(P1~P(2n)),每個(gè)串行到并行轉(zhuǎn)換器(14-1到14-j)可以接收由2n位數(shù)據(jù)組成的串行數(shù)據(jù)DATA,并且通過2n個(gè)數(shù)據(jù)總線將2n位并行數(shù)據(jù)同時(shí)輸出到存儲(chǔ)器單元陣列18。如果數(shù)據(jù)輸入/數(shù)據(jù)輸出管腳(DQ)的數(shù)目是j,則串行到并行轉(zhuǎn)換器的數(shù)目也是j。另外,每個(gè)串行到并行轉(zhuǎn)換器(14-1到14-j)可以通過2n個(gè)數(shù)據(jù)總線耦接到存儲(chǔ)器單元陣列18。
      響應(yīng)于讀取命令信號(hào)(RE)和多個(gè)控制信號(hào)(P1~P(2n)),每個(gè)并行到串行轉(zhuǎn)換器(16-1到16-j)可以并行從存儲(chǔ)器單元陣列18接收2n位數(shù)據(jù),并且輸出2n位串行數(shù)據(jù)。如果數(shù)據(jù)輸入/數(shù)據(jù)輸出管腳(DQ)的數(shù)目是j,則并行到串行轉(zhuǎn)換器的數(shù)目也是j。
      鎖相環(huán)路24可以接收外部時(shí)鐘信號(hào)ECLK,并且執(zhí)行鎖定操作,以輸出用ECLK鎖定的內(nèi)部時(shí)鐘信號(hào)CLK1。在完成鎖定操作之后,鎖相環(huán)路24可以將多個(gè)內(nèi)部時(shí)鐘信號(hào)(CLK1~CLK1)輸出到控制信號(hào)生成電路(CSG Ckt.)26。控制信號(hào)生成電路(CSG Ckt.)26可以生成多個(gè)控制信號(hào)(P1~P(2n))。
      如上所述的傳統(tǒng)數(shù)據(jù)存取技術(shù)的缺點(diǎn)是,在例如ECLK的外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間,僅僅有可能存取數(shù)據(jù)的2n位,例如,2位、4位、8位等。
      圖2A示出了傳統(tǒng)的PLL和控制信號(hào)生成電路例如圖1B的PLL 24和控制信號(hào)生成電路(CSG Ckt.)26的操作。如圖所示,可以用外部時(shí)鐘信號(hào)ECLK鎖定內(nèi)部時(shí)鐘信號(hào)CLK1。PLL可以生成兩個(gè)(或更多個(gè))內(nèi)部時(shí)鐘CLK1/CLK2,其可以具有ECLK的頻率的兩倍,CLK1和CLK2之間的相位差可以是180°??刂菩盘?hào)生成電路(CSG Ckt.)26可以使用兩個(gè)內(nèi)部時(shí)鐘CLK1~CLK2和ECLK的不同組合來生成四個(gè)控制信號(hào)P1~P4。因此,在ECLK的一個(gè)時(shí)鐘循環(huán)期間,響應(yīng)于P1~P4中的每個(gè),可以通過串行到并行轉(zhuǎn)換器或并行到串行轉(zhuǎn)換器寫入或讀取四個(gè)數(shù)據(jù)D1-D4??梢哉J(rèn)為,這樣的存儲(chǔ)器裝置以四倍數(shù)據(jù)速率(QDR)操作。
      圖2B示出了傳統(tǒng)的PLL和控制信號(hào)生成電路例如圖1B的PLL 24和控制信號(hào)生成電路(CSG Ckt.)26的另一操作。如圖所示,可以用ECLK鎖定內(nèi)部時(shí)鐘信號(hào)CLK1。PLL可以生成具有與ECLK相同的頻率的四個(gè)內(nèi)部時(shí)鐘CLK1~CLK4。相鄰時(shí)鐘之間的相位差可以是90°。在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間,控制信號(hào)生成電路(CSG Ckt.)26可以使用四個(gè)內(nèi)部時(shí)鐘CLK1~CLK4和ECLK的不同組合,生成四個(gè)控制信號(hào)P1~P4,以從存儲(chǔ)器裝置存取四個(gè)數(shù)據(jù)D1-D4。同樣可以認(rèn)為,這樣的存儲(chǔ)器裝置以四倍數(shù)據(jù)速率(QDR)操作。
      圖3示出了傳統(tǒng)的PLL和控制信號(hào)生成電路例如圖1B的PLL 24和控制信號(hào)生成電路(CSG Ckt.)26的另一操作。如圖所示,可以用ECLK鎖定內(nèi)部時(shí)鐘信號(hào)CLK1。PLL可以生成四個(gè)內(nèi)部時(shí)鐘CLK1~CLK4,其具有ECLK的頻率的兩倍。相鄰時(shí)鐘之間的相位差可以是90°。在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間,控制信號(hào)生成電路(CSG Ckt.)26可以使用四個(gè)內(nèi)部時(shí)鐘CLK1~CLK4和ECLK的不同組合,生成八個(gè)控制信號(hào)P1~P8,以從存儲(chǔ)器裝置存取八個(gè)數(shù)據(jù)D1-D8??梢哉J(rèn)為,這樣的存儲(chǔ)器裝置以八倍數(shù)據(jù)速率(ODR)操作。
      如上所述的傳統(tǒng)數(shù)據(jù)存取技術(shù)的缺點(diǎn)是,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間,僅僅有可能存取數(shù)據(jù)的2n位,例如,2位、4位、8位等。
      因此,傳統(tǒng)的半導(dǎo)體裝置可以包括額外的管腳或墊片(pad),其用于接收和/或輸出用于糾錯(cuò)編碼(ECC)、循環(huán)冗余編碼(CRC)或數(shù)據(jù)掩碼(DM)的數(shù)據(jù)位。這可能需要較大的芯片區(qū)域,因此增加了制造成本。

      發(fā)明內(nèi)容
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置,以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法。
      本發(fā)明的示例實(shí)施例涉及串行到并行轉(zhuǎn)換器、將串行位流轉(zhuǎn)換成并行流的方法、并行到串行轉(zhuǎn)換器、用于將并行位流轉(zhuǎn)換成串行位流的方法、控制信號(hào)生成器電路、生成控制信號(hào)的方法、存儲(chǔ)器裝置、向存儲(chǔ)器單元陣列寫入數(shù)據(jù)和從其讀取數(shù)據(jù)的方法、存儲(chǔ)器系統(tǒng)、以及向存儲(chǔ)器裝置寫入數(shù)據(jù)和從其讀取數(shù)據(jù)的方法。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置,以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其可以在一個(gè)時(shí)鐘循環(huán)中輸入和/或輸出更多數(shù)據(jù)。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置、以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其可以在相同總線上輸入和/或輸出附加數(shù)據(jù)。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置、以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其中可以將附加數(shù)據(jù)從存儲(chǔ)器控制器傳送到存儲(chǔ)器和/或從存儲(chǔ)器傳送到存儲(chǔ)器控制器。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置、以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其中附加數(shù)據(jù)是糾錯(cuò)數(shù)據(jù),例如,CRC或奇偶校驗(yàn)數(shù)據(jù)。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置、以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其中附加數(shù)據(jù)是掩碼數(shù)據(jù)。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置、以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其中附加數(shù)據(jù)是存儲(chǔ)器控制器或存儲(chǔ)器狀態(tài)信息,例如溫度信息。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置、以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其中附加數(shù)據(jù)是偽數(shù)據(jù)。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置、以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其中在外部輸入時(shí)鐘的一個(gè)時(shí)鐘內(nèi),可以存取由m(2n+k)位組成的多個(gè)寫入或讀取數(shù)據(jù)(其中m、n和k都是整數(shù))。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置、以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其需要較小的芯片面積和/或較低的制造成本。
      在本發(fā)明的示例實(shí)施例中,一種串行到并行轉(zhuǎn)換器,用于將m(其中m是≥3的整數(shù))位的串行位流轉(zhuǎn)換成并行m位流,其中m位包括2n數(shù)據(jù)位(其中n是≥1的整數(shù))和k數(shù)據(jù)位(其中k是≥1的整數(shù)),該串行到并行轉(zhuǎn)換器可以包括(m-1)個(gè)寄存器的第一寄存器陣列,每個(gè)用于順序地接收m位的串行位流的位1到(m-1)、以及(m-1)個(gè)控制信號(hào),第一寄存器陣列的(m-1)個(gè)寄存器中的每個(gè)存儲(chǔ)和輸出m位的串行位流的位1到(m-1),作為(m-1)個(gè)第一寄存器陣列輸出,(m-1)個(gè)第一寄存器陣列輸出中的每個(gè)在提供給串行到并行轉(zhuǎn)換器的外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出;以及m個(gè)寄存器的第二寄存器陣列,每個(gè)用于順序地接收(m-1)個(gè)第一寄存器陣列輸出和第m個(gè)控制信號(hào),第二寄存器陣列的m個(gè)寄存器中的每個(gè)同時(shí)存儲(chǔ)并且輸出位1到m,作為m個(gè)第二寄存器陣列輸出,所有m個(gè)第二寄存器陣列輸出都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出。
      在本發(fā)明的示例實(shí)施例中,一種將m(其中m是≥3的整數(shù))位的串行位流轉(zhuǎn)換成并行m位流的方法,其中m位包括2n數(shù)據(jù)位(其中n是≥1的整數(shù))和k數(shù)據(jù)位(其中k是≥1的整數(shù)),該方法可以包括順序地接收m位的串行位流和(m-1)控制信號(hào)的位1到(m-1)和(m-1)個(gè)控制信號(hào),存儲(chǔ)和輸出m位的串行位流的位1到(m-1)作為(m-1)個(gè)第一輸出,(m-1)個(gè)第一輸出中的每個(gè)在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出,順序地接收(m-1)個(gè)第一輸出和第m個(gè)控制信號(hào),并且同時(shí)存儲(chǔ)和輸出位1到m作為m個(gè)第二輸出,所有m個(gè)第二輸出都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出。
      在本發(fā)明的示例實(shí)施例中,一種用于將m(其中m是≥3的整數(shù))位的并行位流轉(zhuǎn)換成m位的串行位流的并行到串行轉(zhuǎn)換器,其中m位包括2n數(shù)據(jù)位(其中n是≥1的整數(shù))和k數(shù)據(jù)位(其中k是≥1的整數(shù)),該并行到串行轉(zhuǎn)換器可以包括m個(gè)邏輯門的邏輯門陣列,每個(gè)用于并發(fā)地接收m位的并行位流的位1到m和m個(gè)控制信號(hào),響應(yīng)于m個(gè)控制信號(hào)中的每個(gè),m個(gè)邏輯門中的每個(gè)順序地輸出m位的串行位流的位1到m,作為m個(gè)邏輯門陣列輸出,所有m個(gè)邏輯門陣列輸出都在提供給并行到串行轉(zhuǎn)換器的外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出;以及邏輯門,用于順序地接收m個(gè)邏輯門陣列輸出,并且輸出位1到m作為m位的串行位流,所有位1到m都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出。
      在本發(fā)明的示例實(shí)施例中,一種用于將m(其中m是≥3的整數(shù))位的并行位流轉(zhuǎn)換成m位的串行位流的方法,其中m位包括2n數(shù)據(jù)位(其中n是≥1的整數(shù))和k數(shù)據(jù)位(其中k是≥1的整數(shù)),該方法可以包括并發(fā)地接收m位的并行位流的位1到m和m個(gè)控制信號(hào),響應(yīng)于m個(gè)控制信號(hào)中的每個(gè),順序地輸出m位的串行位流的位1到m,作為m個(gè)第一輸出,所有m個(gè)第一輸出都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出,并且順序地接收m個(gè)第一輸出,并且輸出位1到m作為m位的串行位流,所有位1到m都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出。
      在本發(fā)明的示例實(shí)施例中,一種控制信號(hào)生成器電路可以包括邏輯電路,其用于接收至少兩個(gè)內(nèi)部時(shí)鐘信號(hào),并且生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù)),并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù))并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p個(gè)控制信號(hào)。
      在本發(fā)明的示例實(shí)施例中,一種生成控制信號(hào)的方法可以包括接收至少兩個(gè)內(nèi)部時(shí)鐘信號(hào),并且生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù)),并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù))并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p個(gè)控制信號(hào)。
      在本發(fā)明的示例實(shí)施例中,一種存儲(chǔ)器裝置可以包括存儲(chǔ)器單元陣列;控制信號(hào)生成器電路,用于接收至少兩個(gè)內(nèi)部時(shí)鐘信號(hào)并且生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù))并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù))并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p個(gè)控制信號(hào);至少一個(gè)串行到并行轉(zhuǎn)換器,用于順序地接收m(其中m是≥3的整數(shù))位的串行位流,并且響應(yīng)于p個(gè)控制信號(hào)中的每個(gè),將m位的串行位流轉(zhuǎn)換成并行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出并行位流的所有位,其中可以將至少2n數(shù)據(jù)位寫入存儲(chǔ)器單元陣列;以及至少一個(gè)并行到串行轉(zhuǎn)換器,用于接收從存儲(chǔ)器單元陣列讀取的至少并行2n位流,并且響應(yīng)于2n個(gè)控制信號(hào)中的每個(gè),將并行2n位流轉(zhuǎn)換成串行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出串行位流的所有位,其中可以從存儲(chǔ)器單元陣列讀取至少2n數(shù)據(jù)位。
      在本發(fā)明的示例實(shí)施例中,一種向存儲(chǔ)器單元陣列寫入數(shù)據(jù)和從其讀取數(shù)據(jù)的方法可以包括接收至少兩個(gè)內(nèi)部時(shí)鐘信號(hào),并且生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù))并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù))并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p個(gè)控制信號(hào),順序地接收m(其中m是≥3的整數(shù))位的串行位流,并且響應(yīng)于p個(gè)控制信號(hào)中的每個(gè),將m位的串行位流轉(zhuǎn)換成并行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出并行位流的所有位,其中可以將至少2n數(shù)據(jù)位寫入存儲(chǔ)器單元陣列,并且接收從存儲(chǔ)器單元陣列讀取的至少并行2n位流,并且響應(yīng)于2n個(gè)控制信號(hào)中的每個(gè),將并行2n位流轉(zhuǎn)換成串行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出串行位流的所有位,其中可以從存儲(chǔ)器單元陣列讀取至少2n數(shù)據(jù)位。
      在本發(fā)明的示例實(shí)施例中,一種存儲(chǔ)器系統(tǒng)可以包括存儲(chǔ)器和存儲(chǔ)器控制器,其中該存儲(chǔ)器包括多個(gè)存儲(chǔ)器裝置,每個(gè)存儲(chǔ)器裝置包括存儲(chǔ)器單元陣列,每個(gè)存儲(chǔ)器裝置包括控制信號(hào)生成器電路,用于接收至少兩個(gè)內(nèi)部時(shí)鐘信號(hào)并且生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù))并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù))并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p個(gè)控制信號(hào);至少一個(gè)串行到并行轉(zhuǎn)換器,用于順序地接收m(其中m是≥3的整數(shù))位的串行位流,并且響應(yīng)于p個(gè)控制信號(hào)中的每個(gè),將m位的串行位流轉(zhuǎn)換成并行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出并行位流的所有位,其中可以將至少2n數(shù)據(jù)位寫入存儲(chǔ)器單元陣列;以及至少一個(gè)并行到串行轉(zhuǎn)換器,用于接收從存儲(chǔ)器單元陣列讀取的至少并行2n位流,并且響應(yīng)于2n個(gè)控制信號(hào)中的每個(gè),將并行2n位流轉(zhuǎn)換成串行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間,輸出串行位流串行位流的所有位,其中可以從存儲(chǔ)器單元陣列讀取至少2n數(shù)據(jù)位,并且該存儲(chǔ)器控制器將外部時(shí)鐘信號(hào)提供給多個(gè)存儲(chǔ)器裝置中的每個(gè)的鎖相回路,從而每個(gè)鎖相回路可以生成提供給控制信號(hào)生成器電路的至少兩個(gè)內(nèi)部時(shí)鐘信號(hào),并且提供命令信號(hào)和尋址信號(hào),以從多個(gè)存儲(chǔ)器裝置中的任何一個(gè)讀取至少2n數(shù)據(jù)位,并且將至少2n數(shù)據(jù)位寫入多個(gè)存儲(chǔ)器裝置中的任何一個(gè)。
      在本發(fā)明的示例實(shí)施例中,一種向存儲(chǔ)器寫入數(shù)據(jù)和從其讀取數(shù)據(jù)的方法,該存儲(chǔ)器包括多個(gè)存儲(chǔ)器裝置和存儲(chǔ)器控制器,該方法可以包括將外部時(shí)鐘信號(hào)提供給多個(gè)存儲(chǔ)器裝置中的每個(gè),從外部時(shí)鐘信號(hào)生成至少兩個(gè)內(nèi)部時(shí)鐘信號(hào),生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù))并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù))并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p控制信號(hào),從存儲(chǔ)器控制器順序地接收m(其中m是≥3的整數(shù))位的串行位流,并且響應(yīng)于p個(gè)控制信號(hào)中的每個(gè),將m位的串行位流轉(zhuǎn)換成并行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出并行位流的所有位,提供寫入命令信號(hào)和尋址信號(hào),以將至少2n數(shù)據(jù)位寫入多個(gè)存儲(chǔ)器裝置中的至少一個(gè),從多個(gè)存儲(chǔ)器裝置中的一個(gè)接收至少并行2n位流,并且響應(yīng)于2n個(gè)控制信號(hào)中的每個(gè),將并行2n位流轉(zhuǎn)換成串行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出串行位流的所有位,并且提供讀取命令信號(hào)和尋址信號(hào),以從多個(gè)存儲(chǔ)器裝置中的至少一個(gè)讀取至少2n數(shù)據(jù)位。
      本發(fā)明的示例實(shí)施例涉及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置、以及數(shù)據(jù)輸入和數(shù)據(jù)輸出控制方法,其中在所生成的內(nèi)部時(shí)鐘信號(hào)的數(shù)目、所利用的反相器電路的數(shù)目和所生成的控制信號(hào)數(shù)目之間存在一一對(duì)應(yīng)關(guān)系。在其它示例實(shí)施例中,在所生成的內(nèi)部時(shí)鐘信號(hào)的數(shù)目、所利用的反相器電路的數(shù)目和所生成的控制信號(hào)數(shù)目之間不存在一一對(duì)應(yīng)關(guān)系。在一些示例實(shí)施例中,所生成的控制信號(hào)的數(shù)目大于所生成的內(nèi)部時(shí)鐘信號(hào)的數(shù)目。


      根據(jù)下面提供的示例實(shí)施例的詳細(xì)描述以及附圖,將會(huì)變得更加全面地理解本發(fā)明,其中該詳細(xì)描述和附圖僅僅是為了說明的目的而給出的,因此不限制本發(fā)明。
      圖1A示出了傳統(tǒng)的存儲(chǔ)器系統(tǒng)的示例。
      圖1B示出了傳統(tǒng)的存儲(chǔ)器裝置的示例。
      圖2A示出了傳統(tǒng)的PLL和控制信號(hào)生成電路的操作。
      圖2B示出了傳統(tǒng)的PLL和控制信號(hào)生成電路的另一操作。
      圖3示出了傳統(tǒng)的PLL和控制信號(hào)生成電路的另一操作。
      圖4示出了根據(jù)本發(fā)明的示例實(shí)施例的存儲(chǔ)器系統(tǒng)。
      圖5示出了根據(jù)本發(fā)明的示例實(shí)施例的存儲(chǔ)器裝置。
      圖6示出了根據(jù)本發(fā)明的示例實(shí)施例的串行到并行轉(zhuǎn)換器。
      圖7示出了根據(jù)本發(fā)明的示例實(shí)施例的并行到串行轉(zhuǎn)換器。
      圖8示出了根據(jù)本發(fā)明的示例實(shí)施例的控制信號(hào)生成電路。
      圖9A示出了根據(jù)本發(fā)明的示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的寫入操作。
      圖9B示出了根據(jù)本發(fā)明的示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的讀取操作。
      圖10示出了根據(jù)本發(fā)明的另一示例實(shí)施例的控制信號(hào)生成電路。
      圖11A示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的寫入操作。
      圖11B示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的讀取操作。
      圖12示出了根據(jù)本發(fā)明的另一示例實(shí)施例的控制信號(hào)生成電路。
      圖13A示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的寫入操作。
      圖13B示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的讀取操作。
      圖14示出了根據(jù)本發(fā)明的另一示例實(shí)施例的控制信號(hào)生成電路。
      圖15A示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的寫入操作。
      圖15B示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的讀取操作。
      圖16示出了根據(jù)本發(fā)明的另一示例實(shí)施例的存儲(chǔ)器裝置。
      圖17示出了根據(jù)本發(fā)明的示例實(shí)施例的錯(cuò)誤檢測器。
      圖18示出了根據(jù)本發(fā)明的示例實(shí)施例的錯(cuò)誤檢測代碼生成電路。
      圖19示出了根據(jù)本發(fā)明的另一示例實(shí)施例的存儲(chǔ)器裝置。
      圖20示出了根據(jù)本發(fā)明的另一示例實(shí)施例的數(shù)據(jù)掩碼電路。
      圖21示出了根據(jù)本發(fā)明的另一示例實(shí)施例的存儲(chǔ)器裝置。
      應(yīng)當(dāng)注意,這些附圖旨在示出本發(fā)明的示例實(shí)施例的方法和裝置的一般特征,以便描述這里的這些示例實(shí)施例。然而,這些附圖不是按比例的,并且可能不精確地反映任何示例實(shí)施例的特征,并且不應(yīng)當(dāng)被解釋成在本發(fā)明的范圍內(nèi)限定或限制示例實(shí)施例的值或?qū)傩缘姆秶?br> 具體實(shí)施例方式
      現(xiàn)在將參考附圖更全面地描述本發(fā)明的各種示例實(shí)施例,其中在附圖中示出了本發(fā)明的一些示例實(shí)施例。
      這里公開了本發(fā)明的詳細(xì)的說明性實(shí)施例。然而,這里公開的具體結(jié)構(gòu)和功能細(xì)節(jié)僅僅是代表性的,以便描述本發(fā)明的示例實(shí)施例。然而,本發(fā)明可以以很多可選形式來實(shí)施,并且不應(yīng)當(dāng)被解釋為僅僅局限于這里闡述的實(shí)施例。
      因此,雖然本發(fā)明的示例實(shí)施例能夠產(chǎn)生各種變型和可選形式,但是在附圖中作為示例示出了其實(shí)施例,并且這里將對(duì)其進(jìn)行詳細(xì)描述。然而,應(yīng)當(dāng)理解,不意欲將本發(fā)明的示例實(shí)施例局限于所公開的特定形式,而是相反地,本發(fā)明的示例實(shí)施例涵蓋落入本發(fā)明的范圍之內(nèi)的所有變型、等效物和可選方案。貫穿附圖描述,相同標(biāo)號(hào)引用相同的單元。
      應(yīng)當(dāng)理解,雖然這里可以使用用語第一、第二等或第1、2號(hào)等來描述各種單元,但是這些單元將不受這些用語的限制。這些用語僅僅用來相互區(qū)分單元。例如,可以將第一單元稱為第二單元,并且,類似地,可以將第二單元稱為第一單元,而不背離本發(fā)明的示例實(shí)施例的范圍。如這里所使用的那樣,用語“和/或”包括相關(guān)列出的項(xiàng)目中的一個(gè)或多個(gè)的任意組合。
      應(yīng)當(dāng)理解,當(dāng)單元被稱為“連接”或“耦接”到另一單元時(shí),它可以直接連接或耦接到另一單元,或者可以存在中介單元。相反,當(dāng)單元被稱為“直接連接”或“直接耦接”到另一單元時(shí),則不存在中介單元。用來描述單元之間的關(guān)系的其它詞應(yīng)當(dāng)以類似的方式加以解釋(例如,“在...之間”相對(duì)于“直接地在...之間”,“相鄰”相對(duì)于“直接相鄰”,等等)。
      這里使用的術(shù)語僅僅是為了描述特定實(shí)施例,并且不意欲限制本發(fā)明的示例實(shí)施例。如這里所使用的那樣,除非上下文另外指明,否則單數(shù)形式“a”、“an”和“the”也意欲包括復(fù)數(shù)形式。還應(yīng)當(dāng)理解,用語“comprises(包括)”、“comprising(包括)”、“includes(包括)”和/或“including(包括)”在這里使用時(shí),指定所述特征、整數(shù)、步驟、操作、單元和/或組件的存在,但是不排除一個(gè)或多個(gè)其它特征、整數(shù)、步驟、操作、單元、組件、和/或其組的存在或添加。
      還應(yīng)當(dāng)注意,在一些可選實(shí)現(xiàn)中,功能/動(dòng)作可以不按照在本描述中表述的次序發(fā)生。例如,根據(jù)所涉及的功能/動(dòng)作,連續(xù)描述的兩個(gè)功能/動(dòng)作實(shí)際上可以基本上同時(shí)執(zhí)行,或者有時(shí)可以以相反的次序執(zhí)行。
      圖4示出了根據(jù)本發(fā)明的示例實(shí)施例的存儲(chǔ)器系統(tǒng)。如圖所示,根據(jù)本發(fā)明的示例實(shí)施例的存儲(chǔ)器系統(tǒng)可以包括存儲(chǔ)器控制器100’、以及存儲(chǔ)器模塊200’,其中多個(gè)存儲(chǔ)器裝置200-1’、200-2’、200-x’被安裝在模塊板上。如圖所示,存儲(chǔ)器控制器100’和存儲(chǔ)器模塊200’交換一個(gè)或多個(gè)數(shù)據(jù)信號(hào)DATA。在圖4所示的示例中,一個(gè)或多個(gè)數(shù)據(jù)信號(hào)DATA可以由[1:m]DATA11到[1:m]DATAxj表示的m位的串行流組成,其中下面將更詳細(xì)地描述m。
      如圖所示,在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間,每個(gè)存儲(chǔ)器裝置200-1’、200-2’、200-x’可以接收或輸出由m位的串行流組成的DATA,其中m=(2n+k)位而非2n位。在示例實(shí)施例中,所有2n+k數(shù)據(jù)位都可以是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù)。
      圖5示出了根據(jù)本發(fā)明的示例實(shí)施例的、包括相關(guān)控制邏輯的存儲(chǔ)器裝置。如圖所示,相關(guān)控制邏輯可以包括一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器14-1’到14-j’、一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器16-1’到16-j’、存儲(chǔ)器單元陣列18’、時(shí)鐘生成器(CLK Gen.)24’、和/或控制信號(hào)生成電路(CSG Ckt.)26’。相關(guān)控制邏輯還可以包括圖1B的傳統(tǒng)地址緩沖器(ADD BUF)10、命令解碼器(COMDEC)12、行解碼器20、和/或列解碼器22。
      響應(yīng)于寫入命令信號(hào)(WE)和多個(gè)控制信號(hào)(P1~P(m)),每個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)可以接收由m位數(shù)據(jù)組成的串行數(shù)據(jù)DATA,并且通過m個(gè)數(shù)據(jù)總線將m位并行數(shù)據(jù)同時(shí)輸出到存儲(chǔ)器單元陣列18’。另外,每個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)可以通過m個(gè)數(shù)據(jù)總線耦接到存儲(chǔ)器單元陣列18’。
      響應(yīng)于讀取命令信號(hào)(RE)和多個(gè)控制信號(hào)(P1~P(m)),每個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)可以并行從存儲(chǔ)器單元陣列18’接收m位數(shù)據(jù),并且輸出m位串行數(shù)據(jù)。
      時(shí)鐘生成器(CLK Gen.)24’可以接收外部時(shí)鐘信號(hào)ECLK,并且執(zhí)行鎖定操作,以輸出用ECLK鎖定的內(nèi)部時(shí)鐘信號(hào)CLK1。在完成鎖定操作之后,時(shí)鐘生成器(CLK Gen.)24’可以將多個(gè)內(nèi)部時(shí)鐘信號(hào)(CLK1~CLK1)輸出到控制信號(hào)生成電路(CSG Ckt.)26’??刂菩盘?hào)生成電路(CSG Ckt.)26’可以生成多個(gè)控制信號(hào)(P1~P(m))。
      如圖5所示,控制信號(hào)生成電路(CSG Ckt.)26’生成多個(gè)控制信號(hào)(P1~P(m))。在示例實(shí)施例中,m=2n+k。結(jié)果,在本發(fā)明的示例實(shí)施例中,響應(yīng)于一個(gè)或多個(gè)控制信號(hào)(P1~P(m)),一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)、和/或一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)也可以在ECLK的一個(gè)時(shí)鐘期間將m數(shù)據(jù)位轉(zhuǎn)換成并行或串行流。
      圖6示出了根據(jù)本發(fā)明的示例實(shí)施例的串行到并行轉(zhuǎn)換器,例如,串行到并行轉(zhuǎn)換器(14-j’)。串行到并行轉(zhuǎn)換器(14-j’)可以包括第一觸發(fā)器部分162,其包括m-1個(gè)觸發(fā)器(例如,D觸發(fā)器DF11~DF1(m-1));以及第二觸發(fā)器部分164,其包括m個(gè)觸發(fā)器(例如,D觸發(fā)器DF21~DF2m)。響應(yīng)于一個(gè)或多個(gè)控制信號(hào)(P1~P(m-1))的上升沿,m-1個(gè)觸發(fā)器(DF11~DF1(m-1))中的每個(gè)可以存儲(chǔ)來自串行數(shù)據(jù)流DATA的對(duì)應(yīng)輸入數(shù)據(jù),并且可以分別輸出多個(gè)數(shù)據(jù)DI1、DI2~DIm-1。
      響應(yīng)于控制信號(hào)Pm的上升沿,m個(gè)觸發(fā)器(DF21~DF2m)中的每個(gè)可以同時(shí)存儲(chǔ)來自第一觸發(fā)器部分162的m-1個(gè)輸出數(shù)據(jù)、以及最后的輸入數(shù)據(jù),并且可以將所有數(shù)據(jù)(di1~dim)并行輸出到存儲(chǔ)器單元陣列(例如,存儲(chǔ)器單元陣列18’)。
      圖7示出了根據(jù)本發(fā)明的示例實(shí)施例的并行到串行轉(zhuǎn)換器,例如,并行到串行轉(zhuǎn)換器(16-j’)。并行到串行轉(zhuǎn)換器(16-j’)可以包括多個(gè)與電路AND1~ANDm、以及或電路40。響應(yīng)于一個(gè)或多個(gè)控制信號(hào)(P1~P(m))的上升沿,可以通過多個(gè)與電路AND1~ANDm順序地輸出數(shù)據(jù)的M位(do1~dom)。或電路40可以用來連續(xù)地輸出數(shù)據(jù)DATA而沒有間隙。
      圖8示出了根據(jù)本發(fā)明的示例實(shí)施例的控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’??刂菩盘?hào)生成電路(CSG Ckt.)26’可以包括I個(gè)內(nèi)部時(shí)鐘信號(hào)(其中I是整數(shù);在圖8中,I=5)、多個(gè)反相器(inverter)電路I1~I(xiàn)x(其中x是整數(shù),在圖8中,x=5)、以及多個(gè)與電路AND11~AND1m(其中m是整數(shù),在圖8中,m=5)。圖9A和9B分別示出了根據(jù)本發(fā)明的示例實(shí)施例的、用于信號(hào)生成電路例如控制信號(hào)生成電路(CSG Ckt.)26’的示例寫入和讀取時(shí)序圖。下面結(jié)合圖8、9A和9B描述控制信號(hào)生成電路(CSG Ckt.)26’的示例操作。
      圖9A示出了根據(jù)本發(fā)明的示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的寫入操作。在圖9A的示例中,對(duì)于寫入循環(huán),m=I=5。圖9B示出了根據(jù)本發(fā)明的示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的讀取操作。在圖9B的示例中,對(duì)于讀取循環(huán),m=I=5。
      如圖所示,在圖9A和9B中,當(dāng)CLK1、CLK2B(與CLK2反相)、CLK3B(與CLK3反相)和CLK5處于高電平時(shí),激活控制信號(hào)P1。當(dāng)CLK1、CLK2、CLK3B和CLK4B處于高電平時(shí),激活控制信號(hào)P2。當(dāng)CLK2、CLK3、CLK4B和CLK5B處于高電平時(shí),激活控制信號(hào)P3。當(dāng)CLK1B、CLK3、CLK4和CLK5B處于高電平時(shí),激活控制信號(hào)P4。當(dāng)CLK1B、CLK2B、CLK4和CLK5處于高電平時(shí),激活控制信號(hào)P5。
      如圖9A所示,時(shí)鐘生成器,例如,圖5的時(shí)鐘生成器(CLK Gen.)24’可以生成五個(gè)(I=5)內(nèi)部時(shí)鐘CLK1~CLK5,其具有與外部時(shí)鐘信號(hào)ECLK相同的頻率。可以在ECLK的一個(gè)時(shí)鐘內(nèi)順序地激活五個(gè)內(nèi)部時(shí)鐘CLK1~CLK5。相鄰的內(nèi)部時(shí)鐘CLK1~CLK5之間的相位差可以是72°。上面結(jié)合圖6描述了從D11~D14到di1~di5的數(shù)據(jù)寫入處理。
      控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’可以在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間生成五個(gè)(m=5)控制信號(hào)P1~P5,以將五個(gè)數(shù)據(jù)D1到D5寫入存儲(chǔ)器裝置。在示例實(shí)施例中,m=I=2n+k,其中,n=2并且k=1。
      如圖9B所示,時(shí)鐘生成器,例如,圖5的時(shí)鐘生成器(CLK Gen.)24’可以生成五個(gè)(I=5)內(nèi)部時(shí)鐘CLK1~CLK5,其具有與外部時(shí)鐘信號(hào)ECLK相同的頻率??梢栽贓CLK的一個(gè)時(shí)鐘內(nèi)順序地激活五個(gè)內(nèi)部時(shí)鐘CLK1~CLK5。相鄰的內(nèi)部時(shí)鐘CLK1~CLK5之間的相位差可以是72°。上面結(jié)合圖7描述了從do1到do5的數(shù)據(jù)傳送處理。
      控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’可以在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間生成五個(gè)(m=5)控制信號(hào)P1~P5,以從存儲(chǔ)器裝置讀取五個(gè)數(shù)據(jù)D1到D5。在示例實(shí)施例中,m=I=2n+k,其中,n=2并且k=1。
      圖10示出了根據(jù)本發(fā)明的示例實(shí)施例的控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’??刂菩盘?hào)生成電路(CSG Ckt.)26’可以包括I個(gè)內(nèi)部時(shí)鐘信號(hào)(其中I是整數(shù);在圖10中,I=6)、多個(gè)反相器電路I1~I(xiàn)x(其中x是整數(shù),在圖10中,x=6)、以及多個(gè)與電路AND11~AND1m(其中m是整數(shù),在圖10中,m=6)。圖11A和11B分別示出了根據(jù)本發(fā)明的示例實(shí)施例的、用于控制信號(hào)生成電路例如控制信號(hào)生成電路(CSG Ckt.)26’的示例寫入和讀取時(shí)序圖。下面結(jié)合圖10、11A和11B描述了控制信號(hào)生成電路(CSG Ckt.)26’的示例操作。
      圖11A示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的寫入操作。在圖11A的示例中,對(duì)于寫入循環(huán),m=I=6。圖11B示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的讀取操作。在圖11B的示例中,對(duì)于讀取循環(huán),m=I=6。
      如圖所示,在圖11A和11B中,當(dāng)CLK1、CLK2B(與CLK2反相)、CLK3B(與CLK3反相)、CLK4B(與CLK4反相)、CLK5和CLK6處于高電平時(shí),激活控制信號(hào)P1。當(dāng)CLK1、CLK2、CLK3B、CLK4B、CLK5B和CLK6處于高電平時(shí),激活控制信號(hào)P2。當(dāng)CLK1、CLK2、CLK3、CLK4B、CLK5B和CLK6B處于高電平時(shí),激活控制信號(hào)P3。當(dāng)CLK1B、CLK2、CLK3、CLK4、CLK5B和CLK6B處于高電平時(shí),激活控制信號(hào)P4。當(dāng)CLK1B、CLK2B、CLK3、CLK4、CLK5和CLK6B處于高電平時(shí),激活控制信號(hào)P5。當(dāng)CLK1B、CLK2B、CLK3B、CLK4、CLK5和CLK6處于高電平時(shí),激活控制信號(hào)P6。
      如圖11A所示,時(shí)鐘生成器,例如,圖5的時(shí)鐘生成器(CLK Gen.)24’可以生成六個(gè)(I=6)內(nèi)部時(shí)鐘CLK1~CLK6,其具有與外部時(shí)鐘信號(hào)ECLK相同的頻率。可以在ECLK的一個(gè)時(shí)鐘內(nèi)順序地激活六個(gè)內(nèi)部時(shí)鐘CLK1~CLK6。相鄰的內(nèi)部時(shí)鐘CLK1~CLK6之間的相位差可以是60°。上面結(jié)合圖6描述了從DI1~DI5到di1~di6的數(shù)據(jù)寫入處理。
      控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’可以在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間生成六個(gè)(m=6)控制信號(hào)P1~P6,以將六個(gè)數(shù)據(jù)D1到D6寫入存儲(chǔ)器裝置。在示例實(shí)施例中,m=I=2n+k,其中,n=2并且k=2。
      如圖11B所示,時(shí)鐘生成器,例如,圖5的時(shí)鐘生成器(CLK Gen.)24’可以生成六個(gè)(I=6)內(nèi)部時(shí)鐘CLK1~CLK6,其具有與外部時(shí)鐘信號(hào)ECLK相同的頻率。可以在ECLK的一個(gè)時(shí)鐘內(nèi)順序地激活六個(gè)內(nèi)部時(shí)鐘CLK1~CLK6。相鄰的內(nèi)部時(shí)鐘CLK1~CLK6之間的相位差可以是60°。上面結(jié)合圖7描述了從do1到do6的數(shù)據(jù)傳送處理。
      控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’可以在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間生成六個(gè)(m=6)控制信號(hào)P1~P6,以從存儲(chǔ)器裝置讀取六個(gè)數(shù)據(jù)D1到D6。在示例實(shí)施例中,m=I=2n+k,其中,n=2并且k=2。
      圖12示出了根據(jù)本發(fā)明的示例實(shí)施例的控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’。控制信號(hào)生成電路(CSG Ckt.)26’可以包括I個(gè)內(nèi)部時(shí)鐘信號(hào)(其中I是整數(shù);在圖12中,I=9)、多個(gè)反相器電路I1~I(xiàn)x(其中m是整數(shù),在圖12中,x=9)、以及多個(gè)與電路AND11~AND1m(其中m是整數(shù),在圖12中,m=9)。圖13A和13B分別示出了根據(jù)本發(fā)明的示例實(shí)施例的、用于控制信號(hào)生成電路例如控制信號(hào)生成電路(CSG Ckt.)26’的示例寫入和讀取時(shí)序圖。下面結(jié)合圖12、13A和13B描述控制信號(hào)生成電路(CSGCkt.)26’的示例操作。
      圖13A示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的寫入操作。在圖13A的示例中,對(duì)于寫入循環(huán),m=I=9。圖1 3B示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的讀取操作。在圖13B的示例中,對(duì)于讀取循環(huán),m=I=9。
      如圖所示,在圖13A和13B中,當(dāng)CLK1、CLK2B(與CLK2反相)、CLK3B(與CLK3反相)、CLK4B(與CLK4反相)、CLK5B(與CLK5反相)、CLK6B(與CLK6反相)、CLK7、CLK8和CLK9處于高電平時(shí),激活控制信號(hào)P1。當(dāng)CLK1、CLK2、CLK3B、CLK4B、CLK5B和CLK6B、CLK7B、CLK8和CLK9處于高電平時(shí),激活控制信號(hào)P2。當(dāng)CLK1、CLK2、CLK3、CLK4B、CLK5B、CLK6B、CLK7B、CLK8B和CLK9處于高電平時(shí),激活控制信號(hào)P3。當(dāng)CLK1、CLK2、CLK3、CLK4、CLK5B、CLK6B、CLK7B、CLK8B和CLK9B處于高電平時(shí),激活控制信號(hào)P4。當(dāng)CLK1B、CLK2、CLK3、CLK4、CLK5、CLK6B、CLK7B、CLK8B和CLK9B處于高電平時(shí),激活控制信號(hào)P5。當(dāng)CLK1B、CLK2B、CLK3、CLK4、CLK5、CLK6、CLK7B、CLK8B和CLK9B處于高電平時(shí),激活控制信號(hào)P6。當(dāng)CLK1B、CLK2B、CLK3B、CLK4、CLK5、CLK6、CLK7、CLK8B和CLK9B處于高電平時(shí),激活控制信號(hào)P7。當(dāng)CLK1B、CLK2B、CLK3B、CLK4B、CLK5、CLK6、CLK7、CLK8和CLK9B處于高電平時(shí),激活控制信號(hào)P8。當(dāng)CLK1B、CLK2B、CLK3B、CLK4B、CLK5B、CLK6、CLK7、CLK8和CLK9處于高電平時(shí),激活控制信號(hào)P9。
      如圖13A所示,時(shí)鐘生成器,例如,圖5的時(shí)鐘生成器(CLK Gen.)24’可以生成九個(gè)(I=9)內(nèi)部時(shí)鐘CLK1~CLK9,其具有與外部時(shí)鐘信號(hào)ECLK相同的頻率??梢栽贓CLK的一個(gè)時(shí)鐘內(nèi)順序地激活九個(gè)內(nèi)部時(shí)鐘CLK1~CLK9。相鄰的內(nèi)部時(shí)鐘CLK1~CLK9之間的相位差可以是40°。上面結(jié)合圖6描述了從DI1~DI8到di1~di9的數(shù)據(jù)寫入處理。
      控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’可以在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間生成九個(gè)(m=9)控制信號(hào)P1~P9,以將九個(gè)數(shù)據(jù)D1到D9寫入存儲(chǔ)器裝置。在示例實(shí)施例中,m=I=2n+k,其中,n=3并且k=1。
      如圖13B所示,時(shí)鐘生成器,例如,圖5的時(shí)鐘生成器(CLK Gen.)24’可以生成九個(gè)(I=9)內(nèi)部時(shí)鐘CLK1~CLK9,其具有與外部時(shí)鐘信號(hào)ECLK相同的頻率??梢栽贓CLK的一個(gè)時(shí)鐘內(nèi)順序地激活九個(gè)內(nèi)部時(shí)鐘CLK1~CLK9。相鄰的內(nèi)部時(shí)鐘CLK1~CLK9之間的相位差可以是40°。上面結(jié)合圖7描述了從do1到do9的數(shù)據(jù)傳送處理。
      控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’可以在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間生成九個(gè)(m=9)控制信號(hào)P1~P9,以從存儲(chǔ)器裝置讀取九個(gè)數(shù)據(jù)D1到D9。在示例實(shí)施例中,m=I=2n+k,其中,n=3并且k=1。
      圖14示出了根據(jù)本發(fā)明的示例實(shí)施例的控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’??刂菩盘?hào)生成電路(CSG Ckt.)26’可以包括I個(gè)內(nèi)部時(shí)鐘信號(hào)(其中I是整數(shù);在圖14中,I=5)、多個(gè)反相器電路I1~I(xiàn)x(其中x是整數(shù),在圖14中,x=6)、以及多個(gè)與電路AND11~AND1m(其中m是整數(shù),在圖14中,m=10)。圖15A和15B分別示出了根據(jù)本發(fā)明的示例實(shí)施例的、用于控制信號(hào)生成電路例如控制信號(hào)生成電路(CSG Ckt.)26’的示例寫入和讀取時(shí)序圖。下面結(jié)合圖14、15A和15B描述控制信號(hào)生成電路(CSG Ckt.)26’的示例操作。
      圖15A示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的寫入操作。在圖15A的示例中,對(duì)于寫入循環(huán),m=2I=10。圖15B示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、利用控制信號(hào)生成電路的存儲(chǔ)器裝置的讀取操作。在圖13B的示例中,對(duì)于讀取循環(huán),m=2I=10。
      如圖所示,在圖15A和15B中,當(dāng)CLK1、CLK2B(與CLK2反相)、CLK3B(與CLK3反相)、CLK4B(與CLK4反相)和CLK5處于高電平時(shí),激活控制信號(hào)P1和P6。當(dāng)CLK1、CLK2、CLK3B、CLK4B和CLK5B處于高電平時(shí),激活控制信號(hào)P2和P7。當(dāng)CLK1B、CLK2、CLK3、CLK4B和CLK5B處于高電平時(shí),激活控制信號(hào)P3和P8。當(dāng)CLK1B、CLK2B、CLK3、CLK4、和CLK5B處于高電平時(shí),激活控制信號(hào)P4和P9。當(dāng)CLK1B、CLK2B、CLK3B、CLK4和CLK5處于高電平時(shí),激活控制信號(hào)P5和P10。
      如圖15A所示,時(shí)鐘生成器,例如,圖5的時(shí)鐘生成器(CLK Gen.)24’可以生成五個(gè)(I=5)內(nèi)部時(shí)鐘CLK1~CLK5,其具有外部時(shí)鐘信號(hào)ECLK的頻率的兩倍??梢栽贓CLK的一個(gè)時(shí)鐘內(nèi)順序地多次(例如,兩次)激活五個(gè)內(nèi)部時(shí)鐘CLK1~CLK5。相鄰的內(nèi)部時(shí)鐘CLK1~CLK5之間的相位差可以是72°。上面結(jié)合圖6描述了從DI1~DI10到di1~di9的數(shù)據(jù)寫入處理。
      控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’可以在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間生成十個(gè)(m=2I)控制信號(hào)P1~P10,以將十個(gè)數(shù)據(jù)D1到D10寫入存儲(chǔ)器裝置。在示例實(shí)施例中,m=2I=2n+k,其中,n=3并且k=2。
      如圖15B所示,時(shí)鐘生成器,例如,圖5的時(shí)鐘生成器(CLK Gen.)24’可以生成五個(gè)(I=5)內(nèi)部時(shí)鐘CLK1~CLK5,其具有與外部時(shí)鐘信號(hào)ECLK相同的頻率??梢栽贓CLK的一個(gè)時(shí)鐘內(nèi)順序地激活五個(gè)內(nèi)部時(shí)鐘CLK1~CLK5。相鄰的內(nèi)部時(shí)鐘CLK1~CLK5之間的相位差可以是72°。上面結(jié)合圖7描述了從do1到do10的數(shù)據(jù)傳輸處理。
      控制信號(hào)生成電路,例如,控制信號(hào)生成電路(CSG Ckt.)26’可以在外部時(shí)鐘ECLK的一個(gè)時(shí)鐘循環(huán)期間生成十個(gè)(m=2I)控制信號(hào)P1~P10,以從存儲(chǔ)器裝置讀取十個(gè)數(shù)據(jù)D1到D10。在示例實(shí)施例中,m=2I=2n+k,其中,n=3并且k=2。
      圖16示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、包括相關(guān)控制邏輯的存儲(chǔ)器裝置。如圖所示以及如上面結(jié)合圖5所討論的那樣,相關(guān)控制邏輯可以包括一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器14-1’到14-j’、一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器16-1’到16-j’、存儲(chǔ)器單元陣列18、時(shí)鐘生成器(CLK Gen.)24’、和/或控制信號(hào)生成電路(CSG Ckt.)26’。相關(guān)控制邏輯還可以包括圖1B的傳統(tǒng)地址緩沖器(ADD BUF)10、命令解碼器(COM DEC)12、存儲(chǔ)器單元陣列18’、行解碼器20、和/或列解碼器22。
      響應(yīng)于寫入命令信號(hào)(WE)和多個(gè)控制信號(hào)(P1~P(m)),每個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)可以接收由m位數(shù)據(jù)組成的串行數(shù)據(jù)DATA,并且通過m個(gè)數(shù)據(jù)總線輸出m位并行數(shù)據(jù)。另外,每個(gè)串行到并行轉(zhuǎn)換器(14-1’~14-j’)可以通過2n個(gè)數(shù)據(jù)總線耦接到存儲(chǔ)器單元陣列18。
      響應(yīng)于讀取命令信號(hào)(RE)和多個(gè)控制信號(hào)(P1~P(m)),每個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)可以并行從存儲(chǔ)器單元陣列18接收2n位數(shù)據(jù),并且輸出m位串行數(shù)據(jù)。
      時(shí)鐘生成器(CLK Gen.)24’可以接收外部時(shí)鐘信號(hào)ECLK,并且執(zhí)行鎖定操作,以輸出用ECLK鎖定的內(nèi)部時(shí)鐘信號(hào)CLK1。在完成鎖定操作之后,時(shí)鐘生成器(CLK Gen.)24’可以將多個(gè)內(nèi)部時(shí)鐘信號(hào)(CLK1~CLK1)輸出到控制信號(hào)生成電路(CSG Ckt.)26’??刂菩盘?hào)生成電路(CSG Ckt.)26’可以生成多個(gè)控制信號(hào)(P1~P(m))。
      如圖16所示,控制信號(hào)生成電路(CSG Ckt.)26’生成多個(gè)控制信號(hào)(P1~P(m))。在示例實(shí)施例中,m=2n+k。結(jié)果,在本發(fā)明的示例實(shí)施例中,響應(yīng)于一個(gè)或多個(gè)控制信號(hào)(P1~P(m)),一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)和/或一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)也可以在ECLK的一個(gè)時(shí)鐘期間將m數(shù)據(jù)位轉(zhuǎn)換成并行或串行流。在示例實(shí)施例中,如下所述,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是校驗(yàn)數(shù)據(jù)。
      如圖16所示,根據(jù)本發(fā)明的另一示例實(shí)施例的、包括相關(guān)控制邏輯的存儲(chǔ)器裝置還可以包括錯(cuò)誤檢測電路35和/或一個(gè)或多個(gè)錯(cuò)誤檢測代碼生成電路(34-1到34-j)。錯(cuò)誤檢測電路35還可以包括一個(gè)或多個(gè)錯(cuò)誤檢測器(30-1到30-j)和/或錯(cuò)誤檢測信號(hào)生成電路32。
      如圖16所示,一個(gè)或多個(gè)錯(cuò)誤檢測器(30-1到30-j)中的每個(gè)通過m個(gè)數(shù)據(jù)總線,從一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)接收m位數(shù)據(jù)。一個(gè)或多個(gè)錯(cuò)誤檢測器(30-1到30-j)中的每個(gè)生成錯(cuò)誤檢測信號(hào)ed1到edj,并且錯(cuò)誤檢測信號(hào)生成電路32組合來自一個(gè)或多個(gè)錯(cuò)誤檢測器(30-1到30-j)的錯(cuò)誤檢測信號(hào)ed1到edj,并生成復(fù)合錯(cuò)誤檢測信號(hào)ED。
      另外,如圖16所示,一個(gè)或多個(gè)錯(cuò)誤檢測代碼生成電路(34-1到34-j)中的每個(gè)通過2n個(gè)數(shù)據(jù)總線,從存儲(chǔ)器單元陣列18接收2n位數(shù)據(jù)。一個(gè)或多個(gè)錯(cuò)誤檢測代碼生成電路(34-1到34-j)中的每個(gè)生成例如錯(cuò)誤檢測位的k位,該k位被轉(zhuǎn)發(fā)到一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)中的每個(gè),其中,將來自一個(gè)或多個(gè)錯(cuò)誤檢測代碼生成電路(34-1到34-j)的k錯(cuò)誤檢測位與來自存儲(chǔ)器單元陣列18的2n位數(shù)據(jù)組合并且作為串行數(shù)據(jù)流DATA1~DATAj輸出。
      如上所述,一個(gè)或多個(gè)錯(cuò)誤檢測器(30-1到30-j)中的每個(gè)可以從一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)中的每個(gè),接收并行數(shù)據(jù)的m(其中m=2n+k)位,可以檢測是否發(fā)生錯(cuò)誤,并且可以生成錯(cuò)誤信號(hào)(ed1~edj)。錯(cuò)誤檢測信號(hào)生成電路32可以接收所有錯(cuò)誤檢測信號(hào)(ed1~edj),可以確定是否存在錯(cuò)誤,并且可以將復(fù)合錯(cuò)誤檢測信號(hào)ED輸出到存儲(chǔ)器控制器,例如,圖1A的存儲(chǔ)器控制器100。
      圖17示出了根據(jù)本發(fā)明的示例實(shí)施例的錯(cuò)誤檢測器,例如,錯(cuò)誤檢測器(30-1到30-j)中的一個(gè)。錯(cuò)誤檢測器(30-j)可以實(shí)現(xiàn)奇偶校驗(yàn)方法或CRC方法。如果實(shí)現(xiàn)CRC方法,則錯(cuò)誤檢測器(30-j)可以包括除法器50和錯(cuò)誤判定電路52。如圖所示,除法器50可以將并行數(shù)據(jù)的m位除成(divide)數(shù)據(jù)的k+1位,并且可以輸出k位。如果k位由全零組成,則錯(cuò)誤判定電路52可以確定不存在錯(cuò)誤。如果k位不是由全零組成,則錯(cuò)誤判定電路52可以確定存在錯(cuò)誤。
      圖18示出了根據(jù)本發(fā)明的示例實(shí)施例的錯(cuò)誤檢測代碼生成電路,例如,一個(gè)或多個(gè)錯(cuò)誤檢測代碼生成電路(34-1到34-j)。錯(cuò)誤檢測代碼生成電路(34-j)可以生成k位代碼,其對(duì)應(yīng)于從存儲(chǔ)器單元陣列18輸出到每個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)的并行數(shù)據(jù)的2n位。響應(yīng)于一個(gè)或多個(gè)控制信號(hào)(P1~P(m)),每個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)可以將來自存儲(chǔ)器單元陣列18的并行數(shù)據(jù)的2n位、以及來自一個(gè)或多個(gè)錯(cuò)誤檢測代碼生成電路(34-1到34-j)的數(shù)據(jù)的k位轉(zhuǎn)換成串行數(shù)據(jù)的m(其中m=2n+k)位。
      錯(cuò)誤檢測代碼生成電路(34-j)可以包括移位寄存器60和除法器62。移位寄存器60可以將數(shù)據(jù)的2n位移位(例如,向左)k位,使得k位的LSB為零,以生成用于除法器62的2n+k位。除法器62可以將m位數(shù)據(jù)除成k+1位數(shù)據(jù),并且可以輸出k位的余數(shù)。如果余數(shù)的所有k位是零,則沒有錯(cuò)誤。如果余數(shù)的所有k位不是零,則存在錯(cuò)誤。
      圖19示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、包括相關(guān)控制邏輯的存儲(chǔ)器裝置。如圖所示以及如上面結(jié)合圖5所討論的那樣,相關(guān)控制邏輯可以包括一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器14-1’到14-j’、一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器16-1’到16-j’、存儲(chǔ)器單元陣列18、時(shí)鐘生成器(CLK Gen.)24’、和/或控制信號(hào)生成電路(CSG Ckt.)26’。相關(guān)控制邏輯還可以包括圖1B的傳統(tǒng)地址緩沖器(ADD BUF)10、命令解碼器(COM DEC)12、存儲(chǔ)器單元陣列18’、行解碼器20、和/或列解碼器22。
      響應(yīng)于寫入命令信號(hào)(WE)和多個(gè)控制信號(hào)(P1~P(m)),每個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)可以接收由m位數(shù)據(jù)組成的串行數(shù)據(jù)DATA,并且通過m個(gè)數(shù)據(jù)總線輸出m位并行數(shù)據(jù)。另外,每個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)可以通過m個(gè)數(shù)據(jù)總線耦接到存儲(chǔ)器單元陣列18。
      響應(yīng)于讀取命令信號(hào)(RE)和多個(gè)控制信號(hào)(P1~P(m)),每個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)可以并行從存儲(chǔ)器單元陣列18接收2n位數(shù)據(jù),并且輸出m位串行數(shù)據(jù)。
      時(shí)鐘生成器(CLK Gen.)24’可以接收外部時(shí)鐘信號(hào)ECLK,并且執(zhí)行鎖定操作,以輸出用ECLK鎖定的內(nèi)部時(shí)鐘信號(hào)CLK1。在完成鎖定操作之后,時(shí)鐘生成器(CLK Gen.)24’可以將多個(gè)內(nèi)部時(shí)鐘信號(hào)(CLK1~CLK1)輸出到控制信號(hào)生成電路(CSG Ckt.)26’。控制信號(hào)生成電路(CSG Ckt.)26’可以生成多個(gè)控制信號(hào)(P1~P(m))。
      如圖19所示,控制信號(hào)生成電路(CSG Ckt.)26’生成多個(gè)控制信號(hào)(P1~P(m))。在示例實(shí)施例中,m=2n+k。結(jié)果,在本發(fā)明的示例實(shí)施例中,響應(yīng)于一個(gè)或多個(gè)控制信號(hào)(P1~P(m)),一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)和/或一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器(16-j’)也可以在ECLK的一個(gè)時(shí)鐘期間將m數(shù)據(jù)位轉(zhuǎn)換成并行或串行流。
      如圖19所示,根據(jù)本發(fā)明的另一示例實(shí)施例的、包括相關(guān)控制邏輯的存儲(chǔ)器裝置還可以包括一個(gè)或多個(gè)溫度檢測生成器(38-1’到38-j’)和/或一個(gè)或多個(gè)數(shù)據(jù)掩碼電路(40-1’到40-j’)。每個(gè)數(shù)據(jù)掩碼電路(40-1’到40-j’)還可以包括一個(gè)或多個(gè)錯(cuò)誤開關(guān)SW1~SW(2n)。在示例實(shí)施例中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是掩碼數(shù)據(jù)。在另一示例實(shí)施例中,如下所述,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是表示存儲(chǔ)器單元陣列的狀態(tài)的數(shù)據(jù),例如,溫度數(shù)據(jù)。
      如圖19所示,一個(gè)或多個(gè)數(shù)據(jù)掩碼電路(40-1’到40-j’)中的每個(gè)通過m個(gè)數(shù)據(jù)總線,從一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)接收m位數(shù)據(jù)。
      一個(gè)或多個(gè)數(shù)據(jù)掩碼電路(40-1’到40-j’)中的每個(gè)可以對(duì)通過m個(gè)數(shù)據(jù)總線來自一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)的m位數(shù)據(jù)的一部分進(jìn)行掩碼。例如,響應(yīng)于k位(其中,例如,對(duì)于2位,k1=1并且k2=0),可以防止將奇數(shù)數(shù)據(jù)(di1、di3、...、)寫入存儲(chǔ)器單元陣列18,而響應(yīng)于k位(其中,例如,對(duì)于2位,k1=0并且k2=1),可以防止將偶數(shù)數(shù)據(jù)(di2、di4、...、)寫入存儲(chǔ)器單元陣列18。
      另外,當(dāng)k位是“11”,則將所有m輸入數(shù)據(jù)寫入存儲(chǔ)器單元陣列18(實(shí)質(zhì)上,沒有掩碼操作)。結(jié)果,存儲(chǔ)器裝置,例如,上述任何存儲(chǔ)器裝置不需要數(shù)據(jù)掩碼管腳或墊片。圖20示出了數(shù)據(jù)掩碼電路(40-j’),其中k=2位。
      注意,k位數(shù)可以變化,并且一般是越高的位數(shù)提供越好的數(shù)據(jù)掩碼分辨率(data masking resolution)。例如,如果k位數(shù)據(jù)包括三位或四位,則對(duì)輸入數(shù)據(jù)進(jìn)行掩碼的覆蓋范圍好于兩位的情況。
      另外,如圖19所示,一個(gè)或多個(gè)溫度檢測生成器(38-1’到38-j’)中的每個(gè)生成溫度信息的k位(例如),該k位被轉(zhuǎn)發(fā)到一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)中的每個(gè),其中,將來自一個(gè)或多個(gè)溫度檢測生成器(38-1’到38-j’)的溫度信息的k位與來自存儲(chǔ)器單元陣列18的2n位數(shù)據(jù)組合,并且作為串行數(shù)據(jù)流DATA1~DATAj輸出。
      一個(gè)或多個(gè)溫度檢測生成器(38-1’到38-j’)中的每個(gè)將與由溫度傳感器(未示出)測量的溫度相對(duì)應(yīng)的k位數(shù)據(jù)輸出到一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)中的每個(gè)。一個(gè)或多個(gè)溫度檢測生成器(38-1’到38-j’)中的每個(gè)可以包括A/D轉(zhuǎn)換器,其用于將由溫度傳感器輸出的模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。
      如上所述,一個(gè)或多個(gè)數(shù)據(jù)掩碼電路(40-1’到40-j’)中的每個(gè)可以對(duì)存儲(chǔ)器單元陣列18的2n并行數(shù)據(jù)中的無、一些或全部進(jìn)行掩碼。類似地,一個(gè)或多個(gè)溫度檢測生成器(38-1’到38-j’)中的每個(gè)可以生成溫度信息的k位,可以將其與來自存儲(chǔ)器單元陣列18的2n位數(shù)據(jù)組合,并且作為串行數(shù)據(jù)流DATA1~DATAj輸出。注意,溫度檢測生成器和溫度信息僅僅作為示例,并且可以將來自任何類型的裝置的任何類型的數(shù)據(jù),與來自存儲(chǔ)器單元陣列的2n位數(shù)據(jù)組合并且輸出,并且將其轉(zhuǎn)發(fā)到存儲(chǔ)器控制器,例如,圖1A的存儲(chǔ)器控制器100。
      圖21示出了根據(jù)本發(fā)明的另一示例實(shí)施例的、包括相關(guān)控制邏輯的存儲(chǔ)器裝置。如圖所示以及如上面結(jié)合圖5所討論的那樣,相關(guān)控制邏輯可以包括一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器14-1’到14-j’、一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器16-1’到16-j’、存儲(chǔ)器單元陣列18、時(shí)鐘生成器(CLK Gen.)24’、和/或控制信號(hào)生成電路(CSG Ckt.)26’。相關(guān)控制邏輯還可以包括圖1B的傳統(tǒng)地址緩沖器(ADD BUF)10、命令解碼器(COM DEC)12、存儲(chǔ)器單元陣列18’、行解碼器20、和/或列解碼器22。
      響應(yīng)于寫入命令信號(hào)(WE)和多個(gè)控制信號(hào)(P1~P(m)),每個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)可以接收由m位數(shù)據(jù)組成的串行數(shù)據(jù)DATA,并且通過m個(gè)數(shù)據(jù)總線輸出m位并行數(shù)據(jù)。另外,每個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)可以通過m個(gè)數(shù)據(jù)總線耦接到存儲(chǔ)器單元陣列18。
      響應(yīng)于讀取命令信號(hào)(RE)和多個(gè)控制信號(hào)(P1~P(m)),每個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)可以并行從存儲(chǔ)器單元陣列18接收2n位數(shù)據(jù),并且輸出m位串行數(shù)據(jù)。
      時(shí)鐘生成器(CLK Gen.)24’可以接收外部時(shí)鐘信號(hào)ECLK,并且執(zhí)行鎖定操作,以輸出用ECLK鎖定的內(nèi)部時(shí)鐘信號(hào)CLK1。在完成鎖定操作之后,時(shí)鐘生成器(CLK Gen.)24’可以將多個(gè)內(nèi)部時(shí)鐘信號(hào)(CLK1~CLK1)輸出到控制信號(hào)生成電路(CSG Ckt.)26’。控制信號(hào)生成電路(CSG Ckt.)26’可以生成多個(gè)控制信號(hào)(P1~P(m))。
      如圖21所示,控制信號(hào)生成電路(CSG Ckt.)26’生成多個(gè)控制信號(hào)(P1~P(m))。在示例實(shí)施例中,m=2n+k。結(jié)果,在本發(fā)明的示例實(shí)施例中,響應(yīng)于一個(gè)或多個(gè)控制信號(hào)(P1~P(m)),一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)和/或一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)也可以在ECLK的一個(gè)時(shí)鐘期間將m數(shù)據(jù)位轉(zhuǎn)換成并行或串行流。在另一示例實(shí)施例中,如下所述,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是偽數(shù)據(jù)。
      如圖21所示,根據(jù)本發(fā)明的另一示例實(shí)施例的、包括相關(guān)控制邏輯的存儲(chǔ)器裝置還可以包括一個(gè)或多個(gè)偽位生成電路(42-1’到42-j’)和/或一個(gè)或多個(gè)數(shù)據(jù)掩碼電路(40-1’到40-j’)。每個(gè)數(shù)據(jù)掩碼電路(40-1’到40-j’)還可以包括一個(gè)或多個(gè)錯(cuò)誤開關(guān)SW1~SW(2n)。
      如圖21所示,一個(gè)或多個(gè)數(shù)據(jù)掩碼電路(40-1’到40-j’)中的每個(gè)可以通過m個(gè)數(shù)據(jù)總線,從一個(gè)或多個(gè)串行到并行轉(zhuǎn)換器(14-1’到14-j’)接收m位數(shù)據(jù)。上面結(jié)合圖20描述了一個(gè)或多個(gè)數(shù)據(jù)掩碼電路(40-1’到40-j’)的示例結(jié)構(gòu)和示例操作。
      一個(gè)或多個(gè)偽位生成電路(42-1’到42-j’)中的每個(gè)可以在讀取操作中將偽數(shù)據(jù)(例如,具有零或vcc值的數(shù)據(jù))的k位傳送到一個(gè)或多個(gè)并行到串行轉(zhuǎn)換器(16-1’到16-j’)。
      本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)清楚,這里可以對(duì)上述示例實(shí)施例進(jìn)行其它改變和修改,而不脫離本發(fā)明的范圍,并且包含在上面描述中的所有內(nèi)容都意欲被解釋成是說明性的而非限制性的。
      權(quán)利要求
      1.一種串行到并行轉(zhuǎn)換器,用于將m(其中m是≥3的整數(shù))位的串行位流轉(zhuǎn)換成并行m位流,其中m位包括2n數(shù)據(jù)位(其中n是≥1的整數(shù))和k數(shù)據(jù)位(其中k是≥1的整數(shù)),該串行到并行轉(zhuǎn)換器包括(m-1)個(gè)寄存器的第一寄存器陣列,每個(gè)用于響應(yīng)于(m-1)個(gè)控制信號(hào)中的每個(gè),順序地接收m位的串行位流的位1到(m-1),第一寄存器陣列的(m-1)個(gè)寄存器中的每個(gè)存儲(chǔ)和輸出m位的串行位流的位1到(m-1),作為(m-1)個(gè)第一寄存器陣列輸出,(m-1)個(gè)第一寄存器陣列輸出中的每個(gè)在提供給串行到并行轉(zhuǎn)換器的外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出;以及m個(gè)寄存器的第二寄存器陣列,每個(gè)用于順序地接收(m-1)個(gè)第一寄存器陣列輸出和第m位,響應(yīng)于第m個(gè)控制信號(hào),第二寄存器陣列的m個(gè)寄存器中的每個(gè)同時(shí)存儲(chǔ)并且輸出位1到m,作為m個(gè)第二寄存器陣列輸出,所有m個(gè)第二寄存器陣列輸出都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出。
      2.如權(quán)利要求1所述的串行到并行轉(zhuǎn)換器,其中,第一寄存器陣列的(m-1)個(gè)寄存器中的每個(gè)、以及第二寄存器陣列的m個(gè)寄存器中的每個(gè)是觸發(fā)器。
      3.如權(quán)利要求2所述的串行到并行轉(zhuǎn)換器,其中,觸發(fā)器是D觸發(fā)器。
      4.如權(quán)利要求1所述的串行到并行轉(zhuǎn)換器,其中,2n數(shù)據(jù)位和k數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù)。
      5.如權(quán)利要求1所述的串行到并行轉(zhuǎn)換器,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是校驗(yàn)數(shù)據(jù)。
      6.如權(quán)利要求1所述的串行到并行轉(zhuǎn)換器,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是掩碼數(shù)據(jù)。
      7.如權(quán)利要求1所述的串行到并行轉(zhuǎn)換器,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是偽數(shù)據(jù)。
      8.一種將m(其中m是≥3的整數(shù))位的串行位流轉(zhuǎn)換成并行m位流的方法,其中m位包括2n數(shù)據(jù)位(其中n是≥1的整數(shù))和k數(shù)據(jù)位(其中k是≥1的整數(shù)),該方法包括響應(yīng)于(m-1)控制信號(hào)中的每個(gè),順序地接收m位的串行位流的位1到(m-1);存儲(chǔ)和輸出m位的串行位流的位1到(m-1)作為(m-1)個(gè)第一輸出,(m-1)個(gè)第一輸出中的每個(gè)在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出;順序地接收(m-1)個(gè)第一輸出和第m位;以及響應(yīng)于第m個(gè)控制信號(hào),同時(shí)存儲(chǔ)和輸出位1到m作為m個(gè)第二輸出,所有m個(gè)第二輸出都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出。
      9.一種用于將m(其中m是≥3的整數(shù))位的并行位流轉(zhuǎn)換成m位的串行位流的并行到串行轉(zhuǎn)換器,其中m位包括2n數(shù)據(jù)位(其中n是≥1的整數(shù))和k數(shù)據(jù)位(其中k是≥1的整數(shù)),該并行到串行轉(zhuǎn)換器包括m個(gè)邏輯門的邏輯門陣列,每個(gè)用于并發(fā)地接收m位的并行位流的位1到m,響應(yīng)于m個(gè)控制信號(hào)中的每個(gè),m個(gè)邏輯門中的每個(gè)順序地輸出m位的串行位流的位1到m,作為m個(gè)邏輯門陣列輸出,所有m個(gè)邏輯門陣列輸出都在提供給并行到串行轉(zhuǎn)換器的外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出;以及邏輯門,用于順序地接收m個(gè)邏輯門陣列輸出,并且輸出位1到m作為m位的串行位流,所有位1到m都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出。
      10.如權(quán)利要求9所述的并行到串行轉(zhuǎn)換器,其中m個(gè)邏輯門是與門,并且邏輯門是或門。
      11.如權(quán)利要求9所述的并行到串行轉(zhuǎn)換器,其中,2n數(shù)據(jù)位和k數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù)。
      12.如權(quán)利要求9所述的并行到串行轉(zhuǎn)換器,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是校驗(yàn)數(shù)據(jù)。
      13.如權(quán)利要求9所述的并行到串行轉(zhuǎn)換器,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是掩碼數(shù)據(jù)。
      14.如權(quán)利要求9所述的并行到串行轉(zhuǎn)換器,其中2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是偽數(shù)據(jù)。
      15.一種用于將m(其中m是≥3的整數(shù))位的并行位流轉(zhuǎn)換成m位的串行位流的方法,其中m位包括2n數(shù)據(jù)位(其中n是≥1的整數(shù))和k數(shù)據(jù)位(其中k是≥1的整數(shù)),該方法包括并發(fā)地接收m位的并行位流的位1到m;響應(yīng)于m個(gè)控制信號(hào)中的每個(gè),順序地輸出m位的串行位流的位1到m;作為m個(gè)第一輸出,所有m個(gè)第一輸出都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出;以及順序地接收m個(gè)第一輸出,并且輸出位1到m作為m位的串行位流,所有位1到m都在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出。
      16.一種控制信號(hào)生成器電路,包括邏輯電路,用于接收至少兩個(gè)內(nèi)部時(shí)鐘信號(hào),并且生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù)),并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù))并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p個(gè)控制信號(hào)。
      17.如權(quán)利要求16所述的控制信號(hào)生成器電路,其中,2n數(shù)據(jù)位和k數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù)。
      18.如權(quán)利要求16所述的控制信號(hào)生成器電路,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是校驗(yàn)數(shù)據(jù)。
      19.如權(quán)利要求16所述的控制信號(hào)生成器電路,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是掩碼數(shù)據(jù)。
      20.如權(quán)利要求16所述的控制信號(hào)生成器電路,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是偽數(shù)據(jù)。
      21.一種存儲(chǔ)器裝置,包括存儲(chǔ)器單元陣列;控制信號(hào)生成器電路,用于接收至少兩個(gè)內(nèi)部時(shí)鐘信號(hào)并且生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù))并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù))并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p個(gè)控制信號(hào);至少一個(gè)串行到并行轉(zhuǎn)換器,用于順序地接收m(其中m是≥3的整數(shù))位的串行位流,并且響應(yīng)于p個(gè)控制信號(hào)中的每個(gè),將m位的串行位流轉(zhuǎn)換成并行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出并行位流的所有位,其中可以將至少2n數(shù)據(jù)位寫入存儲(chǔ)器單元陣列;以及至少一個(gè)并行到串行轉(zhuǎn)換器,用于接收從存儲(chǔ)器單元陣列讀取的至少并行2n位流,并且響應(yīng)于2n個(gè)控制信號(hào)中的每個(gè),將并行2n位流轉(zhuǎn)換成串行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出串行位流的所有位,其中可以從存儲(chǔ)器單元陣列讀取至少2n數(shù)據(jù)位。
      22.如權(quán)利要求21所述的存儲(chǔ)器裝置,其中,2n數(shù)據(jù)位和k數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù)。
      23.如權(quán)利要求21所述的存儲(chǔ)器裝置,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是校驗(yàn)數(shù)據(jù)。
      24.如權(quán)利要求21所述的存儲(chǔ)器裝置,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是掩碼數(shù)據(jù)。
      25.如權(quán)利要求21所述的存儲(chǔ)器裝置,其中,2n數(shù)據(jù)位是可向存儲(chǔ)器單元陣列寫入并且可從其讀取的有效數(shù)據(jù),并且k數(shù)據(jù)位是偽數(shù)據(jù)。
      26.如權(quán)利要求21所述的存儲(chǔ)器裝置,其中,至少一個(gè)串行到并行轉(zhuǎn)換器還接收寫入使能信號(hào),以將至少2n數(shù)據(jù)位寫入存儲(chǔ)器單元陣列。
      27.如權(quán)利要求21所述的存儲(chǔ)器裝置,其中,至少一個(gè)并行到串行轉(zhuǎn)換器還接收讀取使能信號(hào),以從存儲(chǔ)器單元陣列讀取至少2n數(shù)據(jù)位。
      28.如權(quán)利要求21所述的存儲(chǔ)器裝置,其中,至少一個(gè)串行到并行轉(zhuǎn)換器將m位的串行位流轉(zhuǎn)換成包括2n數(shù)據(jù)位和k數(shù)據(jù)位的并行m位流,并且可以將并行m位流寫入存儲(chǔ)器單元陣列。
      29.如權(quán)利要求28所述的存儲(chǔ)器裝置,其中,至少一個(gè)并行到串行轉(zhuǎn)換器將并行m位流轉(zhuǎn)換成可以從存儲(chǔ)器單元陣列讀取的m位的串行位流,m位的串行位流包括2n數(shù)據(jù)位和k數(shù)據(jù)位。
      30.如權(quán)利要求21所述的存儲(chǔ)器裝置,其中,至少一個(gè)串行到并行轉(zhuǎn)換器將m位的串行位流轉(zhuǎn)換成包括2n數(shù)據(jù)位的并行m位流,并且可以將2n數(shù)據(jù)位寫入存儲(chǔ)器單元陣列。
      31.如權(quán)利要求30所述的存儲(chǔ)器裝置,其中,至少一個(gè)并行到串行轉(zhuǎn)換器將并行m位流轉(zhuǎn)換成m位的串行位流,其中可以從存儲(chǔ)器單元陣列讀取2n數(shù)據(jù)位。
      32.如權(quán)利要求30所述的存儲(chǔ)器裝置,還包括錯(cuò)誤檢測電路,用于從至少一個(gè)串行到并行轉(zhuǎn)換器接收并行m位流,并且生成復(fù)合錯(cuò)誤檢測信號(hào)。
      33.如權(quán)利要求32所述的存儲(chǔ)器裝置,錯(cuò)誤檢測電路包括至少一個(gè)錯(cuò)誤檢測器,其包括除法器,用于從至少一個(gè)串行到并行轉(zhuǎn)換器接收并行m位流,并且生成k位信號(hào);錯(cuò)誤判定電路,用于接收k位信號(hào)并且生成錯(cuò)誤檢測信號(hào);以及錯(cuò)誤檢測信號(hào)生成電路,組合來自至少一個(gè)錯(cuò)誤判定電路的錯(cuò)誤檢測信號(hào),并且生成復(fù)合錯(cuò)誤檢測信號(hào)。
      34.如權(quán)利要求33所述的存儲(chǔ)器裝置,至少一個(gè)錯(cuò)誤檢測器實(shí)現(xiàn)奇偶校驗(yàn)。
      35.如權(quán)利要求33所述的存儲(chǔ)器裝置,至少一個(gè)錯(cuò)誤檢測器實(shí)現(xiàn)循環(huán)冗余校驗(yàn)(CRC)。
      36.如權(quán)利要求32所述的存儲(chǔ)器裝置,還包括錯(cuò)誤檢測代碼生成電路,用于從存儲(chǔ)器單元陣列接收2n數(shù)據(jù)位,并且生成至少一個(gè)k位代碼。
      37.如權(quán)利要求36所述的存儲(chǔ)器裝置,錯(cuò)誤檢測代碼生成電路包括至少一個(gè)錯(cuò)誤檢測代碼生成器,其包括移位寄存器,用于從存儲(chǔ)器單元陣列接收2n數(shù)據(jù)位,并且生成m位;以及除法器,用于對(duì)m位執(zhí)行除法,以生成k位代碼。
      38.如權(quán)利要求30所述的存儲(chǔ)器裝置,還包括數(shù)據(jù)掩碼電路,用于從至少一個(gè)串行到并行轉(zhuǎn)換器接收并行m位流,并且生成可以寫入存儲(chǔ)器單元陣列的2n數(shù)據(jù)位。
      39.如權(quán)利要求38所述的存儲(chǔ)器裝置,數(shù)據(jù)掩碼電路包括多個(gè)開關(guān),每個(gè)從至少一個(gè)串行到并行轉(zhuǎn)換器接收2n數(shù)據(jù)位和k數(shù)據(jù)位,以對(duì)2n數(shù)據(jù)位中的至少一個(gè)進(jìn)行掩碼。
      40.如權(quán)利要求39所述的存儲(chǔ)器裝置,其中隨著k增加,掩碼分辨率增加。
      41.如權(quán)利要求38所述的存儲(chǔ)器裝置,還包括至少一個(gè)溫度檢測生成器,接收關(guān)于存儲(chǔ)器單元陣列的溫度信息,并且將溫度信息的k位輸出到至少一個(gè)并行到串行轉(zhuǎn)換器。
      42.如權(quán)利要求39所述的存儲(chǔ)器裝置,還包括至少一個(gè)偽位生成器,生成k偽位,并且將k偽位輸出到至少一個(gè)并行到串行轉(zhuǎn)換器。
      43.一種向存儲(chǔ)器單元陣列寫入數(shù)據(jù)和從其讀取數(shù)據(jù)的方法,該方法包括接收至少兩個(gè)內(nèi)部時(shí)鐘信號(hào),并且生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù)),并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù)),并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p個(gè)控制信號(hào);順序地接收m(其中m是≥3的整數(shù))位的串行位流,并且響應(yīng)于p個(gè)控制信號(hào)中的每個(gè),將m位的串行位流轉(zhuǎn)換成并行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出并行位流的所有位,其中可以將至少2n數(shù)據(jù)位寫入存儲(chǔ)器單元陣列;以及接收從存儲(chǔ)器單元陣列讀取的至少并行2n位流,并且響應(yīng)于2n個(gè)控制信號(hào)中的每個(gè),將并行2n位流轉(zhuǎn)換成串行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出串行位流的所有位,其中可以從存儲(chǔ)器單元陣列讀取至少2n數(shù)據(jù)位。
      44.一種存儲(chǔ)器系統(tǒng),包括存儲(chǔ)器模塊,其包括多個(gè)存儲(chǔ)器裝置,每個(gè)存儲(chǔ)器裝置包括存儲(chǔ)器單元陣列,每個(gè)存儲(chǔ)器裝置包括控制信號(hào)生成器電路,用于接收至少兩個(gè)內(nèi)部時(shí)鐘信號(hào)并且生成p個(gè)控制信號(hào)(其中p是≥3的整數(shù)),并且其中p=2n+k,其中2n是數(shù)據(jù)位數(shù)(其中n是≥1的整數(shù))并且k是數(shù)據(jù)位數(shù)(其中k是≥1的整數(shù)),在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間順序地生成所有p個(gè)控制信號(hào),至少一個(gè)串行到并行轉(zhuǎn)換器,用于順序地接收m(其中m是≥3的整數(shù))位的串行位流,并且響應(yīng)于p個(gè)控制信號(hào)中的每個(gè),將m位的串行位流轉(zhuǎn)換成并行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出并行位流的所有位,其中可以將至少2n數(shù)據(jù)位寫入存儲(chǔ)器單元陣列,以及至少一個(gè)并行到串行轉(zhuǎn)換器,用于接收從存儲(chǔ)器單元陣列讀取的至少并行2n位流,并且響應(yīng)于2n個(gè)控制信號(hào)中的每個(gè),將并行2n位流轉(zhuǎn)換成串行位流,在外部時(shí)鐘信號(hào)的一個(gè)時(shí)鐘循環(huán)期間輸出串行位流串行位流的所有位,其中可以從存儲(chǔ)器單元陣列讀取至少2n數(shù)據(jù)位;以及存儲(chǔ)器控制器,將外部時(shí)鐘信號(hào)提供給多個(gè)存儲(chǔ)器裝置中的每個(gè)的鎖相環(huán)路,從而每個(gè)鎖相環(huán)路可以生成提供給控制信號(hào)生成器電路的至少兩個(gè)內(nèi)部時(shí)鐘信號(hào),并且提供命令信號(hào)和尋址信號(hào),以從多個(gè)存儲(chǔ)器裝置中的任何一個(gè)讀取至少2n數(shù)據(jù)位,并且將至少2n數(shù)據(jù)位寫入多個(gè)存儲(chǔ)器裝置中的任何一個(gè)。
      全文摘要
      一種數(shù)據(jù)輸入和數(shù)據(jù)輸出控制裝置和方法,其中在外部輸入時(shí)鐘的一個(gè)時(shí)鐘內(nèi),可以存取由m(文檔編號(hào)G11C7/10GK1892890SQ20061010117
      公開日2007年1月10日 申請(qǐng)日期2006年7月5日 優(yōu)先權(quán)日2005年7月5日
      發(fā)明者樸文淑, 金圭現(xiàn) 申請(qǐng)人:三星電子株式會(huì)社
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