專利名稱：延遲鎖定回路電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種延遲鎖定回路電路；更具體地說，本發(fā)明涉及一種用于根據(jù)諸如壓力或溫度的操作條件來控制同步動態(tài)隨機(jī)存取存儲器(SDRAM)中的延遲鎖定回路電路的輸出的存儲器裝置。
背景技術(shù)：
通常，延遲鎖定回路(DLL)是用于通過使用外部輸入時(shí)鐘信號來控制從諸如動態(tài)隨機(jī)存取存儲器(DRAM)的半導(dǎo)體存儲器裝置至外部裝置的輸出數(shù)據(jù)的時(shí)序的電路。為了從半導(dǎo)體存儲器裝置傳輸數(shù)據(jù)至芯片集或CPU而無任何錯(cuò)誤，該半導(dǎo)體存儲器裝置的輸出與從該芯片集或該CPU所產(chǎn)生的時(shí)鐘信號同步。
當(dāng)時(shí)鐘信號傳輸至半導(dǎo)體存儲器裝置中的內(nèi)部控制塊/從半導(dǎo)體存儲器裝置中的內(nèi)部控制塊傳輸時(shí)，該時(shí)鐘信號由于其中的輸入時(shí)鐘緩沖器、線路負(fù)載、數(shù)據(jù)輸出緩沖器及其它塊而延遲。因此，外部時(shí)鐘信號與該半導(dǎo)體存儲器裝置內(nèi)部所產(chǎn)生的內(nèi)部時(shí)鐘信號之間存在相位差。為了同步該內(nèi)部時(shí)鐘信號與該外部時(shí)鐘信號，DLL用于補(bǔ)償該相位差。
該DLL補(bǔ)償由半導(dǎo)體存儲器裝置中內(nèi)部塊的內(nèi)部時(shí)鐘的延遲引起的時(shí)鐘誤差(clock skew)，從而同步從半導(dǎo)體存儲器裝置的數(shù)據(jù)輸出時(shí)序與外部時(shí)鐘信號。結(jié)果，由半導(dǎo)體存儲器裝置的核心區(qū)域所感測的根據(jù)內(nèi)部時(shí)鐘信號經(jīng)由數(shù)據(jù)輸出緩沖器的數(shù)據(jù)輸出時(shí)序與外部時(shí)鐘信號同步。
已知DLL電路可分類為模擬DLL及數(shù)字DLL電路。數(shù)字DLL電路可為各種建構(gòu)，包括寄存器控制DLL、混合DLL、同步鏡像DLL、估計(jì)控制DLL及其類似物。
圖1為示出常規(guī)延遲鎖定回路的方塊圖。
該常規(guī)延遲鎖定回路包括輸入時(shí)鐘緩沖器10至20、相位比較器30、延遲線40、虛設(shè)(dummy)延遲線50、延遲控制器60、復(fù)制模型電路70、時(shí)鐘信號線80及輸出緩沖器90。
包括上升沿時(shí)鐘緩沖器10及下降沿時(shí)鐘緩沖器11的輸入時(shí)鐘緩沖器緩沖外部時(shí)鐘clk及clkb，以產(chǎn)生內(nèi)部上升時(shí)鐘rclk及內(nèi)部下降時(shí)鐘fclk。該上升沿時(shí)鐘緩沖器10產(chǎn)生與所輸入的時(shí)鐘clk的上升沿同步的內(nèi)部上升時(shí)鐘rclk，且下降沿時(shí)鐘緩沖器11產(chǎn)生與所輸入的時(shí)鐘clkb的下降沿同步的內(nèi)部下降時(shí)鐘fclk。
該相位比較器30比較該內(nèi)部上升時(shí)鐘rclk的相位與從復(fù)制模型電路70輸出的反饋時(shí)鐘fbclk的相位以檢測內(nèi)部上升時(shí)鐘rclk與反饋時(shí)鐘fbclk之間的相位差。為了減少功率消耗，相位比較器30可取代比較內(nèi)部上升時(shí)鐘rclk與反饋時(shí)鐘fbclk，而比較由時(shí)鐘分頻器(未示出)產(chǎn)生、具有低頻率的經(jīng)分頻時(shí)鐘與反饋時(shí)鐘fbclk。根據(jù)比較結(jié)果，相位比較器30產(chǎn)生用于控制延遲控制器60的輸出信號。該輸出信號呈現(xiàn)三種狀態(tài)之一，即，滯后狀態(tài)、超前狀態(tài)及鎖定狀態(tài)。
該延遲控制器60包括多個(gè)移位寄存器并且基于從相位比較器30所接收的輸出信號來控制延遲線40及虛設(shè)延遲線50。該延遲線40在延遲控制器60的控制下延遲該內(nèi)部上升時(shí)鐘rclk及該內(nèi)部下降時(shí)鐘fclk。同樣地，虛設(shè)延遲線50延遲該輸入時(shí)鐘緩沖器20的輸出時(shí)鐘，從而將該經(jīng)延遲時(shí)鐘傳送至復(fù)制模型電路70中以產(chǎn)生反饋時(shí)鐘fbclk。虛設(shè)延遲線50的內(nèi)部結(jié)構(gòu)類似于延遲線40的內(nèi)部結(jié)構(gòu)，但是當(dāng)輸入經(jīng)分頻時(shí)鐘時(shí)，虛設(shè)延遲線50可減少功率消耗。
該復(fù)制模型電路70將虛設(shè)延遲線50的輸出延遲預(yù)定量，所述預(yù)定量通過模型化時(shí)鐘傳遞的延遲量而估計(jì)，在外部時(shí)鐘從外部裝置輸入后，由外部時(shí)鐘轉(zhuǎn)換的內(nèi)部時(shí)鐘在該時(shí)鐘傳遞中被輸出至外部裝置。該時(shí)鐘傳遞包括多個(gè)延遲部件，諸如虛設(shè)時(shí)鐘緩沖器、輸出緩沖器、時(shí)鐘分頻器等。這些延遲部件確定誤差值作為DLL特征。可通過收縮、簡化或復(fù)制多個(gè)延遲部件來模型化復(fù)制模型電路70。
時(shí)鐘信號線80用作時(shí)鐘驅(qū)動器，用于產(chǎn)生驅(qū)動信號以基于從延遲線40輸出的輸出信號POUT來控制該輸出緩沖器90。輸出緩沖器90將經(jīng)由數(shù)據(jù)總線由半導(dǎo)體存儲器裝置的核心區(qū)域輸入的數(shù)據(jù)與驅(qū)動信號同步地輸出至輸出端子。
圖2為描繪延遲線40的示意性電路圖。
該延遲線40包括多個(gè)單位延遲單元元件(unit delay unit cell)UDC1至UDC5及多個(gè)NAND(與非)門ND11至ND15。該多個(gè)單位延遲單元元件UDC1至UDC5的每個(gè)對應(yīng)于從延遲控制器60輸出的多個(gè)寄存器信號Reg_n至Reg_0的每個(gè)及多個(gè)NAND門ND11至ND15的每個(gè)。
多個(gè)NAND門ND11至ND15的每個(gè)執(zhí)行多個(gè)寄存器信號Reg_n至Reg_0的每個(gè)與內(nèi)部上升時(shí)鐘rclk及內(nèi)部下降時(shí)鐘fclk之一的邏輯NAND運(yùn)算。由于該邏輯NAND運(yùn)算，基準(zhǔn)時(shí)鐘信號，即內(nèi)部上升時(shí)鐘rclk及內(nèi)部下降時(shí)鐘fclk之一，輸入至接收對應(yīng)的寄存器信號的單位延遲單元元件中，所述寄存器信號即Reg_n至Reg_0之一且具有邏輯高電位。因此，延遲傳遞形成于延遲線40的內(nèi)部。
例如UDC1的每個(gè)單位延遲單元元件均包括第一NAND門ND1及第二NAND門ND2。該第一NAND門ND1執(zhí)行電源電壓VDD與對應(yīng)的NAND門即ND11的輸出的邏輯NAND運(yùn)算；且該第二NAND門ND2執(zhí)行電源電壓VDD與第一NAND門ND1的輸出的邏輯NAND運(yùn)算。由于其它單位延遲單元元件具有相同結(jié)構(gòu)，因此省略其詳細(xì)描述。
延遲線40可針對內(nèi)部上升時(shí)鐘rclk及內(nèi)部下降時(shí)鐘fclk包括具有以上所描述的結(jié)構(gòu)的兩個(gè)延遲線單元。在此情況下，延遲線40可同時(shí)對內(nèi)部上升時(shí)鐘rclk及內(nèi)部下降時(shí)鐘fclk執(zhí)行延遲補(bǔ)償操作。結(jié)果，可最大化抑制占空率失真。
常規(guī)DLL產(chǎn)生僅具有一個(gè)相位的DLL輸出時(shí)鐘，且該DLL輸出時(shí)鐘用于控制從半導(dǎo)體存儲器裝置輸出的數(shù)據(jù)的時(shí)序，且用于驅(qū)動其中多個(gè)控制電路。然而，如果DLL輸出時(shí)鐘的操作裕度在高頻率操作或諸如壓力、溫度或輸入電壓電位的操作條件的變化下減小，則當(dāng)具有一個(gè)相位的一個(gè)DLL輸出時(shí)鐘用于控制多個(gè)控制電路時(shí)，半導(dǎo)體存儲器裝置的操作可靠性下降。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體存儲器裝置，其通過使用具有不同于DLL輸出時(shí)鐘的相位的輸出時(shí)鐘來增大延遲鎖定回路的操作裕度。
本發(fā)明的另一目的為提供一種半導(dǎo)體存儲器裝置，該半導(dǎo)體存儲器裝置用于控制以高頻率或在諸如壓力、溫度或輸入電壓電位的操作條件變化的情況下操作的延遲鎖定回路(DLL)電路的輸出。
根據(jù)本發(fā)明的一個(gè)方面，提供一種延遲鎖定回路，該延遲鎖定回路包括時(shí)鐘延遲補(bǔ)償塊，用于接收從外部輸入的時(shí)鐘信號，從而產(chǎn)生第一多時(shí)鐘及第二多時(shí)鐘。相位控制塊比較第一多時(shí)鐘與該第二多時(shí)鐘，以產(chǎn)生控制移位操作的相位控制信號。多相延遲控制塊基于相位控制信號來執(zhí)行移位操作以控制時(shí)鐘延遲補(bǔ)償塊。


參照結(jié)合附圖給出的具體實(shí)施例的隨后的描述，本發(fā)明的上述和其它目標(biāo)及特征將會更好理解，其中圖1為常規(guī)延遲鎖定回路的方塊圖；圖2為延遲線的示意性電路圖；圖3為根據(jù)本發(fā)明的實(shí)施例的供半導(dǎo)體存儲器裝置使用的延遲鎖定回路的方塊圖；圖4為圖3中所示出的時(shí)鐘緩沖器的實(shí)施例的示意性電路圖；圖5為圖3中所示出的相位比較器的實(shí)施例的示意性電路圖；圖6為描繪圖3中所示出的延遲控制器的示意性電路圖；圖7為圖3中所示出的多相延遲線140的示意性電路圖；圖8為圖3中所示出的多相延遲控制器130的示意性電路圖；圖9為圖3中所示出的相位控制器的示意性電路圖；以及圖10為圖9中所示出的延遲元件的示意性電路圖。
具體實(shí)施例方式
下文中，將參看附圖來詳細(xì)描述根據(jù)本發(fā)明的具體實(shí)施例的存儲器裝置。
根據(jù)本發(fā)明的半導(dǎo)體存儲器裝置具體提供增強(qiáng)的延遲鎖定回路(DLL)功能。
圖3為示出根據(jù)本發(fā)明的實(shí)施例的供半導(dǎo)體存儲器裝置使用的延遲鎖定回路的方塊圖。
該延遲鎖定回路包括時(shí)鐘延遲補(bǔ)償塊、相位控制器180及多相延遲控制器130。該時(shí)鐘延遲補(bǔ)償塊包括時(shí)鐘緩沖器100、101及110、相位比較器120、延遲控制器160、多相延遲線140、虛設(shè)延遲線150、復(fù)制模型170及輸出緩沖器200。
時(shí)鐘延遲補(bǔ)償塊接收從外部輸入的時(shí)鐘信號clk及clkb，以產(chǎn)生第一多時(shí)鐘MPCLK及第二多時(shí)鐘MPOUT。通過接收該第一多時(shí)鐘MPCLK及該第二多時(shí)鐘MPOUT，該相位控制器180比較第一多時(shí)鐘MPCLK與該第二多時(shí)鐘MPOUT；且基于比較結(jié)果，產(chǎn)生相位控制信號sre、src、slo及sle。該相位控制信號sre、src、slo及sle用于控制移位操作。多相延遲控制器130基于該相位控制信號sre、src、slo及sle執(zhí)行移位操作，從而控制時(shí)鐘延遲補(bǔ)償塊。
時(shí)鐘緩沖器100及101接收該時(shí)鐘信號clk及clkb，且緩沖該時(shí)鐘信號clk及clkb，以產(chǎn)生上升時(shí)鐘rclk及下降時(shí)鐘fclk。該時(shí)鐘緩沖器包括上升沿時(shí)鐘緩沖器100及下降沿時(shí)鐘緩沖器101。通過接收該時(shí)鐘信號clk及clkb，上升沿時(shí)鐘緩沖器101產(chǎn)生與時(shí)鐘信號clk的上升沿同步的上升時(shí)鐘rclk。同樣地，通過接收時(shí)鐘信號clk及具有與時(shí)鐘信號clk的相位相反的時(shí)鐘信號clkb，下降沿時(shí)鐘緩沖器101產(chǎn)生與時(shí)鐘信號clk的下降沿同步的下降時(shí)鐘fclk。
相位比較器120比較上升時(shí)鐘rclk、下降時(shí)鐘fclk或兩者與反饋內(nèi)部時(shí)鐘fbclk，以將比較結(jié)果輸出至延遲控制器160中。在另一實(shí)施例中，相位比較器120接收從時(shí)鐘分頻器(未示出)輸出的經(jīng)分頻時(shí)鐘，且比較該經(jīng)分頻時(shí)鐘與該反饋內(nèi)部時(shí)鐘fbclk，以減少功率消耗。由于從時(shí)鐘分頻器輸出的經(jīng)分頻時(shí)鐘的頻率低于上升時(shí)鐘rclk或下降時(shí)鐘fclk的頻率，故相位比較器120可減少比較操作中的功率消耗。根據(jù)比較結(jié)果而從相位比較器120輸出至延遲控制器60的輸出信號表示三種狀態(tài)之一超前、滯后或鎖定。
基于相位比較器120的比較結(jié)果，延遲控制器160執(zhí)行移位操作，以將寄存器信號Reg_n至Reg_0輸出至多相延遲線140及虛設(shè)延遲線150，以控制相位延遲量。其中，n為正整數(shù)。延遲控制器160包括多個(gè)移位寄存器，且該多個(gè)移位寄存器可確定多相延遲線140及虛設(shè)延遲線150的初始最大或最小相位延遲量。
包括多個(gè)雙向移位寄存器的多相延遲控制器130根據(jù)從相位控制器180輸出的相位控制信號sre、sro、slo及sle，來將延遲控制信號oc<1:n>輸出至多相延遲線140。相位控制信號包括偶數(shù)右移位信號sre及奇數(shù)右移位信號sro、偶數(shù)左移位信號sle及奇數(shù)左移位信號slo。
根據(jù)延遲控制信號oc<1:n>及寄存器信號Reg_n至Reg_0，多相延遲線140延遲上升時(shí)鐘rclk及下降時(shí)鐘fclk的相位，以產(chǎn)生第一多時(shí)鐘MPCLK及第二多時(shí)鐘MPOUT。第一多時(shí)鐘MPCLK的相位不同于第二多時(shí)鐘MPOUT的相位。多相延遲線140基于比較結(jié)果來延遲上升時(shí)鐘及下降時(shí)鐘，以產(chǎn)生第二多時(shí)鐘MPOUT，以及響應(yīng)于從多相延遲控制器130輸出的延遲控制信號oc<1:n>來產(chǎn)生第一多時(shí)鐘MPCLK。
由延遲控制器160控制的虛設(shè)延遲線150延遲接收時(shí)鐘信號clk的時(shí)鐘緩沖器110的輸出信號以將經(jīng)延遲信號輸出至復(fù)制模型170。復(fù)制模型170將虛設(shè)延遲線150的輸出延遲基于延遲部件而模型化的預(yù)定量，以產(chǎn)生反饋內(nèi)部信號fbclk。
在外部時(shí)鐘輸入與內(nèi)部時(shí)鐘輸出之間的時(shí)鐘路徑中，除了延遲鎖定回路內(nèi)部的一部分即多相延遲線140，延遲部件還包括多個(gè)單元，以將與第二多時(shí)鐘MPOUT同步的數(shù)據(jù)輸出與外部時(shí)鐘信號同步。結(jié)果，延遲部件的精確模型化確定被視作半導(dǎo)體存儲器裝置的關(guān)鍵性能因子的誤差。對于精確模型化，復(fù)制模型170可具有收縮、簡化或復(fù)制諸如時(shí)鐘緩沖器、時(shí)鐘分頻器、輸出緩沖器及其類似物的延遲部件的結(jié)構(gòu)。
如以上所描述，相位控制器180根據(jù)第二多時(shí)鐘MPOUT及第一多時(shí)鐘MPCLK產(chǎn)生用于控制多相延遲控制器130的移位操作的相位控制信號sre、src、slo及sle。該相位控制器180可基于諸如制造工藝、電壓電位或溫度的PVT條件來調(diào)整從多相延遲線140輸出的第一多時(shí)鐘MPCLK的相位。
時(shí)鐘信號線190將來自多相延遲線140的第二多時(shí)鐘MPOUT傳送至輸出緩沖器200。該輸出緩沖器200接收經(jīng)由數(shù)據(jù)總線所傳輸?shù)臄?shù)據(jù)信號且將該數(shù)據(jù)信號與該第二多時(shí)鐘MPOUT同步地向外輸出。
圖4為描述圖3中所示出的時(shí)鐘緩沖器100或101的實(shí)施例的示意性電路圖。
該時(shí)鐘緩沖器100包括具有PMOS晶體管P1及P2、NMOS晶體管N1、N2及N3及反相器IV1的差動放大器。該時(shí)鐘信號clk及clkb輸入至差動放大器的輸入端子，即NMOS晶體管N1及N2的柵極。使能信號EN輸入至NMOS晶體管N3的柵極以使能差動放大器。PMOS晶體管P1及P2處于NMOS晶體管N1及N2與電源電壓VDD之間。在NMOS晶體管N2的漏極處輸出的差動放大器的輸出信號由反相器IV1反相且產(chǎn)生為上升時(shí)鐘rclk。
時(shí)鐘緩沖器101與110具有類似結(jié)構(gòu)。與時(shí)鐘緩沖器100相比，在時(shí)鐘緩沖器101中，時(shí)鐘信號clk及clkb以相反次序輸入至差動放大器的輸入端子，以產(chǎn)生下降時(shí)鐘fclk。
圖5為圖3中所示出的相位比較器120的實(shí)施例的示意性電路圖。
相位比較器120包括相位比較單元121及移位寄存器控制器125。該相位比較單元121包括多個(gè)延遲元件DC1至DC3、多個(gè)邏輯NAND門ND16至ND44、多個(gè)反相器IV2至IV7、邏輯OR(或)門OR1、邏輯NOR(或非)門NOR1及邏輯AND(與)門AND1。例如DC1的延遲元件將上升時(shí)鐘rclk及下降時(shí)鐘fclk延遲預(yù)定時(shí)間。
相位比較單元121比較反饋內(nèi)部信號fbclk、上升時(shí)鐘rclk或下降時(shí)鐘fclk、及第二多時(shí)鐘MPOUT，且基于比較結(jié)果輸出指示超前、滯后、鎖定的信息。通過比較信號PC1及PC3確定右移位操作且通過比較信號PC2及PC4確定左移位操作。執(zhí)行右移位操作及左移位操作以控制多相延遲線140及虛設(shè)延遲線150的延遲量。
在相位比較單元121中，延遲元件DC1至DC3將反饋內(nèi)部信號及上升時(shí)鐘或下降時(shí)鐘延遲預(yù)定時(shí)間。配置為多個(gè)邏輯NAND門及多個(gè)反相器的邏輯塊比較反饋內(nèi)部信號fbclk、上升時(shí)鐘rclk或下降時(shí)鐘fclk、以及從延遲元件DC1至DC3輸出的經(jīng)延遲反饋內(nèi)部信號及經(jīng)延遲上升時(shí)鐘或下降時(shí)鐘，以輸出比較結(jié)果。為了縮短鎖定操作時(shí)間，當(dāng)上升時(shí)鐘rclk或下降時(shí)鐘fclk與反饋內(nèi)部信號fbclk之間存在大的相位差時(shí)，延遲加速模式控制單元接收第二多時(shí)鐘MPOUT且比較從邏輯塊輸出的比較結(jié)果AC與第二多時(shí)鐘MPOUT，以使能延遲加速模式。
該相位比較單元121基于第二多時(shí)鐘MPOUT或上升時(shí)鐘rclk或下降時(shí)鐘fclk與反饋內(nèi)部信號fbclk的比較結(jié)果，來確定是否執(zhí)行移位操作。舉例而言，如果使用具有1/8比率的分頻器，則通過使用八單位延遲元件來比較兩個(gè)時(shí)鐘之間的相位。根據(jù)用于右或左移位操作的比較結(jié)果使用經(jīng)分頻時(shí)鐘或未經(jīng)分頻時(shí)鐘。
響應(yīng)于從相位比較單元121輸出的三種狀態(tài)，移位寄存器控制器125產(chǎn)生相位比較信號SR1、SR2、SL1及SL2的不同組合。如果信息表示鎖定狀態(tài)，則不啟動相位控制信號。
圖6為圖3中所示出的延遲控制器160的示意性電路圖。
配置于多個(gè)級中的延遲控制器160包括多個(gè)邏輯NOR門NOR2至NOR7、多個(gè)邏輯NAND門ND57至ND62、多個(gè)邏輯NMOS晶體管N4至N27、及多個(gè)反相器IV11至IV16。
例如輸出寄存器信號Reg_1的級的每一級均包括反相鎖存器、切換單元及邏輯單元。該切換單元包含四個(gè)NMOS晶體管，例如N8至N11，以響應(yīng)于多個(gè)相位比較信號SR1、SR2、SL1及SL2來控制左移位或右移位操作。反相鎖存器包含例如ND58的邏輯NAND門及例如IV12的反相器，以鎖存切換單元的輸出。例如NOR3的邏輯單元接收先前級及下一級的輸出且執(zhí)行邏輯運(yùn)算，進(jìn)而產(chǎn)生例如Reg_1的寄存器信號。
多個(gè)級的邏輯單元響應(yīng)于多個(gè)相位比較信號SR1、SR2、SL1及SL2而執(zhí)行移位操作且產(chǎn)生寄存器信號Reg_n-1至Reg_0。根據(jù)初始條件，延遲控制器160可確定多相延遲線140及虛設(shè)延遲線150的最小或最大延遲量。再者，為了執(zhí)行恰當(dāng)移位操作，例如避免移位失敗(shifting collapse)，延遲控制器160防止多個(gè)相位比較信號SR1、SR2、SL1及SL2的交迭。
圖7為圖3中所示出的多相延遲線140的示意性電路圖。
該多相延遲線140包括第一邏輯組合單元141、多個(gè)延遲單元元件UDC6至UDC10及輸出控制器142。
第一邏輯組合單元141包含多個(gè)NAND門以執(zhí)行上升時(shí)鐘rclk或下降時(shí)鐘fclk與寄存器信號Reg_n-1至Reg_0的邏輯運(yùn)算，以將結(jié)果輸出至每個(gè)延遲單元元件中。因此，通過多個(gè)延遲單元元件UDC6至UDC10中接收具有邏輯高電位的寄存器信號的延遲單元元件來形成延遲路徑。多個(gè)延遲單元元件UDC6至UDC10的每個(gè)對應(yīng)于寄存器信號Reg_n-1至Reg_0的每個(gè)。
包含多個(gè)邏輯NAND門ND63至ND72的多個(gè)延遲單元元件UDC6至UDC10基于第一邏輯組合單元141的輸出來控制第二多時(shí)鐘MPOUT的延遲量。舉例而言，延遲單元元件UDC6包括兩個(gè)邏輯NAND門ND63及ND64。該邏輯NAND門ND63接收電源電壓VDD及邏輯NAND門73的輸出，且產(chǎn)生至邏輯NAND門ND64的邏輯NAND運(yùn)算的輸出；并且，同樣地，邏輯NAND門ND65執(zhí)行電源電壓VDD與邏輯NAND門63的輸出的邏輯NAND運(yùn)算，且將結(jié)果輸出至輸出控制器142及下一延遲單元元件UDC7。最末延遲單元元件UDC10將第二多時(shí)鐘MPOUT輸出至?xí)r鐘信號線190。延遲單元元件UDC7至10具有類似結(jié)構(gòu)，且因此，不再進(jìn)一步詳細(xì)描述。
輸出控制器142包括多個(gè)傳輸門T1至Tn及多個(gè)反相器IV17至IV20。響應(yīng)于延遲控制信號oc<n:1>而選擇性導(dǎo)通多個(gè)傳輸門的每個(gè)，以將從多個(gè)延遲單元元件UDC6至UDC10產(chǎn)生的多個(gè)信號作為第一多時(shí)鐘MPCLK輸出。其中，n為正整數(shù)。
圖8為圖3中所示出的多相延遲控制器130的示意性電路圖。
具有多個(gè)級的該多相延遲控制器130包括多個(gè)邏輯NOR門NOR8至NOR12、多個(gè)邏輯NAND門ND78至ND83、多個(gè)NMOS晶體管N28至N51及多個(gè)反相器IV21至IV26。多相延遲控制器130的每一級均包括反相鎖存器L、切換單元S及第二邏輯單元C。
在輸出延遲控制信號oc[n-1]的級中，反相鎖存器L具有邏輯NAND門79及反相器IV22。為了初始化，將復(fù)位信號輸入至該邏輯NAND門79。該切換單元S響應(yīng)于從相位控制器180所輸出的相位控制信號sre、sro、slo、sle而控制反相鎖存器L中所鎖存的邏輯值。每一級的第二邏輯單元C接收先前級及下一級中的每個(gè)第二邏輯單元的輸出且執(zhí)行邏輯運(yùn)算，進(jìn)而產(chǎn)生延遲控制信號oc[n-1]。
在切換單元S中，NMOS晶體管N32由偶數(shù)右移位信號sre控制，且由先前級的反相鎖存器控制的NMOS晶體管N33用于通過NMOS晶體管N32將接地電壓供至反相鎖存器L。同樣地，奇數(shù)右移位信號sro控制的NMOS晶體管N34及下一先前的反相鎖存器所控制的NMOS晶體管用于將接地電壓供至該反相鎖存器L。
參看圖8，每一級的切換單元S由相位控制信號sre、sro、slo、sle的不同組合例如sre與sle、sre與slo、sro與sle等，來控制。其中，根據(jù)初始條件，多相延遲控制器130可確定多相延遲線140及虛設(shè)延遲線150的最小或最大延遲量。再者，為了執(zhí)行恰當(dāng)移位操作，例如，避免移位失敗，延遲控制器160防止相位控制信號sre、sro、slo、sle出現(xiàn)兩邏輯高狀態(tài)信號交迭。
圖9為圖3中所示出的相位控制器180的示意性電路圖。
該相位控制器180包括相位比較塊181、觸發(fā)器塊183及第三邏輯塊184。
包括延遲元件182、多個(gè)邏輯NAND門ND84至ND90及多個(gè)反相器IV27及IV28的相位比較塊181比較第一多時(shí)鐘MPCLK與第二多時(shí)鐘MPOUT。相位比較塊181將該比較結(jié)果輸出至該第三邏輯塊184。
包含多個(gè)邏輯NAND門及多個(gè)反相器IV29至IV31的觸發(fā)器塊183接收第一多時(shí)鐘MPCLK且將經(jīng)觸發(fā)的多時(shí)鐘輸出至第三邏輯塊184。
接收從相位比較塊181輸出的比較結(jié)果及從觸發(fā)器塊183輸出的經(jīng)觸發(fā)的多時(shí)鐘，第三邏輯塊184執(zhí)行不同邏輯組合以產(chǎn)生相位控制信號sre、sro、slo、sle。
圖10為圖9中所示出的延遲元件182的示意性電路圖。
延遲元件182包括具有多個(gè)反相器IV32及IV33、寄存器R及電容器C的RC延遲元件。該延遲元件182基于寄存器R及電容器C將第二多時(shí)鐘MPOUT延遲預(yù)定時(shí)間。
操作描述如下。相位控制器180比較第一多時(shí)鐘MPCLK的相位與第二多時(shí)鐘MPOUT的相位，以基于比較結(jié)果產(chǎn)生相位控制信號sre、sro、slo及sle的不同組合。相位控制器180具有由模式寄存器組(MRS)或熔絲斷路器所設(shè)定的預(yù)定延遲量。
如先前所描述，偶數(shù)右移位信號sre及奇數(shù)右移位信號sro用于右移位操作，即，增加多相延遲線140及虛設(shè)延遲線150的延遲量。偶數(shù)左移位信號sle及奇數(shù)左移位信號slo用于左移位操作，即，減少多相延遲線140及虛設(shè)延遲線150的延遲量。這些信號即相位控制信號sre、sro、slo及sle的每個(gè)以脈沖形狀交替產(chǎn)生。
相位控制器180檢測第一多時(shí)鐘MPCLK與第二多時(shí)鐘MPOUT之間的相位差，且將相位控制信號sre、sro、slo及sle輸出至多相延遲控制器130，以控制第一多時(shí)鐘MPCLK及第二多時(shí)鐘MPOUT的延遲量。
響應(yīng)于相位控制信號sre、sro、slo及sle，多相延遲控制器130控制移位操作且將該延遲控制信號oc<1:n>輸出至多相延遲線140。
根據(jù)延遲控制信號oc<1:n>，多相延遲線140中的多個(gè)傳輸門T1至Tn之一被導(dǎo)通。因此，多相延遲線140產(chǎn)生第一多時(shí)鐘MPCLK，其具有比從延遲單元元件UDC10輸出的第二多時(shí)鐘MPOUT更提前的相位。此時(shí)，當(dāng)在初始操作期間輸入復(fù)位信號時(shí)，延遲控制信號oc<1>變成邏輯高電位，且響應(yīng)于相位控制信號sle及slo，第一多時(shí)鐘MPCLK的相位超前于第二多時(shí)鐘MPOUT的相位。
根據(jù)本發(fā)明的實(shí)施例的多相延遲線140可根據(jù)包括壓力、電壓電位、溫度及類似項(xiàng)的條件予以控制。根據(jù)本發(fā)明的另一實(shí)施例的多相延遲線選擇多個(gè)延遲控制信號例如oc<1:n>的一個(gè)且經(jīng)由諸如相位控制器的反饋回路將其輸出，即，用于反映輸出MPCLK與MPOUT的比較結(jié)果的反饋回路被消除。可由模式寄存器組MRS及熔絲來選擇多個(gè)延遲控制信號之一。另外，通過使用模式寄存器組MRS及熔絲，可調(diào)整延遲鎖定回路中所體現(xiàn)的反饋回路的延遲量。
雖然根據(jù)圖3中所示出的本發(fā)明的實(shí)施例，僅從多相延遲線140額外輸出一個(gè)相位信息，但是根據(jù)本發(fā)明的另一實(shí)施例，通過使用多相延遲線中的傳輸門T1至T5的多個(gè)輸出，可產(chǎn)生至少一個(gè)相位信息。
如以上所描述，通過使用具有多相的時(shí)鐘信號，根據(jù)本發(fā)明的半導(dǎo)體存儲器裝置可根據(jù)高頻操作或諸如壓力、溫度或所輸入電壓電位的操作條件的變化，來控制延遲鎖定回路(DLL)電路的輸出，且改良半導(dǎo)體存儲器裝置中的延遲鎖定回路的操作裕度。
本申請含有與分別在2005年9月29日及2005年12月2日在韓國專利局提交的韓國專利申請第KR 2005-0090951及KR 2005-0117134號相關(guān)的主題，其全部內(nèi)容包含于此作為引用。
雖然已參照特定具體實(shí)施例描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員將明白，可在不偏離如權(quán)利要求所限定的本發(fā)明的精神及范疇情況下，做出各種變化及修改。
權(quán)利要求
1.一種延遲鎖定回路，包含時(shí)鐘延遲補(bǔ)償塊，用于接收從外部輸入的時(shí)鐘信號，以產(chǎn)生第一多時(shí)鐘及第二多時(shí)鐘；相位控制塊，用于比較該第一多時(shí)鐘與該第二多時(shí)鐘，以產(chǎn)生控制移位操作的相位控制信號；以及多相延遲控制塊，用于基于該相位控制信號來執(zhí)行該移位操作，以控制該時(shí)鐘延遲補(bǔ)償塊。
2.如權(quán)利要求1的延遲鎖定回路，其中該時(shí)鐘延遲補(bǔ)償塊包括時(shí)鐘緩沖器，用于緩沖該時(shí)鐘信號以產(chǎn)生上升時(shí)鐘及下降時(shí)鐘；相位比較器，用于比較該上升時(shí)鐘、該下降時(shí)鐘與反饋內(nèi)部時(shí)鐘，以輸出比較結(jié)果；延遲控制器，用于基于該比較結(jié)果來執(zhí)行移位操作，以產(chǎn)生控制相位延遲量的寄存器信號；多相延遲線，用于基于該比較結(jié)果來延遲該上升時(shí)鐘及該下降時(shí)鐘以產(chǎn)生該第二多時(shí)鐘，并且用于響應(yīng)于從該多相延遲控制塊輸出的延遲控制信號來產(chǎn)生該第一多時(shí)鐘，其中該第一多時(shí)鐘的相位不同于該第二多時(shí)鐘的相位；虛設(shè)延遲線，用于延遲該時(shí)鐘緩沖器的輸出信號之一；復(fù)制模型，用于將該虛設(shè)延遲線的輸出延遲基于延遲部件而模型化的預(yù)定量，以產(chǎn)生該反饋內(nèi)部信號；以及輸出緩沖器，用于把經(jīng)由數(shù)據(jù)總線輸入的數(shù)據(jù)與該第二多時(shí)鐘同步，以產(chǎn)生經(jīng)同步數(shù)據(jù)。
3.如權(quán)利要求2的延遲鎖定回路，其中該多相延遲線包括第一邏輯組合單元，用于產(chǎn)生該上升時(shí)鐘或該下降時(shí)鐘與該寄存器信號的邏輯運(yùn)算；多個(gè)延遲單元元件，用于基于該第一邏輯組合單元的輸出，控制該第二多時(shí)鐘的延遲量；以及輸出控制器，響應(yīng)于該延遲控制信號而導(dǎo)通，以將多個(gè)延遲單元元件處提供的多個(gè)信號作為該第一多時(shí)鐘輸出。
4.如權(quán)利要求3的延遲鎖定回路，其中該第一邏輯組合單元包括用于執(zhí)行邏輯NAND運(yùn)算的多個(gè)邏輯NAND門。
5.如權(quán)利要求3的延遲鎖定回路，其中當(dāng)該寄存器信號處于邏輯高電位時(shí)，該多個(gè)延遲單元元件基于該第一邏輯組合單元的該輸出，形成輸入至預(yù)定延遲單元元件的基準(zhǔn)時(shí)鐘信號的延遲路徑。
6.如權(quán)利要求3的延遲鎖定回路，其中該輸出控制器包括多個(gè)傳輸門，該多個(gè)傳輸門的每個(gè)耦接于每個(gè)延遲單元元件與每個(gè)輸出端子之間且基于該延遲控制信號而導(dǎo)通。
7.如權(quán)利要求6的延遲鎖定回路，其中，在預(yù)定操作時(shí)間，該多個(gè)傳輸門之一被截止且該多個(gè)傳輸門中的其它傳輸門被導(dǎo)通。
8.如權(quán)利要求7的延遲鎖定回路，其中該傳輸門的數(shù)目由模式寄存器組(MRS)來確定。
9.如權(quán)利要求7的延遲鎖定回路，其中導(dǎo)通傳輸門的數(shù)目由熔絲斷路器來確定。
10.如權(quán)利要求9的延遲鎖定回路，其中該輸出控制器包括多個(gè)傳輸門，該多個(gè)傳輸門的每個(gè)耦接于該延遲單元元件之一與每個(gè)輸出端子之間且基于該延遲控制信號而導(dǎo)通。
11.如權(quán)利要求1的延遲鎖定回路，其中該多相延遲控制塊還包括至少一個(gè)雙向移位寄存器。
12.如權(quán)利要求11的延遲鎖定回路，其中該多相延遲控制塊包括切換單元，用于響應(yīng)于該相位控制信號而控制左移位或右移位操作；鎖存單元，用于鎖存該切換單元的輸出；以及第二邏輯組合單元，用于執(zhí)行該切換單元的輸出的邏輯運(yùn)算，以產(chǎn)生該延遲控制信號。
13.如權(quán)利要求2的延遲鎖定回路，其中該相位控制器包括相位比較單元，用于比較該第一多時(shí)鐘與該第二多時(shí)鐘；第一觸發(fā)器單元，用于執(zhí)行該多時(shí)鐘的觸發(fā)操作；以及第三邏輯組合單元，用于執(zhí)行該相位比較單元的輸出與該第一觸發(fā)器單元的輸出的邏輯運(yùn)算，以產(chǎn)生該相位控制信號。
14.如權(quán)利要求13的延遲鎖定回路，其中該相位比較器包括延遲元件，用于將該反饋內(nèi)部信號及該上升時(shí)鐘或該下降時(shí)鐘延遲預(yù)定時(shí)間；邏輯塊，用于比較該反饋內(nèi)部信號、該上升時(shí)鐘或該下降時(shí)鐘、與從該延遲元件輸出的經(jīng)延遲反饋內(nèi)部信號及經(jīng)延遲上升時(shí)鐘或經(jīng)延遲下降時(shí)鐘，以輸出比較結(jié)果；以及延遲加速模式控制單元，用于基于該比較結(jié)果及該第二多時(shí)鐘來使能延遲加速模式。
15.如權(quán)利要求14的延遲鎖定回路，其中該延遲元件的延遲量由模式寄存器組(MRS)來確定。
16.如權(quán)利要求14的延遲鎖定回路，其中該延遲元件的延遲量由熔絲斷路器來確定。
17.如權(quán)利要求14的延遲鎖定回路，其中該延遲元件包括RC延遲部件。
18.如權(quán)利要求13的延遲鎖定回路，其中該第一觸發(fā)器單元包括T觸發(fā)器。
19.如權(quán)利要求13的延遲鎖定回路，其中該第三邏輯組合單元包括多個(gè)邏輯NAND門，該多個(gè)邏輯NAND門用于執(zhí)行該相位比較器的輸出與該第一觸發(fā)器單元的輸出的邏輯NAND運(yùn)算。
20.如權(quán)利要求13的延遲鎖定回路，其中該相位控制信號包括偶數(shù)右移位信號、奇數(shù)右移位信號、偶數(shù)左移位信號及奇數(shù)左移位信號。
全文摘要
本發(fā)明提供一種延遲鎖定回路，其通過使用具有比DLL輸出時(shí)鐘的相位更提前的相位的輸出時(shí)鐘，來增加延遲鎖定回路的操作裕度。時(shí)鐘延遲補(bǔ)償塊接收外部時(shí)鐘信號，進(jìn)而產(chǎn)生第一多時(shí)鐘及第二多時(shí)鐘。相位控制塊比較該第一多時(shí)鐘與該第二多時(shí)鐘，以產(chǎn)生控制移位操作的相位控制信號。多相延遲控制塊基于該相位控制信號來執(zhí)行移位操作，以控制該時(shí)鐘延遲補(bǔ)償塊。
文檔編號G11C11/406GK1941171SQ20061012806
公開日2007年4月4日 申請日期2006年9月1日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者金敬勛 申請人:海力士半導(dǎo)體有限公司