專利名稱：接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及接口電路，更具體地，涉及發(fā)送數(shù)據(jù)的接口電路，其把應(yīng)用于不與系統(tǒng)時鐘同步的塊(block)的數(shù)據(jù)發(fā)送到與系統(tǒng)時鐘同步的另一塊。
背景技術(shù)：
在使用多個功能電路來構(gòu)造系統(tǒng)的情況下，存在功能電路不與系統(tǒng)時鐘同步接收/發(fā)送數(shù)據(jù)的可能性。在這種情況下，需要提供包括有用來使與系統(tǒng)時鐘異步的數(shù)據(jù)與系統(tǒng)時鐘同步的同步電路的接口電路。作為接口電路的實例，在移動DDR-SDRAM(雙倍速率同步動態(tài)隨機存取存儲器)和存儲控制器之間提供有接口電路。圖6是顯示了包括有現(xiàn)有技術(shù)1的接口電路的數(shù)據(jù)處理系統(tǒng)100的結(jié)構(gòu)圖。
如圖6所示，現(xiàn)有技術(shù)1的數(shù)據(jù)處理系統(tǒng)100包括CPU 110、時鐘發(fā)生器111、存儲控制器112、接口電路113和DDR-SDRAM 114。
數(shù)據(jù)處理系統(tǒng)100的每個塊響應(yīng)由時鐘發(fā)生器111所產(chǎn)生的參考時鐘(例如，sysCLK)而操作。CPU 110基于存儲在存儲設(shè)備等(未示出)中的應(yīng)用程序的命令而處理數(shù)據(jù)。此外，根據(jù)需要，CPU 110通過接口電路113將數(shù)據(jù)發(fā)送到存儲控制器112和DDR-SDRAM 114或從存儲控制器112和DDR-SDRAM 114接收數(shù)據(jù)。
一旦數(shù)據(jù)發(fā)送/接收了，則DDR-SDRAM 114發(fā)送與和系統(tǒng)時鐘sysCLK異步的選通信號DQS同步的數(shù)據(jù)DQ。然而，存儲控制器112并不能正確地接收到數(shù)據(jù)除非該數(shù)據(jù)與系統(tǒng)時鐘sysCLK同步。為此，接口電路113從DDR-SDRAM 114正確地接收數(shù)據(jù)DQ，并將數(shù)據(jù)DQ轉(zhuǎn)換成能被存儲控制器112正確地接收的讀出數(shù)據(jù)以改變同步時序(synchronous timing)，并將該讀出數(shù)據(jù)發(fā)送給存儲控制器112。也就是說，接口電路113在以不同的同步時序操作的塊之間仲裁。
接口電路113利用集成在接口電路113中的讀出數(shù)據(jù)同步單元140調(diào)整信號的同步時序。同步時序如下調(diào)整。讀出數(shù)據(jù)同步單元140包括DLL(延遲鎖定環(huán))電路142、取樣電路143、同步電路144和讀出數(shù)據(jù)同步單元145。
首先，當(dāng)從DDR-SDRAM 114接收選通信號DQS和數(shù)據(jù)DQ時，DLL 142將預(yù)定的延遲時間(例如，90°的相位滯后)給選通信號以產(chǎn)生延遲的選通信號D_DQS。接著，取樣電路143基于該延遲的選通信號D_DQS對數(shù)據(jù)DQ取樣。此時，由于基于延遲的選通信號D_DQS對數(shù)據(jù)DQ取樣，因此能在數(shù)據(jù)穩(wěn)定未改變的周期中對數(shù)據(jù)取樣。
接著，同步電路144響應(yīng)系統(tǒng)時鐘sysCLK而鎖存由取樣電路143取樣的數(shù)據(jù)。因此，數(shù)據(jù)DQ變?yōu)榕c系統(tǒng)時鐘sysCLK同步的信號。讀出數(shù)據(jù)輸出單元調(diào)整通過同步電路144而與系統(tǒng)時鐘sysCLK同步的數(shù)據(jù)DQ的位長度(bit length)，以將調(diào)整后的數(shù)據(jù)作為讀出數(shù)據(jù)輸出給存儲控制器112。
然而，接口電路113和DDR-SDRAM 114一般都裝配在不同的半導(dǎo)體基板上，也就是說，嵌入在不同的芯片上。這樣，接口電路113和DDR-SDRAM 114通過具有一定長度的導(dǎo)線連接，因此在導(dǎo)線上會由于導(dǎo)線的電阻或電容而在發(fā)送/接收的信號中發(fā)生延遲。
現(xiàn)有技術(shù)1的接口電路113存在由于選通信號相對于系統(tǒng)時鐘sysCLK延遲而使仲裁不能正確地被執(zhí)行的問題。這種情況的操作將在以下解釋。圖7分別是選通信號DQS被給定了相對于系統(tǒng)時鐘sysCLK的大延遲，以及選通信號DQS被給定了相對于系統(tǒng)時鐘sysCLK的小延遲的時序圖。
如圖7所示，在現(xiàn)有技術(shù)1的接口電路中，如果在假定選通信號DQS具有相對于系統(tǒng)時鐘sysCLK的大延遲的情況下，設(shè)定同步電路144在系統(tǒng)時鐘sysCLK的上升沿鎖存由取樣電路143取樣的數(shù)據(jù)，那么當(dāng)輸入的選通信號DQS具有相對于系統(tǒng)時鐘sysCLK的小延遲時，同步電路144不能鎖存數(shù)據(jù)DQ的低位(lower-bit)數(shù)據(jù)(時序Tb)。
此外，如果在假定選通信號DQS具有相對于系統(tǒng)時鐘sysCLK的小延遲的情況下，設(shè)定同步電路144在系統(tǒng)時鐘sysCLK的下降沿鎖存由取樣電路143取樣的數(shù)據(jù)，那么當(dāng)輸入的選通信號DQS具有相對于系統(tǒng)時鐘sysCLK的大延遲時，同步電路144不能鎖存數(shù)據(jù)DQ的高位(upper-bit)數(shù)據(jù)(時序Ta)。
也就是說，現(xiàn)有技術(shù)1的接口電路113由于選通信號DQS相對于系統(tǒng)時鐘sysCLK的延遲而不能正確地執(zhí)行仲裁。
日本未審專利申請公開文本No.2005-78547公開了一種用于解決上述問題的技術(shù)(現(xiàn)有技術(shù)2)。圖8顯示了現(xiàn)有技術(shù)2的接口電路213。
類似于現(xiàn)有技術(shù)1，現(xiàn)有技術(shù)2的接口電路213的讀出數(shù)據(jù)產(chǎn)生單元240的取樣電路242使用由DLL 243所延遲的選通信號DQS來鎖存數(shù)據(jù)DQ。由取樣電路242鎖存的數(shù)據(jù)DQ通過時序調(diào)整電路246而與系統(tǒng)時鐘sysCLK同步，接著被輸出到存儲控制器212。
現(xiàn)有技術(shù)2的接口電路213的時序調(diào)整電路246具有兩條相應(yīng)于不同延遲時間的數(shù)據(jù)同步路徑(延遲max和延遲min)。根據(jù)選通信號DQS相對于系統(tǒng)時鐘sysCLK的延遲而選擇兩個路徑中適當(dāng)?shù)囊粋€，從而輸出所選擇的同步路徑的數(shù)據(jù)DQ。
延遲確定電路244確定選通信號DQS相對于系統(tǒng)時鐘sysCLK的延遲，保持電路245保持延遲確定電路244所確定的結(jié)果。時序調(diào)整電路246基于存儲在保持電路245中的信息而對于大延遲在“延遲max”路徑上選擇并輸出數(shù)據(jù)DQ，對于小延遲在“延遲min”路徑上選擇并輸出數(shù)據(jù)DQ。
現(xiàn)有技術(shù)2的接口電路213的時序調(diào)整電路246具有兩條相應(yīng)于不同延遲時間的數(shù)據(jù)同步路徑，而延遲確定電路244確定選通信號DQS相對于系統(tǒng)時鐘sysCLK的延遲?；诖_定延遲的結(jié)果，時序調(diào)整電路246選擇相應(yīng)于該所確定延遲的同步路徑以在該選擇的路徑上輸出數(shù)據(jù)DQ。結(jié)果，無論選通信號DQS相對于系統(tǒng)時鐘sysCLK是具有大的延遲或小的延遲，現(xiàn)有技術(shù)2的接口電路213都能正確地與系統(tǒng)時鐘sysCLK同步數(shù)據(jù)DQ。
然而，在很多情況下，選通信號DQS和數(shù)據(jù)DQ的延遲幾乎都取決于例如板體設(shè)計、電源或其他這樣的條件而確定。也就是說，現(xiàn)有技術(shù)2的接口電路213存在如下的問題，兩條同步路徑始終都是工作的(active)，因此未使用的電路也會消耗相當(dāng)?shù)墓β剩瑥亩沟霉谋人栌兴黾印?br> 此外，現(xiàn)有技術(shù)2的接口電路213動態(tài)切換同步路徑，因此在為出廠檢驗進行電路功能檢測時很難查出哪條同步路徑在被檢測。也就是說，很難可靠地檢測接口電路213。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一個方面的接口電路包括第一同步電路，其用來將與相對于參考時鐘具有等于或大于預(yù)定周期的延遲的選通信號同步的數(shù)據(jù)信號與參考時鐘同步；第二同步電路，其用來將與相對于參考時鐘具有比預(yù)定周期要小的延遲的選通信號同步的數(shù)據(jù)信號與參考時鐘同步；延遲確定電路，其用來基于測定選通信號相對于參考時鐘的延遲的結(jié)果而輸出確定信號；延遲確定設(shè)定電路，其用來基于預(yù)設(shè)值而輸出指定第一同步電路和第二同步電路中的一個的路徑設(shè)定信號；和延遲選擇電路，其用來基于確定信號和路徑設(shè)定信號中的一個選擇并輸出第一同步電路和第二同步電路中的一個的輸出值。
根據(jù)本發(fā)明的接口電路，基于預(yù)設(shè)值而指定第一同步電路和第二同步電路中適當(dāng)?shù)囊粋€，從而可以很容易地掌握使用的是哪個同步電路。基于以上，同步電路中未使用的一個被置于掛起(suspend)模式，從而相比于傳統(tǒng)的接口電路能降低功耗。
此外，所使用的同步電路能通過延遲確定設(shè)定電路來切換，因此在出廠檢驗或其他這類檢測中能提高電路測定的精確度。這樣，電路就能被更精確地檢測，從而提高了接口電路的可靠性。
而且，選通信號相對于參考時鐘的延遲由延遲確定電路所測定，要被使用的同步電路能基于該測定結(jié)果而確定。這樣，即便輸入了在相對于參考時鐘的延遲時間上非常不同的信號，這些信號也能正確地與參考時鐘同步。


本發(fā)明以上的，以及其他的目的、優(yōu)點和特征將從以下結(jié)合附圖所作的描述中變得更加清晰，其中圖1是包括根據(jù)本發(fā)明的第一實施例的接口電路的系統(tǒng)的結(jié)構(gòu)圖；圖2是包括第一實施例的接口電路的系統(tǒng)的結(jié)構(gòu)圖；圖3是第一實施例的讀出數(shù)據(jù)同步單元的時序圖；圖4是第一實施例的讀出數(shù)據(jù)同步單元的時序圖；圖5是根據(jù)本發(fā)明的第二實施例的接口電路的結(jié)構(gòu)圖；圖6是包括現(xiàn)有技術(shù)的接口電路的系統(tǒng)的結(jié)構(gòu)圖；
圖7是現(xiàn)有技術(shù)的接口電路的時序圖；圖8是包括現(xiàn)有技術(shù)的接口電路的系統(tǒng)的結(jié)構(gòu)圖。
具體實施例方式
現(xiàn)在將參考圖示的實施例描述本發(fā)明。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解的是，使用本發(fā)明的教導(dǎo)可以完成許多替換的實施例，同時本發(fā)明也并不限于起示例性目的的圖示的實施例。
第一實施例圖1是顯示包括了根據(jù)本發(fā)明的第一實施例的接口電路的數(shù)據(jù)處理系統(tǒng)的結(jié)構(gòu)圖。如圖1所示，系統(tǒng)1包括CPU 10、時鐘發(fā)生器11、存儲控制器12、接口電路13和DDR-SDRAM 14。例如，在系統(tǒng)1中，CPU 10、時鐘發(fā)生器11、存儲控制器12和接口電路13裝配在相同的半導(dǎo)體基板上，而DDR-SDRAM 14裝配在不同的半導(dǎo)體基板上。
數(shù)據(jù)處理系統(tǒng)1的每個塊都響應(yīng)由時鐘發(fā)生器11所產(chǎn)生的參考時鐘(例如，系統(tǒng)時鐘sysCLK)而操作。CPU 10基于在存儲設(shè)備等(未示出)中存儲的應(yīng)用程序的命令處理數(shù)據(jù)。此外，根據(jù)需要，CPU 10通過接口電路13將數(shù)據(jù)傳送到存儲控制器12和DDR-SDRAM 14/從存儲控制器12和DDR-SDRAM 14接收數(shù)據(jù)。存儲控制器12、接口電路13和DDR-SDRAM 14將在后面詳細(xì)描述。
存儲控制器12基于從CPU 10來的命令控制從存儲器讀出數(shù)據(jù)/將數(shù)據(jù)寫入存儲器的操作。此外，存儲控制器12將數(shù)據(jù)傳送到CPU 10/從CPU 10接收數(shù)據(jù)，并通過接口電路13訪問存儲器。
DDR-SDRAM 14例如可以為移動SDRAM，例如，并響應(yīng)時鐘CK和時鐘CKb而操作。在DDR-SDRAM 14從接口電路13接收數(shù)據(jù)信號(例如，數(shù)據(jù)DQ)的情況下，DDR-SDRAM 14接收合并有選通信號DQS和數(shù)據(jù)DQ的信號。選通信號DQS由接口電路13基于系統(tǒng)時鐘sysCLK而產(chǎn)生并相對于系統(tǒng)時鐘sysCLK而延遲。例如，選通信號具有相對于系統(tǒng)時鐘sysCLK的90°延遲滯后(delay lag)。此外，數(shù)據(jù)DQ為與系統(tǒng)時鐘sysCLK同步的數(shù)據(jù)信號。DDR-SDRAM 14同時接收選通信號DQS和數(shù)據(jù)DQ，從而使用選通信號DQS來在數(shù)據(jù)DQ沒有改變的穩(wěn)定周期中鎖存并加載數(shù)據(jù)DQ。此外，在將數(shù)據(jù)DQ傳送到接口電路13的情況中，DDR-SDRAM 14發(fā)送選通信號DQS和與選通信號DQS同步的數(shù)據(jù)DQ。
接口電路13接收系統(tǒng)時鐘sysCLK，并基于系統(tǒng)時鐘sysCLK向DDR-SDRAM 14輸出與系統(tǒng)時鐘sysCLK同相的時鐘CK和與系統(tǒng)時鐘sysCLK相位相差180°的時鐘CKb。
此外，接口電路13基于系統(tǒng)時鐘sysCLK產(chǎn)生與系統(tǒng)時鐘sysCLK具有相位滯后的選通信號DQS。而且，從存儲控制器12輸入的與系統(tǒng)時鐘sysCLK同步的寫入數(shù)據(jù)的位長度被轉(zhuǎn)換成DDR-SDRAM 14所接收到的數(shù)據(jù)的位長度，該轉(zhuǎn)換的數(shù)據(jù)被發(fā)送到DDR-SDRAM 14作為數(shù)據(jù)DQ。
此外，如果與選通信號DQS同步的數(shù)據(jù)DQ與從DDR-SDRAM 14來的選通信號DQS一起接收，則接口電路13產(chǎn)生讀出數(shù)據(jù)并將該讀出數(shù)據(jù)傳送給存儲控制器12，其中對于該讀出數(shù)據(jù)，與數(shù)據(jù)DQ同步的信號是系統(tǒng)時鐘sysCLK而不是選通信號DQS。也就是說，接口電路13執(zhí)行在DDR-SDRAM 14和存儲控制器12間的仲裁。
基于以上的解釋，本實施例的數(shù)據(jù)處理系統(tǒng)1的接口電路13具有通過將與系統(tǒng)時鐘sysCLK異步的數(shù)據(jù)DQ與系統(tǒng)時鐘sysCLK同步而產(chǎn)生讀出數(shù)據(jù)的功能。也就是說，即便從DDR-SDRAM 14來的數(shù)據(jù)DQ與系統(tǒng)時鐘sysCLK異步，由于接口電路13的仲裁，存儲控制器12也能接收到與系統(tǒng)時鐘sysCLK同步的讀出數(shù)據(jù)。
以下將詳細(xì)描述該接口電路13。接口電路13包括時鐘產(chǎn)生單元20、時鐘輸出緩沖器21、寫入數(shù)據(jù)同步單元30、數(shù)據(jù)輸出緩沖器31、讀出數(shù)據(jù)同步單元40和數(shù)據(jù)輸入緩沖器41。
時鐘產(chǎn)生單元20包括緩沖器電路和反相器。緩沖器電路產(chǎn)生與系統(tǒng)時鐘sysCLK同相的信號CK，而反相器產(chǎn)生與系統(tǒng)時鐘sysCLK反相的時鐘CKb。時鐘CK和CKb都通過時鐘輸出緩沖器21輸出到DDR-SDRAM 14。
寫入數(shù)據(jù)同步單元30包括主DLL(延遲鎖定環(huán))32和寫入數(shù)據(jù)產(chǎn)生單元33。主DLL 32測定例如相應(yīng)于系統(tǒng)時鐘sysCLK的一個時鐘的周期以產(chǎn)生選通信號DQS，該選通信號DQS基于該測定的周期而被給定預(yù)定的延遲。例如，在給定選通信號DQS與系統(tǒng)時鐘sysCLK 90°的相位滯后的情況下，主DLL可以基于系統(tǒng)時鐘sysCLK的一個時鐘周期的1/4而產(chǎn)生選通信號DQS。此外，主DLL將有關(guān)相應(yīng)于所測定的一個時鐘周期預(yù)定百分比的延遲的信息發(fā)送給次DLL(slave DLL)42。例如，假定一個時鐘周期為7.5nsec，則主DLL將有關(guān)相應(yīng)于一個時鐘周期的1/4的延遲(即，1.875nsec)的延遲設(shè)定信息發(fā)送給次DLL。該次DLL將在以下詳細(xì)描述。
寫入數(shù)據(jù)產(chǎn)生單元33通過64位的總線將從存儲控制器12接收到的64位的寫入數(shù)據(jù)轉(zhuǎn)換成在系統(tǒng)時鐘sysCLK的上升沿傳送的低32位數(shù)據(jù)和在系統(tǒng)時鐘sysCLK的下降沿傳送的高32位數(shù)據(jù)。此外，如果在存儲控制器12中的數(shù)據(jù)的位長度與在DDR-SDRAM 14中的位長度不一致，則寫入數(shù)據(jù)產(chǎn)生單元33就是用來調(diào)整位長度的電路。
從寫入數(shù)據(jù)同步單元30來的信號通過數(shù)據(jù)輸出緩沖器31輸出到DDR-SDRAM 14。
讀出數(shù)據(jù)同步單元40通過數(shù)據(jù)輸入緩沖器41從DDR-SDRAM 14接收選通信號DQS和數(shù)據(jù)DQ。圖2是讀出數(shù)據(jù)同步單元40的結(jié)構(gòu)圖。參考圖2，描述讀出數(shù)據(jù)同步單元40。
讀出數(shù)據(jù)同步單元40包括次DLL 42、取樣電路43、同步電路44、延遲確定電路45、延遲確定設(shè)定電路46、選擇器47、延遲選擇電路48和讀出數(shù)據(jù)輸出單元49。
次DLL 42基于從主DLL來的延遲設(shè)定信息而輸出通過對選通信號DQS進行預(yù)定延遲所得到的延遲的選通信號D_DQS。例如，次DLL對輸入的選通信號DQS進行相位滯后90°以產(chǎn)生并輸出延遲的選通信號D_DQS。
取樣電路43具有FF(觸發(fā)器電路)1至3，并且數(shù)據(jù)DQ被輸入到FF 1和FF 3。FF 1與FF 2串聯(lián)。FF 1在延遲的選通信號D_DQS的上升沿鎖存數(shù)據(jù)DQ，而FF 2在延遲的選通信號D_DQS的下降沿鎖存從FF 1來的信號。從而，對數(shù)據(jù)DQ的低位數(shù)據(jù)取樣。此外，F(xiàn)F 3通過在延遲的選通信號D_DQS的下降沿鎖存數(shù)據(jù)DQ而對數(shù)據(jù)DQ的高位數(shù)據(jù)取樣。
同步電路44包括第一同步電路(例如，慢速DQ路徑44-1和44-3)、和第二同步電路(例如，快速DQ路徑44-2和44-4)。慢速DQ路徑44-1和44-3是用來將與相對于系統(tǒng)時鐘sysCLK具有等于或大于預(yù)定周期的延遲的選通信號同步的數(shù)據(jù)信號與系統(tǒng)時鐘sysCLK同步的電路?？焖貲Q路徑44-2和44-4是用來將與相對于系統(tǒng)時鐘sysCLK具有小于預(yù)定周期的延遲的選通信號同步的數(shù)據(jù)信號與系統(tǒng)時鐘sysCLK同步的電路。這里，術(shù)語“預(yù)定延遲”是指例如選通信號DQS具有與系統(tǒng)時鐘sysCLK 180°的相位滯后。
慢速DQ路徑44-1具有FF 4，而慢速DQ路徑44-3具有FF 7。FF 4和7均在上升沿鎖存信號?？焖貲Q路徑44-2具有串聯(lián)的FF 5和6，快速DQ路徑44-4具有串聯(lián)的FF 8和9。FF 5和8均在系統(tǒng)時鐘sysCLK的下降沿鎖存信號，而FF 6和9均在系統(tǒng)時鐘sysCLK的上升沿鎖存信號。
慢速DQ路徑44-1的FF 4和快速DQ路徑44-2的FF 5均與取樣電路43的FF 2的輸出連接。也就是說，慢速DQ路徑44-1和快速DQ路徑44-2為用于數(shù)據(jù)DQ的低位的同步電路。慢速DQ路徑44-3的FF7和快速DQ路徑44-4的FF 8與取樣電路43的FF 3的輸出連接。也就是說，慢速DQ路徑44-3和快速DQ路徑44-4為用于數(shù)據(jù)DQ的高位的同步電路。
在此情況下，在兩個慢速DQ路徑和兩個快速DQ路徑間操作上的差異僅在于同步的是數(shù)據(jù)DQ的低位或高位數(shù)據(jù)，因此在此省略對用于高位數(shù)據(jù)的同步電路(慢速DQ路徑44-3和快速DQ路徑44-4)的操作的描述。
慢速DQ路徑44-1的FF 4在系統(tǒng)時鐘sysCLK的上升沿鎖存FF 2的輸出信號。結(jié)果，數(shù)據(jù)DQ與系統(tǒng)時鐘sysCLK同步。此外，快速DQ路徑44-2的FF 5在系統(tǒng)時鐘sysCLK的下降沿鎖存FF 3的輸出信號，而FF 6在系統(tǒng)時鐘sysCLK的上升沿鎖存FF 5的輸出信號。結(jié)果，數(shù)據(jù)DQ與系統(tǒng)時鐘sysCLK同步。
延遲確定電路45包括串聯(lián)的FFa至FFc。該延遲確定電路45基于測定選通信號相對于系統(tǒng)時鐘sysCLK的延遲的結(jié)果而輸出確定信號。該確定遵循如下如果在系統(tǒng)時鐘sysCLK和選通信號DQS間的相位差小于例如180°，則該延遲被確定為小，確定信號為“1”。如果在系統(tǒng)時鐘sysCLK和選通信號DQS間的相位差等于或大于180°，則該延遲被確定為大，確定信號為“0”。在本實例中，如果確定信號為“0”，則隨后的延遲選擇電路48選擇慢速DQ路徑。另一方面，如果確定信號為“1”，則延遲選擇電路48選擇快速DQ路徑。也就是說，延遲確定電路45通過使用系統(tǒng)時鐘sysCLK監(jiān)測選通信號DQS而輸出用于動態(tài)切換路徑的信號。
Ffa被施加有選通信號DQS以在系統(tǒng)時鐘sysCLK的下降沿鎖存信號。FFb被施加有FFa的輸出信號以在系統(tǒng)時鐘sysCLK的上升沿鎖存信號。FFc被施加有FFb的輸出信號以在系統(tǒng)時鐘sysCLK的上升沿鎖存信號。因此，在輸入的選通信號DQS的延遲大的情況下，延遲確定電路45輸出“0”作為確定信號，而在輸入的選通信號DQS的延遲小的情況下，延遲確定電路45輸出“1”作為確定信號。
延遲確定設(shè)定電路46基于預(yù)設(shè)值輸出路徑設(shè)定信號、操作設(shè)定信號和功率控制信號PC1和PC2。路徑設(shè)定信號基于預(yù)設(shè)值而指示要被同步電路44使用的路徑。該值可以由用戶設(shè)定，也可以通過例如預(yù)測選通信號DQS相對于系統(tǒng)時鐘sysCLK的延遲而設(shè)定。也就是說，它是用來靜態(tài)地選擇同步電路44的路徑的信號。如果隨后的選擇器47選擇了路徑設(shè)定信號，則延遲選擇電路48基于該路徑設(shè)定信號選擇并輸出慢速DQ路徑和快速DQ路徑中的一個的輸出信號。操作設(shè)定信號被輸入到選擇器47，并且選擇器47使用該信號來選擇并輸出路徑設(shè)定信號和確定信號中的一個。如果選通信號DQS相對于系統(tǒng)時鐘sysCLK的延遲大，則功率控制信號PC1將慢速DQ路徑44-1和44-3置于工作模式(active mode)，而如果該延遲小，則將慢速DQ路徑44-1和44-3置于掛起模式。如果選通信號DQS相對于系統(tǒng)時鐘sysCLK的延遲小，則功率控制信號PC2將快速DQ路徑44-2和44-4置于工作模式，而如果該延遲大，則將快速DQ路徑44-2和44-4置于掛起模式。
選擇器47基于從延遲確定設(shè)定電路46來的操作設(shè)定信號選擇延遲確定電路45的確定信號和延遲確定設(shè)定電路46的路徑設(shè)定信號中的一個，以將所選擇的一個作為選擇信號輸出給延遲設(shè)定電路48。例如，如果操作設(shè)定信號為“0”，則延遲確定電路45的確定信號作為選擇信號而發(fā)送給延遲選擇電路48。如果操作設(shè)定信號為“1”，則延遲確定設(shè)定電路46的路徑設(shè)定信號作為選擇信號被發(fā)送給延遲選擇電路48。
延遲選擇電路48具有選擇器SEL1和SEL2。選擇器SEL1基于選擇信號而選擇慢速DQ路徑44-1和快速DQ路徑44-2中的一個的輸出信號，以將該信號輸出給讀出數(shù)據(jù)輸出單元49。選擇器SEL2基于選擇信號而選擇慢速DQ路徑44-3和快速DQ路徑44-4中的一個的輸出信號，以將該信號輸出給讀出數(shù)據(jù)輸出單元49。例如，如果選擇信號為“0”，則選擇器SEL1和SEL2選擇并輸出相應(yīng)的慢速DQ路徑的輸出值。如果選擇信號為“1”，則選擇器SEL1和SEL2選擇并輸出相應(yīng)的快速DQ路徑的輸出值。
讀出數(shù)據(jù)輸出單元49基于SDCCTRL信號并使用從延遲選擇電路48來的數(shù)據(jù)產(chǎn)生32位或16位的讀出數(shù)據(jù)，并將該產(chǎn)生的數(shù)據(jù)輸出給存儲控制器12。
圖3和4是讀出數(shù)據(jù)同步單元40操作的時序圖。圖3是在選通信號DQS的延遲小的情況下的時序圖，而圖4是在選通信號DQS的延遲大的情況下的時序圖?，F(xiàn)給出在基于選通信號DQS的延遲而動態(tài)地選擇同步電路44要被使用的路徑的情況下，有關(guān)讀出數(shù)據(jù)同步單元40的操作的描述。也就是說，延遲確定設(shè)定電路46的操作設(shè)定信號為“0”，并且選擇器47輸出延遲確定電路45的確定信號作為選擇信號。此外，延遲確定設(shè)定電路46的功率控制信號PC1和PC2被用來設(shè)定相應(yīng)的路徑為工作的。
參考圖3，首先描述用于選通信號DQS的小延遲的操作。如圖3所示，選通信號DQS具有與系統(tǒng)時鐘sysCLK 90°的相位滯后。當(dāng)選通信號DQS和數(shù)據(jù)DQ輸入到讀出數(shù)據(jù)同步單元40時，選通信號DQS還在次DLL 42中被給定90°的相位滯后，以作為延遲的選通信號D_DQS。
在時序T1，取樣電路43的FF 1在延遲的選通信號D_DQS的上升沿鎖存數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此外，延遲確定電路45的FFa在系統(tǒng)時鐘sysCLK的下降沿鎖存高電平(例如，圖2中的電平“1”)的選通信號DQS。
在時序T2，取樣電路43的FF 2在延遲的選通信號D_DQS的下降沿鎖存由FF 1鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時，取樣電路43的FF 3在延遲的選通信號D_DQS的下降沿鎖存數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。此外，延遲確定電路45的FFb在系統(tǒng)時鐘sysCLK的上升沿鎖存由FFa鎖存的高電平的信號。
在時序T3，快速DQ路徑44-2的FF 5在系統(tǒng)時鐘sysCLK的下降沿鎖存由取樣電路43的FF 2鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時，快速DQ路徑44-4的FF 8鎖存由取樣電路43的FF 3鎖存的數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。
在時序T4，快速DQ路徑44-2的FF 6在系統(tǒng)時鐘sysCLK的上升沿鎖存由FF 5鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時，快速DQ路徑44-4的FF 9鎖存由FF 8鎖存的數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。延遲確定電路45的FFc在系統(tǒng)時鐘sysCLK的上升沿上鎖存由FFb鎖存的高電平的信號。
由于在時序T4，F(xiàn)Fc的輸出信號被轉(zhuǎn)換到高電平，因此選擇器47將“1”作為選擇信號發(fā)送給延遲選擇電路48。結(jié)果，延遲選擇電路48的選擇器SEL1和SEL2選擇相應(yīng)的快速DQ路徑的輸出值。因此，與系統(tǒng)時鐘sysCLK同步的數(shù)據(jù)DQ[a]被輸出到讀出數(shù)據(jù)輸出單元49。
接下來參考圖4，描述用于選通信號DQS的大延遲的操作。如圖4中所示，選通信號DQS具有與系統(tǒng)時鐘sysCLK相差270°的相位滯后。當(dāng)選通信號DQS和數(shù)據(jù)DQ輸入到讀出數(shù)據(jù)同步單元40時，選通信號DQS還在次DLL 42中被給定90°的相位滯后，作為延遲的選通信號D_DQS。
在時序T1，延遲確定電路45的FFa在系統(tǒng)時鐘sysCLK的下降沿鎖存低電平(例如，在圖2中的電平“0”)的選通信號DQS。
在時序T2，取樣電路43的FF 1在延遲的選通信號D_DQS的上升沿鎖存數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。延遲確定電路45的FFb在系統(tǒng)時鐘sysCLK的上升沿鎖存由FFa鎖存的低電平的信號。
在時序T3，取樣電路43的FF 2在延遲的選通信號D_DQS的下降沿鎖存由FF 1鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時，取樣電路43的FF 3在延遲的選通信號D_DQS的下降沿鎖存數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。
在時序T4，慢速DQ路徑44-1的FF 4在系統(tǒng)時鐘sysCLK的上升沿鎖存由取樣電路43的FF 2鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時，慢速DQ路徑44-3的FF 7鎖存由取樣電路43的FF 3鎖存的數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。延遲確定電路45的FFc在系統(tǒng)時鐘sysCLK的上升沿鎖存由FFb鎖存的低電平的信號。
由于在時序T4，F(xiàn)Fc的輸出信號被轉(zhuǎn)換到低電平，因此選擇器47將“0”作為選擇信號發(fā)送給延遲選擇電路48。結(jié)果，延遲選擇電路48的選擇器SEL1和SEL2選擇相應(yīng)的慢速DQ路徑的輸出信號。因此，與系統(tǒng)時鐘sysCLK同步的數(shù)據(jù)DQ[a]被輸出到讀出數(shù)據(jù)輸出單元49。
本實施例的讀出數(shù)據(jù)同步單元40除了能如上所述動態(tài)選擇在同步電路44中所使用的路徑外，還能基于延遲確定設(shè)定電路46的設(shè)定靜態(tài)地選擇在同步電路44中所使用的路徑。該靜態(tài)的路徑選擇將在以下描述。
在靜態(tài)選擇路徑的情況下，延遲確定設(shè)定電路46的操作設(shè)定信號變?yōu)椤?”，并且選擇器47輸出延遲確定設(shè)定電路46的路徑設(shè)定信號。如果路徑設(shè)定信號為“0”，則選擇器SEL1和SEL2選擇相應(yīng)的慢速DQ路徑。此時，快速DQ路徑未被使用，因此功率控制信號PC2將快速DQ路徑置于掛起模式。如果路徑設(shè)定信號為“1”，則選擇器SEL1和SEL2選擇相應(yīng)的快速DQ路徑。此時，慢速DQ路徑未被使用，因此功率控制信號PC1將慢速DQ路徑置于掛起模式。
如從以上所理解地，第一實施例的接口電路13不僅能基于選通信號DQS的延遲動態(tài)地選擇同步電路44的路徑，而且還能基于寄存器的設(shè)定靜態(tài)地選擇同步電路44的路徑。因此，如果選通信號DQS的延遲由于環(huán)境或其他條件而變化很大時，可動態(tài)選擇同步電路44的路徑，而如果選通信號DQS的延遲無論環(huán)境或其他情況如何都很小時，則靜態(tài)選擇同步電路44的路徑。
在靜態(tài)選擇同步電路44的路徑的情況下，未使用的路徑被置于掛起模式，從而相比于傳統(tǒng)的接口電路可以降低接口電路13的功耗。在多數(shù)情況下，選通信號DQS的延遲基于半導(dǎo)體設(shè)備所安裝的板體的設(shè)計或設(shè)定的電源電壓而確定。這樣，總地來說，延遲不會變化很大。因此，如果在系統(tǒng)中選通信號DQS的延遲被提前掌握，則接口電路13就能靜態(tài)地選擇并使用同步電路44的路徑。
此外，第一實施例的接口電路13能動態(tài)地選擇同步電路44的路徑。即便系統(tǒng)使用在例如溫度變化過大、以致選通信號DQS的延遲變化非常大的環(huán)境中，同步電路44的路徑的動態(tài)選擇能根據(jù)環(huán)境而進行正確的數(shù)據(jù)DQ的傳送/接收。
而且，第一實施例的接口電路13能動態(tài)和靜態(tài)地選擇同步電路44的路徑。這樣，接口電路13就能裝配到在各種條件下所使用的半導(dǎo)體設(shè)備。例如，在將接口電路裝配到低功耗的半導(dǎo)體設(shè)備的情況下，接口電路被設(shè)定為靜態(tài)地選擇同步電路44的路徑。此外，在將接口電路裝配到在各種條件下所使用的半導(dǎo)體設(shè)備的情況下，接口電路被設(shè)定為動態(tài)地選擇同步電路44的路徑。因此，在智力成果方面，第一實施例的接口電路13具有高的再利用性。
另一方面，第一實施例的接口電路13在例如出廠檢驗等的半導(dǎo)體設(shè)備檢測方面具有很高的測量精度，因此能提高半導(dǎo)體設(shè)備的可靠性。也就是說，可以在例如出廠檢驗等的半導(dǎo)體設(shè)備的檢測中確定檢測哪條路徑。因此，能正確地執(zhí)行檢測，從而提高半導(dǎo)體設(shè)備的可靠性。
第二實施例圖5顯示了根據(jù)本發(fā)明的第二實施例的接口電路的讀出數(shù)據(jù)同步單元50。第二實施例的讀出數(shù)據(jù)同步單元50是與第一實施例的讀出數(shù)據(jù)同步單元40基本相同的電路。第一實施例的讀出數(shù)據(jù)同步單元40通過選擇器47切換同步電路44的路徑的靜態(tài)選擇和動態(tài)選擇。與此不同，第二實施例的讀出數(shù)據(jù)同步單元50這樣構(gòu)建，其使延遲確定電路45的確定信號輸入到延遲確定設(shè)定電路51，而延遲確定設(shè)定電路51輸出選擇信號用于選擇同步電路44的路徑。與第一實施例的讀出數(shù)據(jù)同步單元40相同的元件用相同的參考數(shù)字表示，并省略對其的描述。
第二實施例的延遲確定設(shè)定電路51接收延遲確定電路45的確定信號?；谘舆t確定電路45的確定信號，延遲確定設(shè)定電路51輸出選擇信號和功率控制信號PC1和PC2。該選擇信號與延遲確定電路45的確定信號類似。替換地，該選擇信號例如能基于外部設(shè)定而在“0”和“1”之間切換。功率控制信號基于選擇信號的值而將要使用的路徑置于工作模式并將未使用的路徑置于掛起模式。
如從以上的描述中所理解地，第二實施例的接口電路能在動態(tài)地選擇同步電路44的路徑的同時將未使用的路徑置于掛起模式。因此，在動態(tài)地選擇同步電路44的路徑時能節(jié)省功耗。
此外，第二實施例的接口電路還能靜態(tài)地選擇同步電路44的路徑，因此能以高測量精度執(zhí)行檢測。因此，能通過出廠檢驗提高半導(dǎo)體的可靠性。
很明顯，本發(fā)明并不限于以上的實施例，在不背離本發(fā)明的范圍和精神下可以修改和改變。例如，本發(fā)明能根據(jù)使用時的環(huán)境而在動態(tài)路徑選擇和靜態(tài)路徑選擇之間切換，而且同步電路和取樣電路也并不限于以上的實施例而可以進行適當(dāng)?shù)匦薷摹?br> 權(quán)利要求
1.一種接口電路，包括第一同步電路，其用來將與相對于參考時鐘具有等于或大于預(yù)定周期的延遲的選通信號同步的數(shù)據(jù)信號與所述參考時鐘同步；第二同步電路，其用來將與相對于所述參考時鐘具有小于預(yù)定周期的延遲的選通信號同步的數(shù)據(jù)信號與所述參考時鐘同步；延遲確定電路，其用來基于測定所述選通信號相對于所述參考時鐘的延遲的結(jié)果而輸出確定信號；延遲確定設(shè)定電路，其用來基于預(yù)設(shè)值而輸出路徑設(shè)定信號，該路徑設(shè)定信號指定第一同步電路和第二同步電路中的一個；和延遲選擇電路，其用來基于所述確定信號和路徑設(shè)定信號中的一個選擇并輸出第一同步電路和第二同步電路中的一個的輸出值。
2.根據(jù)權(quán)利要求1的接口電路，其中，所述延遲確定設(shè)定電路還輸出功率控制信號，用來將第一同步電路和第二同步電路中的未使用的一個置于掛起模式。
3.根據(jù)權(quán)利要求1的接口電路，其中，所述延遲確定設(shè)定電路基于所述確定信號而不是路徑設(shè)定信號來輸出選擇信號，用來設(shè)定使用第一同步電路和第二同步電路中的哪一個。
4.根據(jù)權(quán)利要求1的接口電路，其中，與相對于由第一同步電路同步的參考時鐘具有大的延遲的選通信號同步的數(shù)據(jù)信號，以及與相對于由第二同步電路同步的參考時鐘具有小的延遲的選通信號同步的數(shù)據(jù)信號，以基本相同的時序輸出。
5.根據(jù)權(quán)利要求1的接口電路，其中，所述延遲確定電路基于參考時鐘確定選通信號的延遲。
6.根據(jù)權(quán)利要求1的接口電路，其中，所述延遲確定電路確定，如果在選通信號和參考時鐘間的相位差小于180°則延遲為小，而如果相位差等于或大于180°則延遲為大。
7.根據(jù)權(quán)利要求1的接口電路，其中，所述接口電路、CPU和存儲控制器都裝配在相同的半導(dǎo)體基板上。
8.根據(jù)權(quán)利要求1的接口電路，其中，所述接口電路為與存儲控制器和DDR-SDRAM連接的接口。
全文摘要
本發(fā)明提供一種接口電路，其包括第一同步電路，用來將與相對于參考時鐘具有等于或大于預(yù)定周期的延遲的選通信號同步的數(shù)據(jù)信號與參考時鐘同步；第二同步電路，用來將與相對于參考時鐘具有小于預(yù)定周期的延遲的選通信號同步的數(shù)據(jù)信號與參考時鐘同步；延遲確定電路，用來基于測定選通信號相對于參考時鐘的延遲的結(jié)果而輸出確定信號；延遲確定設(shè)定電路，用來基于預(yù)設(shè)值而輸出指定第一同步電路和第二同步電路中的一個的路徑設(shè)定信號；和延遲選擇電路，用來基于確定信號和路徑設(shè)定信號中的一個選擇并輸出第一同步電路和第二同步電路中的一個的輸出值。
文檔編號G11C7/10GK1929025SQ200610128158
公開日2007年3月14日 申請日期2006年9月6日 優(yōu)先權(quán)日2005年9月6日
發(fā)明者村山亨 申請人:恩益禧電子股份有限公司