專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及一種半導(dǎo)體存儲器件。具體地，本發(fā)明涉及一種包括存儲單元陣列以及其中安排有多個電路的電路區(qū)的半導(dǎo)體存儲器件。
背景技術(shù)：
日本專利JP-A 2000-243085公開了一種配置有存儲器陣列和諸如讀出放大器區(qū)的電路區(qū)的半導(dǎo)體存儲器件。
所公開的半導(dǎo)體存儲器件還包括沿BL方向延伸的多對互補位線、沿與BL方向垂直的WL方向延伸的多條字線、用于提供第一電壓的第一線、用于提供第二電壓的第二線、第一公共源線、以及第二公共源線。
在BL方向排列存儲器陣列和讀出放大器區(qū)。讀出放大器區(qū)包括在WL方向?qū)?zhǔn)的多個讀出放大器。讀出放大器具有分別與互補位線相連的讀出節(jié)點。此外，讀出放大器具有分別與第一公共源線和第二公共源線相連的第一節(jié)點和第二節(jié)點。
讀出放大器區(qū)還包括第一區(qū)域和第二區(qū)域。第一區(qū)域配置有用于將第一線與第一公共源線相連的多個第一開關(guān)。第二區(qū)域配置有用于將第二線與第二公共源線相連的多個第二開關(guān)。第一開關(guān)以及第二開關(guān)沿著WL方向分別對準(zhǔn)。
在所公開的半導(dǎo)體存儲器件中，要求沿著BL方向排列的第一區(qū)域和第二區(qū)域沿著WL方向排列第一電路和第二電路。
本發(fā)明的目的是提供一種包括與傳統(tǒng)技術(shù)相比有效利用的電路區(qū)的半導(dǎo)體存儲器件。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提出了一種半導(dǎo)體存儲器件，包括存儲單元陣列塊以及與存儲單元陣列塊沿第一方向排列的電路區(qū)。電路區(qū)包括第一區(qū)以及與第一區(qū)沿第一方向排列的第二區(qū)。第一區(qū)配置有在與第一方向垂直的第二方向上對準(zhǔn)的第一電路和第二電路。第二區(qū)配置有在第二方向上對準(zhǔn)的多個第三電路。
在閱讀以下描述和附圖時，本發(fā)明的這些和其他目的、特征、以及優(yōu)點將變得更加清楚。


圖1是本發(fā)明實施例的半導(dǎo)體存儲器件內(nèi)部的平面圖；圖2是圖1的半導(dǎo)體存儲器件的示意橫截面圖；圖3是圖1的大塊的平面圖；圖4是圖1的中塊的平面圖；圖5是圖4的小塊的局部電路圖；圖6是示出了圖4的讀出放大器區(qū)及其外圍的平面圖；圖7是圖4的讀出放大器區(qū)的局部電路圖；圖8是圖4的子字(sub word)驅(qū)動器區(qū)的局部電路圖；圖9是圖4的小尺寸交叉點區(qū)域的局部電路圖；圖10是圖4的讀出放大器區(qū)的局部平面圖；圖11是另一個實施例的讀出放大器區(qū)的平面圖；圖12是另一個實施例的讀出放大器區(qū)的平面圖；圖13是圖4的子字驅(qū)動器區(qū)的局部平面圖；圖14是另一個實施例的中塊的平面圖。
具體實施例方式
圖1示出了根據(jù)本發(fā)明的第一實施例的半導(dǎo)體存儲器件1。參考圖2，半導(dǎo)體存儲器件1包括下層10、第一線層11、第二線層12、第三線層13、以及第四線層14。半導(dǎo)體存儲器件1可以包括配置有電路、線、插頭、端子等的其他層。該實施例的半導(dǎo)體存儲器件1是雙倍數(shù)據(jù)速率同步動態(tài)隨機存取存儲器(DDR SDRAM)。本發(fā)明可以應(yīng)用到其他半導(dǎo)體存儲器件。
參考圖1，下層10包括存儲單元陣列的多個大塊20以及多個外圍電路區(qū)21。將大塊20排列成兩行乘四列的矩陣。沿位線(BL)方向排列大塊20的行。沿與BL方向垂直的字線(WL)方向排列大塊20的列。在兩個大塊20之間排列多個外圍電路區(qū)21的每個，并且向多個外圍電路區(qū)21的每個配置控制電路、輸出電路、電源電路、多個端子等。
參考圖3，大塊20包括存儲單元陣列的多個中塊23、兩個X譯碼器(X-DEC)區(qū)24、兩個Y譯碼器(Y-DEC)25、以及中尺寸交叉點區(qū)26。將中塊23排列成兩行乘兩列的矩陣。沿BL方向排列中塊23的行。沿WL方向排列中塊23的列。在WL方向的中塊23之間排列每個X譯碼器區(qū)24，且每個X譯碼器區(qū)24沿BL方向延伸。X譯碼器區(qū)24包括主字驅(qū)動器和行地址譯碼器。在BL方向的中塊23之間排列每個Y譯碼器區(qū)25，且每個Y譯碼器區(qū)25沿WL方向延伸。Y譯碼器區(qū)25包括列地址譯碼器?？梢詫譯碼器區(qū)24和Y譯碼器區(qū)25排列在四個中塊23的外側(cè)。將中尺寸交叉點區(qū)26排列在兩個X譯碼器區(qū)24之間和兩個Y譯碼器區(qū)25之間的區(qū)域。中尺寸交叉點區(qū)26包括多個電路?？梢詫⒅袎K23排列在X譯碼器區(qū)24之間和/或Y譯碼器區(qū)域25之間。
參考圖4，中塊23包括存儲單元陣列的多個小塊31、多個讀出放大器(S.A.)區(qū)32、多個子字驅(qū)動器(SWD)區(qū)33、以及多個小尺寸交叉點區(qū)34。將小塊31排列成八行乘八列的矩陣。沿BL方向排列小塊31的行。沿WL方向排列小塊31的列。將S.A.區(qū)32排列成矩陣。將SWD區(qū)33排列成矩陣。在BL方向的S.A.區(qū)32之間排列每個小塊31。在WL方向的SWD區(qū)33之間排列每個小塊31。在WL方向的S.A.區(qū)32之間和/或在BL方向的SWD區(qū)33之間排列每個小尺寸交叉點區(qū)34。
在該實施例中，在圖2中示出的第一至第三線層11至13包括多個鋁(Al)制線。第四線層14包括多個鎢(W)制線。
第一線層11包括YS線。如圖7中所示，沿BL方向延伸YS線。
在圖2中示出的第二線層12包括橫跨圖4中示出的S.A.區(qū)32和小尺寸交叉點區(qū)34的、沿WL方向延伸的多條線。參考圖7，第二線層12包括VBLP線、第一公共源線(NCS)、第二公共源線(PCS)、以及多個信號線。信號線包括BLEQ0T線、SHR0B線、LIOT_0線、LIOb_0線、LIOT_1線、LIOB_1線、SHR1B線、以及BLEQ1T線。
在圖2中示出的第三線層13包括在圖7中示出的多個CSEQT線、VOD線、多個VBLP線、VARY線以及VSSSA線。橫跨圖4中示出的S.A.區(qū)32和小塊31、沿BL方向延伸CSEQT線、VOD線、VBLP線、VARY線以及VSSSA線。
在圖2中示出的第四線層14包括在圖4中示出的多個互補位線BLT和BLB。如圖4中所示沿BL方向橫跨小塊31和S.A.區(qū)32延伸BLT線和BLB線。參考圖7，交替地排列BLT線和BLB線。從S.A.區(qū)32到兩邊的下一個S.A.區(qū)32延伸多對BLT線和BLB線。
參考圖5，小塊31包括多個存儲單元。下層10包括在圖4中示出的、沿WL方向在小塊31和SWD區(qū)33中延伸的多個子字線SWL0至SWLm。
小塊31的每個存儲單元位于子字線與BLT線或BLB線中任一個的交點處，從而由子字線以及BLT線和BLB線在讀/寫操作時選擇。
參考圖6，S.A.區(qū)32包括沿BL方向按順序排列的第一區(qū)域41至第八區(qū)域48。第一區(qū)域41至第七區(qū)域47中的每個沿WL方向延伸，并且包括沿WL方向?qū)?zhǔn)的多個電路。將第八區(qū)域48排列在第四區(qū)域44和第五區(qū)域45之間，并且沿WL方向延伸。
在圖6中示出的第一區(qū)域41包括多個第一位線均衡器(BLEQ)51。參考圖7，第一BLEQ 51包括用于將BLT線與VBLP線相連的MOS晶體管、用于將BLB線與VBLP線相連的MOS晶體管、以及用于將BLT線與BLB線相連的MOS晶體管。第一BLEQ 51的所有MOS晶體管具有與BLEQ0T線相連的柵極。第一BLEQ 51響應(yīng)于BLEQ0T線上的BLEQ0T信號，將BLT線和BLB線充電到VBLP線的預(yù)充電電壓。
在圖6中示出的第七區(qū)域47包括多個第二BLEQ 57。第二BLEQ 57響應(yīng)于BLEQ1T線上的BLEQ1T信號，將BLT線和BLB線預(yù)充電到VBLP線的預(yù)充電電壓。
在圖6中示出的第四區(qū)域44包括多對n溝道MOS晶體管54。在下文中，將n溝道MOS晶體管54對稱作NchS.A.54。在圖6中示出的第五區(qū)域45包括多對p溝道MOS晶體管55。在下文中，將p溝道MOS晶體管55對稱作PchS.A.55。NchS.A.54和PchS.A.55形成S.A.。參考圖7，S.A.與用于提供接地電壓的NCS線以及用于提供電源電壓的PCS線相連。S.A.將BLT線和BLB線之間的電壓差放大。
在圖6中示出的第二區(qū)域42包括多個第一共享MOS晶體管(SHR)52。參考圖7，第一SHR 52包括插入到BLT線中的MOS晶體管以及插入到BLB線中的另一個MOS晶體管。第一SHR 52的MOS晶體管響應(yīng)于SHR0B線上的SHR0B信號，將存儲單元與S.A.電連接。
在圖6中示出的第六區(qū)域46包括多個第二SHR 56，用于響應(yīng)于SHR1B線上的SHR1B信號，將存儲單元與S.A.相連。與和S.A.區(qū)域32相鄰的不同小塊31相對應(yīng)地設(shè)置第一SHR 52和第二SHR 56。
在圖6中示出的第三區(qū)域43包括多個列選擇電路(Y開關(guān))53。Y開關(guān)53包括一對MOS晶體管，包括響應(yīng)于YS線上的YS信號，將BLT線與LIOT_0線相連的MOS晶體管以及將BLB線與LIOB_0線相連的MOS晶體管，或用于將BLT線與LIOT_1線相連的MOS晶體管和用于將BLB線與LIOB_1線相連的MOS晶體管。
參考圖7，第一BLEQ 51、第一SHR 52、Y開關(guān)53、NchS.A.54、PchS.A.55、第二SHR 56以及第二BLEQ57與一對BLT線和BLB線相連，并形成S.A.塊。
參考圖7，在圖6中示出的第八區(qū)域48包括多個電路，包括用于過驅(qū)動(overdriving)操作(CS-Driv.(OD))的驅(qū)動器61、公共源極均衡器(CS-EQ)62、用于恢復(fù)操作(CS-Driv.(恢復(fù)))的驅(qū)動器63、一對LI/O均衡器(Li/O-EQ)64、以及沿WL方向按順序?qū)?zhǔn)的、用于接地操作(CS-Driv.(GND))的驅(qū)動器65。配置第八區(qū)域48的每個電路用于與所有S.A.塊或部分S.A.塊相對應(yīng)地操作。在該實施例中，第八區(qū)域48的電路功能彼此不同。
CS-Driv.(OD)61包括用于響應(yīng)于SAP1B信號，將PCS線與具有比最終放大的電壓高的過驅(qū)動電壓的VOD線相連的MOS晶體管。CS-Driv.(OD)61穩(wěn)定S.A.的操作。
CS-EQ 62響應(yīng)于CSEQT線上的CSEQT信號，將PCS線和NCS線充電至與VBLP線上的預(yù)充電電壓。
CS-Driv.(恢復(fù))63包括用于響應(yīng)于SAP2T信號，將PCS線與VARY線相連的MOS晶體管。
LI/O-EQ 64之一響應(yīng)于CSEQT線上的CSEQT信號，將LIOT_0線和LIOB_0線充電至從VBLP線提供的預(yù)充電電壓。LI/O-EQ 64中另一個響應(yīng)于CSEQT線上的CSEQT信號，將LIOT_1線和LIOB_1線充電至從VBLP線提供的預(yù)充電電壓。
CS-Driv.(GND)65包括用于響應(yīng)于SANT信號將NCS線與具有接地電壓的VSSSA線相連的MOS晶體管。
參考圖8，在圖6中示出的SWD區(qū)33包括沿BL方向?qū)?zhǔn)的多對子字驅(qū)動器(SWD-Driv.(0)至(3))70。字線包括響應(yīng)于FXT0至FXT3信號、FXB0至FXB3信號、以及MWL信號由SWD-Driv.(0)至(3)70所選的多對SWL0至SWL3。
參考圖9，在圖6中示出的小尺寸交叉點區(qū)域34包括在BL方向排列的三個區(qū)域。在圖6中示出的小尺寸交叉點區(qū)域34的中央?yún)^(qū)域包括在WL方向?qū)?zhǔn)的I/O開關(guān)71以及S.A.-ActDriv.72。
參考圖9，響應(yīng)于CSEQB信號，I/O開關(guān)71將LIOT_0線、LIOB_0線、LIOT_1線、LIOB_1線分別與MIOT_0線、MIOB_0線、MIOT_1線以及MIOB_1線相連。MIOT_0線、MIOB_0線、MIOT_1線以及MIOB_1線是用于傳輸數(shù)據(jù)的主數(shù)據(jù)線。
S.A.-ActDriv.72響應(yīng)于SAP1T信號，產(chǎn)生用于激活CS-Driv.(OD)61的SAP1B信號，并且響應(yīng)于SANB信號，產(chǎn)生用于激活CS-Driv.(GND)65的SANT信號。
參考圖9，在圖6中示出的小尺寸交叉點區(qū)域34的剩余區(qū)域之一包括在WL方向按順序?qū)?zhǔn)的第一BLEQ-Driv.73、第一SHR-Driv.74、以及第一FX-Driv.75。第一BLEQ-Driv.73響應(yīng)BLEQ0B信號，產(chǎn)生用于激活在圖7中示出的第一BLEQ 51的BLEQ0T信號。SHR-Driv.74響應(yīng)于SHR0T信號，產(chǎn)生用于激活第一SHR 52的SHR0B信號。FX-Driv.75響應(yīng)于FXB0信號，產(chǎn)生用于激活SWD-Driv.(0)的第一FXT0信號。
在圖6中示出的小尺寸交叉點區(qū)域34的其他剩余區(qū)域包括在WL方向按順序?qū)?zhǔn)的第二BLEQ-Driv.76、第二SHR-Driv.77、以及第二FX-Driv.78。BLEQ-Driv.76響應(yīng)BLEQ1B信號，產(chǎn)生用于激活第二BLEQ57的BLEQ1T信號。SHR-Driv.77響應(yīng)SHR1T信號，產(chǎn)生用于激活第二SHR56的SHR1B信號。第二FX-Driv.78響應(yīng)FXB1信號，產(chǎn)生用于激活SWD-Driv.(1)的FXT1信號。
參考圖10，在圖2中示出的第一線層11還包括第一線組81。第一線組81的多條線沿BL方向延伸。第八區(qū)域48的每個電路包括配置有源極/漏極節(jié)點的、以及排列在源極/漏極節(jié)點之間的柵電極85的一個或多個MOS晶體管84。柵電極85沿WL方向延伸。在該實施例中，第一線組81的每條線與源極/漏極節(jié)點接觸?？梢詫OS晶體管84與第一線組81的多條線相連。
參考圖10，在圖2中示出的第二線層12還包括第二線組82。第二線組82包括沿WL防線延伸且對準(zhǔn)在一條線上的多條線86。與CS-Driv.(OD)61、CS-EQ 62、CS-Driv.(恢復(fù))63、LI/O-EQ 64、以及CS-Driv.(GND)65相對應(yīng)地配置至少一條線86。在該實施例中，將第二線組82的每條線86與第一線組81的一條或多條線直接相連?？梢耘c第八區(qū)域48中的電路相對應(yīng)地配置兩條或兩條以上的線86。
參考圖10，在圖2中示出的第三線層13還包括第三線組83。第三線組83包括VOD線、VBLP線、VARY線、以及VSSSA線。在該實施例中，將第三線組83的每條線與第二線組82接觸。可以與第八區(qū)域48中的電路相對應(yīng)地配置兩條或兩條以上的第三線組83的線。
如圖11中所示，第八區(qū)域48可以包括小尺寸交叉點區(qū)域34的電路，例如I/O開關(guān)71、S.A.-ActDriv.72、第一BLEQ-Driv.73、第一SHR-Driv.74、第一FX-Driv.75、第二BLEQ-Driv.76、第二SHR-Driv.77、以及第二FX-Driv.78。
如圖12中所示，第八區(qū)域48可以包括起相同作用的多個電路，例如多個CS-EQ 62以及多個LI/O-EQ 64。
參考圖13，本發(fā)明第二實施例的SWD區(qū)33包括第九區(qū)域109至第十三區(qū)域113。第九區(qū)域109至第十三區(qū)域113中的每個沿BL方向延伸，且包括在BL方向?qū)?zhǔn)的多個電路。沿WL方向按順序排列第九區(qū)域109至第十二區(qū)域112。在第九區(qū)域109和第十區(qū)域110之間排列第十三區(qū)域113。
第九區(qū)域109至第十二區(qū)域112中的每個包括在圖8中示出的、組成多對SWD-Driv.(0)至(3)的多個MOS晶體管91至93。
第十三區(qū)域113包括第一實施例的第八區(qū)域48的多個電路，例如CS-Driv.(OD)61、CS-EQ 62、CS-Driv.(恢復(fù))63、LI/O-EQ 64、以及CS-Driv.(GND)65。第十三區(qū)域113可以包括第一實施例的小尺寸交叉點區(qū)域34的多個電路，例如I/O開關(guān)71、S.A.-ActDriv.72、第一BLEQ-Driv.73、第一SHR-Driv.74、第一FX-Driv.75、第二BLEQ-Driv.76、第二SHR-Driv.77、以及第二FX-Driv.78。
在該實施例中，第一線組81的多條線沿WL方向延伸。第二線組82的多條線86沿BL方向延伸且對準(zhǔn)在一條線上。第三線組83的多條線沿WL方向延伸。
參考圖14，本發(fā)明第三實施例的Y-DEC區(qū)域25可以包括第十四區(qū)域114。第十四區(qū)域114包括在WL方向?qū)?zhǔn)的多個電路。優(yōu)選地，本實施例的第十四區(qū)域114的電路可以是排列在傳統(tǒng)半導(dǎo)體存儲器件中的中尺寸交叉點區(qū)域26中的電路。
該實施例的第一線層11包括第四線組，第四線組包括沿BL方向延伸的多條線。第四線組的線與第十四區(qū)域114的電路的MOS晶體管接觸。第二線層12包括第五線組，第五線組包括沿WL方向延伸的、且對準(zhǔn)在一條線上的多條線。第五線組的線與第四線組的線接觸。第三線層13包括第六線組，第六線組包括多條線。第六線組的線與第五線組的線接觸。
在圖14中示出的X-DEC區(qū)域24可以包括第十五區(qū)域115。第十五區(qū)域115包括在BL方向?qū)?zhǔn)的多個電路。優(yōu)選地，本實施例的第十五域115的電路可以是排列在傳統(tǒng)半導(dǎo)體存儲器件中的中尺寸交叉點區(qū)域26中的電路。
該實施例的第一線層11包括第七線組，第七線組包括沿WL方向延伸的多條線。第七線組的線與第十五區(qū)域115的電路的MOS晶體管接觸。第二線層12包括第八線組，第八線組包括沿BL方向延伸的、且在一條線上對準(zhǔn)的多條線。第八線組的線與第七線組的線接觸。第三線層13包括第九線組，第九線組包括多條線。第九線組的線與第八線組的線接觸。
盡管在這里已經(jīng)描述和說明了本發(fā)明的一些實施例，本領(lǐng)域的普通技術(shù)人員應(yīng)該認(rèn)識到可以容易地實現(xiàn)修改和變化，并且從而，意欲將權(quán)利要求解釋為覆蓋此類修改及其等價物。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括存儲單元陣列塊；以及與存儲單元陣列塊沿第一方向排列的電路區(qū)，其中電路區(qū)包括第一區(qū)以及與第一區(qū)沿第一方向排列的第二區(qū)，第一區(qū)配置有在與第一方向垂直的第二方向?qū)?zhǔn)的第一電路和第二電路，第二區(qū)配置有在第二方向?qū)?zhǔn)的多個第三電路。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器件，還包括均沿第一方向延伸的第一線和第二線；均沿第二方向延伸的第三線和第四線，其中，提供第一電路用于將第一線與第三線電連接，提供第二電路用于將第二線與第四線電連接。
3.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，第三線和第四線與多個第三電路的一個或多個電路相連。
4.如權(quán)利要求2所述的半導(dǎo)體存儲器件，還包括第三區(qū)，第三區(qū)配置有在第二方向?qū)?zhǔn)的多個第四電路，其中，第三線與多個第三電路相連，第四線與多個第四電路相連。
5.如權(quán)利要求2所述的半導(dǎo)體存儲器件，還包括沿第二方向延伸的、且電連接在第一線和第一電路之間的第五線；以及沿第二方向延伸的、且電連接在第二線和第二電路之間的第六線。
6.如權(quán)利要求5所述的半導(dǎo)體存儲器件，其中，第五線和第六線在第二方向?qū)?zhǔn)。
7.如權(quán)利要求6所述的半導(dǎo)體存儲器件，還包括沿第一方向延伸的、且電連接在第五線和第一電路之間的第七線；以及沿第一方向延伸的、且電連接在第六線和第二電路之間的第八線。
8.如權(quán)利要求7所述的半導(dǎo)體存儲器件，還包括其中排列第一線和第二線的第一層；其中排列第五線和第六線的第二層；以及其中排列第七線和第八線的第三層。
9.如權(quán)利要求1至8中任一項所述的半導(dǎo)體存儲器件，其中，電路區(qū)是其中設(shè)置有多個讀出放大器的讀出放大器區(qū)。
10.如權(quán)利要求1至8中任一項所述的半導(dǎo)體存儲器件，其中，電路區(qū)是其中設(shè)置有多個子字驅(qū)動器的子字驅(qū)動器區(qū)。
11.如權(quán)利要求1至8中任一項所述的半導(dǎo)體存儲器件，其中，電路區(qū)是其中設(shè)置有多個X譯碼器的x譯碼器區(qū)。
12.如權(quán)利要求1至8中任一項所述的半導(dǎo)體存儲器件，其中，電路區(qū)是其中設(shè)置有多個Y譯碼器的y譯碼器區(qū)。
全文摘要
公開了一種半導(dǎo)體存儲器件，包括存儲單元陣列塊；以及與存儲單元陣列塊沿第一方向排列的電路區(qū)。電路區(qū)包括第一區(qū)以及與第一區(qū)沿第一方向排列的第二區(qū)。第一區(qū)配置有在與第一方向垂直的第二方向?qū)?zhǔn)的第一電路和第二電路。第二區(qū)配置有在第二方向?qū)?zhǔn)的多個第三電路。
文檔編號G11C11/4063GK1959844SQ20061014286
公開日2007年5月9日 申請日期2006年10月30日 優(yōu)先權(quán)日2005年11月1日
發(fā)明者藤澤宏樹, 藤井勇, 渡邊由布子 申請人:爾必達存儲器股份有限公司