專(zhuān)利名稱(chēng)：產(chǎn)生n比特輸出指針的電路裝置、半導(dǎo)體存儲(chǔ)器及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于產(chǎn)生n比特輸出指針的電路裝置，特別是用于半導(dǎo)體存儲(chǔ)器中一種具有可調(diào)整讀取延遲的FIFO基礎(chǔ)讀取延遲計(jì)數(shù)器的電路裝置；本發(fā)明還涉及一種半導(dǎo)體存儲(chǔ)器與方法。
背景技術(shù)：
在現(xiàn)代計(jì)算機(jī)與軟件應(yīng)用中越來(lái)越需要在較短的時(shí)間內(nèi)處理更大量的數(shù)據(jù)，大尺寸集成存儲(chǔ)器(例如同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(S-DRAM)存儲(chǔ)器)即用于存儲(chǔ)數(shù)據(jù)。S-DRAMs是標(biāo)準(zhǔn)存儲(chǔ)器模塊，其包含了大尺寸集成晶體管與電容器，使得在無(wú)須另外等待周期下即可對(duì)存儲(chǔ)器進(jìn)行存取。
圖1說(shuō)明了在專(zhuān)利檔DE 102 10 726 B4的圖1中所提及的S-DRAM1的部分讀取路徑；使用一感測(cè)放大器3與一內(nèi)部數(shù)據(jù)總線4、并利用一內(nèi)部時(shí)鐘信號(hào)CLK而以計(jì)時(shí)方式從存儲(chǔ)器胞元數(shù)組2中讀取數(shù)據(jù)；在讀取路徑中配置一數(shù)據(jù)緩沖FIFO5，以同步輸出數(shù)據(jù)。利用一OCD驅(qū)動(dòng)器(離線驅(qū)動(dòng)器)6而從FIFO5讀出經(jīng)緩沖儲(chǔ)存的讀取數(shù)據(jù)，并通過(guò)一外部數(shù)據(jù)總線7而將讀取數(shù)據(jù)供應(yīng)至一微控制器，以進(jìn)行進(jìn)一步的處理。所述FIFO5是經(jīng)由利用一讀取指標(biāo)INP的感測(cè)放大器3與利用一輸出指標(biāo)OUTP的讀取延遲產(chǎn)生器8所驅(qū)動(dòng)，所述輸出指針OUTP是作為一時(shí)間延遲數(shù)據(jù)啟動(dòng)信號(hào)。
信號(hào)延遲在讀取存取操作中扮演了顯著的角色。就一方面而言，需要一段讀取時(shí)間tAA來(lái)從存儲(chǔ)器胞元數(shù)組2中讀出讀取數(shù)據(jù)RDint，并將其提供給所述OCD驅(qū)動(dòng)器6，另一個(gè)信號(hào)延遲是產(chǎn)生自通過(guò)OCD驅(qū)動(dòng)器6的讀取數(shù)據(jù)RDout的傳播時(shí)間tDP；所謂的讀取延遲ΔT即根據(jù)已知的信號(hào)延遲tAA、tDP而定義，所述信號(hào)延遲表示，在考慮到信號(hào)延遲tAA、tDP時(shí)，從存儲(chǔ)器胞元數(shù)組讀出讀取數(shù)據(jù)、并將其提供至OCD驅(qū)動(dòng)器6的輸出所至少需要的時(shí)間周期，所述讀取延遲ΔT是由讀取延遲產(chǎn)生器8產(chǎn)生，其使輸出指標(biāo)OUTP相對(duì)于FIFO5的輸入指標(biāo)INP對(duì)應(yīng)偏移了對(duì)應(yīng)于所述讀取延遲ΔT的最小時(shí)鐘脈沖數(shù)n。
利用讀取延遲計(jì)數(shù)器8來(lái)計(jì)數(shù)所述讀取延遲ΔT的這些n個(gè)時(shí)鐘脈沖數(shù)，所述讀取延遲計(jì)數(shù)器8是特別用于此一目的，并以對(duì)應(yīng)的方式將輸出計(jì)數(shù)OUTP相對(duì)于輸入計(jì)數(shù)INP偏移了時(shí)鐘信號(hào)CLK的n個(gè)時(shí)鐘脈沖。在執(zhí)行讀取延遲計(jì)數(shù)器的時(shí)候，通常是使用FIFO基礎(chǔ)的概念，其中芯片內(nèi)部讀取信號(hào)RDint是在讀取延遲產(chǎn)生器8的控制下、經(jīng)由編程的讀取延遲ΔT而被偏移，并改變至外部時(shí)鐘信號(hào)域DLL-CLK。圖2利用方塊圖來(lái)說(shuō)明一種具有四個(gè)個(gè)別的FIFO胞元9a的FIFO9，其FIFO深度因而為4。舉例而言，時(shí)鐘域是由輸入指針I(yè)NP0開(kāi)啟數(shù)據(jù)緩沖FIFO的胞元“0”所偏移，由此可于該處連續(xù)讀取內(nèi)部數(shù)據(jù)信號(hào)RDint；同時(shí)，輸出計(jì)數(shù)器OUTP1，舉例而言，是啟動(dòng)的。這導(dǎo)致內(nèi)部數(shù)據(jù)信號(hào)RDint只在三個(gè)時(shí)鐘脈沖后從胞元“0”讀出(見(jiàn)圖3A)，假設(shè)每一個(gè)輸入指標(biāo)INP0-INP3與每一個(gè)輸出指標(biāo)OUT0-OUT3分別于一個(gè)時(shí)鐘脈沖周期中二者擇一地接替啟動(dòng)。
在目前的半導(dǎo)體存儲(chǔ)器中，越來(lái)越需要能夠調(diào)整個(gè)別的讀取延遲ΔT以及不同的讀取延遲ΔT，以使所述半導(dǎo)體存儲(chǔ)器可以在不同的操作模式中進(jìn)行操作。為了能夠改變已經(jīng)設(shè)定的讀取延遲ΔT，輸出指標(biāo)必須相對(duì)于輸入指標(biāo)而偏移；在上述例子中，如果是啟動(dòng)FIFO胞元“2”的輸出指標(biāo)OUTP2而非FIFO胞元“1”的輸出指標(biāo)OUTP1，則儲(chǔ)存在數(shù)據(jù)緩沖FIFO中的讀取數(shù)據(jù)會(huì)早一個(gè)時(shí)鐘脈沖而從后者被讀取，因而對(duì)應(yīng)一個(gè)已經(jīng)減少1的讀取延遲。
圖3說(shuō)明了一可編程讀取延遲ΔT的實(shí)施方塊圖，以說(shuō)明其普遍問(wèn)題。在此例中，提供一4比特環(huán)計(jì)數(shù)器(其由組件符號(hào)10加以表示)，因而具有四個(gè)計(jì)數(shù)器段10a，并根據(jù)計(jì)數(shù)器讀取而提供一個(gè)4比特計(jì)數(shù)器讀取信號(hào)CNT0-CNT3。
一個(gè)n比特輸出指標(biāo)也需要n個(gè)多任務(wù)器段11，每一個(gè)多任務(wù)器段于其輸出處產(chǎn)生輸出指標(biāo)OUTP的一個(gè)比特。多任務(wù)器段11的輸出是以不同的次序各連接至環(huán)計(jì)數(shù)器10的輸出，可使用一多任務(wù)器控制信號(hào)11a來(lái)選擇需被調(diào)整、或欲加以調(diào)整的個(gè)別的讀取延遲，且所述多任務(wù)器控制信號(hào)11a是反映于輸出指標(biāo)OUTP中，其是經(jīng)由供應(yīng)相同的控制信號(hào)11a至各多任務(wù)器11以選擇個(gè)別的相同多任務(wù)器輸入。環(huán)計(jì)數(shù)器10的計(jì)數(shù)器讀取各以特定次序而被引入多任務(wù)器11的輸入。
這種實(shí)施方式的問(wèn)題是，就一方面而言，特別是在欲邊程的讀取延遲ΔT具有多樣性的情形中，多任務(wù)器11的輸入連接也必須具有對(duì)應(yīng)的多樣性；而另一方面，環(huán)計(jì)數(shù)器10在其電路上也因此變得非常復(fù)雜，這是因其必須具備與輸出指標(biāo)OUTP的比特寬度對(duì)應(yīng)的多個(gè)計(jì)數(shù)器段10a。在這種具有多樣性的計(jì)數(shù)器段10a的情形中，環(huán)計(jì)數(shù)器10的反饋線10b會(huì)變得非常長(zhǎng)，其降低了環(huán)計(jì)數(shù)器在信號(hào)傳遞時(shí)間上的性能，特別是，所述環(huán)計(jì)數(shù)器10會(huì)開(kāi)始越來(lái)越慢。此外，由于需要大量的多任務(wù)器段，導(dǎo)致與計(jì)數(shù)器讀取信號(hào)的每個(gè)比特CNT0-CNT3或是個(gè)別的輸出相關(guān)的負(fù)載變得更高，因而在高操作頻率讀取讀取數(shù)據(jù)時(shí)，將更難維持其正確功能。
特別是，這樣的問(wèn)題是發(fā)生于非常大的讀取延遲與非常長(zhǎng)的計(jì)數(shù)器與多任務(wù)器線路的情形中，其可能一方面導(dǎo)致信號(hào)在這些線路上的傳遞時(shí)間較長(zhǎng)，另一方面導(dǎo)致寄生電容效應(yīng)；而這些都是希望可以避免發(fā)生的不利影響，特別是在高頻范圍(MHz-GHz)下操作大尺寸的集成半導(dǎo)體存儲(chǔ)器時(shí)；這是因?yàn)閮?chǔ)存在半導(dǎo)體存儲(chǔ)器中的信息會(huì)因此無(wú)法以既定方式加以讀取、及/或僅能接受在讀取操作其間損失數(shù)據(jù)而以附加復(fù)雜度較小的方式來(lái)讀取。這些當(dāng)然也是希望可以避免的狀況。

發(fā)明內(nèi)容
為解決習(xí)知技術(shù)中的問(wèn)題，本發(fā)明的目的在于使其以可調(diào)整讀取延遲的方式、在一FIFO基礎(chǔ)讀取延遲計(jì)數(shù)器中以較佳的方式(特別是，以更可靠的方式)在高操作頻率下讀出讀取數(shù)據(jù)?；蛘呤牵景l(fā)明也提供一種讀取延遲計(jì)數(shù)器，特別是，其于多樣性的讀取延遲下仍可在功能正確的狀態(tài)下加以操昨。
根據(jù)本發(fā)明，這些目的中至少其中一項(xiàng)可經(jīng)由具有如權(quán)利要求1所述特征的電路裝置、具有如權(quán)利要求10所述特征的半導(dǎo)體存儲(chǔ)器、以及/或具有如權(quán)利要求12所述特征的方法加以實(shí)現(xiàn)。
因此，本發(fā)明提供了一種用于產(chǎn)生n比特輸出指針的電路裝置，特別是用于一半導(dǎo)體存儲(chǔ)器中的一種具有可調(diào)整讀取延遲的FIFO基礎(chǔ)讀取延遲計(jì)數(shù)器的電路裝置。所述電路裝置具有至少一m比特接口，用于引入個(gè)別的m比特參考信號(hào)，所述m比特參考信號(hào)具有個(gè)別的信息項(xiàng)目，所述信息項(xiàng)目是與欲使用所述輸出指標(biāo)OUTP調(diào)整的讀取延遲有關(guān)；具有至少一m比特二進(jìn)制計(jì)數(shù)器，其于輸出處提供一m比特計(jì)數(shù)器讀取信號(hào)，所述m比特計(jì)數(shù)器讀取信號(hào)具有一個(gè)別的電流計(jì)數(shù)器讀??；具有一譯碼器裝置，所述譯碼器裝置是連接在所述二進(jìn)制計(jì)數(shù)器的下游，并具有一第一數(shù)量n的譯碼器裝置，所述譯碼器裝置各比較所述電流計(jì)數(shù)器讀取信號(hào)以及與個(gè)別的譯碼器裝置相關(guān)的一參考值，且各根據(jù)比較結(jié)果而于輸出處提供所述輸出指標(biāo)的一比特；具有n個(gè)輸出，用于提供所述輸出指標(biāo)的n個(gè)比特。
一種半導(dǎo)體存儲(chǔ)器，其具有一存儲(chǔ)器胞元數(shù)組，其中讀取數(shù)據(jù)即儲(chǔ)存于所述存儲(chǔ)器胞元數(shù)組中；具有一讀取路徑，其中下列電路部分即排列在所述讀取路徑中-一感測(cè)放大器，用于讀取儲(chǔ)存在所述存儲(chǔ)器胞元數(shù)組中的所述讀取數(shù)據(jù)，-一讀取延遲計(jì)數(shù)器，其連接在所述感測(cè)放大器的輸出的下游，且其讀取延遲是設(shè)計(jì)為可利用如前述權(quán)利要求其中一項(xiàng)所述的電路裝置加以調(diào)整，-一OCD驅(qū)動(dòng)器，其連接在所述電路裝置的輸出的下游，-一輸出接口，其中已延遲了預(yù)定讀取延遲大小的讀取數(shù)據(jù)于所述輸出接口被分接關(guān)閉。
一種用于調(diào)整讀取延遲的方法，所述讀取延遲是利用如權(quán)利要求1至9中任一所述的電路裝置(20)經(jīng)由編程而加以調(diào)整，所述方法包括的步驟是(a)提供一二進(jìn)制m比特計(jì)數(shù)器讀取(CNT)；(b)提供彼此不同的n個(gè)二進(jìn)制m比特參考值(REF)，其各含有關(guān)于欲調(diào)整的讀取延遲的一信息項(xiàng)目；(c)逐一比特地比較所述計(jì)數(shù)器讀取以及與一譯碼器裝置(24-0至24-15)相關(guān)的所述參考值(REF)；(d)根據(jù)比較結(jié)果，針對(duì)輸出指標(biāo)(OUTP)輸出一比特(OUTP0-OUTP15)；(e)針對(duì)每一個(gè)譯碼器裝置(24-0至24-15)重復(fù)步驟(c)與(d)；以及(f)組合所述m個(gè)譯碼器裝置(24-0至24-15)的m個(gè)比特以形成所述輸出指標(biāo)(OUTP)。
本發(fā)明的構(gòu)想在于提供一種電路裝置，用于產(chǎn)生FIFO基礎(chǔ)讀取延遲控制電路的輸出指針，其針對(duì)不同的讀取延遲而加以設(shè)計(jì)；所述電路裝置具有二進(jìn)制計(jì)數(shù)器以取代環(huán)計(jì)數(shù)器，并具有可利用參考值加以調(diào)整的譯碼器裝置以取代多個(gè)多任務(wù)器段。在此情形中，所述參考值是已經(jīng)分別調(diào)整或編程的讀取延遲的一測(cè)量值。
在本發(fā)明的電路裝置中，可以利用一可調(diào)整參考值來(lái)對(duì)所述譯碼器裝置進(jìn)行編程，所述譯碼器裝置可正確產(chǎn)生讀取延遲計(jì)數(shù)器(特別是FIFO)的輸出指標(biāo)的n個(gè)比特。在本例中，比較二進(jìn)制計(jì)數(shù)器的二進(jìn)制計(jì)數(shù)器讀取值與參考信號(hào)，而決定所述輸出指標(biāo)的一對(duì)應(yīng)比特，其中所述參考信號(hào)與以調(diào)整、經(jīng)編程的讀取延遲有關(guān)與相配。對(duì)于使用特別用于此構(gòu)想的譯碼器裝置的輸出指針的所有比特，也執(zhí)行相同的方式。
相較于環(huán)計(jì)數(shù)器，二進(jìn)制計(jì)數(shù)器輸出處的計(jì)數(shù)器讀取信號(hào)的比特寬度較小，因此其具有較少數(shù)量的輸出連接及輸出線；就另一方面而言，特別是欲于對(duì)應(yīng)的環(huán)計(jì)數(shù)器中進(jìn)行編程的讀取延遲具有多樣性時(shí)，便不再需要可能隨時(shí)間而變得非常長(zhǎng)的反饋線。
此外，當(dāng)利用二進(jìn)制計(jì)數(shù)器于其輸出處提供計(jì)數(shù)器讀取信號(hào)時(shí)，所需要的緩沖存儲(chǔ)器(以下稱(chēng)為閂鎖(latch))明顯較少。舉例而言，在FIFO深度為16的例子中，需要總數(shù)為16個(gè)的輸出指標(biāo)，現(xiàn)在只需要m＝4個(gè)閂鎖(n＝2m)而非先前需要16個(gè)閂鎖，此即因使用二進(jìn)制計(jì)數(shù)器之故。整體而言，這表示相較于環(huán)計(jì)數(shù)器，二進(jìn)制計(jì)數(shù)器可以被設(shè)計(jì)的明顯較小，且因此更有益于芯片面積的考慮。
進(jìn)一步而言，先前用于組合輸出指針信號(hào)的多任務(wù)器現(xiàn)已由連接在二進(jìn)制計(jì)數(shù)器輸出下游的多個(gè)譯碼器裝置取代，在此情形中，其數(shù)量至少對(duì)應(yīng)至輸出指標(biāo)的比特寬度，各譯碼器裝置分別提供所述輸出指標(biāo)的一個(gè)比特。這些譯碼器裝置是設(shè)計(jì)以比較二進(jìn)制計(jì)數(shù)器輸出處的計(jì)數(shù)器輸出比特值與參考信號(hào)的對(duì)應(yīng)參考比特，所述參考信號(hào)含有關(guān)于最新設(shè)定的個(gè)別讀取延遲的信息項(xiàng)目，當(dāng)所述二進(jìn)制計(jì)數(shù)器產(chǎn)生的最新計(jì)數(shù)器值與已經(jīng)設(shè)定的參考值相配時(shí)，便出現(xiàn)個(gè)別的正確輸出指標(biāo)，接著施加至各個(gè)譯碼器裝置的輸出的比特便一起產(chǎn)生正確的輸出指針，以驅(qū)動(dòng)FIFO基礎(chǔ)讀取延遲計(jì)數(shù)器，所述FIFO基礎(chǔ)讀取延遲計(jì)數(shù)器接著便針對(duì)已經(jīng)調(diào)整的個(gè)別編程讀取延遲而設(shè)計(jì)，因此一個(gè)n可編程的m譯碼器可以n＝2m的方式加以描述。
本發(fā)明的較佳優(yōu)勢(shì)與發(fā)展可進(jìn)一步見(jiàn)于從屬權(quán)利要求與參考圖式的說(shuō)明。
本發(fā)明的一種典型實(shí)施方式提供了一時(shí)鐘輸入，其中一時(shí)鐘信號(hào)，特別是半導(dǎo)體存儲(chǔ)器的一內(nèi)部時(shí)鐘信號(hào)可以被引入；然而，也可聯(lián)想到外部產(chǎn)生(例如由一DLL電路所產(chǎn)生)的時(shí)鐘信號(hào)，所述二進(jìn)制計(jì)數(shù)器即是利用此一時(shí)鐘信號(hào)的時(shí)鐘脈沖進(jìn)行計(jì)時(shí)。
本發(fā)明的一較佳實(shí)施方式提供了至少兩個(gè)二進(jìn)制計(jì)數(shù)器，其中一第一二進(jìn)制計(jì)數(shù)器是連接至所述譯碼器裝置的一第一部分，而至少一第二二進(jìn)制計(jì)數(shù)器是連接至所述譯碼器裝置的一第二部分。這樣可以另外減少連接線的線路長(zhǎng)度，因而考慮寄生效應(yīng)而將其最佳化。此外，這也降低了施加至計(jì)數(shù)器輸出的負(fù)載。
個(gè)別的參考信號(hào)一般具有個(gè)別的不同二進(jìn)制參考值，這些譯碼器裝置現(xiàn)在是彼此相鄰排列，由此所述參考值可以從第一譯碼器開(kāi)始、以遞增或遞減的譯碼器裝置順序被提供至彼此相鄰排列的譯碼器裝置，接著，所述第一譯碼器裝置產(chǎn)生輸出指針的第一(或最后)比特，而最后一個(gè)譯碼器裝置產(chǎn)生輸出指針的最后一(或第一)比特。
本發(fā)明的另一較佳實(shí)施方式提供了明確的m比特接口，以引入一單一m比特參考信號(hào)，所述接口的輸入是連接至一第一譯碼器裝置，且其中其它譯碼器裝置所需要的參考值是得自此一參考信號(hào)的參考值。因此，至少一個(gè)譯碼器裝置較佳匯聚有一增加電路，其經(jīng)由以一固定值來(lái)增加參考值而產(chǎn)生另一個(gè)譯碼器裝置所需的參考值，所述參考值可被提供至另一個(gè)譯碼器裝置。對(duì)于增加的理解可知，在此例中減少亦為可行，所述固定值較佳為+1或-1；此處的優(yōu)勢(shì)在于，只需對(duì)參考值的接口提供其中一個(gè)譯碼器裝置，其有益于電路上的配置。
另一個(gè)替代實(shí)施方式同樣為，各譯碼器裝置具有個(gè)別的相關(guān)m比特接口，以引入與此一譯碼器裝置有關(guān)的個(gè)別的m比特參考信號(hào)。
個(gè)別的譯碼器裝置執(zhí)行所述m比特計(jì)數(shù)器讀取信號(hào)以及與此一譯碼器裝置相關(guān)的m比特參考信號(hào)的逐一比特比較，且當(dāng)這兩個(gè)信號(hào)的比特值經(jīng)比較彼此相配，則設(shè)定所述輸出指標(biāo)的比特為一第一邏輯位準(zhǔn)(例如“1”)，否則則設(shè)定其為第二邏輯位準(zhǔn)(例如“0”)。此方式對(duì)于電路配置而言是簡(jiǎn)單且確切的，此功能是由具有XOR門(mén)與下游的NOR門(mén)的這些譯碼器裝置中的至少其中一個(gè)所提供。
根據(jù)本發(fā)明一較佳實(shí)施方式的半導(dǎo)體存儲(chǔ)器提供了一緩存器，在所述緩存器中儲(chǔ)存了至少一可編程讀取延遲及/或含有關(guān)于個(gè)別的可編程讀取延遲的一信息項(xiàng)目的至少一參考值。本發(fā)明也特別適用于所謂的DDR半導(dǎo)體存儲(chǔ)器(其中DDR(double data rate)為雙倍數(shù)據(jù)率)，且特別是適用于繪圖應(yīng)用的存儲(chǔ)器以滿(mǎn)足其最初對(duì)于較高數(shù)據(jù)處理速率的需求。


參照附圖所說(shuō)明的實(shí)施方式即可更清楚了解本發(fā)明，其中圖1是一方塊圖，其于讀取路徑的區(qū)域中含有部分的習(xí)知S-DRAM；圖2、圖2A是用于說(shuō)明讀取延遲計(jì)數(shù)器操作的一般問(wèn)題的方塊圖；圖3是用于說(shuō)明可編程讀取延遲降低的一般問(wèn)題的方塊圖；圖4是一方塊圖，用于說(shuō)明根據(jù)本發(fā)明的用于產(chǎn)生FIFO基礎(chǔ)讀取延遲控制電路的輸出指針的電路裝置；圖5是一方塊圖，用于說(shuō)明圖4所示的電路裝置的個(gè)別譯碼器裝置；圖6是一方塊圖，用于說(shuō)明根據(jù)本發(fā)明的用于產(chǎn)生FIFO基礎(chǔ)讀取延遲控制電路的輸出指針的電路裝置的另一實(shí)施方式；圖7是一方塊圖，用于說(shuō)明圖4所示的電路裝置的個(gè)別譯碼器裝置的另一實(shí)施方式；圖8是一方塊圖，用于說(shuō)明具有根據(jù)本發(fā)明的電路裝置的半導(dǎo)體存儲(chǔ)器。
具體實(shí)施例方式
如非另行說(shuō)明，在圖式中相同的或是功能上相同的組件與信號(hào)是以相同的組件參考符號(hào)加以表示。
圖4表示根據(jù)本發(fā)明的一種產(chǎn)生輸出指針的電路裝置區(qū)塊圖，其中該輸出指標(biāo)用于一FIFO基礎(chǔ)的讀取延遲控制電路，而該控制電路是設(shè)計(jì)用于不同的讀取延遲中。應(yīng)該先假設(shè)的是該FIFO基礎(chǔ)的讀取延遲控制電路(沒(méi)有圖標(biāo)于第4圖中)具有一數(shù)據(jù)緩沖FIFO，且該數(shù)據(jù)緩沖FIFO的FIFO深度為16。因此，根據(jù)本發(fā)明的電路裝置是設(shè)計(jì)來(lái)提供一16比特的輸出指標(biāo)。
在這個(gè)例子中，根據(jù)本發(fā)明的電路裝置表示是使用參考符號(hào)20。該電路裝置具有一時(shí)鐘輸入21以及一輸出22。一內(nèi)部的時(shí)鐘信號(hào)CLK可以通過(guò)該時(shí)中輸入21而引入。該輸出22具有n＝16平行輸出連接，可以用于敲擊一輸出指針信號(hào)或者一16比特的輸出指標(biāo)OUTP。
一輸入被供以該時(shí)鐘信號(hào)CLK的二進(jìn)制計(jì)數(shù)器23設(shè)置于該時(shí)鐘輸入21以及輸出22之間。該二進(jìn)制計(jì)數(shù)器23的形式是4比特的二進(jìn)制計(jì)數(shù)器(m＝4)并且再其輸出產(chǎn)生一4比特計(jì)數(shù)器讀取信號(hào)CNT。根據(jù)本發(fā)明的該電路裝置20也包含一具有一共16個(gè)個(gè)別譯碼器裝置24-0到24-15的譯碼器裝置24，這些個(gè)別譯碼器裝置彼此平行排列且其輸入分別連接到該二進(jìn)制計(jì)數(shù)器23的計(jì)數(shù)器輸出。每一個(gè)個(gè)別譯碼器裝置24-0到24-15通過(guò)一個(gè)別的連接線(輸出線)25而連接到該輸出連接22，因此，整體來(lái)說(shuō)，每一個(gè)個(gè)別譯碼器裝置24-0到24-15提供一比特作為所述的16比特輸出指標(biāo)OUTP。該輸出指針信號(hào)OUTP以編碼溫度計(jì)的形式出現(xiàn)在該輸出22。
所述的二位計(jì)數(shù)器23也具有一重置輸入26以輸入一重置信號(hào)RES，可用于重置該二進(jìn)制計(jì)數(shù)器23回到一出史的計(jì)數(shù)器讀值，例如“0000”。
根據(jù)本發(fā)明的電路裝置20也包含參考輸入27。該參考輸入27可以用來(lái)供應(yīng)一對(duì)應(yīng)的參考信號(hào)REF到個(gè)別的譯碼器裝置24-0到24-15。在此一具體實(shí)施例中，該參考信號(hào)REF具有相同的比特寬度以作為計(jì)數(shù)器讀取信號(hào)CNT，也就是說(shuō)在此一實(shí)施例中的比特寬度為4。每一參考信號(hào)REF指定一具有一4比特寬度參考值，并且以一參考值的型態(tài)供應(yīng)到個(gè)別的譯碼器裝置24-0到24-15。在第4圖的具體實(shí)施例中，多個(gè)彼此互不相同的n比特參考信號(hào)因而供應(yīng)到該譯碼器裝置24，其中參考信號(hào)的數(shù)目對(duì)應(yīng)于個(gè)別的譯碼器裝置的數(shù)目n。這些參考信號(hào)對(duì)應(yīng)的二進(jìn)制參考值將參照下面如表1及表2中的內(nèi)容而加以說(shuō)明。對(duì)應(yīng)的參考信號(hào)REF包含一項(xiàng)目涉及將被用于該FIFO基礎(chǔ)的讀取延遲控制電路的讀取延遲的信息，因而可被該輸出指針OUTP用來(lái)驅(qū)動(dòng)數(shù)據(jù)緩沖FIFO，以作為讀出該讀取數(shù)據(jù)的用途。這個(gè)讀取延遲基本上儲(chǔ)存于一緩存器中，其中該緩存器是因?yàn)檫@個(gè)特定用途而設(shè)置的，例如再第4圖中所標(biāo)示的一模緩存器28。就像是該讀取延遲控制電路以及對(duì)應(yīng)的數(shù)據(jù)緩沖FIFO，該模緩存器28基本上是大尺寸范圍下集成半導(dǎo)體存儲(chǔ)器的一部份。
圖5表示如圖4中的一譯碼器裝置24的一個(gè)別譯碼器裝置24的區(qū)塊圖，其設(shè)計(jì)成在其輸出端產(chǎn)生該輸出指標(biāo)OUTP的一個(gè)別比特。該指數(shù)“X”在這里所要表示的是其分別是表示第X個(gè)個(gè)別譯碼器裝置24X，輸出連結(jié)22X或者是輸出線25X。所述的個(gè)別譯碼器裝置24X包含一計(jì)數(shù)器輸入30以用于引入對(duì)應(yīng)的4比特計(jì)算器讀取信號(hào)CNT以及一用于引入該4比特參考信號(hào)REF的參考輸入31。在這個(gè)具體實(shí)施例中，該個(gè)別譯碼器裝置24X是一門(mén)的型態(tài)，其包含在其輸入側(cè)的一XOR門(mén)32，以及在其輸出側(cè)的一個(gè)NOR門(mén)33。該XOR門(mén)的輸入被供以計(jì)數(shù)器讀取信號(hào)CNT以及該參考信號(hào)REF，他們各自的比特是在XOR門(mén)經(jīng)過(guò)XOR處理的。根據(jù)這樣，所述的XOR門(mén)32在其輸出提供一4比特的比較信號(hào)VS，該比較信號(hào)隨后對(duì)應(yīng)地在下游的NOR門(mén)通過(guò)NOR的處理。所述的NOR門(mén)33在其輸出端產(chǎn)生該輸出指標(biāo)OUPT的一對(duì)應(yīng)的比特OUTPX。
圖6使用一區(qū)塊圖用以表示根據(jù)本發(fā)明的一電路裝置20的另一個(gè)具體實(shí)施例。與在圖4中所代表的具體實(shí)施例相反，所述的電路裝置20在這個(gè)實(shí)施例中分為兩部份而且具有兩個(gè)二進(jìn)制計(jì)數(shù)器23a、23b。第一(頂部)部份的八個(gè)譯碼器裝置24a是設(shè)計(jì)來(lái)產(chǎn)生該輸出指標(biāo)OUTP的第一組八比特OUTP0-OUTP7，而所述的第二(底部)部份的八個(gè)譯碼器裝置24b則是用來(lái)產(chǎn)生該輸出指標(biāo)OUTP剩下的八個(gè)比特OUTP8-OUTP15。
在這個(gè)例子中，對(duì)應(yīng)的譯碼器裝置24是使用對(duì)應(yīng)的參考信號(hào)REF，而且對(duì)應(yīng)的二進(jìn)制計(jì)數(shù)器23a、23b是使用該時(shí)鐘信號(hào)CLK以及所述的重置信號(hào)RES來(lái)驅(qū)動(dòng)，就像對(duì)應(yīng)圖4及圖5的具體實(shí)施例的情況一樣。
圖7顯示于圖4中根據(jù)本發(fā)明的一電路裝置的一譯碼器裝置的另一個(gè)具體實(shí)施例。在這的實(shí)施例中，除了所對(duì)應(yīng)的XOR門(mén)32以及NOR門(mén)33以外，每一個(gè)譯碼器裝置24-0到24-14(不包含譯碼器裝置24-15)包含一遞增裝置34，以將每一個(gè)對(duì)應(yīng)的輸入信號(hào)加“1”。
除了在圖5中所示的具體實(shí)施例外，只有該第一譯碼器裝置24-0具有一參考輸入27，而透過(guò)其使一參考信號(hào)REF能夠引入其中。其它的譯碼器裝置24-0到24-15并不予所述的參考輸入27連接。他們從他們各自接續(xù)的譯碼器裝置24-0到24-14中通過(guò)提供給對(duì)應(yīng)的譯碼器裝置24-1到24-15的對(duì)應(yīng)參考值的優(yōu)點(diǎn)而接收各自參考值REF’，其中這些提供給對(duì)應(yīng)的譯碼器裝置24-1到24-15的對(duì)應(yīng)參考值是從各自對(duì)應(yīng)的前一個(gè)譯碼器裝置24-0到24-14中通過(guò)將其后者的參考值加“1”而獲得。因此，對(duì)于一個(gè)別譯碼器裝置來(lái)說(shuō)，例如所述的第一個(gè)別譯碼器24-0來(lái)說(shuō)，提供以一外部的參考信號(hào)，其中該參考信號(hào)個(gè)包含涉及讀取延遲信息的一個(gè)項(xiàng)目已經(jīng)足夠。這也使得大幅度地簡(jiǎn)化電路布局是可能的，因?yàn)榫€可可以省去提供不同的參考信號(hào)到另一個(gè)譯碼器裝置24-0到24-15的非常長(zhǎng)的連接線。尤其是，這對(duì)于應(yīng)用較大讀取延遲的電路布局來(lái)說(shuō)，更是具有優(yōu)勢(shì)。
根據(jù)圖8所示的一譯碼器裝置24的操作方法將通過(guò)如下的內(nèi)容來(lái)加以說(shuō)明該輸出指標(biāo)5的個(gè)別比特OUTP依照一序列順序起始化一數(shù)據(jù)緩沖器FIFO對(duì)應(yīng)的FIFO胞元。假如所述的二進(jìn)制計(jì)數(shù)器23被初始化成一初始的起始值<0000>，這就表示說(shuō)啟動(dòng)該FIFO胞元的序列必須表示成下表1表1


然而，假如所述的輸出指標(biāo)“4”隨后想要被先起始，在對(duì)應(yīng)的譯碼器裝置24-4中的參考值必須等于該二進(jìn)制計(jì)數(shù)器23的起始值。為了初始化到<0000>，如表1中所述，該參考值將因此成為REF4＝<0000>。因?yàn)樵擁樞蛐蛄斜仨毦S持一樣，隨之而來(lái)的便會(huì)是跟隨該參考值REF4＝<0000>的參考值必須加1，也就是說(shuō)必須遞增“1”。這可以從下表2，該輸出指標(biāo)“4”將會(huì)被優(yōu)先起始的例子中來(lái)說(shuō)明。
表2


從表2中可以知道，通過(guò)這樣的要求，涉及該輸出指標(biāo)為“0”的譯碼器裝置現(xiàn)在具有值<1100>作為其參考值。為了將系統(tǒng)初始化，只有對(duì)應(yīng)的第一譯碼器24-0因此必須填載對(duì)應(yīng)的值<1100>而所有跟隨的譯碼器裝置24-1到24-15則接收已經(jīng)遞增1的參考信號(hào)。為了程序化另一個(gè)讀取延遲，只有第一個(gè)譯碼器裝置24-0的參考值必須對(duì)應(yīng)的改變，而其它譯碼器裝置24-1到24-15則只需使用遞增的對(duì)應(yīng)方式來(lái)加以調(diào)整。
圖8表示在取路徑的區(qū)域內(nèi)一具有包含本發(fā)明一電路裝置的半導(dǎo)體存儲(chǔ)器的區(qū)塊圖。所述的半導(dǎo)體存儲(chǔ)器40具有一存儲(chǔ)器胞元數(shù)組41，從該胞元數(shù)組中讀取數(shù)據(jù)Rdint可以在一讀取訪問(wèn)操作期間讀取出來(lái)。一感測(cè)放大器42、一讀取延遲技術(shù)器43、一OCD驅(qū)動(dòng)器44以及連接到一外部總線45的一輸出接口46都設(shè)置于讀取路徑的順序上。所述的讀取延遲技術(shù)器43是利用一輸出指標(biāo)OUTP來(lái)讀取。根據(jù)本發(fā)明的構(gòu)想，所述的輸出指標(biāo)OUTP可以調(diào)整想要的讀取延遲，并且儲(chǔ)存于模緩存器20中，舉例來(lái)說(shuō)，根據(jù)所想要的讀取延遲。根據(jù)本發(fā)明的一電路裝置20即是為了這樣的目的而設(shè)置。
雖然本發(fā)明在前面是通過(guò)較佳具體實(shí)施利的方式而加以詳細(xì)說(shuō)明，但他們并不該以此作為其限制，而是可以多樣的加以修改及變化。尤其是，根據(jù)本發(fā)明的電路裝置以及其二進(jìn)制計(jì)數(shù)器以及譯碼器裝置都只是一種非常簡(jiǎn)單的方式而以電路的型態(tài)而仔細(xì)的描述于具體實(shí)施中。但無(wú)庸置疑的是，這個(gè)電路部份也可以在不脫離本發(fā)明的基本原理下而被任意加以修改。而且同樣無(wú)庸置疑的是，前述具體實(shí)施例中所指出的數(shù)字規(guī)格，例如使用16個(gè)譯碼器裝置、參考值以及對(duì)應(yīng)參數(shù)等，都只是選擇用來(lái)以舉例的方式方便解說(shuō)具體實(shí)施例，以為了配合說(shuō)明本發(fā)明以一深度16的FIFO作為其具體實(shí)施例。但除此之外，通過(guò)不同數(shù)目的譯碼器裝置而應(yīng)用于一較小或較大的FIFO深度以及同樣以不同的方式分離該譯碼器裝置也是同樣可以被理解是可行的實(shí)施方式。
附圖標(biāo)記列表1同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(S-DRAM)2存儲(chǔ)器胞元數(shù)組3感測(cè)放大器4內(nèi)部數(shù)據(jù)總線5數(shù)據(jù)緩沖FIFO6OCD驅(qū)動(dòng)器7外部數(shù)據(jù)總線8讀取延遲產(chǎn)生器9數(shù)據(jù)緩沖FIFO9a 數(shù)據(jù)緩沖FIFO的FIFO胞元10 環(huán)計(jì)數(shù)器10a 環(huán)計(jì)數(shù)器的計(jì)數(shù)段10b 環(huán)計(jì)數(shù)器的反饋線11 多任務(wù)器段11a 多任務(wù)器控制信號(hào)20 用于產(chǎn)生輸出指針的電路裝置21 時(shí)鐘輸入22 輸出指標(biāo)的輸出23，23a，23b 二進(jìn)制計(jì)數(shù)器24 譯碼器裝置24a，24b (第一與第二)譯碼器裝置24X 譯碼器裝置24-0至24-15 個(gè)別的譯碼器裝置25，25X 輸出線26 重置輸入27 參考信號(hào)輸入28 (模)緩存器30 計(jì)數(shù)器讀取信號(hào)輸入32 XOR門(mén)33 NOR門(mén)34 增1裝置
40半導(dǎo)體存儲(chǔ)器41存儲(chǔ)器胞元數(shù)組42感測(cè)放大器43讀取延遲計(jì)數(shù)器44OCD驅(qū)動(dòng)器45外部總線46輸出接口ΔT 讀取延遲時(shí)間CLK 內(nèi)部時(shí)鐘信號(hào)CNT 進(jìn)制計(jì)數(shù)器的計(jì)數(shù)器讀取信號(hào)CNT0-CNT3 環(huán)計(jì)數(shù)器/二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)器讀取比特DLL-CLK DLL時(shí)鐘信號(hào)INP 輸入指標(biāo)INP0-INP3 輸入指標(biāo)的個(gè)別比特n 時(shí)鐘脈沖數(shù)NOP NOP指令(NOP＝no operation)OUTP 輸出指標(biāo)OUTP0-OUTP15 輸出指標(biāo)的個(gè)別比特RD讀取指令RDint 讀取數(shù)據(jù)RDout 讀取數(shù)據(jù)REF 參考信號(hào)、參考值REF’ 得自參考信號(hào)的參考值RES 重置信號(hào)VS比較信號(hào)
權(quán)利要求
1.一種用于產(chǎn)生n比特輸出指針(OUTP)的電路裝置(20)，特別是用于一半導(dǎo)體存儲(chǔ)器(40)中的一種具有可調(diào)整讀取延遲的FIFO基礎(chǔ)讀取延遲計(jì)數(shù)器(43)的電路裝置，所述電路裝置具有至少一m比特接口(27)，用于引入個(gè)別的m比特參考信號(hào)(REF)，所述m比特參考信號(hào)(REF)具有個(gè)別的信息項(xiàng)目，所述信息項(xiàng)目是與欲使用所述輸出指標(biāo)(OUTP)調(diào)整的讀取延遲有關(guān)，具有至少一m比特二進(jìn)制計(jì)數(shù)器(23)，其于輸出處提供一m比特計(jì)數(shù)器讀取信號(hào)(NT)，所述m比特計(jì)數(shù)器讀取信號(hào)(NT)具有一個(gè)別的電流計(jì)數(shù)器讀??；具有一譯碼器裝置(24)，所述譯碼器裝置(24)是連接在所述二進(jìn)制計(jì)數(shù)器(23)的下游，并具有一第一數(shù)量n的譯碼器裝置(24-0至24-15)，所述譯碼器裝置各比較所述電流計(jì)數(shù)器讀取信號(hào)(CNT)以及與個(gè)別的譯碼器裝置(24-0至24-15)相關(guān)的一參考值，且各根據(jù)比較結(jié)果而于輸出處提供所述輸出指標(biāo)(OUTP)的一比特(OUTP0-OUTP15)，具有n個(gè)輸出(22)，用于提供所述輸出指標(biāo)(OUTP)的n個(gè)比特。
2.根據(jù)權(quán)利要求1所述的電路裝置，其中提供一時(shí)鐘輸入(21)，其中一時(shí)鐘信號(hào)(CLK)，特別是所述半導(dǎo)體存儲(chǔ)器(40)的一內(nèi)部時(shí)鐘信號(hào)(CLK)可以被引入，且其中所述二進(jìn)制計(jì)數(shù)器(23)是利用此一時(shí)鐘信號(hào)(CLK)的一時(shí)鐘脈沖而進(jìn)行計(jì)時(shí)。
3.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的電路裝置，其中具有至少兩個(gè)二進(jìn)制計(jì)數(shù)器(23a，23b)，其中一第一二進(jìn)制計(jì)數(shù)器(23a)是連接至所述譯碼器裝置的一第一部分(24a)，而至少一第二二進(jìn)制計(jì)數(shù)器(23b)是連接至所述譯碼器裝置的一第二部分(24b)。
4.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的電路裝置，其中個(gè)別的參考信號(hào)(REF)具有個(gè)別不同的二進(jìn)制參考值，且其中所述譯碼器裝置(24-0至24-15)是彼此相鄰排列，使得所述參考值以遞增或遞減的順序被提供至彼此相鄰排列的所述譯碼器裝置(24-0至24-15)。
5.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的電路裝置，其中，明確地提供一m比特接口，以引入一單一m比特參考信號(hào)(REF)，所述接口的輸入是連接至一第一譯碼器裝置(24-0)，且其中其它譯碼器裝置(24-1至24-15)所需要的參考值(REF)是得自此一參考信號(hào)(REF)的參考值。
6.根據(jù)權(quán)利要求5所述的電路裝置，其中至少一個(gè)譯碼器裝置(24-0至24-14)具有一增加電路(34)，其經(jīng)由以一固定值，特別是以值1，來(lái)增加與所述譯碼器裝置(24-0至24-14)相關(guān)的參考值，而產(chǎn)生另一譯碼器裝置(24-1至24-15)的參考值(REF)。
7.根據(jù)權(quán)利要求1-4中任一項(xiàng)所述的電路裝置，其中各譯碼器裝置(24-0至24-15)具有個(gè)別的相關(guān)m比特接口(27)，以引入與此一譯碼器裝置(24-0至24-15)有關(guān)的個(gè)別的m比特參考信號(hào)(REF)。
8.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的電路裝置，其中一譯碼器裝置(24-0至24-15)執(zhí)行所述m比特計(jì)數(shù)器讀取信號(hào)(CNT)以及與此譯碼器裝置(24-0至24-15)相關(guān)的m比特參考信號(hào)(REF，REF’)的逐比特比較，且當(dāng)這兩個(gè)信號(hào)的比特值經(jīng)比較彼此相配，則設(shè)定所述輸出指標(biāo)(OUTP)的比特(OUTP0-OUTP15)為一第一邏輯位準(zhǔn)，否則則設(shè)定其為一第二邏輯位準(zhǔn)。
9.根據(jù)前述權(quán)利要求中任一項(xiàng)所述的電路裝置，其中所述譯碼器裝置(24-0至24-15)中至少其中一個(gè)譯碼器裝置具有一XOR門(mén)(32)與一下游NOR門(mén)(33)。
10.一種半導(dǎo)體存儲(chǔ)器(40)具有一存儲(chǔ)器胞元數(shù)組(41)，其中讀取數(shù)據(jù)(RDint)即儲(chǔ)存于所述存儲(chǔ)器胞元數(shù)組(41)中，具有一讀取路徑，其中下列電路部分即排列在所述讀取路徑中-一感測(cè)放大器(42)，用于讀取儲(chǔ)存在所述存儲(chǔ)器胞元數(shù)組(41)中的所述讀取數(shù)據(jù)(RDint)，-一讀取延遲計(jì)數(shù)器(43)，其連接在所述感測(cè)放大器(42)的輸出的下游，且其讀取延遲是設(shè)計(jì)為可利用如前述權(quán)利要求中任一項(xiàng)所述的電路裝置(20)加以調(diào)整，-一OCD驅(qū)動(dòng)器(44)，其連接在所述電路裝置(20)的輸出的下游，-一輸出接口(46)，其中已延遲了預(yù)定讀取延遲大小的讀取數(shù)據(jù)(RDout)于所述輸出接口(46)被分接關(guān)閉。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器，其中提供一緩存器(28)，在所述緩存器(28)中儲(chǔ)存了至少一可編程讀取延遲及/或含有與個(gè)別的可編程讀取延遲有關(guān)的一信息項(xiàng)目的至少一參考值(REF)。
12.一種用于調(diào)整讀取延遲的方法，所述讀取延遲是利用如權(quán)利要求1至9中任一項(xiàng)所述的電路裝置(20)經(jīng)由編程而加以調(diào)整，所述方法包括的步驟是(a)提供二進(jìn)制m比特計(jì)數(shù)器讀取(CNT)；(b)提供彼此不同的n個(gè)二進(jìn)制m比特參考值(REF)，其各含有關(guān)于欲調(diào)整的讀取延遲的一信息項(xiàng)目；(c)逐一比特地比較所述計(jì)數(shù)器讀取以及與一譯碼器裝置(24-0至24-15)相關(guān)的所述參考值(REF)；(d)根據(jù)比較結(jié)果，針對(duì)輸出指標(biāo)(OUTP)輸出一比特(OUTP0-OUTP15)；(e)針對(duì)每一個(gè)譯碼器裝置(24-0至24-15)重復(fù)步驟(c)與(d)；以及(f)組合所述m個(gè)譯碼器裝置(24-0至24-15)的m個(gè)比特以形成所述輸出指標(biāo)(OUTP)。
13.根據(jù)權(quán)利要求12所述的方法，其中提供一單一參考信號(hào)(REF)，所述單一參考信號(hào)(REF)具有所述譯碼器裝置的其中一個(gè)譯碼器裝置(24-0)的一第一參考值，且其中其它譯碼器裝置(24-1至24-15)的其它參考值(REF)是經(jīng)由連續(xù)增加所述第一參考值(REF)而產(chǎn)生。
全文摘要
本發(fā)明涉及一種用于一半導(dǎo)體存儲(chǔ)器中的具有可調(diào)整讀取延遲的FIFO基礎(chǔ)讀取延遲計(jì)數(shù)器的電路裝置，其具有至少一m比特接口；所述電路裝置還具有至少一m比特二進(jìn)制計(jì)數(shù)器，其于輸出處提供一個(gè)具有個(gè)別電流計(jì)數(shù)器讀取的m比特計(jì)數(shù)器讀取信號(hào)；所述電路裝置還具有一譯碼器裝置，并具有一第一數(shù)量n的譯碼器裝置，所述n個(gè)譯碼器裝置各比較所述電流計(jì)數(shù)器讀取信號(hào)以及與個(gè)別的譯碼器裝置相關(guān)的一參考值，并各根據(jù)比較結(jié)果而于輸出處提供所述輸出指標(biāo)的一比特；所述電路裝置還具有n個(gè)輸出以提供所述輸出指標(biāo)的n個(gè)比特。本發(fā)明還涉及一種半導(dǎo)體存儲(chǔ)器及方法。
文檔編號(hào)G11C8/10GK1975921SQ20061014350
公開(kāi)日2007年6月6日 申請(qǐng)日期2006年11月8日 優(yōu)先權(quán)日2005年11月9日
發(fā)明者S·迪特里克 申請(qǐng)人:奇夢(mèng)達(dá)股份公司