專利名稱：半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸入電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，更具體而言，涉及一種半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸入電路。
背景技術(shù)：
通常，半導(dǎo)體存儲(chǔ)裝置執(zhí)行數(shù)據(jù)預(yù)提取操作以增加數(shù)據(jù)存取時(shí)間。數(shù)據(jù)預(yù)提取操作是一種響應(yīng)于寫指令而于內(nèi)部傳送數(shù)據(jù)的方法。通常，半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸入電路以同步于系統(tǒng)時(shí)鐘的方式來(lái)執(zhí)行數(shù)據(jù)預(yù)提取操作。數(shù)據(jù)輸入電路響應(yīng)于寫指令而預(yù)提取某些輸入數(shù)據(jù)，即2位數(shù)據(jù)、4位數(shù)據(jù)和8位數(shù)據(jù)。
由于要求半導(dǎo)體存儲(chǔ)裝置以更高速度工作，要預(yù)提取數(shù)據(jù)的位數(shù)目也增加了。雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR SDRAM)已由用于數(shù)據(jù)存取的2位預(yù)提取操作發(fā)展至4位預(yù)提取操作，且目前發(fā)展至8位預(yù)提取操作。
數(shù)據(jù)輸入電路一般包括多個(gè)電路，即，數(shù)目對(duì)應(yīng)于要預(yù)提取數(shù)據(jù)的位數(shù)目的鎖存器。
圖1是現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置的2位預(yù)提取的數(shù)據(jù)輸入電路的方塊圖。
所述數(shù)據(jù)輸入電路包括緩沖單元10，用于接收來(lái)自外部裝置的數(shù)據(jù)DQ；同步控制單元20，用于產(chǎn)生多個(gè)同步控制信號(hào)DSRP、DSFP和DSTROB；以及同步單元30，用于使緩沖單元10的輸出同步于所述多個(gè)同步控制信號(hào)DSRP、DSFP和DSTROB，以輸出經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)DIO_OR和DIO_OF。
緩沖單元10包括緩沖器12，用于接收來(lái)自外部裝置的數(shù)據(jù)；以及延遲單元14，用于將緩沖器12的輸出延遲預(yù)定時(shí)間，并將延遲數(shù)據(jù)提供給同步單元30。
同步控制單元20包括緩沖器21，用于接收數(shù)據(jù)選通信號(hào)DQS和參考信號(hào)VREF；驅(qū)動(dòng)器22，用于接收緩沖器21的輸出，以輸出第一和第二同步控制信號(hào)DSRP和DSFP；緩沖器24，用于接收時(shí)鐘信號(hào)CLK和反相的時(shí)鐘信號(hào)/CLK；驅(qū)動(dòng)器25，用于驅(qū)動(dòng)所述驅(qū)動(dòng)器25的輸出，以輸出內(nèi)部時(shí)鐘信號(hào)ICLK；以及信號(hào)產(chǎn)生器26，用于接收內(nèi)部時(shí)鐘信號(hào)ICLK和使能信號(hào)EN，以產(chǎn)生第三同步控制信號(hào)DSTROB。
通過(guò)邏輯組合內(nèi)部時(shí)鐘信號(hào)ICLK和使能信號(hào)EN，產(chǎn)生第三同步控制信號(hào)DSTROB。在將2位數(shù)據(jù)輸入所述數(shù)據(jù)輸入電路中并且在所述數(shù)據(jù)輸入電路中將其對(duì)準(zhǔn)之后，經(jīng)對(duì)準(zhǔn)的2位數(shù)據(jù)同步于系統(tǒng)時(shí)鐘(即實(shí)時(shí)鐘信號(hào)CLK)。使能信號(hào)EN產(chǎn)生自用于響應(yīng)于寫指令而執(zhí)行操作的電路，且隨后被提供給信號(hào)產(chǎn)生器26。
同步單元30包括對(duì)準(zhǔn)單元32，用于響應(yīng)于第一和第二同步控制信號(hào)DSRP和DSFP而對(duì)準(zhǔn)緩沖單元10的輸出；跨域單元36，用于使對(duì)準(zhǔn)單元32的輸出同步于第三同步控制信號(hào)DSTROB，以輸出經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)DIO_OR和DIO_OF。
對(duì)準(zhǔn)單元32包括第一鎖存器33，用于響應(yīng)于第一同步控制信號(hào)DSRP而鎖存緩沖單元10的輸出；第二鎖存器34，用于響應(yīng)于第二同步控制信號(hào)DSFP而鎖存第一鎖存器33的輸出；以及第三鎖存器35，用于響應(yīng)于第二同步控制信號(hào)DSFP而分別鎖存緩沖單元10的輸出。
跨域單元36包括第四鎖存器37，用于鎖存第二鎖存器34的輸出，以輸出經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)DIO_OR；以及第五鎖存器38，用于鎖存第三鎖存器35的輸出，以輸出經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)DIO_OF，其中第四和第五鎖存器37和38響應(yīng)于第三同步控制信號(hào)DSTROB而執(zhí)行鎖存操作。
圖2是圖1中所示的傳統(tǒng)數(shù)據(jù)輸入電路的操作的時(shí)序圖。
下文中將參照?qǐng)D1和圖2來(lái)描述所述傳統(tǒng)數(shù)據(jù)輸入電路的操作。
緩沖單元10接收來(lái)自外部裝置的數(shù)據(jù)0R和0F，并輸出內(nèi)部數(shù)據(jù)DIN。數(shù)據(jù)0R和0F在與數(shù)據(jù)選通信號(hào)DQS的上升時(shí)序和下降時(shí)序同步的狀態(tài)下分別輸入緩沖單元10中。數(shù)據(jù)0R是響應(yīng)于數(shù)據(jù)選通信號(hào)DQS的第一上升轉(zhuǎn)變時(shí)序而輸入緩沖單元10中的第一輸入數(shù)據(jù)。數(shù)據(jù)0F是響應(yīng)于數(shù)據(jù)選通信號(hào)DQS的第一下降轉(zhuǎn)變時(shí)序而輸入緩沖單元10中的第二輸入數(shù)據(jù)。
同步控制單元20接收數(shù)據(jù)選通信號(hào)DQS和參考信號(hào)VREF，并產(chǎn)生分別與數(shù)據(jù)選通信號(hào)DQS的上升時(shí)序和下降時(shí)序同步的第一和第二同步控制信號(hào)DSRP和DSFP。
對(duì)準(zhǔn)單元32的第一鎖存器33響應(yīng)于第一同步控制信號(hào)DSRP而鎖存內(nèi)部數(shù)據(jù)DIN，即數(shù)據(jù)0R。第二鎖存器34響應(yīng)于第二同步控制信號(hào)DSFP而鎖存第一鎖存器33的輸出。第三鎖存器35響應(yīng)于第二同步控制信號(hào)DSRF而鎖存內(nèi)部數(shù)據(jù)DIN，即數(shù)據(jù)0F。即，分別在第二鎖存器34和第三鎖存器35處并列鎖存順序輸入的數(shù)據(jù)0R和0F。
同步控制單元20響應(yīng)于有效使能信號(hào)EN而產(chǎn)生與內(nèi)部時(shí)鐘ICLK同步的第三同步控制信號(hào)DSTROB。
使能信號(hào)EN響應(yīng)于數(shù)據(jù)輸入開始時(shí)的時(shí)鐘信號(hào)CLK的上升轉(zhuǎn)變時(shí)序而生效，且響應(yīng)于時(shí)鐘信號(hào)CLK的下一上升轉(zhuǎn)變時(shí)序而失效。
跨域單元36的鎖存器37和38響應(yīng)于第三同步控制信號(hào)DSTROB而分別鎖存鎖存器34和35的輸出F0_R和F0_F，并分別輸出經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)DIO_OR和DIO_OF。由于第三同步控制信號(hào)DSTROB與內(nèi)部時(shí)鐘信號(hào)ICLK同步，因此經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)DIO_OR和DIO_OF是同步于時(shí)鐘信號(hào)CLK而對(duì)準(zhǔn)的數(shù)據(jù)。
出于參考目的，詞語(yǔ)“跨域”表示將一參考信號(hào)改變?yōu)橐粋魉托盘?hào)的操作。在以上描述中，數(shù)據(jù)選通信號(hào)DQS改變?yōu)闀r(shí)鐘信號(hào)CLK，作為用于傳送數(shù)據(jù)的參考信號(hào)。
通常，在DDR SDRAM中，核心區(qū)域的所有內(nèi)部操作都與時(shí)鐘信號(hào)CLK同步執(zhí)行。因此，數(shù)據(jù)輸入電路執(zhí)行跨域操作，將數(shù)據(jù)選通信號(hào)DQS改變?yōu)闀r(shí)鐘信號(hào)CLK，作為用于傳送數(shù)據(jù)的參考信號(hào)。
圖3是現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)裝置的4位預(yù)提取的數(shù)據(jù)輸入電路的方塊圖。
所述數(shù)據(jù)輸入電路包括緩沖單元40、同步控制單元50和同步單元60。該4位預(yù)提取數(shù)據(jù)輸入電路具有與圖1所示的2位預(yù)提取數(shù)據(jù)輸入電路基本上相同的構(gòu)造。排列于同步單元60中的鎖存器的數(shù)目大于圖1中同步單元30中的鎖存器數(shù)目。這是由于同步單元60鎖存并對(duì)準(zhǔn)串行輸入的4位數(shù)據(jù)，該數(shù)據(jù)同步于數(shù)據(jù)選通信號(hào)DQS的上升時(shí)序或下降時(shí)序。
同步控制單元50響應(yīng)于數(shù)據(jù)選通信號(hào)DQS而產(chǎn)生第一和第二同步控制信號(hào)DSRP和DSFP，并且響應(yīng)于內(nèi)部時(shí)鐘信號(hào)ICLK而產(chǎn)生第三同步控制信號(hào)DSTROB2。在鎖存單元66的鎖存操作之后，由同步控制單元50產(chǎn)生第三同步控制信號(hào)DSTROB2。
圖4是圖3中所示的數(shù)據(jù)輸入電路的操作的時(shí)序圖。
下文中將參照?qǐng)D3和圖4來(lái)描述4位預(yù)提取的數(shù)據(jù)輸入電路的操作。
緩沖單元40接收輸入自外部裝置的數(shù)據(jù)，并輸出內(nèi)部數(shù)據(jù)DIN。
同步控制單元50接收數(shù)據(jù)選通信號(hào)DQS和參考信號(hào)VREF，并產(chǎn)生分別同步于數(shù)據(jù)選通信號(hào)DQS的上升時(shí)序和下降時(shí)序的第一和第二同步控制信號(hào)DSRP和DSFP。
對(duì)準(zhǔn)單元62將與第一和第二同步控制信號(hào)DSRP和DSFP同步而順序傳送的內(nèi)部4位數(shù)據(jù)DIN(即第一數(shù)據(jù)0R、第二數(shù)據(jù)0F、第三數(shù)據(jù)1R和第四數(shù)據(jù)1F)對(duì)準(zhǔn)為對(duì)準(zhǔn)成兩行類型的數(shù)據(jù)R0_R、F0_F、F1_R和F1_F。
同步控制單元50接收時(shí)鐘信號(hào)CLK和/CLK，并響應(yīng)于使能信號(hào)EN2而產(chǎn)生第三同步控制信號(hào)DSTROB2。
跨域單元66鎖存R0_R、F0_F、F1_R和F1_F，并將其輸出為與第三同步控制信號(hào)DSTROB2同步的經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)DIO_0R、DIO_0F、DIO_1R和DIO_1F。
因此，通過(guò)圖4所示的傳統(tǒng)4位預(yù)提取的數(shù)據(jù)輸入電路的預(yù)提取操作，將順序輸入的4位數(shù)據(jù)0R、0F、1R和1F對(duì)準(zhǔn)為4位經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)DIO_0R、DIO_0F、DIO_1R和DIO_1F。
如上所述，數(shù)據(jù)輸入電路具有多個(gè)被配置成兩行的鎖存器。首先，數(shù)據(jù)輸入電路使用鎖存器將所有位數(shù)據(jù)排列為對(duì)準(zhǔn)為兩行中的一行的第一數(shù)據(jù)，其次，將所述第一數(shù)據(jù)重新排列為并列對(duì)準(zhǔn)的第二數(shù)據(jù)。為將串行輸入的數(shù)據(jù)排列為并列對(duì)準(zhǔn)的數(shù)據(jù)所要求的鎖存器數(shù)目為2N-1+N，N為正整數(shù)。需要2N-1個(gè)鎖存器用于第一次排列，且需要N個(gè)鎖存器用于第二次排列。
如果用于預(yù)提取操作的數(shù)據(jù)位的數(shù)目增加，則可能需要更多鎖存器。因此，需要用于預(yù)提取操作的更大位數(shù)目，且需要更大面積用于半導(dǎo)體存儲(chǔ)裝置中的數(shù)據(jù)輸入電路。數(shù)據(jù)輸入電路的面積增加引起制造半導(dǎo)體存儲(chǔ)裝置的成本上升。

發(fā)明內(nèi)容
本發(fā)明提供一種數(shù)據(jù)輸入電路的各種實(shí)施例，該數(shù)據(jù)輸入電路即使是在預(yù)提取操作的數(shù)據(jù)位數(shù)目增加時(shí)仍可最小化該預(yù)提取操作所需的電路面積。
根據(jù)本發(fā)明的第一實(shí)施例，提供一種用于N位預(yù)提取的半導(dǎo)體存儲(chǔ)裝置的輸入電路，包括控制信號(hào)產(chǎn)生單元，用于響應(yīng)于時(shí)鐘信號(hào)和數(shù)據(jù)選通信號(hào)而產(chǎn)生多個(gè)控制信號(hào)，其中外部輸入數(shù)據(jù)同步于所述數(shù)據(jù)選通信號(hào)；以及同步單元，用于通過(guò)多于三次的數(shù)據(jù)對(duì)準(zhǔn)操作，將輸入數(shù)據(jù)對(duì)準(zhǔn)為N位并列對(duì)準(zhǔn)的數(shù)據(jù)，其中N是大于2的整數(shù)。
根據(jù)本發(fā)明的第二實(shí)施例，提供一種半導(dǎo)體存儲(chǔ)裝置的輸入電路，包括控制信號(hào)產(chǎn)生單元，用于響應(yīng)于數(shù)據(jù)選通信號(hào)而產(chǎn)生多個(gè)對(duì)準(zhǔn)控制信號(hào)，且響應(yīng)于時(shí)鐘信號(hào)而產(chǎn)生多個(gè)跨域控制信號(hào)，其中外部輸入數(shù)據(jù)同步于所述數(shù)據(jù)選通信號(hào)；對(duì)準(zhǔn)單元，用于通過(guò)多于兩次的數(shù)據(jù)對(duì)準(zhǔn)操作，將N位輸入數(shù)據(jù)對(duì)準(zhǔn)為并列對(duì)準(zhǔn)的數(shù)據(jù)；以及跨域單元，用于使所述對(duì)準(zhǔn)單元的輸出與所述多個(gè)跨域控制信號(hào)同步，以輸出N位經(jīng)對(duì)準(zhǔn)的并列數(shù)據(jù)，其中N是2或更大的整數(shù)。
根據(jù)本發(fā)明的第三實(shí)施例，提供一種半導(dǎo)體存儲(chǔ)裝置的輸入電路，包括控制信號(hào)產(chǎn)生單元，用于響應(yīng)于時(shí)鐘信號(hào)和數(shù)據(jù)選通信號(hào)而產(chǎn)生第一和第二對(duì)準(zhǔn)控制信號(hào)以及多個(gè)跨域控制信號(hào)，其中外部輸入數(shù)據(jù)同步于所述數(shù)據(jù)選通信號(hào)；對(duì)準(zhǔn)單元，用于響應(yīng)于所述第一和第二對(duì)準(zhǔn)控制信號(hào)而將N位輸入數(shù)據(jù)對(duì)準(zhǔn)為對(duì)準(zhǔn)成兩行的數(shù)據(jù)；以及跨域單元，用于通過(guò)兩次數(shù)據(jù)同步操作，以使所述對(duì)準(zhǔn)單元所對(duì)準(zhǔn)的數(shù)據(jù)與所述多個(gè)跨域控制信號(hào)同步，以輸出N位經(jīng)對(duì)準(zhǔn)的并列數(shù)據(jù)，其中N是2或更大的整數(shù)。
根據(jù)本發(fā)明的第四實(shí)施例，提供一種用于N位預(yù)提取的半導(dǎo)體存儲(chǔ)裝置的輸入電路，包括第一數(shù)據(jù)對(duì)準(zhǔn)單元，用于響應(yīng)于與數(shù)據(jù)選通信號(hào)同步的第一控制信號(hào)而對(duì)準(zhǔn)并輸出順序輸入的預(yù)定數(shù)目的外部N位數(shù)據(jù)，其中所述N位數(shù)據(jù)輸入同步于所述數(shù)據(jù)選通信號(hào)的轉(zhuǎn)變時(shí)序；鎖存單元，用于響應(yīng)于同步于系統(tǒng)時(shí)鐘的第二控制信號(hào)而鎖存所述數(shù)據(jù)對(duì)準(zhǔn)單元的輸出；以及第二對(duì)準(zhǔn)單元，用于響應(yīng)于與所述系統(tǒng)時(shí)鐘同步而產(chǎn)生的第三控制信號(hào)，將所述數(shù)據(jù)對(duì)準(zhǔn)單元所對(duì)準(zhǔn)的數(shù)據(jù)和所述鎖存單元所鎖存的數(shù)據(jù)對(duì)準(zhǔn)為并列對(duì)準(zhǔn)的N位數(shù)據(jù)。
根據(jù)本發(fā)明的第五實(shí)施例，提供一種用于N位預(yù)提取的半導(dǎo)體存儲(chǔ)裝置的輸入電路，包括數(shù)據(jù)對(duì)準(zhǔn)單元，用于對(duì)準(zhǔn)并輸出順序輸入的預(yù)定數(shù)目的外部N位數(shù)據(jù)；第一跨域單元，用于響應(yīng)于第一跨域控制信號(hào)而鎖存所述數(shù)據(jù)對(duì)準(zhǔn)單元的輸出；以及第二跨域單元，用于響應(yīng)于第二跨域控制信號(hào)而將所述數(shù)據(jù)對(duì)準(zhǔn)單元所對(duì)準(zhǔn)的數(shù)據(jù)和所述第一跨域單元所鎖存的數(shù)據(jù)鎖存為并列對(duì)準(zhǔn)的N位數(shù)據(jù)。
根據(jù)本發(fā)明的第六實(shí)施例，提供一種用于N位預(yù)提取的半導(dǎo)體存儲(chǔ)裝置的操作方法，包括使用對(duì)準(zhǔn)單元，將順序輸入的外部N位數(shù)據(jù)中的預(yù)定數(shù)目的M位數(shù)據(jù)對(duì)準(zhǔn)為并列對(duì)準(zhǔn)的第一M位數(shù)據(jù)；將所述第一M位數(shù)據(jù)鎖存為第二數(shù)據(jù)；使用所述對(duì)準(zhǔn)單元將所述N位數(shù)據(jù)中的其它數(shù)據(jù)對(duì)準(zhǔn)為第三并列數(shù)據(jù)；以及將所述第二數(shù)據(jù)和所述第三數(shù)據(jù)對(duì)準(zhǔn)為并列對(duì)準(zhǔn)的N位數(shù)據(jù)。


從下列結(jié)合附圖所進(jìn)行的對(duì)優(yōu)選實(shí)施例的詳細(xì)描述，本發(fā)明的上述和其他目的將變得清楚，其中圖1是半導(dǎo)體存儲(chǔ)裝置的傳統(tǒng)2位預(yù)提取的數(shù)據(jù)輸入電路的方塊圖；圖2是圖1中所示的傳統(tǒng)數(shù)據(jù)輸入電路的操作的時(shí)序圖；圖3是半導(dǎo)體存儲(chǔ)裝置的傳統(tǒng)4位預(yù)提取的數(shù)據(jù)輸入電路的方塊圖；圖4是圖3中所示的數(shù)據(jù)輸入電路的操作的時(shí)序圖；圖5是根據(jù)本發(fā)明的一個(gè)特定實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的8位預(yù)提取的數(shù)據(jù)輸入電路的方塊圖；圖6是根據(jù)本發(fā)明另一特定實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的8位預(yù)提取的數(shù)據(jù)輸入電路的方塊圖；以及圖7是圖6所示的數(shù)據(jù)輸入電路的操作的時(shí)序圖。
主要組件符號(hào)說(shuō)明10、40、70、100緩沖單元12、21、24、71、81、83、222、242a緩沖器14、72、94延遲單元20、50、80、200同步控制單元22、25、82、84、224、242b驅(qū)動(dòng)器26、85信號(hào)產(chǎn)生器30、60、90同步單元32、62、92對(duì)準(zhǔn)單元33、34、35、37、38、321、322、323、324、325、326、327、420、440、460、480、510、520、530、540、550、560、570、580鎖存器36、96跨域單元
66、320鎖存單元220對(duì)準(zhǔn)控制單元240跨域控制單元242時(shí)鐘輸入單元244跨域控制信號(hào)產(chǎn)生單元244a第一產(chǎn)生單元244b第二產(chǎn)生單元300對(duì)準(zhǔn)單元340延遲單元342、344、346、348延遲器400第一跨域單元500第二跨域單元具體實(shí)施方式
下文中將參照附圖詳細(xì)描述根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的8位預(yù)提取的數(shù)據(jù)輸入電路。
圖5是根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的8位預(yù)提取的數(shù)據(jù)輸入電路的方塊圖。
如圖5所示，用于操作8位預(yù)提取的數(shù)據(jù)輸入電路包括緩沖單元70、同步控制單元80和同步單元90。
緩沖單元70包括緩沖器71，用于接收來(lái)自外部裝置的數(shù)據(jù)DQ；以及延遲單元72，用于將緩沖器71的輸出延遲預(yù)定時(shí)間，以輸出為內(nèi)部數(shù)據(jù)DIN至同步單元90中。
同步控制單元80包括緩沖器81，用于接收數(shù)據(jù)選通信號(hào)DQS和/DQS；驅(qū)動(dòng)器82，用于接收緩沖器81的輸出，以分別輸出第一和第二同步控制信號(hào)DSRP和DSFP；緩沖器83，用于接收時(shí)鐘信號(hào)CLK和/CLK；驅(qū)動(dòng)器84，用于驅(qū)動(dòng)所述反相器83的輸出，并輸出為內(nèi)部時(shí)鐘信號(hào)ICLK；以及信號(hào)產(chǎn)生器85，用于接收所述內(nèi)部時(shí)鐘信號(hào)ICLK和使能信號(hào)EN以產(chǎn)生第三同步控制信號(hào)DSTROB4。
同步單元90包括對(duì)準(zhǔn)單元92、延遲單元94和跨域單元96。
對(duì)準(zhǔn)單元92將內(nèi)部數(shù)據(jù)DIN對(duì)準(zhǔn)為對(duì)準(zhǔn)成兩行的數(shù)據(jù)。延遲單元94使對(duì)準(zhǔn)單元92的輸出延遲預(yù)定時(shí)間，以輸出至延遲單元94中。此處，該預(yù)定時(shí)間為給定來(lái)用于增加不充分的操作裕度的時(shí)間，該時(shí)間由數(shù)據(jù)選通信號(hào)DQS的轉(zhuǎn)變時(shí)序與時(shí)鐘信號(hào)CLK和/CLK的轉(zhuǎn)變時(shí)序之間的短差值形成跨域。該差值稱為關(guān)于DDR SDRAM的tDQSS。
對(duì)準(zhǔn)單元92包括總共十五個(gè)鎖存器。對(duì)準(zhǔn)單元92的十五個(gè)鎖存器被排列以便將與數(shù)據(jù)選通信號(hào)DQS的轉(zhuǎn)變時(shí)序同步而順序輸入的第一數(shù)據(jù)對(duì)準(zhǔn)為對(duì)準(zhǔn)成兩行的第二數(shù)據(jù)。
延遲單元94包括八個(gè)延遲器，用于分別延遲輸出自對(duì)準(zhǔn)單元92的第二數(shù)據(jù)，以輸出為第三數(shù)據(jù)至跨域單元96中。
跨域單元96包括八個(gè)鎖存器，用于鎖存輸出自延遲單元94的第三數(shù)據(jù)，以輸出8位經(jīng)對(duì)準(zhǔn)的并列數(shù)據(jù)DIO_0F、DIO_1F、DIO_2F、DIO_3F、DIO_0R、DIO_1R、DIO_2R和DIO_3R。
因此，8位預(yù)提取的數(shù)據(jù)輸入電路將與數(shù)據(jù)選通信號(hào)DQS同步而順序輸入的8位數(shù)據(jù)(即0R、0F、1R、1F、2R、2F、3R和3F)對(duì)準(zhǔn)為8位經(jīng)對(duì)準(zhǔn)的并列數(shù)據(jù)，即DIO_0F、DIO_1F、DIO_2F、DIO_3F、DIO_0R、DIO_1R、DIO_2R和DIO_3R。
此處，第一和第二同步控制信號(hào)DSRP和DSFP分別順序生效四次。第三同步控制信號(hào)DSTROB在第八數(shù)據(jù)3F輸入數(shù)據(jù)輸入電路之后生效。
圖6是展示根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的8位預(yù)提取的數(shù)據(jù)輸入電路的方塊圖。
如圖6所示，8位預(yù)提取的數(shù)據(jù)輸入電路包括緩沖單元100，用于接收來(lái)自外部裝置的數(shù)據(jù)DQ，以輸出為內(nèi)部數(shù)據(jù)DIN；同步控制單元200，用于接收數(shù)據(jù)選通信號(hào)DQS和/DQS以及時(shí)鐘信號(hào)CLK和/CLK，以產(chǎn)生多個(gè)控制信號(hào)DSRP、DSFP、DSTROB2和DSTROB4；以及同步單元，用于使緩沖單元100的輸出同步于所述多個(gè)控制信號(hào)DSRP、DSFP、DSTROB2和DSTROB4，以輸出為8位經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)，即，DIO_0R、DIO_1R、DIO_2R、DIO_3R、DIO_0F、DIO_1F、DIO_2F和DIO_3F。
此處，同步單元包括對(duì)準(zhǔn)單元300、第一跨域單元400和第二跨域單元500。該同步單元首先將內(nèi)部數(shù)據(jù)DIN對(duì)準(zhǔn)為成兩行的經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)，且其次對(duì)準(zhǔn)為成四行的經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)，且隨后最終對(duì)準(zhǔn)為經(jīng)對(duì)準(zhǔn)的8位并列數(shù)據(jù)。具體而言，對(duì)準(zhǔn)單元300響應(yīng)于第一和第二同步控制信號(hào)DSRP和DSFP而將輸出自緩沖單元100的8位串行數(shù)據(jù)對(duì)準(zhǔn)為成四行的第一4位數(shù)據(jù)和成兩行的第二4位數(shù)據(jù)。第一跨域單元400響應(yīng)于第一跨域控制信號(hào)DSTROB2，而鎖存成四行的第一4位數(shù)據(jù)。在第一跨域單元400鎖存第一4位數(shù)據(jù)之后，成兩行的第二4位數(shù)據(jù)被傳送至延遲單元340中。第二跨域單元500響應(yīng)于第二跨域控制信號(hào)DSTROB4而鎖存輸出自第一跨域單元400的第一4位數(shù)據(jù)和輸出自對(duì)準(zhǔn)單元300的第二4位數(shù)據(jù)，以輸出為經(jīng)對(duì)準(zhǔn)的8位并列數(shù)據(jù)，即DIO_0R、DIO_1R、DIO_2R、DIO_3R、DIO_0F、DIO_1F、DIO_2F和DIO_3F。
對(duì)準(zhǔn)單元300包括鎖存單元320，用于將自緩沖單元100串行輸出的8位數(shù)據(jù)中選定的4位數(shù)據(jù)對(duì)準(zhǔn)為成兩行的第一4位數(shù)據(jù)；以及延遲單元340，用于接收并延遲所述第一4位數(shù)據(jù)，以將其輸出至第一跨域單元400中。
鎖存單元320包括七個(gè)鎖存器321至327(該七個(gè)鎖存器321至327排列為兩行)，且響應(yīng)于第一或第二同步控制信號(hào)DSRP和DSFP而分別鎖存先前鎖存器的輸出。鎖存器321和323鎖存來(lái)自緩沖單元100的內(nèi)部數(shù)據(jù)DIN。
具體而言，鎖存器321響應(yīng)于第一同步控制信號(hào)DSRP而鎖存內(nèi)部數(shù)據(jù)DIN。鎖存器322響應(yīng)于第二同步控制信號(hào)DSFP而鎖存鎖存器321的輸出，并將其輸出至鎖存器324中。鎖存器323響應(yīng)于第二同步控制信號(hào)DSFP而鎖存內(nèi)部數(shù)據(jù)DIN。鎖存器324響應(yīng)于第一同步控制信號(hào)DSRP而鎖存鎖存器322的輸出。鎖存器325響應(yīng)于第一同步控制信號(hào)DSRP而鎖存鎖存器323的輸出。鎖存器326響應(yīng)于第二同步控制信號(hào)DSFP而鎖存鎖存器324的輸出。鎖存器327響應(yīng)于第二同步控制信號(hào)DSFP而鎖存鎖存器325的輸出。即，鎖存器321、324和325響應(yīng)于第一同步控制信號(hào)DSRP而分別進(jìn)行鎖存操作。鎖存器322、323、326和327響應(yīng)于第二同步控制信號(hào)DSFP而分別進(jìn)行鎖存操作。
延遲單元340包括四個(gè)延遲器342、344、346和348。該四個(gè)延遲器342、344、346和348分別將鎖存器322、326、323和327的輸出延遲預(yù)定時(shí)間，以將其輸出至第一跨域單元400中。由于延遲單元340具有對(duì)應(yīng)于自鎖存單元320傳送的信號(hào)的鎖存器，因此延遲單元340可獨(dú)立延遲輸出自鎖存單元320的數(shù)據(jù)信號(hào)。該四個(gè)延遲單元342、344、346和348使用由多個(gè)反相器所得的傳播延遲，或由電阻器和電容器所得的RC延遲值，以用于延遲操作。
第一跨域單元400包括四個(gè)鎖存器420、440、460和480，用于響應(yīng)于第一跨域控制信號(hào)DSTROB2而分別鎖存四個(gè)延遲器342、344、346和348的輸出。
第二跨域單元500包括八個(gè)鎖存器510至580，用于響應(yīng)于第二跨域控制信號(hào)DSTROB4而分別鎖存輸出自四個(gè)延遲器342、344、346和348的第二4位數(shù)據(jù)，和輸出自四個(gè)鎖存器420、440、460和480的第一4位數(shù)據(jù)。
排列于對(duì)準(zhǔn)單元300中的鎖存器、第一跨域單元400和第二跨域單元500可以是D觸發(fā)器，并且含有用于執(zhí)行邊沿觸發(fā)操作的電路。
同步控制單元200包括對(duì)準(zhǔn)控制單元220，用于產(chǎn)生與數(shù)據(jù)選通信號(hào)DQS的上升沿和下降沿分別同步的第一和第二同步控制信號(hào)DSRP和DSFP；以及跨域控制單元240，用于響應(yīng)于使能信號(hào)EN2和EN4以及時(shí)鐘信號(hào)CLK和/CLK而產(chǎn)生第一和第二跨域控制信號(hào)DSTROB2和DSTROB4。
對(duì)準(zhǔn)控制單元220包括緩沖器222，用于接收數(shù)據(jù)選通信號(hào)DQS和/DQS；以及驅(qū)動(dòng)器224，用于接收緩沖器222的輸出并產(chǎn)生第一和第二同步控制信號(hào)DSRP和DSFP。
跨域控制單元240包括時(shí)鐘輸入單元242，用于接收時(shí)鐘信號(hào)CLK和反相的時(shí)鐘信號(hào)/CLK并產(chǎn)生內(nèi)部時(shí)鐘ICLK；以及跨域控制信號(hào)產(chǎn)生單元244，用于響應(yīng)于使能信號(hào)EN2而產(chǎn)生與內(nèi)部時(shí)鐘ICLK同步的第一跨域控制信號(hào)DSTROB2，以及響應(yīng)于使能信號(hào)EN4而產(chǎn)生與內(nèi)部時(shí)鐘ICLK同步的第二跨域控制信號(hào)DSTROB4。
時(shí)鐘輸入單元242包括緩沖器242a，用于接收時(shí)鐘信號(hào)CLK和反相的時(shí)鐘信號(hào)/CLK；以及驅(qū)動(dòng)器242b，用于接收緩沖器242a的輸出并產(chǎn)生內(nèi)部時(shí)鐘ICLK。
跨域控制信號(hào)產(chǎn)生單元244包括第一產(chǎn)生單元244a，用于響應(yīng)于使能信號(hào)EN2而產(chǎn)生與內(nèi)部時(shí)鐘ICLK同步的第一跨域控制信號(hào)DSTROB2；以及第二產(chǎn)生單元244b，用于響應(yīng)于使能信號(hào)EN4而產(chǎn)生與內(nèi)部時(shí)鐘ICLK同步的第二跨域控制信號(hào)DSTROB4。
第一產(chǎn)生單元244a對(duì)內(nèi)部時(shí)鐘ICLK和使能信號(hào)EN2執(zhí)行邏輯操作以產(chǎn)生第一跨域控制信號(hào)DSTROB2。第二產(chǎn)生單元244b對(duì)內(nèi)部時(shí)鐘ICLK和使能信號(hào)EN4執(zhí)行邏輯操作以產(chǎn)生第二跨域控制信號(hào)DSTROB4。
通過(guò)控制電路響應(yīng)于寫指令而執(zhí)行操作來(lái)產(chǎn)生使能信號(hào)EN2和EN4，并且使能信號(hào)EN2和EN4響應(yīng)于內(nèi)部時(shí)鐘信號(hào)ICLK生效和失效。
圖7是說(shuō)明圖6所示的數(shù)據(jù)輸入電路的操作的時(shí)序圖。下文中將參照?qǐng)D6和圖7來(lái)描述根據(jù)本發(fā)明的第二實(shí)施例的8位預(yù)提取的數(shù)據(jù)輸入電路。
此處，圖7中的‘R’和‘F’為縮寫，用于區(qū)別與數(shù)據(jù)選通信號(hào)DQS的上升沿和下降沿分別同步而輸入的數(shù)據(jù)。圖7中的‘R’和‘F’之前的自然數(shù)表示數(shù)據(jù)的輸入次序。
如圖7所示，首先數(shù)據(jù)與數(shù)據(jù)選通信號(hào)DQS的上升沿和下降沿同步而順序輸入至輸入緩沖單元100中。
輸入緩沖器100接收外部數(shù)據(jù)輸入并輸出相同數(shù)據(jù)作為內(nèi)部數(shù)據(jù)DIN。
對(duì)準(zhǔn)控制單元220產(chǎn)生與數(shù)據(jù)選通信號(hào)DQS的上升沿和下降沿分別同步的第一和第二同步控制信號(hào)DSRP和DSFP。由于本發(fā)明的第二實(shí)施例接收8位數(shù)據(jù)，因此第一和第二同步控制信號(hào)DSRP和DSFP分別具有四個(gè)轉(zhuǎn)變時(shí)間。
對(duì)準(zhǔn)單元300的鎖存單元320響應(yīng)于第一和第二同步控制信號(hào)DSRP和DSFP而將輸入8位數(shù)據(jù)的第一4位數(shù)據(jù)鎖存為兩行。即，鎖存單元320響應(yīng)于第一和第二同步控制信號(hào)DSRP和DSFP而使用鎖存器321至327將順序輸入的4位數(shù)據(jù)(即0R、0F、1R和1F)鎖存為兩行。
延遲單元340延遲被鎖存器322、326、323和327鎖存的數(shù)據(jù)(即0R、0F、1R和1F)，以將輸出F0_R、F1_R、F0_F和F1_F輸出至第一跨域單元400中。
此外，當(dāng)使能信號(hào)EN2響應(yīng)于第四數(shù)據(jù)(即1F)的輸入時(shí)序而生效時(shí)，跨域控制單元240產(chǎn)生與內(nèi)部時(shí)鐘信號(hào)ICLK同步的第一跨域控制信號(hào)DSTROPB2。
第一跨域單元400響應(yīng)于第一跨域控制信號(hào)DSTROPB2而鎖存延遲單元340的輸出F0_R、F1_R、F0_F和F1_F，以將其輸出為輸出D_1R、D_0R、D_1F和D_0F。因此，由第一跨域單元400將順序輸入的4位數(shù)據(jù)(即0R、0F、1R和1F)對(duì)準(zhǔn)為并列的4位數(shù)據(jù)。
在順序輸入的8位數(shù)據(jù)中的第一4位數(shù)據(jù)鎖存于第一跨域單元400處的同時(shí)，對(duì)準(zhǔn)單元300的鎖存單元320響應(yīng)于第一和第二同步控制信號(hào)DSRP和DSFP，而將輸入8位數(shù)據(jù)的其它4位數(shù)據(jù)鎖存為兩行。即，鎖存單元320響應(yīng)于第一和第二同步控制信號(hào)DSRP和DSFP，而使用鎖存器321至327將順序輸入的4位數(shù)據(jù)(即2R、2F、3R和3F)鎖存為兩行。
延遲單元340延遲被鎖存器322、326、323和327鎖存的數(shù)據(jù)(即2R、2F、3R和3F)，以將其輸出為輸出F0_R、F1_R、F0_F和F1_F。
此外，當(dāng)使能信號(hào)EN4響應(yīng)于第八數(shù)據(jù)(即3F)的輸入時(shí)序而生效時(shí)，跨域控制單元240產(chǎn)生與內(nèi)部時(shí)鐘信號(hào)ICLK同步的第二跨域控制信號(hào)DSTROPB4。
第二跨域單元500響應(yīng)于第二跨域控制信號(hào)DSTROPB4，而鎖存第一跨域單元400的輸出D_1R、D_0R、D_1F和D_0F，以將其輸出為輸出DIO_1R、DIO_0R、DIO_1F和DIO_0F，并鎖存延遲單元340的輸出F0_R、F1_R、F0_F和F1_F，以將其輸出為輸出DIO_2F、DIO_3F、DIO_2R和DIO_3R。因此，由第二跨域單元500將順序輸入的8位數(shù)據(jù)(即0R、0F、1R、1F、2R、2F、3R和3F)對(duì)準(zhǔn)為并列的8位數(shù)據(jù)。
如上所述，根據(jù)本發(fā)明的第二實(shí)施例的8位預(yù)提取的數(shù)據(jù)輸入電路具有兩個(gè)跨域單元400和500，且執(zhí)行兩次跨域操作。第一跨域單元400以同步于參考信號(hào)(即，第一跨域控制信號(hào)DSTROB2)的方式，將輸入的8位數(shù)據(jù)中的第一4位數(shù)據(jù)對(duì)準(zhǔn)為經(jīng)對(duì)準(zhǔn)的并列4位數(shù)據(jù)。第二跨域單元500以同步于參考信號(hào)(即，第二跨域控制信號(hào)DSTROB4)的方式，將輸入的8位中的隨后4位數(shù)據(jù)和第一跨域單元400中的經(jīng)對(duì)準(zhǔn)的4位數(shù)據(jù)對(duì)準(zhǔn)為經(jīng)對(duì)準(zhǔn)的并列8位數(shù)據(jù)。
因?yàn)閳?zhí)行兩次跨域操作，所以可減少對(duì)準(zhǔn)單元300中鎖存器的數(shù)目。具體而言，根據(jù)本發(fā)明的第一實(shí)施例的8位預(yù)提取的數(shù)據(jù)輸入電路具有十五個(gè)鎖存器，以將8位串行數(shù)據(jù)對(duì)準(zhǔn)為成兩行的8位數(shù)據(jù)。然而，根據(jù)本發(fā)明的第二實(shí)施例的8位預(yù)提取的數(shù)據(jù)輸入電路僅具有七個(gè)鎖存器，以將4位串行數(shù)據(jù)對(duì)準(zhǔn)為成兩行的4位數(shù)據(jù)。對(duì)準(zhǔn)單元300用兩次跨域操作，將輸入的8位數(shù)據(jù)中的僅4位串行數(shù)據(jù)對(duì)準(zhǔn)為4位并列數(shù)據(jù)。因此，不再需要輸入電路的八個(gè)鎖存器。
此外，與第一實(shí)施例的跨域單元相比，在采用兩次跨域操作的情況下，需要第一跨域單元400的四個(gè)額外鎖存器420、440、460和480。
雖然需要這四個(gè)額外鎖存器，但8位預(yù)提取的數(shù)據(jù)輸入電路中所需鎖存器的總數(shù)目可減少。即，鎖存器的總數(shù)目自第一實(shí)施例中的23個(gè)鎖存器改變?yōu)榈诙?shí)施例中的19個(gè)鎖存器。
隨著鎖存器總數(shù)目減少，8位預(yù)提取的數(shù)據(jù)輸入電路的面積也可減小。因此，可削減具有8位預(yù)提取的輸入電路的半導(dǎo)體的成本。
雖然在以上所述內(nèi)容中公開了關(guān)于8位預(yù)提取的數(shù)據(jù)輸入電路，但可使用各種替代例、修改和等效物。例如，本領(lǐng)域技術(shù)人員將了解，用于4位預(yù)提取、16位預(yù)提取或32位預(yù)提取的數(shù)據(jù)輸入電路可用于任意類型的半導(dǎo)體存儲(chǔ)裝置的情景中，或其位數(shù)目可經(jīng)修改以適當(dāng)劃分完整輸入數(shù)據(jù)，或其可經(jīng)修改以使得其中控制信號(hào)經(jīng)選擇以用于兩次或兩次以上的跨域操作。
本申請(qǐng)案含有關(guān)于韓國(guó)專利申請(qǐng)第2005-90919號(hào)和第2006-26260號(hào)的主題(分別于2005年9月29日和2006年3月22日申請(qǐng)于韓國(guó)專利局)，所述申請(qǐng)的全部?jī)?nèi)容以引用的方式并入本文中。
雖然已關(guān)于特定實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將了解，可在不偏離以下權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，做出各種改變和修改。
權(quán)利要求
1.一種用于半導(dǎo)體存儲(chǔ)裝置中的N位預(yù)提取的輸入電路，所述輸入電路包括控制信號(hào)產(chǎn)生單元，用于響應(yīng)于時(shí)鐘信號(hào)和數(shù)據(jù)選通信號(hào)而產(chǎn)生多個(gè)控制信號(hào)，其中以同步于所述數(shù)據(jù)選通信號(hào)的方式來(lái)輸入外部數(shù)據(jù)；以及同步單元，用于通過(guò)執(zhí)行數(shù)據(jù)對(duì)準(zhǔn)操作至少三次，來(lái)將所述輸入數(shù)據(jù)對(duì)準(zhǔn)為N位并列數(shù)據(jù)，N是大于1的正整數(shù)。
2.如權(quán)利要求1所述的輸入電路，其中所述同步單元執(zhí)行所述數(shù)據(jù)對(duì)準(zhǔn)操作五次；在第一次時(shí)，將所述輸入數(shù)據(jù)的N/2位對(duì)準(zhǔn)為成兩行的第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；在第二次時(shí)，將所述第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)對(duì)準(zhǔn)為成N/2行的第二經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；在第三次時(shí)，將所述輸入數(shù)據(jù)的其它N/2位對(duì)準(zhǔn)為成兩行的第三經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；在第四次時(shí)，將所述第三經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)對(duì)準(zhǔn)為成N/2行的第四經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；以及在第五次時(shí)，將所述第四經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)和所述第二經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)共同對(duì)準(zhǔn)為N位并列數(shù)據(jù)。
3.如權(quán)利要求1所述的輸入電路，其中所述同步單元包括第一同步單元，用于響應(yīng)于第一控制信號(hào)和第二控制信號(hào)而將所述輸入數(shù)據(jù)對(duì)準(zhǔn)為第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；第二同步單元，用于響應(yīng)于第三控制信號(hào)而將所述第一同步單元的輸出對(duì)準(zhǔn)為第二經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；以及第三同步單元，用于響應(yīng)于第四控制信號(hào)而將所述第一同步單元和所述第二同步單元的輸出對(duì)準(zhǔn)為所述N位并列數(shù)據(jù)。
4.如權(quán)利要求3所述的輸入電路，其中所述第一同步單元包括鎖存單元，用于響應(yīng)于順序生效的所述第一和第二控制信號(hào)而將所述輸入數(shù)據(jù)鎖存為所述第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)，以輸出第一至第N/2經(jīng)傳送的數(shù)據(jù)；以及延遲單元，用于延遲所述第一至第N/2經(jīng)傳送的數(shù)據(jù)，并將延遲數(shù)據(jù)輸出至所述第二同步單元。
5.如權(quán)利要求4所述的輸入電路，其中所述鎖存單元包括被排列為兩行的多個(gè)鎖存器，所述多個(gè)鎖存器中的每一個(gè)響應(yīng)于所述第一控制信號(hào)或所述第二控制信號(hào)而鎖存其前一鎖存器的輸出，且所述兩行的多個(gè)第一鎖存器共同接收所述輸入數(shù)據(jù)。
6.如權(quán)利要求5所述的輸入電路，其中所述延遲單元包括N/2個(gè)延遲器，用于使所述鎖存單元的多個(gè)輸出分別延遲預(yù)定延遲時(shí)間。
7.如權(quán)利要求6所述的輸入電路，其中所述第二同步單元包括N/2個(gè)鎖存器，用于分別鎖存所述延遲單元中的所述N/2個(gè)延遲器的輸出。
8.如權(quán)利要求7所述的輸入電路，其中所述第三同步單元包括N個(gè)鎖存器，用于分別鎖存所述延遲單元中的所述N/2個(gè)延遲器的所述多個(gè)輸出，以及所述第二同步單元中的所述N/2個(gè)鎖存器的輸出。
9.如權(quán)利要求8所述的輸入電路，其中所述第一至第三同步單元的每一個(gè)鎖存器都是D觸發(fā)器，或者是用于執(zhí)行邊沿觸發(fā)操作的電路。
10.如權(quán)利要求9所述的輸入電路，其中所述第一至第三同步單元中的所述多個(gè)鎖存器的輸出由排列于所述延遲單元中的所述多個(gè)延遲器以不同延遲時(shí)間予以延遲。
11.如權(quán)利要求10所述的輸入電路，其中所述延遲單元中的每一延遲器都包括多個(gè)串聯(lián)連接的反相器。
12.如權(quán)利要求10所述的輸入電路，其中所述延遲單元中的每一延遲器都包括電阻器和電容器。
13.如權(quán)利要求9所述的輸入電路，還包括緩沖單元，用于接收所述輸入數(shù)據(jù)，以將內(nèi)部數(shù)據(jù)輸出至所述第一同步單元中。
14.如權(quán)利要求13所述的輸入電路，其中所述控制信號(hào)產(chǎn)生單元包括對(duì)準(zhǔn)控制信號(hào)產(chǎn)生單元，用于以同步于所述數(shù)據(jù)選通信號(hào)的上升沿的方式來(lái)產(chǎn)生所述第一控制信號(hào)，以及以同步于所述數(shù)據(jù)選通信號(hào)的下降沿的方式來(lái)產(chǎn)生所述第二控制信號(hào)；以及跨域控制信號(hào)產(chǎn)生單元，用于產(chǎn)生響應(yīng)于第一使能信號(hào)而生效的所述第三控制信號(hào)，以及響應(yīng)于第二使能信號(hào)而生效的所述第四控制信號(hào)。
15.如權(quán)利要求14所述的輸入電路，其中所述跨域控制信號(hào)產(chǎn)生單元包括輸入單元，用于響應(yīng)于所述外部時(shí)鐘信號(hào)和反相的外部時(shí)鐘信號(hào)而產(chǎn)生內(nèi)部時(shí)鐘信號(hào)；第一信號(hào)產(chǎn)生單元，用于響應(yīng)于所述內(nèi)部時(shí)鐘信號(hào)和所述第一使能信號(hào)而產(chǎn)生所述第三控制信號(hào)；以及第二信號(hào)產(chǎn)生單元，用于響應(yīng)于所述內(nèi)部時(shí)鐘信號(hào)和所述第二使能信號(hào)而產(chǎn)生所述第四控制信號(hào)。
16.如權(quán)利要求15所述的輸入電路，其中所述第一信號(hào)產(chǎn)生單元通過(guò)邏輯組合所述內(nèi)部時(shí)鐘信號(hào)和所述第一使能信號(hào)而產(chǎn)生所述第三控制信號(hào)。
17.如權(quán)利要求16所述的輸入電路，其中所述輸入單元包括緩沖器，用于接收所述時(shí)鐘信號(hào)和反相的時(shí)鐘信號(hào)；以及驅(qū)動(dòng)器，用于基于所述緩沖器的輸出，將所述內(nèi)部時(shí)鐘信號(hào)輸出至所述第一信號(hào)產(chǎn)生單元和所述第二信號(hào)產(chǎn)生單元。
18.如權(quán)利要求14所述的輸入電路，其中所述對(duì)準(zhǔn)控制信號(hào)產(chǎn)生單元包括緩沖器，用于接收所述數(shù)據(jù)選通信號(hào)和數(shù)據(jù)選通信號(hào)；以及驅(qū)動(dòng)器，用于基于所述緩沖器的輸出，產(chǎn)生所述第一和第二控制信號(hào)。
19.一種半導(dǎo)體存儲(chǔ)裝置的輸入電路，所述輸入電路包括控制信號(hào)產(chǎn)生單元，用于響應(yīng)于數(shù)據(jù)選通信號(hào)而產(chǎn)生多個(gè)對(duì)準(zhǔn)控制信號(hào)，并且響應(yīng)于時(shí)鐘信號(hào)而產(chǎn)生多個(gè)跨域控制信號(hào)，其中以同步于所述數(shù)據(jù)選通信號(hào)的方式來(lái)輸入外部數(shù)據(jù)；對(duì)準(zhǔn)單元，用于通過(guò)以所述多個(gè)對(duì)準(zhǔn)控制信號(hào)來(lái)執(zhí)行數(shù)據(jù)對(duì)準(zhǔn)操作至少一次，而對(duì)準(zhǔn)所述輸入數(shù)據(jù)的N位數(shù)據(jù)；以及跨域單元，用于使所述對(duì)準(zhǔn)單元的輸出同步于所述多個(gè)跨域控制信號(hào)，以輸出N位經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)，N是大于1的正整數(shù)。
20.如權(quán)利要求19所述的輸入電路，其中所述控制信號(hào)產(chǎn)生單元包括對(duì)準(zhǔn)控制信號(hào)產(chǎn)生單元，用于以同步于所述數(shù)據(jù)選通信號(hào)的上升時(shí)序或下降時(shí)序的方式來(lái)產(chǎn)生所述多個(gè)對(duì)準(zhǔn)控制信號(hào)；以及跨域控制信號(hào)產(chǎn)生單元，用于響應(yīng)于有效使能信號(hào)，以同步于所述時(shí)鐘信號(hào)的方式來(lái)產(chǎn)生所述多個(gè)跨域控制信號(hào)。
21.如權(quán)利要求20所述的輸入電路，其中當(dāng)所述N位數(shù)據(jù)的最后數(shù)據(jù)被輸入到所述輸入電路中時(shí)，所述使能信號(hào)生效。
22.如權(quán)利要求19所述的輸入電路，其中所述跨域單元包括并列排列的N個(gè)鎖存器，用于以同步于所述多個(gè)跨域控制信號(hào)的方式分別鎖存所述對(duì)準(zhǔn)單元的所述輸出。
23.如權(quán)利要求22所述的輸入電路，其中所述對(duì)準(zhǔn)單元包括多個(gè)鎖存器，用于以同步于所述多個(gè)對(duì)準(zhǔn)控制信號(hào)中的至少一個(gè)所選信號(hào)的方式來(lái)順序鎖存輸入數(shù)據(jù)；以及延遲單元，用于延遲所述多個(gè)鎖存器的相應(yīng)輸出。
24.如權(quán)利要求22所述的輸入電路，其中所述跨域單元和所述對(duì)準(zhǔn)單元的每一鎖存器都是D觸發(fā)器，或是用于執(zhí)行邊沿觸發(fā)操作的電路。
25.如權(quán)利要求23所述的輸入電路，其中所述延遲單元包括多個(gè)延遲器，其中以不同預(yù)定時(shí)間延遲所述多個(gè)鎖存器的輸出。
26.如權(quán)利要求25所述的輸入電路，還包括緩沖單元，用于接收所述輸入數(shù)據(jù)，以將內(nèi)部數(shù)據(jù)輸出至所述對(duì)準(zhǔn)單元中。
27.如權(quán)利要求21所述的輸入單元，其中所述對(duì)準(zhǔn)單元包括第一對(duì)準(zhǔn)單元，用于以同步于輸出自所述控制信號(hào)產(chǎn)生單元的第一對(duì)準(zhǔn)控制信號(hào)和第二對(duì)準(zhǔn)控制信號(hào)的方式，將所述內(nèi)部數(shù)據(jù)對(duì)準(zhǔn)為成兩行的第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；以及第二對(duì)準(zhǔn)單元，用于以同步于第三對(duì)準(zhǔn)控制信號(hào)的方式，將所述第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)對(duì)準(zhǔn)為成四行的第二經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)。
28.如權(quán)利要求27所述的輸入電路，其中所述第一對(duì)準(zhǔn)單元包括鎖存單元，用于響應(yīng)于順序生效的所述第一和第二對(duì)準(zhǔn)控制信號(hào)而將所述內(nèi)部數(shù)據(jù)鎖存為所述第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)，以輸出第一至第N/2經(jīng)傳送的數(shù)據(jù)；以及延遲單元，用于延遲所述第一鎖存單元的輸出。
29.如權(quán)利要求28所述的輸入電路，其中所述鎖存單元包括排列為兩行的多個(gè)鎖存器，所述多個(gè)鎖存器中的每一個(gè)響應(yīng)于所述第一對(duì)準(zhǔn)控制信號(hào)或所述第二對(duì)準(zhǔn)控制信號(hào)而鎖存其前一鎖存器的輸出，并且所述兩行的多個(gè)第一鎖存器接收所述內(nèi)部數(shù)據(jù)。
30.如權(quán)利要求29所述的輸入電路，其中所述延遲單元包括第一至第四延遲器，用于分別使所述鎖存單元的多個(gè)輸出延遲預(yù)定時(shí)間，以將延遲數(shù)據(jù)輸出至所述第二對(duì)準(zhǔn)單元。
31.如權(quán)利要求30所述的輸入電路，其中所述第二對(duì)準(zhǔn)單元包括第一至第四鎖存器，用于以同步于所述第三對(duì)準(zhǔn)控制信號(hào)的方式，分別鎖存所述延遲單元中的所述第一至第四延遲器的輸出。
32.如權(quán)利要求31所述的輸入電路，其中所述跨域單元包括八個(gè)鎖存器，用于以同步于所述跨域控制信號(hào)的方式來(lái)鎖存所述延遲單元中的第一至第四延遲器的多個(gè)輸出，以及所述第二對(duì)準(zhǔn)單元中的所述第一至第四鎖存器的輸出。
33.如權(quán)利要求32所述的輸入電路，其中所述跨域單元和所述第一與第二對(duì)準(zhǔn)單元的每一鎖存器都是D觸發(fā)器，或者是用于執(zhí)行邊沿觸發(fā)操作的電路。
34.如權(quán)利要求30所述的輸入電路，其中所述鎖存單元中的多個(gè)鎖存器的輸出由所述延遲單元中的多個(gè)延遲器以不同延遲時(shí)間予以延遲。
35.如權(quán)利要求34所述的輸入電路，其中所述延遲單元中的每一延遲器都包括多個(gè)串聯(lián)連接的反相器。
36.如權(quán)利要求34所述的輸入電路，其中所述延遲單元中的每一延遲器都包括電阻器和電容器。
37.如權(quán)利要求36所述的輸入電路，還包括緩沖單元，用于接收所述輸入數(shù)據(jù)，以將內(nèi)部數(shù)據(jù)輸出至所述對(duì)準(zhǔn)單元中。
38.一種半導(dǎo)體存儲(chǔ)裝置的輸入電路，所述輸入電路包括控制信號(hào)產(chǎn)生單元，用于響應(yīng)于時(shí)鐘信號(hào)和數(shù)據(jù)選通信號(hào)而產(chǎn)生第一和第二對(duì)準(zhǔn)控制信號(hào)以及多個(gè)跨域控制信號(hào)，其中以同步于所述數(shù)據(jù)選通信號(hào)的方式來(lái)輸入外部數(shù)據(jù)；對(duì)準(zhǔn)單元，用于響應(yīng)于所述第一和第二對(duì)準(zhǔn)控制信號(hào)而將所述輸入數(shù)據(jù)的N位對(duì)準(zhǔn)為對(duì)準(zhǔn)成兩行的數(shù)據(jù)；以及跨域單元，用于通過(guò)執(zhí)行數(shù)據(jù)同步操作至少一次，使來(lái)自所述對(duì)準(zhǔn)單元的經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)同步于所述多個(gè)跨域控制信號(hào)，以輸出N位經(jīng)對(duì)準(zhǔn)的并列數(shù)據(jù)，N是大于1的正整數(shù)。
39.如權(quán)利要求38所述的輸入電路，其中所述控制信號(hào)產(chǎn)生單元包括對(duì)準(zhǔn)控制信號(hào)產(chǎn)生單元，用于以同步于所述數(shù)據(jù)選通信號(hào)的上升時(shí)序和下降時(shí)序的方式，來(lái)產(chǎn)生所述第一和第二對(duì)準(zhǔn)控制信號(hào)；以及跨域控制信號(hào)產(chǎn)生單元，用于響應(yīng)于有效使能信號(hào)，以同步于所述時(shí)鐘信號(hào)的方式來(lái)產(chǎn)生所述多個(gè)跨域控制信號(hào)。
40.如權(quán)利要求39所述的輸入電路，其中所述跨域控制信號(hào)產(chǎn)生單元包括輸入單元，用于通過(guò)使用所述時(shí)鐘信號(hào)和反相的時(shí)鐘信號(hào)來(lái)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)；第一跨域控制信號(hào)產(chǎn)生單元，用于響應(yīng)于第一使能信號(hào)和所述內(nèi)部時(shí)鐘信號(hào)來(lái)產(chǎn)生第一跨域控制信號(hào)；以及第二跨域控制信號(hào)產(chǎn)生單元，用于響應(yīng)于第二使能信號(hào)和所述內(nèi)部時(shí)鐘信號(hào)來(lái)產(chǎn)生第二跨域控制信號(hào)。
41.如權(quán)利要求39所述的輸入電路，其中所述第一跨域控制信號(hào)產(chǎn)生單元通過(guò)邏輯組合所述內(nèi)部時(shí)鐘信號(hào)和所述第一使能信號(hào)來(lái)產(chǎn)生所述第一跨域控制信號(hào)。
42.如權(quán)利要求41所述的輸入電路，其中所述輸入電路包括緩沖器，用于接收所述時(shí)鐘信號(hào)和所述反相的時(shí)鐘信號(hào)；以及驅(qū)動(dòng)器，用于通過(guò)使用所述緩沖器的輸出來(lái)產(chǎn)生所述內(nèi)部時(shí)鐘信號(hào)，并將所述內(nèi)部時(shí)鐘信號(hào)輸出至所述第一跨域控制信號(hào)產(chǎn)生單元和所述第二跨域控制信號(hào)產(chǎn)生單元。
43.如權(quán)利要求41所述的輸入電路，其中所述對(duì)準(zhǔn)控制信號(hào)產(chǎn)生單元包括緩沖器，用于接收所述數(shù)據(jù)選通信號(hào)和反相的數(shù)據(jù)選通信號(hào)；以及驅(qū)動(dòng)器，用于基于所述緩沖器的所述輸出來(lái)產(chǎn)生所述第一和第二對(duì)準(zhǔn)控制信號(hào)。
44.如權(quán)利要求41所述的輸入電路，其中所述對(duì)準(zhǔn)單元包括鎖存單元，用于響應(yīng)于順序生效的所述第一和第二對(duì)準(zhǔn)控制信號(hào)而將所述輸入數(shù)據(jù)鎖存為成兩行的所述第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；以及延遲單元，用于延遲所述鎖存單元的輸出。
45.如權(quán)利要求44所述的輸入電路，其中所述鎖存單元包括排列為兩行的多個(gè)鎖存器，鎖存器的每一個(gè)響應(yīng)于所述第一對(duì)準(zhǔn)控制信號(hào)或所述第二對(duì)準(zhǔn)控制信號(hào)，而鎖存其前一鎖存器的輸出，且所述兩行的多個(gè)第一鎖存器接收所述輸入數(shù)據(jù)。
46.如權(quán)利要求45所述的輸入電路，其中所述鎖存單元包括第一鎖存器，用于響應(yīng)于所述第一對(duì)準(zhǔn)控制信號(hào)而鎖存所述內(nèi)部數(shù)據(jù)；第二鎖存器，用于響應(yīng)于所述第二對(duì)準(zhǔn)控制信號(hào)而鎖存所述第一鎖存器的一輸出，以將其輸出為第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；第三鎖存器，用于響應(yīng)于所述第二對(duì)準(zhǔn)控制信號(hào)而鎖存所述內(nèi)部數(shù)據(jù)，以將其輸出為第二經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；第四鎖存器，用于響應(yīng)于所述第一對(duì)準(zhǔn)控制信號(hào)而鎖存所述第二鎖存器的輸出；第五鎖存器，用于響應(yīng)于所述第一對(duì)準(zhǔn)控制信號(hào)而鎖存所述第三鎖存器的輸出；第六鎖存器，用于響應(yīng)于所述第二對(duì)準(zhǔn)控制信號(hào)而鎖存所述第四鎖存器的輸出，以將其輸出為第三經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；以及第七鎖存器，用于響應(yīng)于所述第二對(duì)準(zhǔn)控制信號(hào)而鎖存所述第五鎖存器的輸出，以輸出第四經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)。
47.如權(quán)利要求46所述的輸入電路，其中所述延遲單元包括多個(gè)延遲器，其中以不同值延遲所述對(duì)準(zhǔn)單元中的所述多個(gè)鎖存器的輸出。
48.如權(quán)利要求47所述的輸入電路，其中所述延遲單元中的每一延遲器都包括電阻器和電容器。
49.如權(quán)利要求45所述的輸入電路，其中所述跨域單元包括預(yù)跨域單元，用于響應(yīng)于所述第一跨域控制信號(hào)而對(duì)準(zhǔn)選自所述對(duì)準(zhǔn)單元的輸出的M位數(shù)據(jù)，以輸出M位經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；以及主跨域單元，用于響應(yīng)于所述第二跨域控制信號(hào)而對(duì)準(zhǔn)所述預(yù)跨域單元的輸出，以輸出成N行的所述N位經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)。
50.如權(quán)利要求49所述的輸入電路，其中所述預(yù)跨域單元包括第一預(yù)跨域單元，用于響應(yīng)于所述第一跨域控制信號(hào)而將所述對(duì)準(zhǔn)單元的多個(gè)輸出的第一4位數(shù)據(jù)對(duì)準(zhǔn)為對(duì)準(zhǔn)成四行的數(shù)據(jù)；以及第二預(yù)跨域單元，用于響應(yīng)于所述第一跨域控制信號(hào)而將所述對(duì)準(zhǔn)單元的多個(gè)輸出的第二4位數(shù)據(jù)對(duì)準(zhǔn)為對(duì)準(zhǔn)成四行的數(shù)據(jù)。
51.如權(quán)利要求49所述的輸入電路，其中所述主跨域單元包括N個(gè)鎖存器，用于響應(yīng)于所述第二跨域控制信號(hào)而對(duì)準(zhǔn)所述預(yù)跨域單元的多個(gè)輸出，以輸出所述N位經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)。
52.如權(quán)利要求49所述的輸入電路，其中所述第一預(yù)跨域單元包括四個(gè)鎖存器，用于響應(yīng)于所述第一跨域控制信號(hào)而將所述第一4位數(shù)據(jù)對(duì)準(zhǔn)為所述對(duì)準(zhǔn)成四行的數(shù)據(jù)。
53.如權(quán)利要求52所述的輸入電路，其中所述第一預(yù)跨域單元的每一鎖存器都是D觸發(fā)器，或者是用于執(zhí)行邊沿觸發(fā)操作的電路。
54.一種用于N位預(yù)提取的半導(dǎo)體存儲(chǔ)裝置的輸入電路，所述輸入電路包括第一數(shù)據(jù)對(duì)準(zhǔn)單元，用于響應(yīng)于以同步于數(shù)據(jù)選通信號(hào)的方式產(chǎn)生的第一控制信號(hào)而對(duì)準(zhǔn)并輸出順序輸入的N位數(shù)據(jù)中的預(yù)定外部數(shù)據(jù)，其中以同步于所述數(shù)據(jù)選通信號(hào)的轉(zhuǎn)變時(shí)序的方式來(lái)輸入所述N位數(shù)據(jù)；鎖存單元，用于響應(yīng)于以同步于系統(tǒng)時(shí)鐘的方式產(chǎn)生的第二控制信號(hào)而鎖存所述第一數(shù)據(jù)對(duì)準(zhǔn)單元的輸出；以及第二對(duì)準(zhǔn)單元，用于響應(yīng)于以同步于所述系統(tǒng)時(shí)鐘的方式產(chǎn)生的第三控制信號(hào)而將所述第一數(shù)據(jù)對(duì)準(zhǔn)單元的所述輸出以及所述鎖存單元的輸出對(duì)準(zhǔn)為并列對(duì)準(zhǔn)的N位數(shù)據(jù)，其中N是大于1的正整數(shù)。
55.如權(quán)利要求54所述的輸入電路，其中響應(yīng)于當(dāng)輸入所述預(yù)定數(shù)據(jù)時(shí)生效的第一使能信號(hào)而使能所述第二控制信號(hào)，且響應(yīng)于當(dāng)輸入所述N位數(shù)據(jù)的第N數(shù)據(jù)時(shí)生效的第二使能信號(hào)而使能所述第三控制信號(hào)。
56.一種用于N位預(yù)提取的半導(dǎo)體存儲(chǔ)裝置的輸入電路，所述輸入電路包括數(shù)據(jù)對(duì)準(zhǔn)單元，用于對(duì)準(zhǔn)并輸出順序輸入的外部N位數(shù)據(jù)中的預(yù)定數(shù)據(jù)；第一跨域單元，用于響應(yīng)于第一跨域控制信號(hào)而鎖存輸出自所述數(shù)據(jù)對(duì)準(zhǔn)單元的輸出的所述預(yù)定數(shù)據(jù)；以及第二跨域單元，用于響應(yīng)于第二跨域控制信號(hào)而將輸出自所述數(shù)據(jù)對(duì)準(zhǔn)單元的所述輸出和所述第一跨域單元的輸出的所述預(yù)定數(shù)據(jù)鎖存為并列對(duì)準(zhǔn)的N位數(shù)據(jù)。
57.如權(quán)利要求56所述的輸入電路，還包括跨域控制信號(hào)產(chǎn)生單元，用于以同步于外部系統(tǒng)時(shí)鐘輸入的方式，產(chǎn)生順序生效的所述第一跨域控制信號(hào)和所述第二跨域控制信號(hào)。
58.如權(quán)利要求57所述的輸入電路，還包括數(shù)據(jù)對(duì)準(zhǔn)控制信號(hào)產(chǎn)生單元，用于分別同步于數(shù)據(jù)選通信號(hào)的上升時(shí)序和下降時(shí)序的方式，產(chǎn)生第一數(shù)據(jù)對(duì)準(zhǔn)信號(hào)和第二數(shù)據(jù)對(duì)準(zhǔn)信號(hào)，其中所述數(shù)據(jù)對(duì)準(zhǔn)單元響應(yīng)于所述第一和第二數(shù)據(jù)對(duì)準(zhǔn)信號(hào)而執(zhí)行對(duì)準(zhǔn)操作。
59.如權(quán)利要求58所述的輸入電路，其中所述跨域控制信號(hào)產(chǎn)生單元包括內(nèi)部時(shí)鐘產(chǎn)生單元，用于產(chǎn)生同步于所述系統(tǒng)時(shí)鐘的內(nèi)部時(shí)鐘；第一控制信號(hào)產(chǎn)生單元，用于響應(yīng)于所述內(nèi)部時(shí)鐘和第一使能信號(hào)而產(chǎn)生所述第一跨域控制信號(hào)；以及第二控制信號(hào)產(chǎn)生單元，用于響應(yīng)于所述內(nèi)部時(shí)鐘和第二使能信號(hào)而產(chǎn)生所述第二跨域控制信號(hào)。
60.如權(quán)利要求59所述的輸入電路，其中在輸入所述預(yù)定數(shù)據(jù)時(shí)使能所述第一使能信號(hào)。
61.如權(quán)利要求60所述的輸入電路，其中輸入所述N位數(shù)據(jù)的第N數(shù)據(jù)時(shí)使能所述第二使能信號(hào)。
62.如權(quán)利要求61所述的輸入電路，其中所述數(shù)據(jù)對(duì)準(zhǔn)單元包括第一對(duì)準(zhǔn)單元，用于對(duì)準(zhǔn)所述預(yù)定數(shù)據(jù)，以輸出成兩行的第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)；以及第二對(duì)準(zhǔn)單元，用于將所述第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)對(duì)準(zhǔn)為第二經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)。
63.如權(quán)利要求62所述的輸入電路，其中所述第一跨域單元包括對(duì)應(yīng)于所述第二對(duì)準(zhǔn)單元的輸出的數(shù)目的多個(gè)鎖存器。
64.如權(quán)利要求63所述的輸入電路，其中所述第二對(duì)準(zhǔn)單元包括對(duì)應(yīng)于所述第一經(jīng)對(duì)準(zhǔn)的數(shù)據(jù)的位數(shù)目的多個(gè)延遲器。
65.如權(quán)利要求64所述的輸入電路，其中所述第二跨域單元包括對(duì)應(yīng)于所述第二對(duì)準(zhǔn)單元的輸出的數(shù)目和所述第一跨域單元的輸出的數(shù)目的多個(gè)鎖存器。
66.一種用于N位預(yù)提取的半導(dǎo)體存儲(chǔ)裝置的操作方法，所述方法包括通過(guò)使用對(duì)準(zhǔn)單元來(lái)對(duì)準(zhǔn)順序輸入的外部N位數(shù)據(jù)中的預(yù)定M位數(shù)據(jù)，以輸出第一M位并列數(shù)據(jù)；鎖存所述第一M位數(shù)據(jù)，以輸出第二數(shù)據(jù)；通過(guò)使用所述對(duì)準(zhǔn)單元來(lái)對(duì)準(zhǔn)所述N位數(shù)據(jù)中的剩余數(shù)據(jù)，以輸出第三并列數(shù)據(jù)；以及并列對(duì)準(zhǔn)所述第二數(shù)據(jù)和所述第三數(shù)據(jù)，以輸出經(jīng)對(duì)準(zhǔn)的N位數(shù)據(jù)。
67.如權(quán)利要求66所述的方法，其中對(duì)準(zhǔn)所述預(yù)定M位數(shù)據(jù)包括對(duì)準(zhǔn)所述預(yù)定M位數(shù)據(jù)以輸出對(duì)準(zhǔn)成兩行的數(shù)據(jù)；以及對(duì)準(zhǔn)所述對(duì)準(zhǔn)成兩行的數(shù)據(jù)，以輸出并列對(duì)準(zhǔn)的所述第一M位數(shù)據(jù)。
68.如權(quán)利要求67所述的方法，其中以同步于數(shù)據(jù)選通信號(hào)的方式對(duì)準(zhǔn)所述第一M位數(shù)據(jù)，所述數(shù)據(jù)選通信號(hào)具有對(duì)應(yīng)于所述N位數(shù)據(jù)的輸入時(shí)序的轉(zhuǎn)變。
69.如權(quán)利要求68所述的方法，其中響應(yīng)于同步于系統(tǒng)時(shí)鐘的第一控制信號(hào)而鎖存所述第二數(shù)據(jù)。
70.如權(quán)利要求68所述的方法，其中響應(yīng)于同步于系統(tǒng)時(shí)鐘的第二控制信號(hào)而對(duì)準(zhǔn)所述N位數(shù)據(jù)。
全文摘要
本發(fā)明提供一種輸入電路，其可對(duì)于增加位數(shù)目的預(yù)提取數(shù)據(jù)最小化數(shù)據(jù)預(yù)提取操作所需的電路面積。控制信號(hào)產(chǎn)生單元響應(yīng)于時(shí)鐘信號(hào)和數(shù)據(jù)選通信號(hào)而產(chǎn)生多個(gè)控制信號(hào)，其中以同步于所述數(shù)據(jù)選通信號(hào)的方式來(lái)輸入外部數(shù)據(jù)。同步單元通過(guò)執(zhí)行數(shù)據(jù)對(duì)準(zhǔn)操作至少三次來(lái)將輸入數(shù)據(jù)對(duì)準(zhǔn)為N位并列數(shù)據(jù)，N是大于1的正整數(shù)。
文檔編號(hào)G11C11/409GK1941188SQ20061015186
公開日2007年4月4日 申請(qǐng)日期2006年9月13日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者都昌鎬 申請(qǐng)人:海力士半導(dǎo)體有限公司