專利名稱：半導(dǎo)體存儲(chǔ)裝置及電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置及包括該半導(dǎo)體存儲(chǔ)裝置的電子設(shè)備，特別是涉及包括使用鐵電膜的電容部的半導(dǎo)體存儲(chǔ)裝置等。
背景技術(shù)：
鐵電存儲(chǔ)器(FeRAM、Ferroelectric Random Access Memory)是一種利用鐵電材料的極化和電場(chǎng)之間呈現(xiàn)的磁滯特性來(lái)存儲(chǔ)信息的裝置，由于其速度高、功耗低及非易失性等而備受關(guān)注。
構(gòu)成存儲(chǔ)單元陣列的各鐵電存儲(chǔ)單元連接于例如在行方向上延伸的字線及板線，和在列方向上延伸的位線。
但是，在所涉及的結(jié)構(gòu)中，當(dāng)讀出選擇單元的信息時(shí)，由于在與選擇單元相同的行方向上排列的存儲(chǔ)單元與同一字線及板線連接，所以甚至連非選擇單元的信息也會(huì)顯示在位線上。而且，F(xiàn)eRAM的讀出是指所謂的破壞性讀出，需要在讀出后進(jìn)行再寫入。因此，不僅是選擇單元，還需要在與選擇單元相同的行方向上排列的存儲(chǔ)單元進(jìn)行再寫入。
另一方面，構(gòu)成存儲(chǔ)單元的電容器的鐵電材料隨著信息的讀出/寫入的次數(shù)而劣化。為了實(shí)現(xiàn)鐵電存儲(chǔ)器使用壽命的延長(zhǎng)，抑制該劣化是非常重要的。
例如，在下述的非專利文獻(xiàn)1中所公開(kāi)的技術(shù)使板線成階梯狀地位移，以使排列于相同行方向的存儲(chǔ)單元不與同一板線連接。
而且，在下述專利文獻(xiàn)1中所公開(kāi)的技術(shù)例如將連接于8行×8列的鐵電存儲(chǔ)單元的同一板線及字線的存儲(chǔ)單元的個(gè)數(shù)分為每4個(gè)一組，由于減少了不必要的存取次數(shù)，從而抑制了鐵電存儲(chǔ)單元的劣化。
專利文獻(xiàn)1日本特開(kāi)2004-164730號(hào)公報(bào)(專利公報(bào) 專利第3597185號(hào))非專利文獻(xiàn)1IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.37，NO.5，MAY2002 P.592-598“Bitline GND Sensing Techniquefor Low-Voltage Operation FeRAM”但是，在上述非專利文獻(xiàn)1中記述的存儲(chǔ)單元陣列的結(jié)構(gòu)中，會(huì)產(chǎn)生空單元區(qū)域(參照?qǐng)D18(b))。而且，板線的條數(shù)增加，其驅(qū)動(dòng)器電路也會(huì)變大。存儲(chǔ)容量越大，這樣的空單元區(qū)域和板線的增加的影響就越明顯。
另一方面，在上述專利文獻(xiàn)1中記述的存儲(chǔ)單元陣列的結(jié)構(gòu)中，字線和板線的圖形形狀會(huì)變得復(fù)雜，從而相應(yīng)地存儲(chǔ)特性的提高和存儲(chǔ)單元面積的小型化就會(huì)變得困難。

發(fā)明內(nèi)容
本發(fā)明的目的在于，通過(guò)優(yōu)化配線的布局，實(shí)現(xiàn)存儲(chǔ)單元面積的小型化或高集成化，提高存儲(chǔ)特性。并且，提供一種與配線的布局的變更相對(duì)應(yīng)的存儲(chǔ)單元的選擇裝置。
(1)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置包括(a)存儲(chǔ)單元陣列，將存儲(chǔ)單元配置成在第一方向上m個(gè)、在第二方向上n個(gè)的格子狀，其中，上述存儲(chǔ)單元具有使用鐵電膜的電容器部，還包括第一、第二及第三端子；(b)第一配線，用于連接排列于第一方向上的m個(gè)存儲(chǔ)單元的第一端子；(c)第二配線，用于連接排列于第二方向上的n個(gè)存儲(chǔ)單元的第二端子；(d)以及第三配線，用于連接m個(gè)存儲(chǔ)單元的第三端子，(d1)作為將上述存儲(chǔ)單元陣列分割成第一方向上q個(gè)、第二方向上r個(gè)的單位模塊，在格子狀地配置為第一方向上s個(gè)存儲(chǔ)單元、第二方向上t個(gè)存儲(chǔ)單元的單位模塊中，上述第三配線包括(d2)用于連接排列于第一單位模塊的第一方向的s個(gè)存儲(chǔ)單元的第一至第t配線部；(d3)用于連接排列于第二單位模塊的第一方向的s個(gè)存儲(chǔ)單元的第一至第t配線部，其中，上述第二單位模塊位于上述第一單位模塊的第一方向旁邊；以及(d4)連接配線部(移位配線部)，用于分別連接上述第一單位模塊的第一至第t配線部和上述第二單位模塊的第一至第t配線部，而不使同一編號(hào)的配線部彼此連接，即，上述連接配線部用于分別連接上述第一單位模塊的配線部的上述第二單位模塊一側(cè)的端部和上述第二單位模塊的配線部的上述第一單位模塊一側(cè)的端部，其中，(e)使上述連接部在上述第一單元模塊和第二單元模塊的模塊之間交叉。
如上所述，因?yàn)橥ㄟ^(guò)連接配線部連接第一單位模塊的第1至第t配線部和第二單元模塊的第1至第t配線部，而不使相同編碼的配線部彼此連接，所以，連接于相同的第一配線和第三配線的存儲(chǔ)單元減少，從而可提高半導(dǎo)體存儲(chǔ)裝置的特性。
而且，由于使連接配線部在模塊之間交叉，所以可實(shí)現(xiàn)存儲(chǔ)單元陣列的小型化或高集成化。
此外，第一配線例如是字線，第二配線例如是位線，第三配線例如是板線。而且，m、n、q、r、s、t、v為自然數(shù)。
(2)根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，在連接排列于上述單位模塊的第二方向上的t個(gè)存儲(chǔ)單元的第一至第s第二配線中的在上述第一單元模塊的第s第二配線與上述第二單元模塊的第一第二配線之間，使上述連接配線部交叉。
如上所述，因?yàn)橥ㄟ^(guò)連接配線部連接第一單元模塊的第一至第t配線部和第二單元模塊的第一至第t配線部，而不使相同編號(hào)的配線部彼此連接，所以，可減少連接于相同第一配線和第三配線的存儲(chǔ)單元，從而提高半導(dǎo)體存儲(chǔ)裝置的特性。
而且，由于使連接配線部在第二配線之間交叉，所以可實(shí)現(xiàn)存儲(chǔ)單元陣列的小型化或高集成化。而且，利用形成第二配線的層可形成交叉的上述連接配線部。
(3)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置包括(a)存儲(chǔ)單元陣列，將存儲(chǔ)單元配置成在第一方向上m個(gè)、在第二方向上置n個(gè)的格子狀，其中，上述存儲(chǔ)單元具有使用鐵電膜的電容器部，還包括第一、第二及第三端子；(b)第一配線，用于連接排列于第一方向上的m個(gè)存儲(chǔ)單元的上述第一端子；(c)第二配線，用于連接排列于第二方向上的n個(gè)存儲(chǔ)單元的上述第二端子；(d)以及第三配線，用于連接m個(gè)存儲(chǔ)單元的上述第三端子，(d1)作為將上述存儲(chǔ)單元陣列分割成第一方向上q個(gè)、第二方向上r個(gè)的單位模塊，在格子狀地配置第一方向上s個(gè)存儲(chǔ)單元、第二方向上t個(gè)存儲(chǔ)單元的單位模塊中，上述第三配線包括(d2)用于連接排列于第一單位模塊的第一方向的s個(gè)存儲(chǔ)單元的第一至第t配線部；(d3)用于連接排列于第二單位模塊的第一方向的s個(gè)存儲(chǔ)單元的第一至第t配線部，其中，上述第二單位模塊位于上述第一單位模塊的第一方向旁邊；(d4)連接配線部，用于連接上述第一單位模塊的第一至第t配線部?jī)?nèi)的第u(1≤u≤t)配線部和上述第二單位模塊的除第u(1≤u≤t)以外的配線部，(e)包括選擇上述第三配線的裝置，即根據(jù)加法電路及減法電路的計(jì)算結(jié)果，選擇上述第三配線。
如上所述，通過(guò)連接配線部連接第一單位模塊的第u配線部和第二單位模塊的除第u以外的配線部，根據(jù)加法電路及減法電路的計(jì)算結(jié)果可輕松地進(jìn)行第三配線的選擇。
此外，第一配線例如是字線，第二配線例如是位線，第三配線例如是板線。而且，m、n、q、r、s、t、v為自然數(shù)。
(4)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置包括(a)存儲(chǔ)單元陣列，將存儲(chǔ)單元配置成在第一方向上m個(gè)、在第二方向上n個(gè)的格子狀，其中，上述存儲(chǔ)單元包括使用鐵電膜的電容器部，還包括第一、第二及第三端子；(b)第一配線，用于連接排列于第一方向上的m個(gè)存儲(chǔ)單元的第一端子；(c)第二配線，用于連接排列于第二方向的n個(gè)存儲(chǔ)單元的第二端子；(d)以及第三配線，用于連接m個(gè)存儲(chǔ)單元的上述第三端子；(d1)作為將上述存儲(chǔ)單元陣列分割成第一方向上q個(gè)、第二方向上r個(gè)的單位模塊，在格子狀地配置為第一方向上s個(gè)、第二方向上t個(gè)存儲(chǔ)單元的單位模塊中，上述第三配線包括(d2)用于連接排列于第一單位模塊的第一方向上的s個(gè)存儲(chǔ)單元的第一至第t配線部；(d3)用于連接排列于第二單位模塊的第一方向的s個(gè)存儲(chǔ)單元的第一至第t配線部，其中，該上述第二單位模塊位于上述第一單位模塊的第一方向旁邊；(d4)以及連接配線部(位移配線部)，用于連接上述第一單位模塊的第一至第t配線部?jī)?nèi)的第u(1≤u≤t)配線部和上述第二單位模塊的除第u(1≤u≤t)以外的配線部，(e)以及用于選擇上述第三配線的裝置，其中，在上述半導(dǎo)體存儲(chǔ)裝置中，(f)上述t為2的v次方；(g)選擇上述第三配線的裝置根據(jù)加法電路的計(jì)算結(jié)果選擇上述第三配線，如上所述，使t為2的v次方，由此，根據(jù)加法電路的計(jì)算結(jié)果可選擇第三配線，并可不需要減法電路，簡(jiǎn)化電路的結(jié)構(gòu)，而且，也可以使外圍電路小型化。
此外，第一配線例如是字線，第二配線例如是位線，第三配線例如是板線。而且，m、n、q、r、s、t、v為自然數(shù)。
(5)本發(fā)明的電子設(shè)備包括包括上述半導(dǎo)體存儲(chǔ)裝置。在此，所謂“電子設(shè)備”一般是指發(fā)揮具有本發(fā)明涉及的半導(dǎo)體存儲(chǔ)裝置的一定功能的設(shè)備，對(duì)其結(jié)構(gòu)沒(méi)有特定的限定，例如包括上述半導(dǎo)體裝置的一般計(jì)算機(jī)裝置、便攜式電話、PHS、PDA、電子記事本、IC卡等需要存儲(chǔ)裝置的所有裝置。


圖1簡(jiǎn)略地示出實(shí)施例1的鐵電存儲(chǔ)器的主要部位的俯視圖；圖2是實(shí)施例1的鐵電存儲(chǔ)器的主要部位剖面圖；圖3是實(shí)施例1的鐵電存儲(chǔ)器的主要部位剖面圖；圖4是實(shí)施例1的鐵電存儲(chǔ)器的主要部位俯視圖；圖5是實(shí)施例1的鐵電存儲(chǔ)器的主要部位俯視圖；圖6是實(shí)施例1的鐵電存儲(chǔ)器的主要部位俯視圖；圖7是實(shí)施例1的鐵電存儲(chǔ)器的主要部位俯視圖；
圖8是實(shí)施例1的鐵電存儲(chǔ)器的主要部位俯視圖；圖9簡(jiǎn)略地示出實(shí)施例1的其他鐵電存儲(chǔ)器的主要部位俯視圖；圖10是實(shí)施例2的鐵電存儲(chǔ)器的主要部位剖面圖；圖11是實(shí)施例2的鐵電存儲(chǔ)器的主要部位俯視圖；圖12是實(shí)施例2的鐵電存儲(chǔ)器的主要部位俯視圖；圖13示出實(shí)施例3的鐵電存儲(chǔ)器的構(gòu)成框圖；圖14是用于說(shuō)明實(shí)施例3的鐵電存儲(chǔ)器的板線的選擇方法的俯視圖；圖15是用于說(shuō)明實(shí)施例3的鐵電存儲(chǔ)器的板線的選擇方法的其他俯視圖；圖16示出實(shí)施例4的鐵電存儲(chǔ)器的構(gòu)成框圖；圖17是用于說(shuō)明實(shí)施例4的鐵電存儲(chǔ)器的板線的選擇方法的俯視圖；以及，圖18(a)是使板線階梯狀地移動(dòng)時(shí)的鐵電存儲(chǔ)器的主要部位俯視圖，圖18(b)是其簡(jiǎn)略圖。
具體實(shí)施例方式
實(shí)施例1下面，參照附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行詳細(xì)說(shuō)明。此外，對(duì)具有相同功能的部位標(biāo)注了相同或關(guān)聯(lián)的標(biāo)記，并省略對(duì)其重復(fù)的說(shuō)明。
首先，參照?qǐng)D1對(duì)本實(shí)施例的結(jié)構(gòu)特點(diǎn)進(jìn)行說(shuō)明。而且，將參照?qǐng)D2至圖8對(duì)其詳細(xì)結(jié)構(gòu)進(jìn)一步說(shuō)明。
圖1簡(jiǎn)略地示出本實(shí)施例的鐵電存儲(chǔ)器(半導(dǎo)體存儲(chǔ)裝置)的主要部位的俯視圖。在圖1中，配置有例如16行×4列的存儲(chǔ)單元MC，由這些存儲(chǔ)單元構(gòu)成存儲(chǔ)單元陣列。字線WL在第一方向(行方向、行(row)方向、字線方向)上延伸，位線(BL、/BL)在第二方向(列方向、列(column)方向、位線方向)上延伸。
各存儲(chǔ)單元MC具有晶體管部和電容器部，上述晶體管部被配置在字線WL與位線(BL、/BL)的交叉部，上述電容器部被配置在板線PL與位線(BL、/BL)的交叉部。
因此，在大致矩形的元件形成區(qū)域Ac中，在第二方向上配置有兩個(gè)存儲(chǔ)單元。另外，本實(shí)施例的存儲(chǔ)單元陣列采用所謂的2T2C(雙晶體管雙電容器)單元結(jié)構(gòu)，通過(guò)在第一方向上排列的兩個(gè)晶體管及兩個(gè)電容器構(gòu)成一個(gè)存儲(chǔ)單元MC。
而且，該存儲(chǔ)單元MC至少具有三個(gè)端子(晶體管部的源/漏極區(qū)域部、電容器的上部電極部、及柵電極部)(參照?qǐng)D3)。
在此，對(duì)本實(shí)施例的鐵電存儲(chǔ)器的特征性結(jié)構(gòu)進(jìn)行說(shuō)明。存儲(chǔ)單元陣列(16行×4列)被分割為4行×1列(個(gè))的存儲(chǔ)模塊MB，該存儲(chǔ)模塊被分割為1行×4列(個(gè))的列模塊CB(單位模塊)。換言之，存儲(chǔ)單元陣列(16行×4列)被分割為4行×4列(個(gè))的列模塊CB。該列模塊是由4行×1列的存儲(chǔ)單元構(gòu)成的。
字線WL在第一方向上延伸，并與配置在同一行的存儲(chǔ)單元MC共同連接。而且，位線對(duì)(BL、/BL)在第二方向上延伸，并與配置在同一列的存儲(chǔ)單元MC共同連接。
在此，板線PL以對(duì)應(yīng)每個(gè)列模塊CB都位移一段的方式配置。即，沿第一方向在各列模塊CB的存儲(chǔ)單元MC上配置成直線狀的板線配線部(配線部、板線片、板線直線部)通過(guò)位移部(連接配線部、位移配線部)依次連接于相鄰的列模塊CB的下一段的板線配線部。
但是，各列模塊CB的最下段的板線配線部被折回到相鄰列模塊CB的最上段的板線配線部。
例如，第一方向上第0個(gè)、第二方向上第0個(gè)列模塊(0，0)的最上段(第一條)的板線配線部通過(guò)位移部連接于第一方向上第1個(gè)、第二方向上第0個(gè)的列模塊(1，0)的第二條板線配線部。同樣的，列模塊(0，0)的第二條板線配線部通過(guò)位移部連接于列模塊(1，0)的第三條板線配線部，列模塊(0，0)的第三條板線配線部通過(guò)位移部連接于列模塊(1，0)的第四條板線配線部。
但是，列模塊(0，0)的最下段(第四條)的板線配線部連接于列模塊(1，0)的第一個(gè)板線配線部。由于該連接部是以與上述的位移部交叉的方式配置的，因此稱為交叉位移部(折回部)。即，連接于板線配線部間的連接配線部(四條、四部分)包括三條位移部和一條交叉位移部。列模塊(1，0)與(2，0)、(2，0)與(3，0)也被同樣地配線。
如上所述，在本實(shí)施例中，列模塊的第一至第t條(此時(shí)t＝4)的板線配線部與其相鄰的列模塊的第一至第t條板線配線部以與相同編號(hào)的板線配線部彼此不相連接的方式而分別通過(guò)位移部及交叉位移部相連接，所以，連接于共同的字線及板線的存儲(chǔ)單元將變少，從而可減少非選擇單元的讀出/再寫入的次數(shù)。其結(jié)果，可防止構(gòu)成電容器部的鐵電材料的劣化，并可提高鐵電存儲(chǔ)器的特性。并且，可延長(zhǎng)鐵電存儲(chǔ)器的壽命。
而且，由于使位移部和交叉位移部交叉，所以與僅階梯狀地位移的情況相比，可減少板線的條數(shù)。而且，可減少用于布置板線的區(qū)域(空區(qū)域)，其中，該板線連接于存儲(chǔ)單元陣列的最上段和最下段的存儲(chǔ)單元。
其結(jié)果，可使板線的驅(qū)動(dòng)器及譯碼器小型化，并可實(shí)現(xiàn)周邊電路的小面積化或高集成化。而且，也可實(shí)現(xiàn)存儲(chǔ)單元陣列的小型化。
例如，在圖18中，(a)示出使板線階梯狀地位移時(shí)的鐵電存儲(chǔ)器的主要部位俯視圖，(b)示出其簡(jiǎn)略圖。
如圖18(a)所示，與第一方向上第0個(gè)、第二方向上第0個(gè)的存儲(chǔ)單元MC(0，0)和第一方向上第三個(gè)、第二方向上第十五個(gè)的存儲(chǔ)單元(3，15)等連接的板線PL在存儲(chǔ)單元陣列的下部及上部擴(kuò)展延伸，如(b)所示，在存儲(chǔ)單元陣列(MC array)的上部及下部需要空區(qū)域(dummy)。
而且，板線的條數(shù)例如與圖1的情況相比增加了3條。因此，行譯碼器(Row Decoder)中的板線的驅(qū)動(dòng)器及譯碼器也不得不增大。此外，Ctrl表示控制電路，IN表示輸入電路，OUT表示輸出電路，SA表示讀出放大器電路，PAD表示焊盤。
對(duì)此，根據(jù)本實(shí)施例，可是獲得上述的效果。
而且，由于使位移部和交叉位移部在列模塊間交叉，所以可實(shí)現(xiàn)存儲(chǔ)單元陣列的小型化或高集成化。而且，配線的布局也不會(huì)變得復(fù)雜。
接下來(lái)，參照?qǐng)D2至圖8對(duì)本實(shí)施例的鐵電存儲(chǔ)器的詳細(xì)結(jié)構(gòu)進(jìn)行說(shuō)明。圖2及圖3是本實(shí)施例的鐵電存儲(chǔ)器的主要部位的剖面圖，圖4至圖8是其主要部位的俯視圖。
例如，圖8詳細(xì)地示出了圖1所示的存儲(chǔ)單元陣列的一角的俯視圖，圖2對(duì)應(yīng)于其A-A’剖面，圖3對(duì)應(yīng)于其B-B’剖面。圖3至圖7明示出了存儲(chǔ)單元的各層圖形。以下，按照制造工藝明確各層的結(jié)構(gòu)。
如圖2、圖3及圖4所示，在半導(dǎo)體基板(基板)1上形成有元件形成區(qū)域Ac(圖4)。該元件形成區(qū)域Ac例如通過(guò)在元件形成區(qū)域Ac間形成絕緣膜而被劃分。
接下來(lái)，形成晶體管T。首先，在半導(dǎo)體基板(基板)1上通過(guò)柵極絕緣膜(未圖示)，作為柵電極G，將半導(dǎo)體膜(例如，硅膜)形成為在第一方向上延伸的線狀。然后，通過(guò)在柵電極G的兩側(cè)注入雜質(zhì)，形成源/漏電極。接下來(lái)，通過(guò)在晶體管T上形成層間絕緣膜并制作層間絕緣膜的圖形而形成接觸孔，并通過(guò)在其內(nèi)部埋入導(dǎo)電膜而形成接觸部C1。
然后，在接觸部C1的上部形成電容器Ca。首先，在包括接觸部C1的層間絕緣膜上沉積作為下部電極LE的導(dǎo)電膜，然后，在其上部沉積鐵電膜fe。并且，在其上部沉積作為上部電極UE的導(dǎo)電膜，并通過(guò)制作這些膜的圖形而形成電容器Ca。
下面，如圖2、圖3及圖5所示，在電容器Ca上形成層間絕緣膜，并制定上部電極UE上的層間絕緣膜的圖形，從而形成接觸孔，然后，通過(guò)在其內(nèi)部埋入導(dǎo)電膜形成接觸部C2。此時(shí)，在晶體管T的源/漏極上還形成接觸部C3。
然后，在包括接觸部C2上面的層間絕緣膜上沉積導(dǎo)電膜，并通過(guò)制作圖形而形成板線PL-1。此時(shí)，在接觸部C3上也形成大致矩形的圖形P3。
在此，如圖5所示，板線PL-1包括板線配線部(直線部)和位移部，其中，該板線配線部用于連接位于每個(gè)列模塊的第一方向上的兩個(gè)接觸部C2，該位移部用于連接列模塊間的板線配線部。如上所述，各板線配線部以對(duì)于每個(gè)列模塊各位移一段的方式配置。但是，列模塊內(nèi)的最下段的板線配線部通過(guò)交叉位移部與相鄰的列模塊的最上段的板線配線部連接，但是，所涉及的部分并沒(méi)有體現(xiàn)在圖5所示的層上，而且通過(guò)上層的配線形成。
接下來(lái)，如圖2、圖3及圖6所示，在板線PL-1上形成層間絕緣膜，并通過(guò)制作圖形P3(接觸部C3)上的層間絕緣膜的圖形而形成接觸孔，通過(guò)在其內(nèi)部埋入導(dǎo)電膜形成接觸部C4。同樣，在列模塊內(nèi)的最下段的板線配線部PL-1上形成接觸部C5。
然后，在包括接觸部C5上面的層間絕緣膜上沉積導(dǎo)電膜，并制作成在第二方向上延伸的線狀的圖形，從而，形成位線(BL、/BL)。如圖6所示，位線(BL、/BL)在第二方向上延伸以便連接位于第二方向上的接觸部C4(P3、C3)。此時(shí)，在接觸部C5上還形成大致矩形的圖形P5。
下面，如圖2、圖3及圖7所示，在位線(BL、/BL)上形成層間絕緣膜，并制作圖形(接觸部C5)P5上的層間絕緣膜的圖形，從而形成接觸孔，通過(guò)在其內(nèi)部埋入導(dǎo)電膜形成接觸部C6。
然后，在包括接觸部C6上面的層間絕緣膜上沉積導(dǎo)電膜，形成板線PL-2(交叉位移部)，以便與相鄰的列模塊的接觸部C6相連接。
其結(jié)果，列模塊內(nèi)的最下段的板線配線部與相鄰的列模塊的最上段的板線配線部通過(guò)交叉位移部PL-2相連接。
如上所述，根據(jù)本實(shí)施例，可以在不同的層上形成位移部(板線PL-1)和交叉位移部(板線PL-2)。因此，可使位移部和交叉位移部在列模塊之間交叉，從而可實(shí)現(xiàn)存儲(chǔ)單元陣列的縮小或高集成化。
此外，在本實(shí)施例中，例如，以16行×4列的存儲(chǔ)單元陣列為例進(jìn)行了說(shuō)明，但是陣列的行數(shù)和列數(shù)并不限于此，也可以是例如128行×32列的存儲(chǔ)單元陣列。
而且，在本實(shí)施例中，列模塊由4行×1列的存儲(chǔ)單元構(gòu)成，但是列模塊的單元數(shù)并不限于此，例如，如圖9所示，列模塊為16行×1列也可以。圖9簡(jiǎn)略地示出本實(shí)施例的其他鐵電存儲(chǔ)器的主要部位的俯視圖。這樣，如果使列模塊的行數(shù)為1，則共同連接于相同的板線及字線的存儲(chǔ)單元將不存在，因此，就不需要在每對(duì)位線上都設(shè)置讀出放大器，可共用讀出放大器。
而且，例如，也可以使構(gòu)成列模塊的存儲(chǔ)單元的列數(shù)大于等于兩列(例如，4行×2列)。但是，使構(gòu)成列模塊的存儲(chǔ)單元的列數(shù)大于等于兩列時(shí)，由于在第一方向上排列的兩個(gè)存儲(chǔ)單元被連接于相同的字線及板線，因此，導(dǎo)致非選擇單元的讀出而需要其再寫入。
而且，優(yōu)選將構(gòu)成存儲(chǔ)單元陣列的列模塊的第一方向的數(shù)量設(shè)定為小于等于構(gòu)成列模塊的存儲(chǔ)單元的行數(shù)。
例如，將n行×m列的存儲(chǔ)單元陣列分割為第一方向上q個(gè)、第二方向上r個(gè)的列模塊時(shí)，在構(gòu)成列模塊的存儲(chǔ)單元為t行×s列的情況下，優(yōu)選q小于等于t。而且，優(yōu)選以q小于等于t的方式分割存儲(chǔ)單元陣列。
與此相對(duì)，增加列模塊的列方向的數(shù)量、并增加交叉連接部(折回部)，則連接于相同字線及板線的存儲(chǔ)單元增加，導(dǎo)致上述的非選擇單元的讀出而需要其再寫入。
而且，如果使構(gòu)成存儲(chǔ)單元陣列的列模塊的列方向的數(shù)量與構(gòu)成列模塊的存儲(chǔ)單元的行數(shù)相同，則可以實(shí)現(xiàn)對(duì)于存儲(chǔ)單元陣列的板線布局的優(yōu)化，并且，還可實(shí)現(xiàn)優(yōu)化板線的數(shù)量。
即，當(dāng)為上述的n行×m列的存儲(chǔ)單元陣列時(shí)，優(yōu)選使q等于t。而且，優(yōu)選以q與t相同的方式分割存儲(chǔ)單元陣列。例如，圖1時(shí)，t＝q＝4。
而且，在本實(shí)施例中，將板線的位移段數(shù)設(shè)為1段，但是，也可以大于等于2段。
而且，在本實(shí)施例中，將板線的位移方向定為圖中的向下方向，也可以使其向上位移。
而且，在本實(shí)施例中，是使板線位移，但是，也可以是使字線位移、板線為直線狀。但是，如圖3等所示，板線由晶體管部的柵電極G構(gòu)成。該柵電極一般使用半導(dǎo)體材料，與金屬配線相比電阻大。因此，如果使這樣的字線位移、并形成階梯狀，則恐怕電阻還會(huì)變大、并導(dǎo)致信號(hào)的延遲。所以，與其使字線位移相比，不如使板線位移效果更好。
實(shí)施例2下面，參照附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行詳細(xì)說(shuō)明。
參照?qǐng)D10至圖12，對(duì)本實(shí)施例的鐵電存儲(chǔ)器的詳細(xì)結(jié)構(gòu)進(jìn)行說(shuō)明。圖10是本實(shí)施例的鐵電存儲(chǔ)器的主要部位的剖面圖，圖11及圖12是其主要部位的俯視圖。圖10對(duì)應(yīng)于圖12的C-C’剖面。圖11明示出位線及板線的布局。在本實(shí)施例的鐵電存儲(chǔ)器中，與實(shí)施例1相同的部位標(biāo)注了相同的標(biāo)記，省略重復(fù)說(shuō)明，只對(duì)本實(shí)施例特別部分進(jìn)行詳細(xì)地說(shuō)明。
如圖10至圖12所示，在本實(shí)施例中，在列模塊之間，空單元Dc被配置在第二方向(列方向、column方向、位線方向)上。因此，如圖11所示，可確保板線PL-1的位移區(qū)域，并可確保配線間隔。
如圖10至圖12所示，存儲(chǔ)單元MC包括晶體管及電容器Ca。另一方面，空單元Dc具有空晶體管及空電容器DCa。
存儲(chǔ)單元MC及空單元Dc通過(guò)與實(shí)施例1相同的制造方法形成，但是，如圖10等所示，空電容器DCa上面未形成接觸部C2。
而且，如圖11等所示，與實(shí)施例1一樣，板線PL-1在每個(gè)列模塊中包括板線配線部和位移部，其中，該板線配線部用于連接位于第一方向上的兩個(gè)接觸部C2，該位移部用于連接列模塊間的板線配線部。
該位移部配置在空單元列上面。各板線配線部與實(shí)施例1一樣，以每個(gè)列模塊都位移一段的方式配置。但是，列模塊內(nèi)的最下段的板線配線部通過(guò)交叉位移部PL-2與相鄰的列模塊的最上段的板線配線部相連接，該交叉位移部在位移部的上層由上層配線(在此，與位線BL同層)形成。
另外，在本實(shí)施例中，配置最上段或者最下段的板線配線部，以使板線配線部延伸至同行的空單元的空電容器DCa上部(圖10等)。而且，在所涉及的板線配線部PL-1的上部形成有接觸部C5。
而且，與實(shí)施例1一樣，位線(BL、/BL)在第二方向上延伸，以便連接位于第二方向上的接觸部C4(P3、C3)。形成該位線(BL、/BL)時(shí)，形成板線PL-2(交叉位移部)，以便在第二方向上連接空單元Dc上的接觸部C5之間，其結(jié)果是，列模塊內(nèi)的最下段的板線配線部通過(guò)板線PL-2(交叉位移部、連接配線部)與相鄰的列模塊的最上段的板線配線部連接(圖11等)。
如上所述，根據(jù)本實(shí)施例，由于在列模塊之間設(shè)置有空單元列，所以可利用該空單元列的上部使板線位移，并可確保板線間(特別是位移部之間)的配線間隔。
而且，可利用對(duì)于空單元的位線形成區(qū)域形成板線的交叉位移部。其結(jié)果是，可在同層上形成位線和交叉位移部。換言之，可將用于連接板線配線部間的連接配線部(三條位移部與一條交叉位移部)中的至少一條(交叉位移部)形成在與位線相同的層上。另外，將位移段數(shù)設(shè)為例如2段時(shí)，連接配線部中的2條成為交叉位移部。
如上所述，通過(guò)在相同層上形成位線和交叉位移部，可實(shí)現(xiàn)制造工藝的簡(jiǎn)單化。而且，在本來(lái)沒(méi)有必要形成位線的空單元上形成配線，可使配線間隔均勻。
而且，利用空單元列的上部(換言之，位線間)使板線進(jìn)行了位移，但是，在可以獲得較大的位線間隔的精密設(shè)備中，也可以不設(shè)置空單元列，而只在與位線相同的層上形成交叉位移部(PL-2)。
例如，將n行×m列的存儲(chǔ)器單元陣列分割為第一方向上q個(gè)、第二方向上r個(gè)的列模塊，并且，構(gòu)成列模塊的存儲(chǔ)單元為t行×s列時(shí)，在用于連接排列于列模塊的第二方向上的t個(gè)存儲(chǔ)單元的第一至第s的位線中，在列模塊的第s位線和其相鄰的列模塊的第一位線之間，形成位移部及交叉位移部。
實(shí)施例3在本實(shí)施例中，對(duì)板線的選擇方法(存儲(chǔ)單元的選擇方法)進(jìn)行說(shuō)明。
例如，使字線及板線在第一方向上延伸，并與配置在同一行的存儲(chǔ)單元MC共同連接，而且，在第二方向上延伸位線對(duì)，并與配置在同一列的存儲(chǔ)單元MC共同連接，在這種情況下，可簡(jiǎn)單地進(jìn)行存儲(chǔ)單元的選擇。即，選擇單元的地址直接與應(yīng)該選擇的字線、板線及位線對(duì)對(duì)應(yīng)。
但是，當(dāng)使板線位移時(shí)，為了進(jìn)行板線的選擇，需要根據(jù)選擇單元的地址進(jìn)行規(guī)定的演算，從而決定應(yīng)該選擇的板線。
圖13示出本實(shí)施例的鐵電存儲(chǔ)器的結(jié)構(gòu)框圖。如圖所示，在存儲(chǔ)單元陣列10的周圍，配置有用于驅(qū)動(dòng)該存儲(chǔ)器的外圍電路。存儲(chǔ)單元陣列包括64行×32列的存儲(chǔ)單元，包括8行×8列的存儲(chǔ)單元的列模塊以8行×4列(8IO×4Block)的方式配置。在此，列模塊的行數(shù)為8，即2的三次方。
在存儲(chǔ)單元的第一方向(字線方向)上，配置有板線驅(qū)動(dòng)器及譯碼器電路13、和字線驅(qū)動(dòng)器及譯碼器電路15。而且，還配置有存儲(chǔ)模塊(part)的譯碼器電路17。另一方面，在存儲(chǔ)單元的第二方向(位線方向)上，配置有讀出放大器及寫入(write)電路19，而且，還配置有列譯碼器21。
根據(jù)選擇單元的地址(XA，YA)，字線驅(qū)動(dòng)器及譯碼器電路15選擇字線。而且，根據(jù)選擇單元的地址(XA，YA)，列譯碼器電路21選擇位線(對(duì))。
在此，當(dāng)選擇板線時(shí)，根據(jù)選擇單元的地址(XA，YA)，通過(guò)加法電路23進(jìn)行計(jì)算，并根據(jù)該結(jié)果，選擇板線。
對(duì)于由該加法電路23進(jìn)行的計(jì)算，對(duì)例如實(shí)施例1所說(shuō)明的16行×4列的存儲(chǔ)單元陣列進(jìn)行說(shuō)明。圖14是用于說(shuō)明本實(shí)施例的鐵電存儲(chǔ)器的板線的選擇方法的俯視圖。
當(dāng)選擇例如圖中圈示的存儲(chǔ)單元(Y2，X6)時(shí)，進(jìn)行用二進(jìn)制表示的X6(110)、和用二進(jìn)制表示的Y2(010)的計(jì)算。
在此，列模塊的行數(shù)為4(在縱向配置有四個(gè)存儲(chǔ)單元)，即，2的二次方。因此，首先，在上述的存儲(chǔ)單元地址(110)及(010)中，當(dāng)從后數(shù)第三位數(shù)字存在時(shí)，則設(shè)為1，而且，進(jìn)行上述存儲(chǔ)單元的地址的后二位的計(jì)算。此時(shí)，計(jì)算為(10)+(10)，計(jì)算結(jié)果為(100)。忽略其中從后數(shù)第三位，即，不進(jìn)行進(jìn)位，而將后二位的(00)與上述的1組合，將(100)作為計(jì)算結(jié)果。從而，選擇板線PL4。
例如，當(dāng)被選擇的存儲(chǔ)單元的地址在第一方向?yàn)榈趈(1≤j≤m、j＝J+1)、在第二方向?yàn)榈趉(1≤k≤n、k＝K+1)，即該存儲(chǔ)單元所屬的列模塊在上述第一方向?yàn)榈趃(1≤g≤q、g＝G+1)時(shí)，(a)計(jì)算二進(jìn)制法表示的K和二進(jìn)制法表示的G的和；(b)當(dāng)上述二進(jìn)制法表示的K的從后數(shù)第(v+1)位為1時(shí)，根據(jù)將“1”與上述和的二進(jìn)制法表示的后v位的數(shù)值進(jìn)行組合的二進(jìn)制法表示的數(shù)值選擇板線。另一方面，(c)當(dāng)二進(jìn)制法表示的K的從后數(shù)第(v+1)位不存在時(shí)，根據(jù)上述和的二進(jìn)制法表示的后v位的數(shù)值選擇板線。例如，當(dāng)選擇圖中存儲(chǔ)單元(Y1，X3)時(shí)，進(jìn)行通過(guò)二進(jìn)制表示的X3(11)和通過(guò)二進(jìn)制表示的Y1(1)的計(jì)算，然后根據(jù)其結(jié)果的(100)的后2位，即(00)，選擇板線PL0。
而且，對(duì)于如圖15所示的列模塊的行數(shù)為8(2的三次方)時(shí)，也可以進(jìn)行相同的計(jì)算。圖15是用于說(shuō)明本實(shí)施例的鐵電存儲(chǔ)器的板線的選擇方法的其他俯視圖。
當(dāng)選擇例如圖中圈示的存儲(chǔ)單元(Y2，X14)時(shí)，進(jìn)行通過(guò)二進(jìn)制表示的X14(1110)、和通過(guò)二進(jìn)制表示的Y2(10)的計(jì)算。
在此，列模塊的行數(shù)為8(在縱向配置八個(gè)存儲(chǔ)單元)，即，2的三次方，因此，v＝3，首先，在上述的存儲(chǔ)單元的地址(1110)及(10)中，從后數(shù)第四(＝v+1)位存在時(shí)，則設(shè)為1，而且，進(jìn)行原來(lái)的存儲(chǔ)單元的地址的后三(＝v)位的計(jì)算。在這種情況下，計(jì)算為(110)+(10)，則計(jì)算結(jié)果為(1000)。忽略其中從后數(shù)第四(＝v+1)位，將后三(＝v)位的(000)與上述的1進(jìn)行組合，并將(1000)作為計(jì)算結(jié)果。從而，選擇板線PL8。
如此，當(dāng)將列模塊的行數(shù)設(shè)為2的v次方時(shí)，根據(jù)加法電路的計(jì)算結(jié)果，可選擇板線。
實(shí)施例4在實(shí)施例3中，使用加法電路進(jìn)行板線的選擇，但是當(dāng)列模塊的行數(shù)不是2的v次方時(shí)，除加法電路外還需要減法電路。
對(duì)所涉及的情況進(jìn)行說(shuō)明。圖16示出本實(shí)施例的鐵電存儲(chǔ)器的結(jié)構(gòu)框圖。與實(shí)施例3相同的部位標(biāo)注了相同的標(biāo)記，省略其反復(fù)的說(shuō)明。
與實(shí)施例3不同的地方是存儲(chǔ)單元陣列11、判斷電路部25及加法電路27。如上所述，分割存儲(chǔ)單元陣列11而獲得的列模塊的行數(shù)不是2的乘方。
與實(shí)施例1一樣，根據(jù)選擇單元的地址(XA，YA)，選擇板線及位線(對(duì))。
在此，當(dāng)選擇板線時(shí)，根據(jù)選擇單元的地址(XA，YA)，在加法電路23、判斷電路部25及減法電路27中進(jìn)行計(jì)算，根據(jù)該結(jié)果選擇板線。
對(duì)如圖17所示的列模塊的行數(shù)為6時(shí)(不是2的乘方的情況)，詳細(xì)說(shuō)明板線的選擇方法。
圖17是用于說(shuō)明本實(shí)施例的鐵電存儲(chǔ)器的板線的選擇方法的俯視圖。在這種情況下，列模塊由6行×1列的存儲(chǔ)單元構(gòu)成。
當(dāng)選擇例如圖中圈示的存儲(chǔ)單元(Y2，X10)時(shí)，通過(guò)該十進(jìn)制法得到的和為12(＝2+10)，因此，選擇板線PL12(實(shí)際為PL6)。所以，在判斷電路部25中，當(dāng)加法電路23的計(jì)算結(jié)果(12)為大于等于列模塊的行數(shù)6時(shí)，在減法電路27中，從和中減去列模塊的行數(shù)，并根據(jù)其結(jié)果選擇板線PL6(＝12-6)。另外，在此，是通過(guò)十進(jìn)制法進(jìn)行說(shuō)明的，但是通過(guò)二進(jìn)制法進(jìn)行計(jì)算也會(huì)得到相同的結(jié)果。
即，當(dāng)被選擇的存儲(chǔ)單元的地址在第一方向上為第j(1≤j≤m、j＝J+1)、在第二方向上為第k(1≤k≤m、k＝K+1)、并且該存儲(chǔ)單元所屬的列模塊在上述第一方向上為第g(1≤g≤m、g＝G+1)時(shí)，(a)通過(guò)上述加法電路計(jì)算K和G的和；(b)當(dāng)上述和大于等于列模塊行數(shù)(t)時(shí)，根據(jù)從上述和中減掉上述t的結(jié)果，選擇板線。
如上所述，根據(jù)本實(shí)施例，即使位移板線、并且形成折回結(jié)構(gòu)，也可正確地進(jìn)行該選擇。
另外，在實(shí)施例3中說(shuō)明的、列模塊行數(shù)為2的乘方的情況中，也可以使用本實(shí)施例的板線選擇電路。
附圖標(biāo)記1 半導(dǎo)體基板10、11 存儲(chǔ)單元陣列13 板線的驅(qū)動(dòng)器及譯碼器電路15 字線的驅(qū)動(dòng)器及譯碼器電路17 存儲(chǔ)模塊的譯碼器電路19 讀出放大器及寫入電路21 列譯碼器 23 加法電路25 判斷電路部27 減法電路Ac 元件形成區(qū)域 BL、/BL 位線、位線對(duì)C1～C6 接觸部Ca 電容器CB 列模塊Ctrl 控制電路Dc 空單元Dca 空電容器Dummy 空區(qū)域 fe 鐵電膜
G 柵電極 IN 輸入電路LE 下部電極MC 存儲(chǔ)單元MC array 存儲(chǔ)單元陣列 MB 存儲(chǔ)模塊OUT 輸出電路 P3、P5 圖形PAD 焊盤PL、PL-1、PL-2、PL-0～PL15 板線Row Deccoder 行譯碼器 SA 讀出放大器電路T 晶體管 UE 上部電極WL、WL0～WL15 字線 X0～X15、XA 地址Y0～Y3、YA 地址
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，包括，(a)存儲(chǔ)單元陣列，將存儲(chǔ)單元配置成在第一方向上m個(gè)、在第二方向上n個(gè)的格子狀，其中，所述存儲(chǔ)單元具有使用鐵電膜的電容器部，還包括第一端子、第二端子及第三端子；(b)第一配線，用于連接配置于第一方向上的m個(gè)存儲(chǔ)單元的所述第一端子；(c)第二配線，用于連接配置于第二方向上的n個(gè)存儲(chǔ)單元的所述第二端子；以及(d)第三配線，用于連接m個(gè)存儲(chǔ)單元的所述第三端子，(d1)作為將所述存儲(chǔ)單元陣列分割成第一方向上q個(gè)、第二方向上r個(gè)的單位模塊，在格子狀地配置為第一方向上s個(gè)存儲(chǔ)單元、第二方向上t個(gè)存儲(chǔ)單元的單位模塊中，所述第三配線包括(d2)用于連接排列于第一單位模塊的第一方向上的s個(gè)存儲(chǔ)單元的第一至第t配線部；(d3)用于連接排列于第二單位模塊的第一方向上的s個(gè)存儲(chǔ)單元的第一至第t配線部，其中，所述第二單位模塊位于所述第一單位模塊的第一方向旁邊；以及(d4)連接配線部，用于分別連接所述第一單位模塊的第一至第t配線部和所述第二單位模塊的第一至第t配線部，而不使同一編號(hào)的配線部彼此連接，所述連接配線部分別連接所述第一單位模塊的配線部的所述第二單位模塊一側(cè)的端部和所述第二單位模塊的配線部的所述第一單位模塊一側(cè)的端部，所述半導(dǎo)體存儲(chǔ)裝置的特征在于，(e)所述連接配線部在所述第一單元模塊和所述第二單元模塊的模塊之間交叉。
2.一種半導(dǎo)體存儲(chǔ)裝置，包括，(a)存儲(chǔ)單元陣列，將存儲(chǔ)單元配置成在第一方向上m個(gè)、在第二方向上n個(gè)的格子狀，其中，所述存儲(chǔ)單元具有使用鐵電膜的電容器部，還包括第一端子、第二端子及第三端子；(b)第一配線，用于連接配置于第一方向上的m個(gè)存儲(chǔ)單元的所述第一端子；(c)第二配線，用于連接配置于第二方向上的n個(gè)存儲(chǔ)單元的所述第二端子；以及(d)第三配線，用于連接m個(gè)存儲(chǔ)單元的所述第三端子，(d1)作為將所述存儲(chǔ)單元陣列分割成第一方向上q個(gè)、第二方向上r個(gè)的單位模塊，在格子狀地配置為第一方向上s個(gè)存儲(chǔ)單元、第二方向上t個(gè)存儲(chǔ)單元的單位模塊中，所述第三配線包括(d2)用于連接排列于第一單位模塊的第一方向上的s個(gè)存儲(chǔ)單元的第一至第t配線部；(d3)用于連接排列于第二單位模塊的第一方向上的s個(gè)存儲(chǔ)單元的第一至第t配線部，其中，所述第二單位模塊位于所述第一單位模塊的第一方向旁邊；以及(d4)連接配線部，用于分別連接所述第一單位模塊的第一至第t配線部和所述第二單位模塊的第一至第t配線部，而不使同一編號(hào)的配線部彼此連接，所述連接配線部分別連接所述第一單位模塊的配線部的所述第二單位模塊一側(cè)的端部和所述第二單位模塊的配線部的所述第一單位模塊一側(cè)的端部，所述半導(dǎo)體存儲(chǔ)裝置的特征在于，(e)所述連接配線部在連接排列于所述單位模塊的第二方向上的t個(gè)存儲(chǔ)單元的第一至第s的第二配線的所述第一單位模塊的第s個(gè)第二配線與所述第二單位模塊的第一個(gè)第二配線之間交叉。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述連接配線部包括第一連接配線部，用于連接所述第一單位模塊的第一至第t的配線部中的第u(1≤u＜t)配線部和所述第二單位模塊的第(u+1)配線部；第二連接配線部，用于連接所述第一單位模塊的第t配線部和所述第二單位模塊的第一配線部，其中，所述第一連接配線部和所述第二配線部交叉。
4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述q小于等于t。
5.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述q等于t。
6.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述配線部和所述連接配線部中至少一個(gè)連接配線部被形成于不同的配線層上。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述至少一個(gè)連接配線部與所述第二配線被形成于相同的配線層上。
8.根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在所述第一單位模塊和第二單位模塊的模塊之間配置空單元列，所述連接配線部被配置在所述空單元列的上部。
9.根據(jù)權(quán)利要求1至8中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第三配線被連接于所述電容器部的一端。
10.一種半導(dǎo)體存儲(chǔ)裝置，包括(a)存儲(chǔ)單元陣列，將存儲(chǔ)單元配置成在第一方向上m個(gè)、在第二方向上n個(gè)的格子狀，其中，所述存儲(chǔ)單元具有使用鐵電膜的電容器部，還包括第一端子、第二端子及第三端子；(b)第一配線，用于連接排列于第一方向上的m個(gè)存儲(chǔ)單元的所述第一端子；(c)第二配線，用于連接排列于第二方向上的n個(gè)存儲(chǔ)單元的所述第二端子；以及(d)第三配線，用于連接m個(gè)存儲(chǔ)單元的所述第三端子，(d1)作為將所述存儲(chǔ)單元陣列分割成第一方向上q個(gè)、第二方向上r個(gè)的單位模塊，在格子狀地配置為第一方向上s個(gè)存儲(chǔ)單元、第二方向上t個(gè)存儲(chǔ)單元的單位模塊中，所述第三配線包括(d2)用于連接排列于第一單位模塊的第一方向上的s個(gè)存儲(chǔ)單元的第一至第t配線部；(d3)用于連接排列于第二單位模塊的第一方向上的s個(gè)存儲(chǔ)單元的第一至第t配線部，其中，所述第二單位模塊位于所述第一單位模塊的第一方向旁邊；以及，(d4)連接配線部，用于連接所述第一單位模塊的第一至第t配線部中的第u(1≤u≤t)配線部和所述第二單位模塊的除第u配線部(1≤u≤t)以外的配線部，所述半導(dǎo)體存儲(chǔ)裝置的特征在于，還包括，(e)用于選擇所述第三配線的裝置，根據(jù)加法電路及減法電路的計(jì)算結(jié)果，選擇所述第三配線。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，(e1)當(dāng)通過(guò)第一連接配線部連接所述第一單位模塊的第u(1≤u＜t)配線部和所述第二單位模塊的第(u+1)配線部、通過(guò)第二連接部連接所述第一單位模塊的第t配線部和所述第二單位模塊的第一配線部時(shí)，而且，(e2)當(dāng)被選擇的存儲(chǔ)單元的地址在第一方向上為第j(1≤j≤m、j＝J+1)、在第二方向上為第k(1≤k≤n、k＝K+1)、該存儲(chǔ)單元所屬的單位模塊在第一方向上為第g(1≤g≤q、g＝G+1)時(shí)，(e3)通過(guò)所述加法電路計(jì)算K和G的和，(e4)如果所述和大于等于所述t，根據(jù)從所述和減去所述t的結(jié)果，進(jìn)行所述第三配線的選擇。
12.一種半導(dǎo)體存儲(chǔ)裝置，包括(a)存儲(chǔ)單元陣列，將存儲(chǔ)單元配置成在第一方向上m個(gè)、在第二方向上n個(gè)的格子狀，其中，所述存儲(chǔ)單元具有使用鐵電膜的電容器部，還包括第一端子、第二端子及第三端子；(b)第一配線，用于連接排列于第一方向上的m個(gè)存儲(chǔ)單元的第一端子；(c)第二配線，用于連接排列于第二方向上的n個(gè)存儲(chǔ)單元的第二端子(d)第三配線，用于連接m個(gè)存儲(chǔ)單元的所述第三端子，(d1)作為將所述存儲(chǔ)單元陣列分割成第一方向上q個(gè)、第二方向上r個(gè)的單位模塊，在格子狀地配置為第一方向上s個(gè)存儲(chǔ)單元、第二方向上t個(gè)存儲(chǔ)單元的單位模塊中，所述第三配線包括(d2)用于連接排列于第一單位模塊的第一方向的s個(gè)存儲(chǔ)單元的第一至第t配線部；(d3)用于連接排列于第二單位模塊的第一方向上的s個(gè)存儲(chǔ)單元的第一至第t配線部，其中，所述第二單位模塊位于所述第一單位模塊的第一方向旁邊；以及(d4)連接配線部，用于連接所述第一單位模塊的第一至第t配線部中的第u(1≤u≤t)配線部和所述第二單位模塊的除第u配線部(1≤u≤t)以外的配線部；以及(e)用于選擇所述第三配線的裝置，所述半導(dǎo)體存儲(chǔ)裝置的特征在于，(f)所述t為2的v次方；(g)用于選擇所述第三配線的裝置根據(jù)加法電路的運(yùn)算結(jié)果選擇所述第三配線。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，(g1)當(dāng)通過(guò)第一連接配線部連接所述第一單位模塊的第u(1≤u＜t)配線部和所述第二單位模塊的第(u+1)配線部、通過(guò)第二連接部連接所述第一單位模塊的第t配線部和所述第二單位模塊的第一配線部時(shí)，而且，(g2)當(dāng)被選擇的存儲(chǔ)單元的地址在第一方向上為第j(1≤j≤m、j＝J+1)、在第二方向上為第k(1≤k≤n、k＝K+1)、該存儲(chǔ)單元所屬的單位模塊在所述第一方向上為第g(1≤g≤q、g＝G+1)時(shí)，(g3)通過(guò)所述加法電路計(jì)算二進(jìn)制法表示的K和二進(jìn)制法表示的G的和，(g4)當(dāng)所述二進(jìn)制法表示的K的從后數(shù)第(v+1)位為1時(shí)，根據(jù)將“1”與所述和的二進(jìn)制法表示的后v位的數(shù)值進(jìn)行組合的二進(jìn)制法表示的數(shù)值，以及(g5)當(dāng)所述二進(jìn)制法表示的K從后數(shù)第(v+1)位不存在時(shí)，根據(jù)所述和的二進(jìn)制法表示的后v位的數(shù)值，進(jìn)行所述第三配線的選擇。
14.根據(jù)權(quán)利要求10至13中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述連接配線部在所述第一單位模塊和第二單位模塊的模塊之間交叉。
15.根據(jù)權(quán)利要求10至13中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述連接配線部在用于連接排列于所述單位模塊的第二方向上的t個(gè)存儲(chǔ)單元的第一至第s的第二配線中的所述第一單位模塊的第t的第二配線和所述第二單位模塊的第一個(gè)第二配線之間交叉。
16.一種電子設(shè)備，其特征在于，包括權(quán)利要求1至15中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置。
全文摘要
本發(fā)明公開(kāi)了一種半導(dǎo)體存儲(chǔ)裝置及電子設(shè)備。其通過(guò)優(yōu)化配線的布局，實(shí)現(xiàn)存儲(chǔ)單元面積的小型化或者高集成化。而且實(shí)現(xiàn)了存儲(chǔ)特性的提高。關(guān)于鐵電存儲(chǔ)單元的板線PL，在分割存儲(chǔ)單元陣列而得到的列模塊CB的存儲(chǔ)單元MC上，通過(guò)位移部，將沿第一方向直線狀配置的板線配線部依次連接于相鄰的列模塊CB的下一段的板線配線部，將列模塊CB的最下段的板線配線部折回到相鄰列模塊CB的最上段的板線配線部。
文檔編號(hào)G11C11/22GK1945735SQ20061015244
公開(kāi)日2007年4月11日 申請(qǐng)日期2006年9月29日 優(yōu)先權(quán)日2005年10月6日
發(fā)明者小出泰紀(jì) 申請(qǐng)人:精工愛(ài)普生株式會(huì)社