專利名稱：移位寄存器及其驅(qū)動方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種移位寄存器，特別是有關(guān)于一種具有四個相位時鐘的移位寄存器。
背景技術(shù)：
一種液晶顯示器(liquid crystal display，LCD)包括由液晶單元所形成的LCD面板以及多個像素單元(pixel element)，每個像素單元有關(guān)于對應(yīng)的液晶單元。這些像素單元設(shè)置為具有柵極線行與數(shù)據(jù)線列的矩陣形式。LCD面板由驅(qū)動電路所驅(qū)動，驅(qū)動電路具有柵極驅(qū)動器以及數(shù)據(jù)驅(qū)動器。柵極驅(qū)動器產(chǎn)生適用于柵極線的連續(xù)多個柵極信號(掃描信號)，用以一行接著一行地連續(xù)導(dǎo)通像素單元。數(shù)據(jù)驅(qū)動器產(chǎn)生多個源極信號(數(shù)據(jù)信號)(例如連續(xù)的取樣圖像信號)，當柵極信號應(yīng)用于柵極線的同時將源極信號應(yīng)用至數(shù)據(jù)線，用以通過校準LCD面板上液晶單元的狀態(tài)而控制經(jīng)由液晶單元的光的傳送，因此可于LCD上顯示圖像。
在這樣的驅(qū)動電路中，移位寄存器使用于柵極驅(qū)動器，用以產(chǎn)生連續(xù)驅(qū)動?xùn)艠O線的多個柵極信號。為了降低成本，努力地將移位寄存器集成于LCD面板中。其中一成果為通過非晶硅(amorphous silicon，a-Si)薄膜晶體管(thin film transistors，TFTs)以及/或低溫多個晶硅技術(shù)(low temperaturepolycrystalline silicon，LTPS)TFTs將移位寄存器制造于LCD面板的玻璃基板上。
一般而言，將移位寄存器設(shè)計為具有多個級。如此一來，在操作時，某些TFTs會為了放電而導(dǎo)通一段很長的時間。再者，這樣的移位寄存器通常需要至少兩個時鐘信號，以將某一級的輸出信號從其輸入信號開始偏移，其中輸入信號為前一級的輸出信號，因此產(chǎn)生多個連續(xù)的移位輸出信號。當具有相同頻率的至少兩個時鐘信號的頻率非常高時，于操作期間可頻繁的導(dǎo)通在移位寄存器中的一些TFTs。然而，當電壓持續(xù)或頻繁的施加至由a-Si以及/或LTPS材料所制成的TFTs一段很長的時間時，TFTs的特性會因為TFTs上的應(yīng)力而退化，使得TFTs無法適當?shù)倪\作，因而降低移位寄存器的可靠度。
因此，在此之前并沒有指出解決所述缺點與不合適的需求。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種移位寄存器，包括用以提供起始脈沖SP的起始脈沖輸入線，用以提供第一時鐘信號CLK1的第一信號線，用以提供第二時鐘信號CLK2的第二信號線，用以提供第三時鐘信號XCLK1的第三信號線，以及用以提供第四時鐘信號XCLK2的第四信號線。每個第一至第四時鐘信號CLK1、CLK2、XCLK1與XCLK2以頻率與相位為特征。第一時鐘信號CLK1的頻率與第三時鐘信號XCLK1的頻率為相同，且第一時鐘信號CLK1的相位與第三時鐘信號XCLK1的相位為反相，且其中第二時鐘信號CLK2的頻率與第四時鐘信號XCLK2的頻率為相同，且第二時鐘信號CLK2的相位與第四時鐘信號XCLK2的相位為反相。
再者，移位寄存器包括用以提供供電電壓VSS的參考線。此外，移位寄存器包括多個級{Sj}，j＝1，2，…，N，N為正整數(shù)。第j級Sj包括第一至第四輸入端IN1至IN4，當j為奇數(shù)時，第一至第四輸入端IN1至IN4分別電耦接至第一、第二、第三以及第四信號線，用以分別接收第一、第二、第三以及第四時鐘信號CLK1，CLK2，XCLK1與XCLK2，且當j為偶數(shù)時，第一至第四輸入端IN1至IN4分別電耦接至第三、第四、第一以及第二信號線，用以分別接收第三、第四、第一以及第二時鐘信號XCLK1，XCLK2，CLK1與CLK2。第j級Sj還包括用以接收輸入信號的第五輸入端IN5，電耦接至對應(yīng)的柵極線的第一輸出端O1，用以提供柵極驅(qū)動信號至響應(yīng)輸入信號以及第一至第四時鐘信號CLK1，CLK2，XCLK1與XCLK2的柵極線，其中柵極驅(qū)動信號從輸入信號開始偏移；以及第二輸出端，用以提供具有頻率與相位相同于柵極驅(qū)動信號的頻率與相位的輸出信號。多個級{Sj}電串接，如此一來，第一級S1的第五輸入端IN5電耦接至起始脈沖輸入線115，用以接收起始脈沖SP，且第i級Si(i＝2，3，…，N)的第五輸入端IN5電耦接至第(i-1)級Si-1的第二輸出端O2，用以接收對應(yīng)于第二輸出端O2的輸出信號。第j級Sj(j＝1，2，…，N)還包括電耦接至參考線116的第六輸入端IN6，用以接收供電電壓VSS。
第j級Sj還包括(a)輸入晶體管M1，具有電耦接至第五輸入端IN5的柵極，電耦接至節(jié)點1的源極以及電耦接至節(jié)點5的漏極，其中節(jié)點1電耦接至第五輸入端IN5；(b)第一放電晶體管M5，具有電耦接至節(jié)點4的柵極，電耦接至第六輸入端IN6的源極以及電耦接至節(jié)點5的漏極；(c)第一放電控制電路210，包括多個晶體管M2，M3，M4與M6，每個晶體管M2，M3，M4與M6皆具有柵極、源極與漏極，晶體管M2的柵極與漏極電耦接至第四輸入端IN4，且晶體管M2的源極電耦接至節(jié)點7；晶體管M3的柵極、源極與漏極分別電耦接至節(jié)點1、第六輸入端IN6以及節(jié)點7；晶體管M4的柵極、源極與漏極分別電耦接至節(jié)點14、第六輸入端IN6以及節(jié)點6，且節(jié)點6電耦接至節(jié)點7與節(jié)點4；晶體管M6的柵極、源極與漏極分別電耦接至第二輸入端IN2、第六輸入端IN6以及節(jié)點4；(d)第二放電控制電路220，包括多個晶體管M7，M8，M9與M11，每個晶體管M7，M8，M9與M11皆具有柵極、源極與漏極，晶體管M7的柵極與漏極電耦接至第二輸入端IN2，且晶體管M7的源極電耦接至節(jié)點9；晶體管M8的柵極、源極與漏極分別電耦接至節(jié)點1、第六輸入端IN6以及節(jié)點9；晶體管M9的柵極、源極與漏極分別電耦接至節(jié)點14、第六輸入端IN6以及節(jié)點8，其中節(jié)點8電耦接至節(jié)點9；晶體管M11的柵極、源極與漏極分別電耦接至第四輸入端IN4、第六輸入端IN6以及節(jié)點11，其中節(jié)點11電耦接至節(jié)點9；(e)第二放電晶體管M10，具有電耦接至節(jié)點8的柵極，電耦接至第六輸入端IN6的源極以及電耦接至節(jié)點10的漏極，其中節(jié)點10電耦接至節(jié)點5；(f)拉高晶體管(pull-up TFT)M13，具有電耦接至節(jié)點10的柵極，電耦接至節(jié)點15的源極以及電耦接至節(jié)點13的漏極，其中節(jié)點15電耦接至節(jié)點14與第一輸出端IN1，且節(jié)點13電耦接至第一輸入端IN1；(g)晶體管M12，具有電耦接至節(jié)點10的柵極，電耦接至第二輸出端O2的源極以及電耦接至節(jié)點13的漏極；以及(h)晶體管M15，具有電耦接至第三輸入端IN3的柵極，電耦接至節(jié)點15的源極以及電耦接至第六輸入端IN6的漏極。第j級Sj(j＝1，2，…，N)還包括第七輸入端IN7；以及晶體管M14，具有電耦接至第七輸入端IN7的柵極，電耦接至第六輸入端IN6的源極以及電耦接至節(jié)點14的漏極。對第i級Si(j＝1，2，…，N-1)來說，第i級Si的第七輸入端IN7用以接收下一級Si+1的輸出信號。在此實施例中，每個晶體管M1-M15皆包括場效應(yīng)薄膜晶體管。
在一實施例中，拉高晶體管M13可由第一時鐘信號CLK1所控制，且第一放電控制電路210與第二放電控制電路220可由第二時鐘信號CLK2所控制。
再者，本發(fā)明提供一種移位寄存器，包括多個級{Sj}，(j＝1，2，…，N)，N為正整數(shù)。第j級Sj具有第一至第六輸入端IN1至IN6、第一輸出端O1以及第二輸出端O2，還包括(a)輸入晶體管M1，具有電耦接至第五輸入端IN5的柵極，電耦接至節(jié)點1的源極以及電耦接至節(jié)點5的漏極，其中節(jié)點1電耦接至第五輸入端IN5；(b)第一放電晶體管M5，具有電耦接至節(jié)點4的柵極，電耦接至第六輸入端IN6的源極以及電耦接至節(jié)點5的漏極；(c)第一放電控制電路210，包括多個晶體管M2，M3，M4與M6，每個晶體管M2，M3，M4與M6皆具有柵極、源極以及漏極，晶體管M2的柵極與漏極電耦接至第四輸入端IN4，且晶體管M2的源極電耦接至節(jié)點7；晶體管M3的柵極、源極與漏極分別電耦接至節(jié)點1、第六輸入端IN6以及節(jié)點7；晶體管M4的柵極、源極與漏極分別電耦接至節(jié)點14、第六輸入端IN6以及節(jié)點6，且節(jié)點6電耦接至節(jié)點7與節(jié)點4；晶體管M6的柵極、源極與漏極分別電耦接至第二輸入端IN2、第六輸入端IN6以及節(jié)點4；(d)第二放電控制電路220，包括多個晶體管M7，M8，M9與M11，每個晶體管M7，M8，M9與M11皆具有柵極、源極與漏極，晶體管M7的柵極與漏極電耦接至第二輸入端IN2，且晶體管M7的源極電耦接至節(jié)點9；晶體管M8的柵極、源極與漏極分別電耦接至節(jié)點1、第六輸入端IN6以及節(jié)點9；晶體管M9的柵極、源極與漏極分別電耦接至節(jié)點14、第六輸入端IN6以及節(jié)點8，其中節(jié)點8電耦接至節(jié)點9；晶體管M11的柵極、源極與漏極分別電耦接至第四輸入端IN4、第六輸入端IN6以及節(jié)點11，其中節(jié)點11電耦接至節(jié)點9；(e)第二放電晶體管M10，具有電耦接至節(jié)點8的柵極，電耦接至第六輸入端IN6的源極以及電耦接至節(jié)點10的漏極，其中節(jié)點10電耦接至節(jié)點5；(f)拉高晶體管M13，具有電耦接至節(jié)點10的柵極，電耦接至節(jié)點15的源極以及電耦接至節(jié)點13的漏極，其中節(jié)點15電耦接至節(jié)點14與第一輸出端IN1，且節(jié)點13電耦接至第一輸入端IN1；(g)晶體管M12，具有電耦接至節(jié)點10的柵極，電耦接至第二輸出端O2的源極以及電耦接至節(jié)點13的漏極；(h)晶體管M15，具有電耦接至第三輸入端IN3的柵極，電耦接至節(jié)點15的源極以及電耦接至第六輸入端IN6的漏極，其中多個級{Sj}電串接，第一級S1的第五輸入端IN5電耦接至起始脈沖輸入線115，用以接收起始脈沖信號SP，且第i級Si(i＝2，3，…，N)的第五輸入端IN5電耦接至第i-1級Si-1的第二輸出端O2，用以接收對應(yīng)至第二輸出端O2的輸出信號。
在此實施例中，第j級Si的每個第一至第四輸入端IN1至IN4用以接收第一至第四時鐘信號CLK1，CLK2，XCLK1與XCLK2的對應(yīng)信號。每個第一至第四信號CLK1、CLK2、XCLK1與XCLK2以頻率與相位為特征。第一時鐘信號CLK1的頻率與第三時鐘信號XCLK1的頻率為相同，且第一時鐘信號CLK1的相位與第三時鐘信號XCLK1的相位為反相，且其中第二時鐘信號CLK2的頻率與第四時鐘信號XCLK2的頻率為相同，且第二時鐘信號CLK2的相位與第四時鐘信號XCLK2的相位為反相。第j級Sj的第六輸入端IN6用以接收供電電壓VSS。
第j級Sj的第一輸出端O1用以提供柵極驅(qū)動信號至響應(yīng)第一至第四時鐘信號CLK1、CLK2、XCLK1與XCLK2與輸入信號的對應(yīng)柵極線，其中柵極驅(qū)動信號從第五輸入端IN5所接收的輸入信號開始偏移。第j級Sj的第二輸出端O2用以提供頻率與相位與柵極驅(qū)動信號的頻率與相位相同的輸出信號。
第j級Sj的拉高晶體管M13可由第一時鐘信號CLK1所控制，且第j級Sj的第一放電控制電路210與第二放電控制電路220可由第二時鐘信號CLK2所控制。
第j級Sj(j＝1，…，N)還包括第七輸入端IN7；以及晶體管M14，具有電耦接至第七輸入端IN7的柵極，電耦接至第六輸入端IN6的源極以及電耦接至節(jié)點14的漏極。對第i級Si(j＝1，2，…，N-1)來說，第i級Si的第七輸入端IN7用以接收下一級Si+1的輸出信號。
再者，本發(fā)明提供一種移位寄存器的驅(qū)動方法。移位寄存器具有電串接的多個級{Sj}，(j＝1，2，…，N)，N為正整數(shù)。在一實施例中，移位寄存器的驅(qū)動方法包括下列步驟提供起始脈沖信號SP至多個級{Sj}的第一級S1；提供具有第一頻率f1的第一時鐘信號對CLK1與XCLK1至多個級{Sj}；提供具有第二頻率f2的第二時鐘信號對CLK2與XCLK2至多個級{Sj}，其中第二頻率f2不同于第一頻率f1；以及產(chǎn)生響應(yīng)起始脈沖信號SP、第一時鐘信號對CLK1與XCLK1以及第二時鐘信號對CLK2與XCLK2的多個信號，其中每個多個信號連續(xù)地從起始脈沖信號SP開始偏移。在此實施例中，第一頻率f1大于第二頻率f2。對第一時鐘信號對CLK1與XCLK1來說，時鐘信號CLK1的相位為時鐘信號XCLK1的相位的反相。對第二時鐘信號對CLK2與XCLK2來說，時鐘信號CLK2的相位為時鐘信號XCLK2的相位的反相。
再者，本發(fā)明提供一種移位寄存器。在此實施例中，移位寄存器包括提供裝置以及發(fā)生裝置。提供裝置用以提供具有第一頻率f1的第一時鐘信號對CLK1與XCLK1，以及提供具有第二頻率f2的第二時鐘信號對CLK2與XCLK2，其中第二頻率f2不同于第一頻率f1。發(fā)生裝置用以產(chǎn)生響應(yīng)起始脈沖信號SP、第一時鐘信號對CLK1與XCLK1以及第二時鐘信號對CLK2與XCLK2的多個信號，其中每個多個信號連續(xù)地從起始脈沖信號SP開始偏移。在此實施例中，第一頻率f1大于第二頻率f2。對第一時鐘信號對CLK1與XCLK1來說，時鐘信號CLK1的相位為時鐘信號XCLK1的相位的反相。對第二時鐘信號對CLK2與XCLK2來說，時鐘信號CLK2的相位為時鐘信號XCLK2的相位的反相。
在此實施例中，提供裝置包括延遲相位時鐘信號發(fā)生器。發(fā)生裝置包括多個級{Sj}，(j＝1，2，…，N)，N為正整數(shù)。每一級皆具有第一至第五輸入端IN1至IN5，其中每一第一至第五輸入端I N1至IN5用以接收第一時鐘信號對CLK1與XCLK1、第二時鐘信號對CLK2與XCLK2以及輸入信號中的一者。再者，每一級具有第一輸出端O1，用以輸出響應(yīng)時鐘信號CLK1，CLK2，XCLK1與XCLK2以及輸入信號的柵極驅(qū)動信號；以及第二輸出端O2，用以輸出具有頻率與相位相同于柵極驅(qū)動信號的頻率與相位的輸出信號。多個級電串接，如此一來第一級的第五輸入端IN5電耦接至起始脈沖輸入線115，用以接收起始脈沖信號SP，且其它級的第五輸入端IN5電耦接至前一級的第二輸出端O2，用以接收第二輸出端O2的輸出信號。


為讓本發(fā)明的所述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合附圖，詳細說明如下圖1是表示根據(jù)本發(fā)明實施例所述的移位寄存器的方塊圖。
圖2是表示根據(jù)本發(fā)明實施例所述的移位寄存器的其中一級的電路圖。
圖3是表示根據(jù)本發(fā)明實施例所述的移位寄存器的輸入與輸出信號的時序圖。
圖4是表示根據(jù)本發(fā)明實施例所述的移位寄存器的輸出信號的仿真波形圖。
主要組件符號說明1、4-11、13-15-節(jié)點；100-移位寄存器；115-起始脈沖輸入線； 116-參考線；210、220-放電控制電路； 401-起始脈沖；410-第一時鐘信號； 440-第四時鐘信號；490-輸出信號； M1-M15-晶體管；
Gate 1-Gate N-柵極線； IN1-IN7-輸入端；S1-SN-級；SP-起始脈沖；t1、t2、t3-時區(qū)；VSS-電壓；111、112、113、114-信號線；CLK1、CLK2、XCLK1、XCLK2-時鐘信號；O1、O2、O2(j-1)、O1(j+1)-輸出端；V0(1)、V0(2)、V0(3)-輸出電壓；V5(1)、V7(1)、V8(1)、V5(2)、V5(3)-節(jié)點電壓具體實施方式
實施例本發(fā)明結(jié)合實施例與圖1至圖4以詳細說明本發(fā)明的技術(shù)特征。本發(fā)明的目的為說明有關(guān)于具有四個相位時鐘的移位寄存器。
圖1顯示根據(jù)本發(fā)明實施例所述的移位寄存器100。移位寄存器100包括用以提供起始脈沖SP的起始脈沖輸入線115，用以提供第一時鐘信號的CLK1的第一信號線111，用以提供第二時鐘信號CLK2的第二信號線112，用以提供第三時鐘信號XCLK1的第三信號線113，用以提供第四時鐘信號XCLK2的第四信號線114。此外，移位寄存器100包括用以提供供電電壓VSS的參考線116。
第一至第四時鐘信號CLK1、CLK2、XCLK1以及XCLK2以頻率與相位為特征。第一時鐘信號CLK1的頻率與第三時鐘信號XCLK1的頻率為相同，而第一時鐘信號CLK1的相位與第三時鐘信號XCLK1的相位為反相。第二時鐘信號CLK2的頻率與第四時鐘信號XCLK2的頻率為相同，而第二時鐘信號CLK2的相位與第四時鐘信號XCLK2的相位為反相。在較佳實施例中，第一時鐘信號CLK1的頻率大于第二時鐘信號CLK2的頻率。電壓VSS供電至接地點，因此可以為接地電壓或是負電壓。
如圖1所示，移位寄存器100還包括多個級{Sj}，j＝1，2，…，N，其中N為正整數(shù)。第j級Sj具有第一至第七輸入端IN1至IN7。對第一級S1來說，第一輸入端IN1電耦接至第一信號線111，用以接收第一時鐘信號CLK1。第二輸入端IN2電耦接至第二信號線112，用以接收第二時鐘信號CLK2。第三輸入端IN3電耦接至第三信號線113，用以接收第三時鐘信號XCLK1。第四輸入端IN4電耦接至第四信號線114，用以接收第四時鐘信號XCLK2。對第二級S2來說，第一輸入端IN1電耦接至第三信號線113，用以接收第三時鐘信號XCLK1。第二輸入端IN2電耦接至第四信號線114，用以接收第四時鐘信號XCLK2。第三輸入端IN3電耦接至第一信號線111，用以接收第一時鐘信號CLK1。第四輸入端IN4電耦接至第二信號線112，用以接收第二時鐘信號CLK2。一般來說，對第j級Sj而言，當j為奇數(shù)時，第一至第四輸入端IN1至IN4分別電耦接至第一、第二、第三以及第四信號線111，112，113與114，用以分別接收第一、第二、第三以及第四時鐘信號CLK1，CLK2，XCLK1以及XCLK2；當j為偶數(shù)時，第一至第四輸入端IN1至IN4分別電耦接至第三、第四、第一以及第二信號線113，114，111與112，用以分別接收第三、第四、第一以及第二時鐘信號XCLK1，XCLK2，CLK1以及CLK2。
對每一級來說，第五輸入端IN5用以接收輸入信號。第六輸入端IN6電耦接至參考線116，用以接收供電電壓VSS。第七輸入端IN7電耦接至下一級的輸出，用以接收下一級的輸出信號。
第j級Sj亦具有第一輸出端O1以及第二輸出端O2。某一級的第一輸出端O1電耦接至對應(yīng)的柵極線Gatel、Gate2、…、或是GateN，用以提供柵極驅(qū)動信號至響應(yīng)(responsive to)輸入信號的柵極以及用以提供第一至第四時鐘信號CLK，CLK2，XCLK1與XCLK2，其中柵極驅(qū)動信號從輸入信號開始偏移。第一輸出端O1亦電耦接至前一級的第七輸入端IN7，用以提供反饋信號(feedback signal)。第二輸出端O2用以提供輸出信號。輸出信號的頻率與相位分別相同于柵極驅(qū)動信號的頻率與相位。例如，第一級S1的第一輸出端O1電耦接至第一柵極Gate1，且第一級S1的第二輸出端O2用以提供輸出信號至下一級，也就是第二級S2。在第二級S2中，第一輸出端O1不僅電耦接至第二柵極Gate2，更電耦接至第一級S1的第七輸出端IN7，用以提供第二級S2的輸出信號，作為第一級S1的反饋信號，且第二級S2的第二輸出端O2用以提供輸出信號至下一級，也就是第三級S3。
參照圖2，第j級Sj還具有輸入晶體管M1。輸入晶體管M1具有電耦接至第五輸入端IN5的柵極，電耦接至節(jié)點1的源極以及電耦接至節(jié)點5的漏極，其中節(jié)點1電耦接至第五輸入端IN5。對第一級S1來說，第五輸入端IN5電耦接至起始脈沖輸入線115，用以接收起始脈沖SP，而對其他級Sj(j＝2，3，…N)來說，第五輸入端IN5電耦接至其前一級Sj-1的第二輸出端O2，用以接收來自前一級Sj-1的輸出信號。再者，第j級Sj具有第一放電晶體管M5以及第二放電晶體管M10。第一放電晶體管M5具有電耦接至節(jié)點4的柵極，電耦接至第六輸入端IN6的源極以及電耦接至節(jié)點5的漏極；而第二放電晶體管M10具有電耦接至節(jié)點8的柵極，電耦接至第六輸入端IN6的源極以及電耦接至節(jié)點10的漏極，其中節(jié)點10電耦接至節(jié)點5。
再者，第j級Sj具有第一放電控制電路210，包括晶體管M2，M3，M4與M6。每個晶體管M2，M3，M4與M6皆具有柵極、源極與漏極。如圖2所示，晶體管M2的柵極與漏極電耦接至第四輸入端IN4，且晶體管M2的源極電耦接至節(jié)點7。晶體管M3的柵極、源極與漏極分別電耦接至節(jié)點1、第六輸入端IN6與節(jié)點7。晶體管M4的柵極、源極與漏極分別電耦接至節(jié)點14、第六輸入端IN6與節(jié)點6，其中節(jié)點6電耦接至節(jié)點7與節(jié)點4。晶體管M6的柵極、源極與漏極分別電耦接至第二輸入端IN2、第六輸入端IN6與節(jié)點4。
再者，第j級Sj具有第二放電控制電路220，包括晶體管M7，M8，M9與M11。每個晶體管M7，M8，M9與M11皆具有柵極、源極與漏極。如圖2所示，晶體管M7的柵極與漏極電耦接至第二輸入端IN2，且晶體管M7的源極電耦接至節(jié)點9。晶體管M8的柵極、源極與漏極分別電耦接至節(jié)點1、第六輸入端IN6與節(jié)點9。晶體管M8的柵極、源極與漏極分別電耦接至節(jié)點14、第六輸入端IN6與節(jié)點8，其中節(jié)點8電耦接至節(jié)點9。晶體管M11的柵極、源極與漏極分別電耦接至第四輸入端IN4、第六輸入端IN6與節(jié)點11。
如圖2所示，第j級Sj亦包括拉高晶體管M13，具有電耦接至節(jié)點10的柵極，電耦接至節(jié)點15的源極以及電耦接至節(jié)點13的漏極，其中節(jié)點15電耦接至節(jié)點14與第一輸出端O1，且節(jié)點13電耦接至第一輸入端IN1。第j級Sj還包括晶體管M12以及晶體管M15。晶體管M12具有電耦接至節(jié)點10的柵極，電耦接至第二輸出端O2的源極以及電耦接至節(jié)點13的漏極；而晶體管M15具有電耦接至第三輸入端IN3的柵極，電耦接至節(jié)點15的源極以及電耦接至第六輸入端IN6的漏極。在較佳實施例中，拉高晶體管M13可以由第一時鐘信號CLK1所控制，而第一放電控制電路210與第二放電控制電路220可以由第二時鐘信號CLK2所控制。
第j級Sj更可包括第七輸入端IN7以及晶體管M14。晶體管M14具有電耦接至第七輸入端IN7的柵極，電耦接至第六輸入端IN6的源極以及電耦接至節(jié)點14的漏極。對每個第一至第(N-1)級Sj(j＝1，…，N-1)來說，第七輸入端IN7電耦接至下一級(也就是第j+1級Sj+1)的第二輸出端O1(j+1)，用以接收第j+1級的輸出信號。
晶體管M1-M15的至少一者較佳為包括場效應(yīng)晶體管TFT。其它種類的TFTs亦可用以實現(xiàn)本發(fā)明。
圖3所示的波形圖用以解釋移位寄存器的操作程序。
參照圖1，多個級{Sj}電串接，第一級S1的第五輸入端IN5電耦接至起始脈沖輸入線115，用以接收起始脈沖SP與第i級Si(i＝2，3，…，N)的第五輸入端IN5，第i級Si電耦接至前一級Si-1的第二輸出端O2，用以接收對應(yīng)的輸出信號。例如，第二級S2的第五輸入端IN5電耦接至前一級(也就是第一級S1)的第二輸出端O2，用以接收第一級S1的輸出信號。
圖3顯示根據(jù)本發(fā)明實施例所述的移位寄存器的輸入與輸出信號于第一、第二以及第三級S1，S2與S3時的時序圖。V0(1)，V0(2)與V0(3)分別代表來自第一、第二以及第三級S1，S2與S3的輸出電壓(信號)。V5(1)，V7(1)與V8(1)為分別對應(yīng)至第一級S1的節(jié)點5，7與8的電壓。V5(2)與V5(3)為分別對應(yīng)至第二級S2與第三級S3的節(jié)點5的電壓。起始脈沖表示為SP。第一至第四時鐘信號分別表示為CLK1，CLK2，XCLK1與XCLK2。如圖3所示，第一時鐘信號CLK1的頻率大于第二時鐘信號CLK2的頻率。第一時鐘信號CLK1的頻率與第三時鐘信號XCLK1的頻率相同，而第一時鐘信號CLK1的相位與第三時鐘信號XCLK1的相位反相。第二時鐘信號CLK2的頻率與第四時鐘信號XCLK2的頻率相同，而第二時鐘信號CLK2的相位與第四時鐘信號XCLK2的相位反相。根據(jù)本發(fā)明一實施例，對于具有畫面速率為75兆赫的17時LCD面板來說，脈沖寬度為12.5微秒的第一時鐘信號CLK1與第三時鐘信號XCLK1，以及脈沖寬度不小于N倍的13.3毫秒的第二時鐘信號CLK2與第四時鐘信號XCLK2可用以實現(xiàn)本發(fā)明，其中N為級的總數(shù)。
在操作時，第一至第四時鐘信號CLK1，CLK2，XCLK1與XCLK2以及起始脈沖SP可為同步的。第一至第四時鐘信號CLK1，CLK2，XCLK1與XCLK2供電至每一級，而起始脈沖SP僅供電至第一級S1。如圖3所示，在第一時區(qū)t1期間，起始脈沖SP具有高電壓，其分別與高電壓的第二時鐘信號CLK2與第三時鐘信號XCLK1以及低電壓的第一時鐘信號CLK1與第四時鐘信號XCLK2同步。在第一級S1中，第一至第五輸入端IN至IN5分別接收第一至第四時鐘信號CLK1，CLK2，XCLK1與XCLK2以及起始脈沖SP。如此一來，晶體管M1，M3與M8經(jīng)由高電壓的起始脈沖信號SP而導(dǎo)通。接下來，高電壓的起始脈沖信號SP供電至節(jié)點5，因此將節(jié)點5預(yù)充電為具有高電壓的信號V5(1)，且通過第六輸入端IN6將節(jié)點7的電壓信號V7(1)與節(jié)點8的電壓信號V8(1)放電為接地電壓，如此一來于第一時區(qū)t1期間，電壓信號V7(1)與V8(1)具有低電壓。同時，預(yù)充電至節(jié)點5的高電壓信號V5(1)將晶體管M10與M13導(dǎo)通，因此將第一時鐘信號CLK1的低電壓供電至第一與第二輸出端O1與O2。如此一來，于第一時區(qū)t1期間的輸出信號V0(1)為低電壓。再者，晶體管M6以及M7與晶體管M15會分別被高電壓的第二與第三時鐘信號CLK2與XCLK1導(dǎo)通。由于在第一時區(qū)t1期間，第四時鐘信號XCLK2具有低電壓，因此晶體管M2以及M11處于不導(dǎo)通狀態(tài)。
在第二級S2中，第一級S1的低電壓輸出信號V0(1)在第一時區(qū)t1期間輸入至第二級S2的第五輸入端IN5。第一至第四輸入端IN1至IN4分別接收第三、第四、第一與第二時鐘信號XCLK1，XCLK2，CLK1與CLK2。這些信號導(dǎo)致第二級S2于第一時區(qū)t1期間輸出低電壓的輸出信號V0(2)。因此，第三級至第N級亦輸出低電壓的輸出信號。
在第二時區(qū)t2期間，起始脈沖信號SP與低電壓反相，而第一時鐘信號CLK1具有高電壓。因此，在第一級S1中，晶體管M1，M3與M8通過低電壓的起始脈沖信號SP而導(dǎo)通。然而，晶體管M12與M13仍通過節(jié)點5的電壓信號V5(1)而導(dǎo)通，因此將第一時鐘信號CLK1的高電壓傳送至第一輸出端O1與第二輸出端O2，使得第二時區(qū)t2期間的輸出電壓V0(1)為高電壓。同時，節(jié)點5的電壓信號V5(1)被激活為高電壓電平。再者，晶體管M6通過第二時鐘信號CLK2的高電壓而導(dǎo)通，使得節(jié)點7的電壓信號V7(1)通過第六輸入端IN6放電至接地電壓VSS。第二時鐘信號CLK2的高電壓亦導(dǎo)通晶體管M7，因此將節(jié)點9充電為高電壓。此外，位于第一輸出端O1的高電壓輸出信號V0(1)導(dǎo)通晶體管M9。因此，位于節(jié)點8(或節(jié)點9)處的電壓信號V8(1)通過第六輸入端IN6放電至接地電壓VSS。
在第二級S2中，第二時區(qū)t2中的第一級S1的高電壓輸出信號V0(1)通過第五輸入端IN5輸入至第二級S2，因此導(dǎo)通晶體管M1，M3與M8。因此，第二時區(qū)t2中的第一級S1的高電壓輸出信號V0(1)供電至第二級S2的節(jié)點5，因此將第二級S2的節(jié)點5預(yù)充電至具有高電壓的信號V5(2)。同時，高電壓信號V5(2)預(yù)充電至節(jié)點5而導(dǎo)通第二級S2的晶體管M10與M13，因此導(dǎo)致低電壓第三時鐘信號XCLK1傳送至第一輸出端O1與第二輸出端O2，使得第二時區(qū)t2中第二級S2的輸出信號V0(2)為低電壓。第二時區(qū)t2中低電壓輸出信號V0(2)輸入至第三級S3，使得第二時區(qū)t2的第三級S3輸出低電壓輸出信號V0(3)。第二時區(qū)t2的第四級至第N級亦輸出低電壓輸出信號，諸如此類。
在第三時區(qū)t3期間，起始脈沖信號SP仍為低電壓，而第一時鐘信號CLK1與第三時鐘信號XCLK1分別為低電壓與高電壓的反相。因此，在第一級S1中，輸出信號V0(1)仍為低電壓。晶體管M14通過第二級S2的高電壓輸出信號V0(2)而導(dǎo)通，如此一來節(jié)點14的電壓信號通過第六輸入端IN6放電至接地電壓VSS而使晶體管M9為不導(dǎo)通。同時，晶體管M7仍通過高電壓的第二時鐘信號CLK2而導(dǎo)通，因此將節(jié)點8與節(jié)點9充電至高電壓。因此，在第三時區(qū)t3的節(jié)點8的電壓信號V8(1)為高電壓。高電壓電壓信號V8(1)導(dǎo)通晶體管M10，使得節(jié)點10的電壓信號與節(jié)點5的V5(1)通過第六輸入端IN6放電至接地電壓VSS。對節(jié)點7來說，由于晶體管M2仍通過低電壓的第四時鐘信號XCLK2而不導(dǎo)通，因此電壓信號V7(1)仍為低電壓。
第二級S2中，第一輸入端IN1接收高電壓的第三時鐘信號XCLK1，且第五輸入端IN5接收第一級S1的低電壓輸出信號V0(1)。因此，晶體管M1，M3與M8通過低電壓的輸出信號V0(1)而不導(dǎo)通。然而，晶體管M12與M13仍通過節(jié)點5的電壓信號V5(2)而導(dǎo)通，因此將高電壓的第三時鐘信號XCLK1傳送至第一輸出端O1與第二輸出端O2，使得第三時區(qū)t3的輸出信號V0(2)為高電壓。同時，節(jié)點5的電壓信號V5(2)激活為較高的電壓電平。
第三級S3中，第一輸入端IN1接收低電壓的第一時鐘信號CLK1，而第五輸入端IN5接收第二級S2的高電壓輸出信號V0(2)。因此，高電壓輸出信號V0(2)導(dǎo)通晶體管M1并且供電至節(jié)點5，因此將節(jié)點5預(yù)充電至具有高電壓的信號V5(3)。同時，預(yù)充電至節(jié)點5的高電壓信號V5(3)導(dǎo)通晶體管M10與M13，因此將低電壓第一時鐘信號CLK1供電至第一輸出端O1與第二輸出端O2，使得第三時區(qū)t3的輸出信號V0(3)為低電壓。
如上所述，根據(jù)本發(fā)明實施例所述的移位寄存器的每一級連續(xù)地將起始脈沖SP偏移一個掃描期間(scanning period)。為了這個目的，連續(xù)地致能移位寄存器的N個輸出線并且更連續(xù)地驅(qū)動LCD面板的柵極線Gate1，Gate2，…，Gate N。
圖4顯示根據(jù)本發(fā)明實施例所述的移位寄存器中第九級的輸出信號490的仿真結(jié)果。在仿真時，假設(shè)第一與第四時鐘信號CLK1 410與XCLK2 440的頻率為40千兆赫(KHz)與37.5兆赫(Hz)，并假設(shè)起始脈沖SP 401的頻率為75兆赫，起始脈沖SP 401的脈沖寬度為10微秒。仿真結(jié)果清楚的顯示第九級的輸出信號490的電壓從起始脈沖SP開始偏移了九倍的起始脈沖SP的脈沖寬度。
另一方面，本發(fā)明提供移位寄存器，具有提供裝置，用以提供具有第一頻率f1的第一時鐘信號對CLK1與CLK2以及具有第二頻率f2的第二時鐘信號對XCLK1與XCLK2；以及發(fā)生裝置，用以產(chǎn)生響應(yīng)起始脈沖信號、第一時鐘信號對CLK1與XCLK1以及第二時鐘信號對CLK2與XCLK2的多個信號，其中每個所述多個信號連續(xù)地從起始脈沖信號開始偏移。第一頻率f1較佳為大于第二頻率f2。對第一時鐘信號對CLK1與XCLK1來說，時鐘信號CLK1的相位為時鐘信號XCLK1的反相。對第二時鐘信號對CLK2與XCLK2來說，時鐘信號CLK2的相位為時鐘信號XCLK2的反相。
提供裝置包括延遲相位時鐘信號發(fā)生器。發(fā)生裝置包括多個級。每一級具有第一至第五輸入端IN1至IN5，用以接收第一時鐘信號對CLK1與XCLK1、第二時鐘信號對CLK2與XCLK2以及輸入信號中的一者。每一級還包括第一輸出端O1以及第二輸出端O2。第一輸出端O1用以輸出響應(yīng)時鐘信號CLK1，CLK2，XCLK1與XCLK2以及輸入信號的柵極驅(qū)動信號；而第二輸出端O2用以輸出具有頻率與相位相同于柵極驅(qū)動信號的頻率與相位的輸出信號。多個級電串接，如此一來第一級的第五輸入端IN5電耦接至起始脈沖輸入線115，用以接收起始脈沖信號；而其它多個級的第五輸入端IN5電耦接至前一級的第二輸出端O2，用以接收第二輸出端O2的輸出信號。
另一方面，本發(fā)明有關(guān)于驅(qū)動移位寄存器的方法，移位寄存器具有電串接的多個級{Sj}(j＝1，2，…，N，N為正整數(shù))。在一實施例中，方法包括下列步驟提供起始脈沖SP至第一級，提供具有第一頻率f1的第一時鐘信號對CLK1與XCLK1至多個級{Sj}，提供具有第二頻率f2的第二時鐘信號對CLK2與XCLK2至多個級{Sj}，其中第二頻率f2不同于第一頻率f1，產(chǎn)生響應(yīng)起始脈沖信號、第一時鐘信號對CLK1與XCLK1以及第二時鐘信號對CLK2與XCLK2的多個信號，其中每個所述多個信號連續(xù)地從起始脈沖信號開始偏移。在一實施例中，第一頻率f1大于第二頻率f2。對第一時鐘信號對CLK1與XCLK1來說，時鐘信號CLK1的相位為時鐘信號XCLK1的相位的反相。對第二時鐘信號對CLK2與XCLK2來說，時鐘信號CLK2的相位為時鐘信號XCLK2的相位的反相。
以上為根據(jù)本發(fā)明所述的較佳實施例。必須說明的是，本發(fā)明提供了許多個可應(yīng)用的發(fā)明概念，所公開的特定實施例僅是說明達成以及使用本發(fā)明的特定方式，不可用以限制本發(fā)明的范圍。
本發(fā)明雖以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，可進行更動與修改，因此本發(fā)明的保護范圍以所提出的權(quán)利要求所限定的范圍為準。
權(quán)利要求
1.一種移位寄存器，包括a.一起始脈沖輸入線，用以提供一起始脈沖；b.一第一信號線，用以提供一第一時鐘信號；c.一第二信號線，用以提供一第二時鐘信號；d.一第三信號線，用以提供一第三時鐘信號；e.一第四信號線，用以提供一第四時鐘信號；以及f.多個級{Sj}，j＝1，2，…，N，N為一正整數(shù)，其中所述第j級Sj包括(i).一第一至第四輸入端，其中當j為奇數(shù)時，所述第一至第四輸入端分別電耦接至所述第一、第二、第三以及第四信號線，用以分別接收所述第一、第二、第三以及第四時鐘信號，且當j為偶數(shù)時，所述第一至第四輸入端分別電耦接至所述第三、第四、第一以及第二信號線，用以分別接收所述第三、第四、第一以及第二時鐘信號；(ii)一第五輸入端，用以接收一輸入信號；(iii)一第一輸出端，電耦接至對應(yīng)的一柵極線，用以提供一柵極驅(qū)動信號至響應(yīng)所述輸入信號以及所述第一至第四時鐘信號的所述柵極，其中所述柵極驅(qū)動信號從所述輸入信號開始偏移；以及(iv)一第二輸出端，用以提供具有一頻率與一相位相同于所述柵極驅(qū)動信號的頻率與相位的一輸出信號；其中多個級{Sj}電串接，如此一來所述第一級S1的所述第五輸入端電耦接至所述起始脈沖輸入線，用以接收所述起始脈沖，且所述第i級Si(i＝2，3，…，N)的所述第五輸入端電耦接至所述第i-1級Si-1的所述第二輸出端，用以接收對應(yīng)于所述第二輸出端的一輸出信號。
2.如權(quán)利要求1所述的移位寄存器，其中每個所述第一至第四時鐘信號以頻率與相位為特征，其中所述第一時鐘信號的頻率與所述第三時鐘信號的頻率為相同，且所述第一時鐘信號的相位與所述第三時鐘信號的相位為反相，且其中所述第二時鐘信號的頻率與所述第四時鐘信號的頻率為相同，且所述第二時鐘信號的相位與所述第四時鐘信號的相位為反相。
3.如權(quán)利要求2所述的移位寄存器，其中所述第一時鐘信號的頻率大于所述第二時鐘信號的頻率。
4.如權(quán)利要求1所述的移位寄存器，還包括一參考線，用以提供一供電電壓至所述第j級Sj，j＝1，2，…，N。
5.如權(quán)利要求4所述的移位寄存器，其中所述第j級Sj(j＝1，2，…，N)還包括一第六輸入端，電耦接至所述參考線，用以接收所述供電電壓。
6.如權(quán)利要求5所述的移位寄存器，其中所述第j級Sj還包括a.一輸入晶體管M1，具有電耦接至所述第五輸入端的一柵極，電耦接至一節(jié)點1的一源極以及電耦接至一節(jié)點5的一漏極，其中所述節(jié)點1電耦接至所述第五輸入端；b.一第一放電晶體管M5，具有電耦接至一節(jié)點4的一柵極，電耦接至所述第六輸入端的一源極以及電耦接至所述節(jié)點5的一漏極；c.一第一放電控制電路，包括多個晶體管M2，M3，M4與M6，每個所述晶體管M2，M3，M4與M6皆具有柵極、源極與漏極，其中所述晶體管M2的柵極與漏極電耦接至所述第四輸入端，且所述晶體管M2的源極電耦接至一節(jié)點7；其中所述晶體管M3的柵極、源極與漏極分別電耦接至所述節(jié)點1、所述第六輸入端以及所述節(jié)點7；其中所述晶體管M4的柵極、源極與漏極分別電耦接至一節(jié)點14、所述第六輸入端以及一節(jié)點6，且所述節(jié)點6電耦接至所述節(jié)點7與節(jié)點4；以及其中所述晶體管M6的柵極、源極與漏極分別電耦接至所述第二輸入端、所述第六輸入端以及所述節(jié)點4；d.一第二放電控制電路，包括多個晶體管M7，M8，M9與M11，每個所述晶體管M7，M8，M9與M11皆具有柵極、源極與漏極，其中所述晶體管M7的柵極與漏極電耦接至所述第二輸入端，且所述晶體管M7的源極電耦接至一節(jié)點9；其中所述晶體管M8的柵極、源極與漏極分別電耦接至所述節(jié)點1、所述第六輸入端以及所述節(jié)點9；其中所述晶體管M9的柵極、源極與漏極分別電耦接至所述節(jié)點14、所述第六輸入端以及一節(jié)點8，其中所述節(jié)點8電耦接至所述節(jié)點9；以及其中所述晶體管M11的柵極、源極與漏極分別電耦接至所述第四輸入端IN4、所述第六輸入端以及一節(jié)點11，其中所述節(jié)點11電耦接至所述節(jié)點9；e.一第二放電晶體管M10，具有電耦接至所述節(jié)點8的柵極，電耦接至所述第六輸入端的源極以及電耦接至一節(jié)點10的漏極，其中所述節(jié)點10電耦接至所述節(jié)點5；f.一拉高晶體管M13，具有電耦接至所述節(jié)點10的柵極，電耦接至一節(jié)點15的源極以及電耦接至一節(jié)點13的漏極，其中所述節(jié)點15電耦接至所述節(jié)點14與所述第一輸出端，且所述節(jié)點13電耦接至所述第一輸入端；g.一晶體管M12，具有電耦接至所述節(jié)點10的柵極，電耦接至所述第二輸出端的源極以及電耦接至所述節(jié)點13的漏極；以及h.一晶體管M15，具有電耦接至所述第三輸入端的柵極，電耦接至所述節(jié)點15的源極以及電耦接至所述第六輸入端的漏極。
7.如權(quán)利要求6所述的移位寄存器，其中所述第j級Sj(j＝1，2，…，N)還包括a.一第七輸入端；以及b.一晶體管M14，具有電耦接至所述第七輸入端的柵極，電耦接至所述第六輸入端的源極以及電耦接至所述節(jié)點14的漏極。
8.如權(quán)利要求7所述的移位寄存器，其中對所述第i級Si(j＝1，2，…，N-1)來說，所述第i級Si的所述第七輸入端用以接收下一級Si+1的一輸出信號。
9.如權(quán)利要求7所述的移位寄存器，其中所述晶體管M1至M15中的至少一者包括一場效應(yīng)薄膜晶體管。
10.如權(quán)利要求6所述的移位寄存器，其中所述拉高晶體管M13可由所述第一時鐘信號所控制。
11.如權(quán)利要求10所述的移位寄存器，其中所述第一放電控制電路與所述第二放電控制電路可由所述第二時鐘信號所控制。
12.一種移位寄存器，包括a.一提供裝置，用以提供具有一第一頻率f1的一第一時鐘信號對CLK1與XCLK1，以及提供具有一第二頻率f2的一第二時鐘信號對CLK2與XCLK2，其中所述第二頻率f2不同于所述第一頻率f1；以及b.一發(fā)生裝置，用以產(chǎn)生響應(yīng)一起始脈沖信號、所述第一時鐘信號對CLK1與XCLK1以及所述第二時鐘信號對CLK2與XCLK2的多個信號，其中每個所述多個信號連續(xù)地從所述起始脈沖信號開始偏移。
13.如權(quán)利要求12所述的移位寄存器，其中所述第一頻率f1大于所述第二頻率f2。
14.如權(quán)利要求12所述的移位寄存器，其中所述時鐘信號CLK1的相位為所述時鐘信號XCLK1的相位的反相。
15.如權(quán)利要求12所述的移位寄存器，其中所述時鐘信號CLK2的相位為所述時鐘信號XCLK2的相位的反相。
16.如權(quán)利要求12所述的移位寄存器，其中所述提供裝置包括一延遲相位時鐘信號發(fā)生器。
全文摘要
一種移位寄存器包括提供裝置以及發(fā)生裝置。提供裝置用以提供具有第一頻率f1的第一時鐘信號對CLK1與XCLK1，以及提供具有第二頻率f2的第二時鐘信號對CLK2與XCLK2，其中第二頻率f2不同于第一頻率f1。發(fā)生裝置用以產(chǎn)生響應(yīng)起始脈沖信號、第一時鐘信號對CLK1與XCLK1以及第二時鐘信號對CLK2與XCLK2的多個信號。每個信號連續(xù)地由起始脈沖信號偏移。
文檔編號G11C19/28GK1917031SQ20061015361
公開日2007年2月21日 申請日期2006年9月12日 優(yōu)先權(quán)日2006年4月7日
發(fā)明者簡志遠, 賴明升 申請人:友達光電股份有限公司