專利名稱：存儲器件的頁面緩沖器電路及編程方法
技術領域：
本發(fā)明涉及用于存儲器件的頁面緩沖器，更具體而言涉及用于多級 單元(MLC)存儲器件的頁面緩沖器電路及編程方法。
背景技術：
閃存通常分為NAND閃存和NOR閃存。NOR閃存具有如此結構， 其中存儲單元分別連接至位線和字線，因而具有良好的隨機存取時間特 性。NAND閃存包括串聯(lián)連接的多個存儲單元，并且每個單元串(cell string)僅需一個接觸，因而具有良好的集成特性。因此，NAND結構 通常用于高度集成的閃存。公知的NAND閃存器件包括存儲單元陣列、行解碼器和頁面緩沖 器。存儲單元陣列包括以行延伸的多個字線、以列延伸的多個位線及分 別對應于位線的多個單元串。在存儲單元陣列的一側設置有連接至公共源線的行解碼器、串選擇 線及字線。在存儲單元陣列的另 一側設置有連接至所述多個位線的頁面 緩沖器。近來，為了進一步提升這種閃存的集成度，人們正在積極研究能夠 在一個存儲單元中存儲多個數(shù)據(jù)的多位單元。這種類型的存儲單元稱作 MLC。單位的存儲單元稱作單級單元(SLC)。MLC通常具有4個或更多閾值電壓分布以及與這些閾值電壓分布 對應的4個或更多數(shù)據(jù)存儲狀態(tài)。2-位數(shù)據(jù)可被編程到其中的MLC具 有4個數(shù)據(jù)存儲器狀態(tài)11、[1000和[Ol]。這4個數(shù)據(jù)存儲狀
態(tài)與每個MLC的閾值電壓分布相對應。例如，假定存儲單元的閾值電壓分布為-2.7 V或以下、0.3至0.7V、 1.3至1.7V以及2.3至2.7V,則[11對應于畫2.7V或以下，[10對應于 0.3至0.7V， [00對應于1.3至1.7V，而[Ol對應于2.3至2.7V。也就 是說，如果MLC的閾值電壓對應于4種類型的閾值電壓分布之一，貝寸 與[ll10卜[00和[01j中的任一個對應的2-位信息;故存儲在MLC 中。下面描述用于閃存器件的編程及讀取操作的MLC頁面緩沖器。圖1是傳統(tǒng)MLC存儲器件的頁面緩沖器的電路圖。參考圖1, MLC存儲器件包括位線選擇單元10和頁面緩沖器20。 位線選擇單元10用于根據(jù)輸入地址來選擇位線。該附圖為簡化視圖， 以《更于描述MCL存儲器件的頁面緩沖器20。如圖1中所示，頁面緩沖器20包括用于對2-位數(shù)據(jù)的最高有效位 (MSB )進行編程的最高有效位鎖存器單元21以及用于對2-位數(shù)據(jù)的 最低有效位(LSB)進行編程的最低有效位鎖存器單元22。存儲器件的頁面緩沖器20包括在偶和奇位線對中的每個位線中， 并且具有與該存儲器件的位線的一半相對應的數(shù)量。位線選擇單元10包括第一至第四NMOS晶體管Nl至N4。MSB鎖存器單元21包括第五至第十三NMOS晶體管N5至N13、 第一至第三反相器IN1至IN3以及第二 PMOS晶體管P2。第二和第三 反相器IN2和IN3構成第一鎖存器Rl。LSB鎖存器單元22包括第十四至第二十NMOS晶體管N14至N20、 第四至第六反相器IN4至IN6以及第三PMOS晶體管P3。第五和第六 反相器IN5和IN6構成第二鎖存器R2。頁面緩沖器20還包括用于為頁面緩沖器20的編程或讀取操作提供 預充電電壓的第一 PMOS晶體管Pl、用于讀取數(shù)據(jù)輸出的第二十一 NMOS晶體管N21及第七反相器IN7。圖1中省略了數(shù)據(jù)輸入的構造。 下面描述頁面緩沖器20的操作。在編程操作中，使用了對2-位數(shù)據(jù)的LSB和MSB進行編程的方法。為此，用于提供預充電電壓的第一PMOS晶體管Pl被導通，而信 號MSBRST被置位為高，以導通MSB鎖存器單元21的第十NMOS晶 體管畫。當施加預充電電壓時，第十一 NMOS晶體管Nil凈皮導通，以4吏第 一鎖存器Rl復位。LSB數(shù)據(jù)被鎖存至MSB鎖存器單元21的第一鎖存器R1中。鎖存在第一鎖存器Rl中的數(shù)據(jù)經(jīng)由第七NMOS晶體管N7傳送至 LSB鎖存器單元22的第二鎖存器R2中。鎖存在LSB鎖存器單元22的第二鎖存器R2中的數(shù)據(jù)被傳送至與 位線選擇單元10所選的位線相連的存儲單元，并被編程至該存儲單元 中。如上所述，LSB數(shù)據(jù)被編程后，執(zhí)行數(shù)據(jù)校驗。LSB數(shù)據(jù)由第二鎖 存器R2讀取并存儲于其中。同時，在對LSB編程后，MSB數(shù)據(jù)被鎖存至MSB鎖存器單元21 的第一鎖存器R1中。將鎖存在第一鎖存器R1中的數(shù)據(jù)與從第二鎖存器R2中讀取的LSB 數(shù)據(jù)進行比較，以確定是否需要執(zhí)行編程。根據(jù)該確定結果來執(zhí)行MSB 數(shù)據(jù)編程。此時，第五、第六、第十四和第十五NMOS晶體管N5、 N6、 N14 和N15比較MSB數(shù)據(jù)與LSB，以便確定編程。另外，當讀取存儲單元中的數(shù)據(jù)時，LSB鎖存器單元22通過第十 七NMOS晶體管N17將讀取數(shù)據(jù)輸出至外部。第十七NMOS晶體管 N17根據(jù)信號LSBPASS來驅動。MSB鎖存器單元21通過第八NMOS晶體管N8將讀取數(shù)據(jù)輸出至 外部。第八NMOS晶體管N8根據(jù)信號MSBPASS來驅動。
如上所迷，用于對MLC進行編程或讀取的頁面緩沖器20包括24 個元件，包括16個NMOS晶體管、6個反相器和2個PMOS晶體管， 其中MSB鎖存器羊元21和LSB鎖存器羊元22是集成的。如上所述，頁面緩沖器20的數(shù)量對應于存儲單元中位線數(shù)量的一 半，并且是用于對數(shù)據(jù)進行編程和讀取的不可缺少的元素。因此，顯然如果存儲器件的容量增加，則位線的數(shù)量增加，且頁面 緩沖器的數(shù)量亦相應增加。這樣，為了提升集成度，有必要減少構成頁 面緩沖器的元件的數(shù)量。發(fā)明內容本發(fā)明旨在存儲器件的頁面緩沖器及編程方法，其中通過減少頁面 緩沖器中的元件數(shù)量，可提升集成度。在一個實施例中，包括與至少位線對相連的多個MLC的存儲器件 的頁面緩沖器電路包括MSB鎖存器、LSB鎖存器、數(shù)據(jù)I/0電路、反 相輸出電路、MSB校驗電路和LSB校驗電路。所述MSB鎖存器響應 于控制信號來對感測節(jié)點的電壓進行感測，并存儲高感測數(shù)據(jù)(upper sensing data )，且輸出反相的高感測數(shù)據(jù)，或者存儲輸入數(shù)據(jù)并輸出反 相的輸入數(shù)據(jù)。所述LSB鎖存器響應于所述控制信號來對感測節(jié)點的 電壓進行感測，并存儲和輸出低感測數(shù)據(jù)(lower sensing data),或者 存儲和輸出通過所述MSB鎖存器接收的輸入數(shù)據(jù)。所述數(shù)據(jù)I/O電路 連接至所述MSB鎖存器和數(shù)據(jù)I/O線，并執(zhí)行感測數(shù)據(jù)或編程數(shù)據(jù)的 輸入和輸出。所述反相輸出電路將所述LSB鎖存器中存儲的數(shù)據(jù)反相， 并將反相的數(shù)據(jù)輸出至所述MSB鎖存器。所述MSB校驗電路響應于所 述MSB鎖存器中存儲的數(shù)據(jù)而輸出校驗信號。所述LSB校驗電路響應 于所述LSB鎖存器中存儲的數(shù)據(jù)而輸出校驗信號。在另一實施例中，存儲器件包括存儲單元陣列、多個頁面緩沖器電 路和多個Y門電路。所述存儲單元陣列包括分別與多個位線對和多個字 線相連的多個MLC。所述多個頁面緩沖器電路包括分別與所述多個位 線對相對應而布置的多個鎖存器電路。每個鎖存器電路輸出數(shù)據(jù)，所述 數(shù)據(jù)在編程操作時將被編程至與對應的位線對相連的MLC之一中。所 述存儲器電路然后存儲從與所述位線對相連的MLC之一讀取的數(shù)據(jù)，
其中僅所述多個鎖存器電路中所包括的第一鎖存器電路被連接至所述數(shù)據(jù)I/0線。所述多個Y門電路分別連接至所述多個頁面緩沖器電路， 且還連接至所述數(shù)據(jù)I/O線。在編程捧作時，響應于1/0拉制信號之一， 所述Y門電路中的每個Y門電路將通過所述數(shù)據(jù)I/O線所接收的編程 數(shù)據(jù)輸出至所述第一鎖存器電路。然后，在讀取操作時，將從所述第一 鎖存器電路所接收的讀取數(shù)據(jù)輸出至所述數(shù)據(jù)I/O線。在本發(fā)明的一個實施例中，提供了用于存儲器件的編程操作方法， 所述存儲器件由分別與多個位線對和多個字線相連的多個MLC構成。 該方法包括下列步驟響應于編程指令，對地址信號進行解碼，根據(jù)所 述解碼的結果來選擇字線和位線，及產生到與所選位線相連的頁面緩沖 器的控制信號；響應于所產生的控制信號，通過頁面緩沖器MSB鎖存 器單元，將低位編程數(shù)據(jù)輸入至LSB鎖存器單元，及將所述數(shù)據(jù)編程 至與所選字線和位線相連的MLC中；將高位編程數(shù)據(jù)輸入至所述頁面 緩沖器的所述MSB鎖存器單元；通過將所述MSB鎖存器單元中的數(shù)據(jù) 傳遞至低編程鎖存器單元并容許所述MSB鎖存器單元讀取和校驗所選 MLC的數(shù)據(jù)來執(zhí)行第一校驗步驟；通過將所述LSB鎖存器單元中所存 儲的高位編程數(shù)據(jù)傳遞至所述MSB鎖存器單元并容許所述LSB鎖存器 單元讀取和校驗所選MLC的數(shù)據(jù)來執(zhí)行第二校驗步驟；以及根據(jù)所述 的第一和第二校驗的結果，將所述MSB鎖存器單元中所存儲的高編程 數(shù)據(jù)編程至所選MLC中。在本發(fā)明的又一實施例中，包括與至少位線對相連的多個MLC的 存儲器件的頁面緩沖器電路包括位線選擇單元、高和低數(shù)據(jù)傳送電路、 MSB鎖存器電路、數(shù)據(jù)I/O電路單元、LSB鎖存器電路和反相輸出電 路。所述位線選擇單元被配置成根據(jù)輸入地址來選擇所述位線對中的位 線。所述高和低數(shù)據(jù)傳送電路連接至感測節(jié)點，所述感測節(jié)點連接至所 述位線選擇單元。所述高和低數(shù)據(jù)傳送電路通過所述感測節(jié)點將編程數(shù) 據(jù)輸出至所述位線選擇單元。所述MSB鎖存器電路連接至感測線和所 述高數(shù)據(jù)傳送電路，并存儲和輸出MSB感測數(shù)據(jù)或編程數(shù)據(jù)。所述數(shù) 據(jù)I/O電路單元連接至所述MSB鎖存器電路和外部數(shù)據(jù)I/O線。所述 數(shù)據(jù)I/O電路單元接收將被編程至所述MSB鎖存器電路中的數(shù)據(jù)，并 將所述MSB鎖存器電路中存儲的感測數(shù)據(jù)輸出至外部數(shù)據(jù)I/O線。所 述LSB鎖存器電路連接至所述感測節(jié)點，并存儲LSB感測數(shù)據(jù)，或通 過所述MSB數(shù)據(jù)傳送電路來接收將被編程至所述MSB鎖存器電路中的 LSB數(shù)據(jù)。所述LSB鎖存器電路將所存儲的LSB數(shù)據(jù)輸出至所述感測 節(jié)點。所述反相輸出電路將所述LSB鎖存器中存儲的數(shù)據(jù)反相，并將 反相的數(shù)據(jù)輸出至所述MSB鎖存器。


圖l是傳統(tǒng)存儲器件的頁面緩沖器的電路圖。圖2是根據(jù)本發(fā)明一實施例的MLC存儲器件的頁面緩沖器的電路圖。圖3是示出MLC存儲器件的存儲器操作方法的視圖。
具體實施方式
將參考附圖來描述本發(fā)明的具體實施例。圖2是根據(jù)本發(fā)明一實施例的MLC存儲器件的頁面緩沖器的電路 圖。圖3是示出MLC存儲器件的存儲器操作方法的視圖。參考圖2，根據(jù)本發(fā)明一實施例的MLC存儲器件包括用于根據(jù)輸中或從存儲單元中讀取數(shù)據(jù)的頁面緩沖器200。位線選擇單元100包括第一至第四NMOS晶體管MN1至MN4。頁面緩沖器200包括用于對2-位數(shù)據(jù)的MSB進行編程的MSB鎖存 器單元210及用于對2-位數(shù)據(jù)的LSB進行編程的LSB鎖存器單元220。MSB鎖存器單元210包括第五至第十一 NMOS晶體管MN5至 MNll、第一至第三反相器II至13。 LSB鎖存器單元220包括第十二至 第十七NMOS晶體管MN12至MN17、第四和第五反相器14和15。用于提供預充電電壓的第一 PMOS晶體管MP1連接至頁面緩沖器 200的節(jié)點NDl。第一 PMOS晶體管MP1根據(jù)預充電信號PRECH—N來驅動，并以 供電電壓對節(jié)點NDl預充電。下面描述MSB鎖存器單元210的構造。第五NMOS晶體管MN5 根據(jù)用于數(shù)據(jù)傳送之目的的數(shù)據(jù)傳送信號DATTRAN來工作，并連接 于節(jié)點ND1和節(jié)點ND4之間。第五NMOS晶體管MN5將MSB鎖存 器羊元210中鎖存的數(shù)椐傳遞至LSB鎖存器羊元220或與位線逸棒羊 元100相連的存儲單元。第一反相器II連接于節(jié)點ND5和節(jié)點ND4之間。節(jié)點ND5連接 至第六NMOS晶體管MN6的柵極。第一反相器11用來防止節(jié)點ND5 由于數(shù)據(jù)輸出操作而被任意改變。第六NMOS晶體管MN6將MSB編程檢驗結果信號MSBVER—N 輸出為供電電壓。該信號在圖2所示電路以外使用，以便通知MSB編 程檢驗結果。第二和第三反相器12和13連接在節(jié)點ND6和節(jié)點ND7之間，由 此形成第一鎖存器211。第一鎖存器211臨時存儲用于編程或讀取操作 的MSB數(shù)據(jù)。另外，第七NMOS晶體管MN7連接在節(jié)點ND6和ND8之間。MSB 復位信號MSBTST或數(shù)據(jù)加載信號DATALOAD輸入到第七NMOS晶 體管MN7的柵極中，由此對第一鎖存器211進行置位。因此，創(chuàng)建了 將輸入數(shù)據(jù)存儲于第一鎖存器211中的路徑。第九NMOS晶體管MN9連接在節(jié)點ND8和地電壓之間，并具有 與節(jié)點ND1的預充電線相連的柵極。第九NMOS晶體管MN9提供用于將第一鎖存器211復位至邏輯0 的路徑。另夕卜，第八NMOS晶體管MN8連接在節(jié)點ND7和節(jié)點ND8之間， 并且用于對MSB進行置位的數(shù)據(jù)加載信號的反相信號DADALOAD一N 或MSBSET信號輸入到其柵極。第十一 NMOS晶體管MN11連接在節(jié)點ND4和節(jié)點ND9之間，并 根據(jù)數(shù)據(jù)輸出信號DATAOUT來提供數(shù)據(jù)輸出路徑。第十NMOS晶體管MN10連接到節(jié)點ND8和節(jié)點ND9，并根據(jù)數(shù) 據(jù)輸入信號DATAIN來提供數(shù)據(jù)輸入路徑。
第十八NMOS晶體管MN18提供將從節(jié)點ND9輸出的數(shù)據(jù)輸出到 數(shù)據(jù)線DL的路徑。同時，下面描迷了 LSB鎖存器單元220的構造。第十二 NMOS晶體管MN12連接在節(jié)點ND1和節(jié)點ND10之間， 并提供將LSB鎖存器單元220中鎖存的LSB數(shù)據(jù)編程至存儲單元中的 路徑。第十二 NMOS晶體管MN12的柵極連接至LSB的編程信號 LSBPROG。第十三NMOS晶體管MN13連接在節(jié)點ND1和節(jié)點ND11之間。 第十三NMOS晶體管MN13的柵極連接至標志控制信號。標志用于將數(shù)據(jù)從LSB鎖存器單元220再次移至MSB鎖存器單元 210。來自LSB鎖存器單元的數(shù)據(jù)是先前在編禾呈操作期間從MSB鎖存 器單元210移至LSB鎖存器單元220的數(shù)據(jù)。以此方式移至MSB鎖存 器單元210的數(shù)據(jù)是LSB鎖存器單元220的數(shù)據(jù)的反相數(shù)據(jù)。第十四NMOS晶體管MN14接收供電電壓，并根據(jù)節(jié)點ND11的狀 態(tài)來輸出LSB編程校驗信號LSBVER—N。第四和第五反相器14和15連接在節(jié)點ND10和節(jié)點ND11之間， 并包括第二鎖存器221。第十五NMOS晶體管MN15連接在節(jié)點ND11和節(jié)點ND12之間， 并且LSB的復位信號LSBRST輸入到其柵極。第十六NMOS晶體管MN16連接在節(jié)點ND10和節(jié)點ND12之間， 并且LSB的置位信號LSBSET輸入到其柵極。另外，第十七NMOS晶體管MN17連接在節(jié)點ND12和地電壓之 間，并且其柵極與節(jié)點ND1連接。上述構造的頁面緩沖器20總共包括18個元件，包括13個NMOS 晶體管和5個反相器。這個數(shù)目比傳統(tǒng)頁面緩沖器的元件數(shù)目少七。下面描述根據(jù)本發(fā)明一實施例的元件數(shù)目減少的頁面緩沖器200的 操作。 根據(jù)本發(fā)明一實施例的頁面緩沖器200在讀取操作時分別從MSB 鎖存器單元210和LSB鎖存器單元220讀取LSB頁面數(shù)據(jù)和MSB頁 面數(shù)據(jù)，并通過笫十一 NMOS晶體管MN11將讀取數(shù)椐輸出到外部電 路。更具體地，MSB鎖存器單元210通過第十一 NMOS晶體管MN11 輸出MSB頁面的數(shù)據(jù)。LSB鎖存器單元220將LSB頁面的數(shù)據(jù)傳遞至 MSB鎖存器單元210,并通過第十一 NMOS晶體管MN11輸出至外部。為了將LSB鎖存器單元220的數(shù)據(jù)傳遞至MSB鎖存器單元210, 需要信號PRECH—N被輸入為邏輯低(L)、第一 PMOS晶體管MP1 導通、而且節(jié)點ND1被施加以供電電壓Vcc并因此變成邏輯高(H)。 同時，通過將MSBSET信號輸入為邏輯高，第八NMOS晶體管MN8 被導通。借助于節(jié)點ND1的邏輯高，第九NMOS晶體管MN9被導通，且 第八NMOS晶體管MN8被導通。因此，節(jié)點ND7變低，而節(jié)點ND5變高。之后，信號LSBPROG被輸入為邏輯高，而信號MSBRST被輸入 為邏輯高，以〗吏節(jié)點ND10的LSB頁面信息被傳遞至節(jié)點ND5。將LSB鎖存器單元220的數(shù)據(jù)傳遞至MSB鎖存器單元210所花費 的時間為幾ps或更少，因而很少會影響總的數(shù)據(jù)輸出時間。另外，下面描述根據(jù)本發(fā)明一實施例的頁面緩沖器200的數(shù)據(jù)編程 方法。為了對LSB數(shù)據(jù)編程，MSB鎖存器單元210控制信號DATAIN和 信號MSBRST或MSBSET,并接收和鎖存LSB數(shù)據(jù)。通過采用信號DATTRAN、 PRECH_N和LSBSET或LSBRST,鎖 存在MSB鎖存器單元210中的數(shù)據(jù)被傳遞至LSB鎖存器單元220。借助于公共LSB數(shù)據(jù)編程方法，傳遞至LSB鎖存器單元220的LSB 數(shù)據(jù)被編程至存儲單元中。在對LSB數(shù)據(jù)編程后，對MSB數(shù)據(jù)進行編程。
在對MSB數(shù)據(jù)進行編程前，MSB鎖存器單元210和LSB鎖存器單 元220被置位至初始狀態(tài)。為了將MSB鎖存器單元210和LSB鎖存器 羊元220置倬至初始狀態(tài)，通過將信號PRECH—N輸入為逸鈄低，第一 PMOS晶體管MP1被導通，從而將節(jié)點ND1 i電平變?yōu)楦?。通過將信 號MSBRST和LSBSET輸入為邏輯高，節(jié)點ND5變低，從而使節(jié)點 ND10為邏輯低。在初始化置位之后，通過采用信號DATAIN和MSBRST或 MSBSET， MSB數(shù)據(jù)被鎖存至第一鎖存器211中。通過利用第一鎖存 器211中鎖存的數(shù)據(jù)，執(zhí)行MSB標志檢驗。MSB標志檢驗用于確定是否需要對數(shù)據(jù)編程。節(jié)點ND5的狀態(tài)根 據(jù)第一鎖存器211中鎖存的數(shù)據(jù)來改變，而第六NMOS晶體管MN6根 據(jù)節(jié)點ND5的狀態(tài)而導通/關斷。對當?shù)诹鵑MOS晶體管MN6導通或 關斷時輸出的信號MSBVER_N進行檢驗，以確定輸入的MSB數(shù)據(jù)并 決定是否需要編程操作。更具體而言，存儲單元在擦除狀態(tài)具有數(shù)據(jù)值"ll"，并且僅在輸入 數(shù)據(jù)為"O"時執(zhí)行數(shù)據(jù)編程操作。如果輸入數(shù)據(jù)為"0"，則節(jié)點ND5變 高，而第六NMOS晶體管MN6導通。第六NMOS晶體管MN6導通， 以便輸出信號MSBVER_N，從而通知需要編程操作。另外，LSB鎖存器單元220施加信號LSBSET，以^更將編程至存儲 單元中的LSB數(shù)據(jù)鎖存到第二鎖存器單元221中。之后，輸入到MSB鎖存器單元210的MSB數(shù)據(jù)被傳遞至LSB鎖 存器單元220中。在LSB中，對依賴于第十四NMOS晶體管MN14的 導通/關斷的信號LSBVER—N進行檢驗，以確定是否需要執(zhí)行編程操作。之后，在MSB鎖存器單元中對存儲單元中存儲的數(shù)據(jù)進行校驗。 這是為了在MSB編程之前通過確定可能已經(jīng)執(zhí)行MSB編程的存儲單元 來停止進一步的編程。換言之，當尋求通過MSB編程來存儲數(shù)據(jù)001或[01時，在達到僅 以LSB數(shù)據(jù)編程過程來分配(distribute )數(shù)據(jù)[00或[011的閾值電壓時， 停止進一步的編程。
為了確定是否存在已達到分配數(shù)據(jù)[001的閾值電壓的單元，MSB鎖 存器單元210通過施加信號MSBRST來讀取和校驗來自位線的數(shù)據(jù)。 校驗結果通過信號MSBVER—N (即，第六NMOS晶體管MN6的MSB 標志檢驗信號)來通知。
從MSB鎖存器單元210傳送至LSB鎖存器單元220的信息再次被 移至MSB鎖存器單元210。
將LSB鎖存器單元220的數(shù)據(jù)移至MSB鎖存器單元210的原因在 于，其對在存儲單元校驗過程中已被錯誤地改變的數(shù)據(jù)進行校正。
換言之，在校驗后，在節(jié)點ND5的數(shù)據(jù)變得不同于原始MSB編程 的數(shù)據(jù)的情況下，LSB鎖存器單元220的數(shù)據(jù)被取回并校正。
在對數(shù)據(jù)00進行校驗之后，[Oll編程被校驗。在對[01編程進行校 驗時，LSB鎖存器單元220加載來自存儲單元的數(shù)據(jù)，并對所加載的數(shù) 據(jù)進行校驗。
用于校驗的存儲單元對位線進行置位，而LSB鎖存器單元220加載 LSB頁面并執(zhí)行校驗。通過經(jīng)由第十四NMOS晶體管MN14輸出信號 LSBVER—N (即LSB標志檢驗信號)來通知校驗結果。
在如上所述對00和[01進行校驗后，在需要執(zhí)行MSB編程的存儲 單元上執(zhí)4亍MSB編禾呈。
在對數(shù)據(jù)[00校驗后，可通過經(jīng)由為對MSB數(shù)據(jù)進行編程而選擇的 位線施加信號DATTRAN來執(zhí)行MSB編程，所述MSB數(shù)據(jù)已從LSB 鎖存器單元220傳遞至MSB鎖存器單元210。
根據(jù)本發(fā)明一實施例的頁面緩沖器200的MSB編程方法簡要總結 如下。
首先，將MSB鎖存器單元210和LSB鎖存器單元220復位。此 時施加的信號包括信號PRECH—N、 MSBRST和LSBSET。節(jié)點ND5 和節(jié)點ND10變?yōu)檫壿嫷汀?br> 另外，MSB鎖存器單元210接收MSB數(shù)據(jù)。此時施加的信號包 括PASS、 DATAIN、 MSBSET或MSBRST，如圖2所示。
通過執(zhí)行MSB標志檢驗，確定MSB鎖存器單元210中鎖存的數(shù) 據(jù)是否需要編程。也就是說，當輸入數(shù)據(jù)為"0"時，需要執(zhí)行編程操作， 而當輸入數(shù)據(jù)為"l，，時，不需要執(zhí)行編程捧作。
在完成了 MSB標志檢驗后，LSB鎖存器單元220讀取為編程操 作而連接的存儲單元的LSB數(shù)據(jù)。
另夕卜，在存儲于MSB鎖存器單元210中的MSB數(shù)據(jù)被移至LSB 鎖存器單元220后，MSB鎖存器單元210對存儲單元中的數(shù)據(jù)[00執(zhí)
行校驗。
如果校驗完成，則LSB鎖存器單元220的數(shù)據(jù)被再次移至MSB 鎖存器單元210。 LSB鎖存器單元220對存儲單元中的[011執(zhí)行數(shù)據(jù)校驗。
在校驗完成后，針對已確定為需要編程的存儲單元來選擇位線， 并將MSB鎖存器單元210中存儲的MSB數(shù)據(jù)編程至這些存儲單元中。
在以上方法中，重復MSB鎖存器單元210和LSB鎖存器單元220 分別對[00和[01執(zhí)行數(shù)據(jù)校驗的過程，同時執(zhí)行MSB編程。如果對數(shù) 據(jù)00需要存儲在其中的存儲單元完成了編程操作，則可省略對[01的 校驗過程。
如上所述，根據(jù)依照本發(fā)明的存儲器件的頁面緩沖器電路和編程 方法，可減少包括MLC存儲器件的頁面緩沖器的元件的數(shù)量。因此， 可減小面積，且可有效地執(zhí)行編程操作。
本發(fā)明的以上實施例是說明性的，并且可以有各種替換方式。根據(jù) 本公開，其它的增加、減少或更改是顯而易見的，并且將落入所附權利要 求的范圍內。
權利要求
1、一種存儲器件的頁面緩沖器電路，所述存儲器件包括與至少位線對相連的多個多級單元(MLC)，所述頁面緩沖器電路包括最高有效位(MSB)鎖存器，配置成響應于控制信號來對感測節(jié)點的電壓進行感測，并存儲高感測數(shù)據(jù)，所述MSB鎖存器被配置成輸出反相的高感測數(shù)據(jù)，或者存儲輸入數(shù)據(jù)并輸出反相的輸入數(shù)據(jù)；最低有效位(LSB)鎖存器，配置成響應于所述控制信號來對所述感測節(jié)點的電壓進行感測，所述LSB鎖存器被配置成存儲和輸出低感測數(shù)據(jù)，或者存儲和輸出通過所述MSB鎖存器接收的輸入數(shù)據(jù)；數(shù)據(jù)I/O電路，其耦合至所述MSB鎖存器和數(shù)據(jù)I/O線，所述數(shù)據(jù)I/O電路被配置成執(zhí)行感測數(shù)據(jù)的輸入和輸出或編程數(shù)據(jù)的輸入和輸出；反相輸出電路，配置成將所述LSB鎖存器中存儲的數(shù)據(jù)反相，所述反相輸出電路被配置成將反相的數(shù)據(jù)輸出至所述MSB鎖存器；MSB校驗電路，配置成響應于所述MSB鎖存器中存儲的數(shù)據(jù)而輸出校驗信號；及LSB校驗電路，配置成響應于所述LSB鎖存器中存儲的數(shù)據(jù)而輸出校驗信號。
2、 如權利要求1所述的頁面緩沖器電路，還包括位線選擇電路，配置成響應于位線選擇信號和放電信號來選擇所述 位線對中的位線，所述位線選擇電路被配置成將所選位線連接至所述感 測節(jié)點；預充電電路，配置成響應于預充電控制信號在內部對所述感測節(jié)點 進行充電；數(shù)據(jù)輸入電路，配置成響應于數(shù)據(jù)輸入信號來將所述輸入數(shù)據(jù)輸出 至所述MSB鎖存器，所述輸入數(shù)據(jù)是通過數(shù)據(jù)I/O節(jié)點從Y門電路接 收的數(shù)據(jù)；數(shù)據(jù)輸出電路，配置成根據(jù)所述控制信號來將所述MSB鎖存器的 數(shù)據(jù)輸出至Y門。
3、 如權利要求l所述的頁面緩沖器電路，其中 所迷MSB校驗電路包括NMOS晶體管，所述MSB校驗電路被配 置成根據(jù)所述MSB鎖存器中存儲的數(shù)據(jù)來輸出第一校驗信號，以及所迷LSB校驗電路包括NMOS晶體管，所迷LSB校驗電路被配置 成根據(jù)所述LSB鎖存器中存儲的數(shù)據(jù)來輸出第二校驗信號。
4、 如權利要求2所述的頁面緩沖器電路，其中所述MSB鎖存器包括MSB感測電路，配置成根據(jù)所述感測節(jié)點的電壓來產生MSB數(shù)據(jù)；MSB鎖存器電路，配置成鎖存所述MSB數(shù)據(jù)并輸出反相的MSB 數(shù)據(jù)，或者鎖存從所述數(shù)據(jù)輸入電路接收的LSB數(shù)據(jù)并將反相的LSB 數(shù)據(jù)輸出至所述LSB鎖存器；反相數(shù)據(jù)輸出電路，配置成將所述MSB鎖存器電路中存儲的MSB 或LSB數(shù)據(jù)反相，所述反相數(shù)據(jù)輸出電路被配置成輸出反相的數(shù)據(jù)； 以及數(shù)據(jù)傳送電路，配置成將從所述數(shù)據(jù)輸入電路接收的數(shù)據(jù)傳遞至所 述MSB鎖存器電路。
5、 如權利要求2所述的頁面緩沖器電路，其中所述LSB鎖存器包括LSB感測電路，配置成根據(jù)所迷感測節(jié)點的電壓來產生LSB數(shù)據(jù)；LSB鎖存器電路，配置成鎖存所述LSB數(shù)據(jù)并輸出鎖存的LSB數(shù) 據(jù)；以及LSB輸出電路，配置成將所述LSB鎖存器電路中存儲的數(shù)據(jù)輸出 至感測線。
6、 一種存儲器件，包括存儲單元陣列，其包括分別與多個位線對和多個字線相連的多個 MLC;多個頁面緩沖器電路，其包括分別與所述多個位線對相對應而布置 的多個鎖存器電路，其中所述鎖存器電路中的每個鎖存器電路輸出在編 程操作時將被編程至與對應的位線對相連的所述MLC之一中的數(shù)據(jù)， 并存儲從與所述位線對相連的所述MLC之一讀取的數(shù)據(jù)，并且其中所述多個鎖存器電路中所包括的第一鎖存器電路被連接至數(shù)據(jù)i/o線，而 其它鎖存器電路不連接至所述數(shù)據(jù)I/0線；以及多個Y門電路，其分別連接至所述多個頁面緩沖器電路，且還連接 至所述數(shù)據(jù)I/0線，其中在編程搡作時響應于I/0控制信號之一，所速出至所述第一鎖存器電路，并在讀取操作時，將從所述第一鎖存器電路 所接收的讀取數(shù)據(jù)輸出至所述數(shù)據(jù)I/O線。
7、 如權利要求6所述的存儲器件，其中所述頁面緩沖器電路中的 每個頁面緩沖器電路包括MSB鎖存器，配置成響應于控制信號來對感測節(jié)點的電壓進行感 測，并存儲高感測數(shù)據(jù)，并輸出反相的高感測數(shù)據(jù)，或者存儲輸入數(shù)據(jù) 并輸出反相的輸入數(shù)據(jù)；LSB鎖存器，配置成響應于所述控制信號來對所述感測節(jié)點的電壓 進行感測，并存儲和輸出低感測數(shù)據(jù)，或者存儲和輸出通過所述MSB 鎖存器接收的輸入數(shù)據(jù)；反相輸出電路，配置成將所述LSB鎖存器中存儲的數(shù)據(jù)反相，并 將反相的數(shù)據(jù)輸出至所述MSB鎖存器；MSB校驗電路，配置成響應于所述MSB鎖存器中存儲的數(shù)據(jù)而輸 出校驗信號；及LSB校驗電路，配置成響應于所述LSB鎖存器中存儲的數(shù)據(jù)而輸 出校驗信號。
8、 如權利要求7所述的存儲器件，其中所述頁面緩沖器電路中的 每個頁面緩沖器電路包括位線選擇電路，配置成響應于位線選擇信號和放電信號來選擇所述 位線對中的位線，并將所選位線連接至所述感測節(jié)點；預充電電路，配置成響應于預充電控制信號在內部對所述感測節(jié)點 進行充電；數(shù)據(jù)輸入電路，配置成響應于數(shù)據(jù)輸入信號來將所述輸入數(shù)據(jù)輸出 至所述MSB鎖存器，所述輸入數(shù)據(jù)是通過數(shù)據(jù)I/O節(jié)點從Y門電路接 收的；數(shù)據(jù)輸出電路，配置成根據(jù)所述控制信號將所述MSB鎖存器的數(shù) 據(jù)輸出至Y門。
9、 如權利要求7所述的存儲器件，其中所述MSB鎖存器包括 MSB感測電路，配置成根據(jù)所迷感測節(jié)點的電壓來產生MSB數(shù)據(jù)；MSB鎖存器電路，配置成鎖存所述MSB數(shù)據(jù)并輸出反相的MSB 數(shù)據(jù)，或者鎖存從所述數(shù)據(jù)輸入電路接收的LSB數(shù)據(jù)并將反相的LSB 數(shù)據(jù)輸出至所述LSB鎖存器；反相數(shù)據(jù)輸出電路，配置成將所述MSB鎖存器電路中存儲的MSB 或LSB數(shù)據(jù)反相，并輸出反相的數(shù)據(jù)；以及數(shù)據(jù)傳送電路，配置成將從所述數(shù)據(jù)輸入電路接收的數(shù)據(jù)傳遞至所 述MSB鎖存器電路。
10、 如權利要求7所述的存儲器件，其中所述LSB鎖存器包括 LSB感測電路，配置成根據(jù)所述感測節(jié)點的電壓來產生LSB數(shù)據(jù)；以及LSB鎖存器電路，配置成鎖存所述LSB數(shù)據(jù)并輸出鎖存的LSB數(shù) 據(jù)；以及LSB輸出電路，配置成將所述LSB鎖存器電路中存儲的數(shù)據(jù)輸出 至感測線。
11、 一種存儲器件的編程操作方法，所述存儲器件包括分別與多個 位線對和多個字線相連的多個MLC，所述方法包括響應于編程指令，對地址信號進行解碼，以根據(jù)所述解碼的結果來 選擇字線和位線，并將控制信號提供給與所選位線相連的頁面緩沖器；響應于所述控制信號，通過頁面緩沖器的MSB鎖存器單元，將低 編程數(shù)據(jù)輸入至LSB鎖存器單元；將低編程數(shù)據(jù)編程至與所選字線和位線相連的MLC中；將高編程數(shù)據(jù)輸入至所述頁面緩沖器的所述MSB鎖存器單元；執(zhí)行第一校驗步驟將輸入至所述MSB鎖存器單元的高編程數(shù)據(jù) 傳遞至低編程鎖存器單元，并容許所述MSB鎖存器單元讀取和校驗所 選MLC的數(shù)據(jù)；執(zhí)行第二校驗步驟在所述第一校驗之后，將高編程數(shù)據(jù)傳遞至所述MSB鎖存器單元，以容許所述LSB鎖存器單元讀取和校驗所選MLC 的數(shù)據(jù)，所述高編程數(shù)據(jù)為所述LSB鎖存器單元中存儲的數(shù)據(jù)；以及根據(jù)所述第一和第二校驗的結杲，將所迷MSB鎖存器單元中所存 儲的高編程數(shù)據(jù)編程至所選MLC中。
12、 如權利要求11所述的方法，其中對所述低編程數(shù)據(jù)編程包括響應于控制信號，將所述頁面緩沖器的MSB鎖存器單元和LSB鎖 存器單元復位；響應于數(shù)據(jù)輸入信號，將從Y門電路接收的低編程數(shù)據(jù)存儲在所述 MSB鎖存器單元中；將所述MSB鎖存器單元中存儲的低編程數(shù)據(jù)傳遞至所述LSB鎖存 器單元，對所傳遞的低編程數(shù)據(jù)進行校驗，并根據(jù)所述校驗的結果將所 述低編程數(shù)據(jù)編程至所選MLC中；以及讀取被編程至所述MLC中的LSB數(shù)據(jù)并對所讀取的LCB數(shù)據(jù)進 行校驗。
13、 如權利要求12所述的方法，其中對所述低編程數(shù)據(jù)的校驗包 括當所述低編程數(shù)據(jù)為"l"時不執(zhí)行編程，而當所述低編程數(shù)據(jù)為"O" 時執(zhí)行編程。
14、 如權利要求11所述的方法，其中所述第一校驗步驟包括響應于所述高編程數(shù)據(jù)來讀取被編程至所選MLC中的數(shù)據(jù)的 MSB,并輸出第一校驗數(shù)據(jù)；以及根據(jù)所述第一校驗數(shù)據(jù)的邏輯值，確定是否需要將所述高編程數(shù)據(jù) 編程至所選MLC中。
15、 如權利要求11所述的方法，其中所述第二校驗步驟包括響應于所述高編程數(shù)據(jù)讀取被編程至所選MLC中的數(shù)據(jù)的LSB， 并輸出第二校驗數(shù)據(jù)；以及根據(jù)所述第二校驗數(shù)據(jù)的邏輯值，確定是否需要將所述高編程數(shù)據(jù) 編程至所選MLC中。
16、 一種存儲器件的頁面緩沖器電路，所述存儲器件包括與至少位 線對相連的多個MLC，所述頁面緩沖器電路包括位線選擇單元，配置成根據(jù)輸入地址來選擇所述位線對中的位線； 高和低數(shù)據(jù)傳送電路，其連接至感測節(jié)點，所迷感測節(jié)點連接至所 述位線選擇單元，所述高和低數(shù)據(jù)傳送電路被配置成通過所述感測節(jié)點將編程數(shù)振輸出至所迷位線逸棒羊元；MSB鎖存器電路，其連接至感測線和所述高數(shù)據(jù)傳送電路，并被 配置成存儲和輸出MSB感測數(shù)據(jù)或編程數(shù)據(jù)；數(shù)據(jù)I/0電路單元，其連接至所述MSB鎖存器電路，且還連接至 外部數(shù)據(jù)I/O線，所述數(shù)據(jù)I/O電路單元被配置成接收將被編程至所述 MSB鎖存器電路中的數(shù)據(jù)，并將所述MSB鎖存器電路中存儲的感測數(shù) 據(jù)輸出至外部數(shù)據(jù)1/0線；LSB鎖存器電路，其連接至所述感測節(jié)點，并被配置成存儲LSB 感測數(shù)據(jù)，或通過所述MSB數(shù)據(jù)傳送電路來接收將被編程至所述MSB 鎖存器電路中的LSB數(shù)據(jù)，并將所述LSB數(shù)據(jù)輸出至所述感測節(jié)點； 以及反相輸出電路，配置成將所述LSB鎖存器中存儲的數(shù)據(jù)反相，并 將反相的數(shù)據(jù)輸出至所述MSB鎖存器。
17、 如權利要求16所述的頁面緩沖器電路，其中所述LSB鎖存器 電路將所感測的數(shù)據(jù)通過所述感測節(jié)點傳遞至所述MSB鎖存器電路， 以便將所述數(shù)據(jù)輸出至外部。
18、 如權利要求16所述的頁面緩沖器電路，其中所述MSB鎖存器 電路和所述LSB鎖存器電路連接至校驗電路，所述校驗電路根據(jù)其中 存儲的數(shù)據(jù)來輸出校驗結果。
全文摘要
一種存儲器件的頁面緩沖器電路，所述存儲器件包括與至少位線對相連的多個多級單元(MLC)，頁面緩沖器電路包括最高有效位(MSB)鎖存器、最低有效位(LSB)鎖存器、數(shù)據(jù)I/O電路、反相輸出電路、MSB校驗電路和LSB校驗電路。MSB鎖存器配置成響應于控制信號來對感測節(jié)點的電壓進行感測，并存儲高感測數(shù)據(jù)，且輸出反相的高感測數(shù)據(jù)，或者存儲輸入數(shù)據(jù)并輸出反相的輸入數(shù)據(jù)。LSB鎖存器響應于所述控制信號來對感測節(jié)點的電壓進行感測，并存儲和輸出低感測數(shù)據(jù)，或者存儲和輸出通過MSB鎖存器接收的輸入數(shù)據(jù)。數(shù)據(jù)I/O電路連接至MSB鎖存器和數(shù)據(jù)I/O線，并配置成執(zhí)行感測數(shù)據(jù)的輸入和輸出或編程數(shù)據(jù)的輸入和輸出。
文檔編號G11C16/06GK101154448SQ20061015643
公開日2008年4月2日 申請日期2006年12月31日 優(yōu)先權日2006年9月29日
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