專利名稱：：易失性存儲(chǔ)器的寄存器讀取的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明大體而言涉及存儲(chǔ)器領(lǐng)域，且具體而言涉及一種用以讀取來(lái)自易失性存儲(chǔ)器模塊的寄存器的方法。
背景技術(shù)：
：便攜式電子裝置已成為現(xiàn)代生活中普遍存在的配備。便攜式電子裝置的兩個(gè)現(xiàn)代趨勢(shì)是功能越來(lái)越強(qiáng)且尺寸越來(lái)越小。不斷增強(qiáng)的功能要求更高的計(jì)算能力和更大的存儲(chǔ)器。便攜式電子裝置的尺寸減小使得功率消耗具有額外費(fèi)用，因?yàn)檩^小的電池所能存儲(chǔ)和釋放的電力較少。因此，能提高性能和降低功率消耗的進(jìn)步會(huì)對(duì)便攜式電子裝置較為有利。多數(shù)便攜式電子裝置包括動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(DRAM)以存儲(chǔ)處理器或其他控制器的指令和數(shù)據(jù)。DRAM是現(xiàn)有最成本有效的固態(tài)存儲(chǔ)器技術(shù)。盡管諸如磁盤驅(qū)動(dòng)器等大容量存儲(chǔ)技術(shù)的每比特價(jià)格較低，但長(zhǎng)訪問(wèn)延時(shí)、大功率消耗和對(duì)震動(dòng)或搖擺的高敏感度使大容量存儲(chǔ)驅(qū)動(dòng)器不能用于許多便攜式電子裝置應(yīng)用。同步DRAM(SDRAM)通過(guò)使所有控制信號(hào)和數(shù)據(jù)傳送周期與時(shí)鐘邊緣對(duì)準(zhǔn)來(lái)提供相對(duì)于傳統(tǒng)DRAM得到改良的性能和簡(jiǎn)化的接口設(shè)計(jì)。雙數(shù)據(jù)率(DDR)SDRAM允許在時(shí)鐘的上升和下降邊緣二者上進(jìn)行數(shù)據(jù)傳送，以提供更高的性能。多數(shù)SDRAM模塊包括模式寄存器，以存儲(chǔ)諸如CAS延時(shí)、突發(fā)長(zhǎng)度及類似參數(shù)等可配置參數(shù)。隨著SDRAM技術(shù)的復(fù)雜度和可配置度增加，許多SDRAM模塊添加了擴(kuò)展模式寄存器，以存儲(chǔ)其他可配置參數(shù)，例如寫入長(zhǎng)度、驅(qū)動(dòng)長(zhǎng)度和類似參數(shù)。模式寄存器和擴(kuò)展模式寄存器均是只寫的。也就是說(shuō)，控制器不能讀取這些寄存器的內(nèi)容。由于引入了模式寄存器和擴(kuò)展寄存器，DRAM模塊首次存儲(chǔ)了不同于寫入DRAM陣列和從DRAM陣列讀取的數(shù)據(jù)。因此，需要新的數(shù)據(jù)傳送操作。許多SDRAM模塊包括模式寄存器設(shè)置(MRS)和擴(kuò)展模式寄存器設(shè)置(EMRS)操作，以使得所述寄存器裝載所需參數(shù)。這些操作一般通過(guò)下列步驟來(lái)實(shí)施同時(shí)驅(qū)動(dòng)CS、RAS、CAS和WE控制信號(hào)變?yōu)榈碗娖?，使用?kù)地址比特在MRS和EMRS之間進(jìn)行選擇，及在地址線AO-All上將欲寫入的信息提供至所選寄存器。在多數(shù)實(shí)施方案中，所有的DRAM庫(kù)必須在MRS或EMRS命令出現(xiàn)時(shí)處于非激活狀態(tài)，且在指定的最小持續(xù)時(shí)間(例如，6個(gè)吋鐘周期)內(nèi)不可將其他操作指引至SDRAM模塊。這些限制不會(huì)不利地影響SDRAM性能，這是因?yàn)橛捎谀Ｊ郊拇嫫骱蛿U(kuò)展模式寄存器的性質(zhì)，其僅在初始化時(shí)被寫入一次且不會(huì)改變。第三代圖形雙數(shù)據(jù)率工業(yè)規(guī)范(GDDR3)提供從SDRAM模塊中讀取不同于DRAM陣列中所存儲(chǔ)數(shù)據(jù)的信息的能力。作為在EMRS操作期間的一個(gè)選項(xiàng)，SDRAM可在數(shù)據(jù)總線上輸出賣方代碼和版本號(hào)(在地址總線上傳輸EMRS寫入信息)。必須遵守所有關(guān)于EMRS操作的限制一所有庫(kù)必須空閑，且所述操作后跟隨一最小的不活動(dòng)持續(xù)時(shí)間(例如，6個(gè)時(shí)鐘周期)。由于信息(賣方ID和版本號(hào))的靜態(tài)性質(zhì)，其僅需讀取一次，例如在初始化期間，且EMRS操作的限制并不會(huì)明顯地影響性能。DRAM操作的一個(gè)基本方面是必須周期性地更新每一比特位置處用于存儲(chǔ)數(shù)據(jù)的電容電荷以保持?jǐn)?shù)據(jù)狀態(tài)。DRAM陣列以行為單位來(lái)刷新；某些SDRAM模塊可同時(shí)刷新多個(gè)DRAM庫(kù)中的同一行。必須在指定刷新周期內(nèi)刷新DRAM陣列中的每一行?？稍诿恳凰⑿轮芷趦?nèi)依次刷薪各DRAM行，這稱作集中式刷新。然而，這會(huì)阻止在為遍歷所有行所需的時(shí)間內(nèi)訪問(wèn)DRAM陣列，且引起性能降級(jí)。作為選擇，可使每一行的各刷新循環(huán)均勻分布于整個(gè)刷新周期中，并散布有讀取和寫入數(shù)據(jù)傳送。這稱作分布式刷新。分布式刷新實(shí)施方式更為常見，因?yàn)槠鋷?lái)的性能損失更小?？偟乃杷⑿轮芷诩耙虼怂⑿卵h(huán)在分布式刷新操作中的間距取決于DRAM陣列電路小片的溫度。一般的經(jīng)驗(yàn)規(guī)則是，DRAM陣列電路小片的溫度每升高10'C，刷新率必須加倍。為SDRAM模塊指定的刷新周期通常是DRAM在其最高的預(yù)期操作溫度下所需的刷新周期。因此，每當(dāng)DRAM陣列電路小片處于較低溫度時(shí)，刷新周期較長(zhǎng)，且所述分布式刷新循環(huán)可間隔更遠(yuǎn)，從而減少其對(duì)DRAM讀取和寫入訪問(wèn)的影響。這將通過(guò)消除不必要的刷新活動(dòng)而同時(shí)提高處理器性能及降低功率消耗。同在申請(qǐng)中的美國(guó)專利申請(qǐng)案第_號(hào)揭示一種具有溫度傳感器的SDRAM模塊，所述專利申請(qǐng)案于_提出申請(qǐng)且受讓于本發(fā)明的受讓人，其全文以引用的方式并入本文中。諸如處理器等控制器可周期性地讀取溫度傳感器的輸出，并計(jì)算實(shí)際的最小所需刷新率。至少在起始操作期間一也就是在SDRAM模塊在其操作溫度下穩(wěn)定之前一控制器可周期性(例如，每4至6微秒)地讀取溫度傳感器，以動(dòng)態(tài)地使刷新率最優(yōu)化。溫度傳感器的輸出是一種從SDRAM模塊讀取的未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的形式。用于讀取這種信息的唯一已知手段一"背負(fù)(piggybacking)"在EMRS操作中對(duì)賣方ID和版本號(hào)的讀取，如在GDDR3規(guī)范中所提供一會(huì)導(dǎo)致不可接受的性能損失。如上文所述，在多數(shù)實(shí)施方案中，所有庫(kù)在EMRS操作之前必須空閑，且不可在EMRS操作之后的多個(gè)時(shí)鐘周期內(nèi)發(fā)出任何命令。理想地，應(yīng)在同步數(shù)據(jù)傳送中執(zhí)行對(duì)未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的讀取，此大致類似于指向所述DRAM陣列中的數(shù)據(jù)的讀取操作。這將使對(duì)未存儲(chǔ)于DRAM陣列中的信息的讀取與對(duì)存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的讀取和寫入(也就是正常DRAM訪問(wèn))能夠無(wú)縫地交替。
發(fā)明內(nèi)容在一個(gè)或多個(gè)實(shí)施例中，未存儲(chǔ)于SDRAM模塊的DRAM陣列中的數(shù)據(jù)是在同步數(shù)據(jù)傳送中從SDRAM模塊讀取的。所述數(shù)據(jù)傳送(稱作寄存器讀取命令/操作)在定時(shí)和操作上均類似于指向存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的讀取命令/操作。所述寄存器讀取命令由SDRAM控制信號(hào)和庫(kù)地址比特的唯一編碼加以區(qū)別。在一實(shí)施例中，寄存器讀取命令包括與MSR或EMSR命令相同的控制信號(hào)狀態(tài)，其中庫(kù)地址被設(shè)定為唯一值，如2'bl0。寄存器讀取命令可僅讀取單個(gè)數(shù)據(jù)項(xiàng)，或可使用地址總線對(duì)未存儲(chǔ)于DRAM陣列中的多個(gè)數(shù)據(jù)進(jìn)行定址。寄存器讀取操作可以是突發(fā)式讀取，且突發(fā)長(zhǎng)度可以用各種方式來(lái)界定。一個(gè)實(shí)施例涉及一種從SDRAM模塊讀取未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的方法。使用控制信號(hào)的唯一編碼為用于同步讀取DLAM陣列的數(shù)據(jù)輸出控制信號(hào)，且同步地讀取未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)。另一實(shí)施例涉及一種SDRAM存儲(chǔ)器模塊，其包括DRAM陣列和寄存器。所述模塊還包括控制電路，所述控制電路可操作以執(zhí)行與控制器的同步數(shù)據(jù)傳送及讀取來(lái)自DRAM陣列的數(shù)據(jù)并將數(shù)據(jù)寫入DRAM陣列。所述控制電路進(jìn)一步可操作以在同步數(shù)據(jù)傳送中將未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)輸出至控制器。圖1是處理器的功能性方框圖。圖2是寄存器讀取操作的時(shí)序圖。圖3是在寄存器讀取后跟隨一讀取的時(shí)序圖。圖4是在終止的寄存器讀取突發(fā)后跟隨一寫入的時(shí)序圖。具體實(shí)施方式圖1描繪SDRAM存儲(chǔ)器模塊100和控制器102。所述控制器可包括處理器、數(shù)字信號(hào)處理器、微控制器、狀態(tài)機(jī)或類似裝置?？刂破?02通過(guò)所屬
技術(shù)領(lǐng)域：
中眾所周知的控制信號(hào)時(shí)鐘(CLK)、時(shí)鐘啟用(CKE)、芯片選擇(CS)、行地址選通脈沖(RAS)、列地址選通脈沖(CAS)、寫入啟用(WE)和數(shù)據(jù)限定符(DQM)來(lái)指示對(duì)SDRAM模塊100的操作?？刂破?02將多條地址線提供至SDRAM模塊100，且由雙向數(shù)據(jù)總線連接二者。SDRAM模塊包括可被劃分為多個(gè)庫(kù)106的DRAM陣列104。所述DRAM陣列存儲(chǔ)指令及數(shù)據(jù)，且在控制器102的指示下自控制電路108讀取、向控制電路108寫入及由控制電路108刷新。SDRAM模塊100另外包括模式寄存器110和擴(kuò)展模式寄存器112。SDRAM模塊100可另外包括標(biāo)識(shí)信息114，例如賣方ID和版本號(hào)。所述標(biāo)識(shí)信息114可存儲(chǔ)于寄存器中；另一選擇為，其可硬連線至電路小片內(nèi)。SDRAM模塊100另外包括溫度傳感電路116，其包括一個(gè)或多個(gè)溫度傳感器，例如設(shè)置于DRAM陣列104附近且可操作以感測(cè)DRAM陣列電路小片的溫度的熱敏電阻器118。模式寄存器110和擴(kuò)展模式寄存器112的內(nèi)容、SDRAM模塊標(biāo)識(shí)114和溫度傳感器116的輸出均為可自SDRAM模塊100讀取但未存儲(chǔ)于DRAM陣列104中的數(shù)據(jù)的實(shí)例。根據(jù)一個(gè)或多個(gè)實(shí)施例，定義一會(huì)實(shí)現(xiàn)對(duì)未存儲(chǔ)于DRAM陣列104中的數(shù)據(jù)的同步讀取的操作。SDRAM操作由控制器102在上升時(shí)鐘邊緣上施加至SDRAM模塊100的控制信號(hào)的狀態(tài)界定。常見的SDRAM操作界定于下述真值表中，其中X指示"無(wú)關(guān)緊要"狀態(tài)。<table>tableseeoriginaldocumentpage8</column></row><table>表l:代表性SDRAM命令和控制信號(hào)根據(jù)一個(gè)或多個(gè)實(shí)施例，定義下述操作以讀取未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)<table>tableseeoriginaldocumentpage8</column></row><table>表2:單個(gè)寄存器讀取命令和控制信號(hào)讀取未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的操作在本文中稱作"寄存器讀取"，盡管所述操作并不限于讀取來(lái)自實(shí)際寄存器的數(shù)據(jù)。舉例而言，可使用寄存器讀取命令來(lái)讀取溫度傳感電路116和硬連線的SDRAM模塊ID信息114的輸出，盡管SDRAM模塊IOO上的實(shí)際寄存器中可能不會(huì)駐存這兩項(xiàng)數(shù)據(jù)。在一實(shí)施例中，在寄存器讀取操作中，在數(shù)據(jù)總線比特DQ[3:0]上驅(qū)動(dòng)SDRAM模塊ID信息114。SDRAM模塊ID信息114可以是如在GDDR3標(biāo)準(zhǔn)中所指定的賣方ID的形式。讀取賣方ID的能力可特別適用于"堆疊芯片"應(yīng)用中，其中使用中間介電層以絲焊互聯(lián)線堆疊兩個(gè)或更多個(gè)半導(dǎo)體電路小片，并封裝于同一集成電路外殼中。例如，可將一處理器和一SDRAM電路小片堆疊于一程序包中。在這些應(yīng)用中，如果不知曉賣方，則無(wú)法在不能以電子方式從SDRAM裝置本身讀取信息的情況下確定賣方。在一實(shí)施例中，在數(shù)據(jù)總線比特DQ[10:8]上驅(qū)動(dòng)由溫度傳感電路116產(chǎn)生的信息在一實(shí)施例中，可將溫度信息表達(dá)為刷新率乘數(shù)，如下述表格中所界定。<table>tableseeoriginaldocumentpage9</column></row><table>在寄存器讀取操作期間，可在數(shù)據(jù)總線上同時(shí)驅(qū)動(dòng)SDRAM模塊ID信息114和溫度傳感電路116的輸出。應(yīng)注意，在寄存器讀取命令的這一實(shí)施例中并未使用地址總線；所述讀取通常指向單項(xiàng)數(shù)據(jù)，例如只讀狀態(tài)寄存器。在另一實(shí)施例中，讀取寄存器命令并不限于讀取單項(xiàng)數(shù)據(jù)。一般而言，讀取寄存器命令可用于讀取來(lái)自SDRAM模塊100的任何未存儲(chǔ)于DRAM陣列104中的數(shù)據(jù)。這可以包括溫度傳感電路116的輸出、SDRAM模塊ID信息114、模式寄存器IIO或擴(kuò)展模式寄存器112的內(nèi)容、或其他將來(lái)可被添加至SDRAM模塊100的寄存器或非寄存數(shù)據(jù)源。在這一實(shí)施例中，所述地址總線的至少某些比特不是被視為"無(wú)關(guān)緊要"信號(hào)，而是傳輸讀取寄存器命令數(shù)據(jù)源的地址。下述表格描繪一般情形的寄存器讀取命令的控制信號(hào)。<table>tableseeoriginaldocumentpage9</column></row><table>表4:一般寄存器讀取命令和控制信號(hào)無(wú)論寄存器讀取命令可訪問(wèn)多少非DRAM陣列數(shù)據(jù)源，在所有情形中寄存器讀取均作為從SDRAM模塊100至控制器102的同步數(shù)據(jù)傳送來(lái)進(jìn)行。如本文所使用，"同步數(shù)據(jù)傳送"是遵照定時(shí)參數(shù)和對(duì)存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的傳統(tǒng)SDRAM數(shù)據(jù)傳送的限制的SDRAM數(shù)據(jù)傳送。如本文使用，"同步讀取"數(shù)據(jù)意指在同步數(shù)據(jù)傳送中讀取數(shù)據(jù)。寄存器讀取操作遵照正常的讀取操作引腳電平定時(shí)。換句話說(shuō)，在正常讀取及寫入操作之前及之后的寄存器讀取操作的定時(shí)和限制與針對(duì)正常讀取操作所界定的定時(shí)和限制相同，如下列表格中概述。寄存器讀取操作組合定時(shí)和限制相同于讀取-〉寄存器讀取讀取-〉讀取寄存器讀取-〉讀取讀取->讀取寫入->寄存器讀取寫入->讀取寄存器讀取->寫入'讀取->寫入.表5:寄存器讀取和DRAM陣列讀取定時(shí)及限制的比較圖2是顯示DDRSDRAM模塊100的單個(gè)寄存器讀取操作的時(shí)序圖。在這一情形中，CAS延時(shí)為2.5且突發(fā)長(zhǎng)度為2。通過(guò)在時(shí)鐘周期2的上升邊緣處將CS、RAS、CAS和WE控制信號(hào)置于上文在表2及4中所描繪的狀態(tài)且還將數(shù)值2'bl0置于庫(kù)地址比特上，控制器102將讀取寄存器命令呈遞至SDRAM模塊100。在其中寄存器讀取操作可讀取多于單個(gè)狀態(tài)寄存器的實(shí)施例中，在所述時(shí)刻在地址總線上另外驅(qū)動(dòng)一地址。在存儲(chǔ)于模式寄存器110中的CAS延時(shí)值所確定的延時(shí)之后，SDRAM模塊100驅(qū)動(dòng)數(shù)據(jù)總線上的數(shù)據(jù)，且驅(qū)動(dòng)數(shù)據(jù)選通脈沖DQS。在圖2所描繪的實(shí)施例中，寄存器讀取操作是突發(fā)式讀取，其突發(fā)長(zhǎng)度由存儲(chǔ)于模式寄存器110中的突發(fā)長(zhǎng)度參數(shù)確定。在其他實(shí)施例中，突發(fā)長(zhǎng)度可以各種方式確定。在一實(shí)施例中，寄存器讀取操作具有默認(rèn)的突發(fā)長(zhǎng)度，其不依賴于存儲(chǔ)于模式寄存器110中的突發(fā)長(zhǎng)度參數(shù)。在另一實(shí)施例中，界定寄存器讀取突發(fā)長(zhǎng)度參數(shù)，且所述值寫入至模式寄存器110、擴(kuò)展模式寄存器112或SDRAM模塊100上的其他模式寄存器。因此，寄存器讀取操作始終為所存儲(chǔ)的突發(fā)長(zhǎng)度。在另一實(shí)施例中，通過(guò)在一個(gè)或多個(gè)未使用的控制信號(hào)(例如，高階地址比特)上編碼一突發(fā)長(zhǎng)度值，可在讀取寄存器命令時(shí)由控制器102將每一寄存器讀取操作的突發(fā)長(zhǎng)度傳送至SDRAM模塊100。圖3及圖4是示范如何可將寄存器讀取操作無(wú)縫地集成至規(guī)則的SDRAM讀取和寫入操作中的代表性時(shí)序圖。圖3描繪在規(guī)則讀取之后的寄存器讀取，其中所述兩個(gè)讀取操作的突發(fā)長(zhǎng)度均為2。在這一情形中，CAS延時(shí)為2。兩個(gè)非DRAM數(shù)據(jù)循環(huán)(也就是，對(duì)SDRAM模塊100中未存儲(chǔ)于DRAM陣列104中的數(shù)據(jù)的讀取)之后是對(duì)DRAM陣列104的兩個(gè)數(shù)據(jù)讀取循環(huán)。在其中寄存器讀取操作僅訪問(wèn)一個(gè)位置(也就是說(shuō)，未使用地址總線)的實(shí)施例中，非DRAM數(shù)據(jù)的第二次傳送(或后續(xù)傳送，對(duì)于較長(zhǎng)的突發(fā)長(zhǎng)度而言)可以是第一次傳送的復(fù)制。另一選擇為，第二次或任何后續(xù)的突發(fā)傳送可以是0，或任一其他預(yù)定值。圖4描繪其中終止所述突發(fā)傳送并隨后對(duì)DRAM陣列104進(jìn)行數(shù)據(jù)寫入的寄存器讀取操作。在這一情形中，寄存器讀取操作的CAS長(zhǎng)度為3。突發(fā)長(zhǎng)度至少為2。所述寄存器讀取突發(fā)在長(zhǎng)度為2時(shí)由寄存器讀取命令之后的突發(fā)終止命令終止。在對(duì)SDRAM模塊100中未存儲(chǔ)于DRAM陣列104中的數(shù)據(jù)讀取的傳送之后，將數(shù)據(jù)寫入DRAM陣列104?？刂破?02根據(jù)定時(shí)參數(shù)(dqss在DQ總線上驅(qū)動(dòng)欲寫入DRAM陣列104的數(shù)據(jù)，這是以仿佛所述寫入是跟隨在讀取DRAM陣列104的數(shù)據(jù)之后的相同方式進(jìn)行。圖3及圖4中描繪的實(shí)例僅是代表性的。一般而言，所述寄存器讀取操作在所有方面均遵從于常規(guī)的SDRAM讀取操作(除發(fā)出命令時(shí)控制信號(hào)狀態(tài)和庫(kù)地址比特外)。因此，可在任一時(shí)間自SDRAM模塊100讀取未存儲(chǔ)于DRAM陣列104中的數(shù)據(jù)，而對(duì)從DRAM陣列104讀取和向DRAM陣列104寫入具有最小影響。本文使用的術(shù)語(yǔ)"模塊"廣義而言是表示包括DRAM陣列104和控制電路108的功能性SDRAM單元。具體而言，術(shù)語(yǔ)"模塊"并非被限制為包含所述術(shù)語(yǔ)的工業(yè)標(biāo)準(zhǔn)標(biāo)識(shí)符，例如單列直插式存儲(chǔ)器模塊(SIMM)或雙列直插式存儲(chǔ)器模塊(DIMM)。盡管在本文中參照本發(fā)明的具體特征、方面和實(shí)施例來(lái)闡述本發(fā)明，但顯而易見，在本發(fā)明的廣闊范圍內(nèi)可實(shí)現(xiàn)大量的變化、修改和其他實(shí)施例，且相應(yīng)地，所有的變化、修改和實(shí)施例均視為在本發(fā)明的范圍內(nèi)。因此，在各方面均應(yīng)將所述實(shí)施例理解為例示性而非限制性，且包含在隨附權(quán)利要求的含義和等效范圍內(nèi)的所有改變均涵蓋在隨附權(quán)利要求書范圍內(nèi)。權(quán)利要求1、一種自SDRAM(同步動(dòng)態(tài)訪問(wèn)隨機(jī)存儲(chǔ)器)模塊讀取未存儲(chǔ)于DRAM(動(dòng)態(tài)訪問(wèn)隨機(jī)存儲(chǔ)器)陣列中的數(shù)據(jù)的方法，其包括提供控制信號(hào)以用于使用控制信號(hào)的唯一編碼從DRAM陣列進(jìn)行同步數(shù)據(jù)讀??；及同步地讀取所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)。2、如權(quán)利要求l所述的方法，其中同步地讀取所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)包括在DRAM行打開時(shí)同步地讀取所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)。3、如權(quán)利要求l所述的方法，其中未存儲(chǔ)于DRAM陣列中的所述數(shù)據(jù)包括寄存器的內(nèi)容。4、如權(quán)利要求3所述的方法，其中所述寄存器是MSR(模式寄存器設(shè)置)或EMSR(擴(kuò)展模式寄存器設(shè)置)。5、如權(quán)利要求l所述的方法，其中所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)包括傳感器的輸出。6、如權(quán)利要求5所述的方法，其中所述傳感器是溫度傳感器，且其中所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)指示所述存儲(chǔ)器模塊的內(nèi)部溫度。7、如權(quán)利要求6所述的方法，其中所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)是刷新率乘數(shù)。8、如權(quán)利要求6所述的方法，其進(jìn)一步包括響應(yīng)于所述存儲(chǔ)器模塊的溫度來(lái)調(diào)整刷新率。9.如權(quán)利要求l所述的方法，其中所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)被硬連線至所述存儲(chǔ)器模塊中。10、如權(quán)利要求l所述的方法，其中所述控制信號(hào)的唯一編碼是使用不同于為寄存器寫入所界定的任一庫(kù)地址的庫(kù)地址對(duì)寄存器寫入進(jìn)行的編碼。11、如權(quán)利要求IO所述的方法，其中所述RAS、CAS和WE控制信號(hào)為低電平，且其中所述庫(kù)地址為2'bl0。12、如權(quán)利要求1所述的方法，其進(jìn)一步包括在讀取所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)之前或之后，立即從DRAM陣列讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入DRAM陣列。13、如權(quán)利要求l所述的方法，其中同步地讀取所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)包括在一突發(fā)中讀取所述未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)。14、如權(quán)利要求13所述的方法，其中所述突發(fā)長(zhǎng)度由用于對(duì)存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)進(jìn)行同步讀取的突發(fā)長(zhǎng)度確定。15、如權(quán)利要求13所述的方法，其進(jìn)一步包括對(duì)未存儲(chǔ)于所述存儲(chǔ)器模塊上的寄存器中的DRAM陣列中的數(shù)據(jù)的讀取突發(fā)的突發(fā)長(zhǎng)度進(jìn)行編程，所述突發(fā)長(zhǎng)度不同于對(duì)存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)進(jìn)行同步讀取的突發(fā)長(zhǎng)度，且其中所述突發(fā)長(zhǎng)度是用于未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的讀取突發(fā)的所編程突發(fā)長(zhǎng)度。16、如權(quán)利要求13所述的方法，其中所述突發(fā)長(zhǎng)度是預(yù)定的默認(rèn)值，其不依賴于用于存儲(chǔ)于DRAM陣列中且被編程至所述存儲(chǔ)器模塊上的寄存器中的數(shù)據(jù)的讀取突發(fā)的突發(fā)長(zhǎng)度。17、如權(quán)利要求13所述的方法，其中在輸出至所述存儲(chǔ)器模塊的控制信號(hào)中對(duì)所述突發(fā)長(zhǎng)度進(jìn)行編碼。18、如權(quán)利要求13所述的方法，其中以未使用的地址比特對(duì)所述突發(fā)長(zhǎng)度進(jìn)行編碼。19、一種SDRAM存儲(chǔ)器模塊，其包括DRAM陣列；寄存器；及控制電路，其可操作以執(zhí)行與控制器的同步數(shù)據(jù)傳送、及讀取所述DRAM陣列的數(shù)據(jù)和將數(shù)據(jù)寫入所述DRAM陣列，所述控制電路進(jìn)一步可操作以在同步數(shù)據(jù)傳送中'將未存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)輸出至所述'控制器。20、如權(quán)利要求19所述的存儲(chǔ)器模塊，其中所述控制電路可操作以在所述DRAM陣列的一行打開時(shí)在同步數(shù)據(jù)傳送中將未存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)輸出至所述控制器。21、如權(quán)利要求19所述的存儲(chǔ)器模塊，其中所述同步數(shù)據(jù)傳送包括來(lái)自所述控制器的控制信號(hào)的唯一編碼。22、如權(quán)利要求21所述的存儲(chǔ)器模塊，其中所述控制信號(hào)的唯一編碼是使用不同于為寄存器寫入所界定的任一庫(kù)地址的庫(kù)地址對(duì)寄存器寫入進(jìn)行的編碼。23、如權(quán)利要求22所述的存儲(chǔ)器模塊，其中所述RAS、CAS和WE控制信號(hào)為低電平，且其中所述庫(kù)地址為2'bl0。24、如權(quán)利要求19所述的存儲(chǔ)器模塊，其中所述同步數(shù)據(jù)傳送是突發(fā)式傳送。25、如權(quán)利要求24所述的存儲(chǔ)器模塊，其中所述寄存器存儲(chǔ)用于來(lái)自所述DRAM陣列的數(shù)據(jù)的讀取傳送的突發(fā)長(zhǎng)度，且其中未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的所述同步數(shù)據(jù)傳送的突發(fā)長(zhǎng)度由所述所存儲(chǔ)的突發(fā)長(zhǎng)度確定。26、如權(quán)利要求24所述的存儲(chǔ)器模塊，其中所述寄存器存儲(chǔ)用于并非來(lái)自所述DRAM陣列的數(shù)據(jù)的讀取傳送的突發(fā)長(zhǎng)度，且其中未存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的所述同步數(shù)據(jù)傳送的所述突發(fā)長(zhǎng)度由用于并非來(lái)自所述DRAM陣列的數(shù)據(jù)的讀取傳送的所述所存儲(chǔ)突發(fā)長(zhǎng)度確定。27、如權(quán)利要求24所述的存儲(chǔ)器模塊，其中所述突發(fā)長(zhǎng)度是預(yù)定的默認(rèn)值，其不依賴于任何存儲(chǔ)于寄存器中的突發(fā)長(zhǎng)度。28、如權(quán)利要求24所述的存儲(chǔ)器模塊，其中在來(lái)自所述控制器的所述控制信號(hào)中對(duì)所述突發(fā)長(zhǎng)度進(jìn)行編碼。29、如權(quán)利要求24所述的存儲(chǔ)器模塊，其中以未使用的地址比特對(duì)所述突發(fā)長(zhǎng)度進(jìn)行編碼。30、如權(quán)利要求19所述的存儲(chǔ)器模塊，其中所述未存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)包括所述寄存器的內(nèi)容。31、如權(quán)利要求19所述的存儲(chǔ)器模塊，其中所述未存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)被硬連線至所述存儲(chǔ)器模塊中。32、如權(quán)利要求19所述的存儲(chǔ)器模塊，其進(jìn)一步包括傳感器，且其中所述未存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)包括所述傳感器的輸出。33、如權(quán)利要求32所述的存儲(chǔ)器模塊，其中所述傳感器是溫度傳感器，且其中所述未存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)代表所述存儲(chǔ)器模塊的內(nèi)部溫度。34、如權(quán)利要求33所述的存儲(chǔ)器模塊，其中所述未存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)是刷新率乘數(shù)。35、如權(quán)利要求19所述的存儲(chǔ)器模塊，其中所述控制電路可操作以在將未存儲(chǔ)于所述DRAM陣列中的數(shù)據(jù)輸出至所述控制器之前或之后，立即執(zhí)行數(shù)據(jù)從或向所述DRAM陣列的同步傳送。全文摘要在同步數(shù)據(jù)傳送中，從SDRAM模塊讀取未存儲(chǔ)于SDRAM模塊的DRAM陣列中的數(shù)據(jù)。所述數(shù)據(jù)傳送(稱作寄存器讀取命令/操作)在定時(shí)和操作上類似于針對(duì)存儲(chǔ)于DRAM陣列中的數(shù)據(jù)的讀取命令/操作。寄存器讀取命令由SDRAM控制信號(hào)和庫(kù)地址比特的唯一編碼加以區(qū)別。在一實(shí)施例中，寄存器讀取命令包括與MSR或EMSR命令相同的控制信號(hào)狀態(tài)，其中庫(kù)地址被設(shè)定為唯一值，例如2’b10。寄存器讀取命令可僅讀取單個(gè)數(shù)據(jù)，或可使用地址總線對(duì)未存儲(chǔ)于DRAM陣列中的多個(gè)數(shù)據(jù)進(jìn)行定址。寄存器讀取操作可以是突發(fā)式讀取，且突發(fā)長(zhǎng)度可以各種方式來(lái)界定。文檔編號(hào)G11C7/10GK101156211SQ200680011543公開日2008年4月2日申請(qǐng)日期2006年2月3日優(yōu)先權(quán)日2005年2月14日發(fā)明者羅伯特·邁克爾·沃克申請(qǐng)人:高通股份有限公司