專利名稱：半導(dǎo)體存儲器件中的突發(fā)讀取電路及其突發(fā)數(shù)據(jù)讀取方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件，更具體地，涉及支持連續(xù)突發(fā)讀取模式的快閃存儲器件。
背景技術(shù)：
快閃存儲器是一種廣泛用于各種需要不時寫入和/或重寫數(shù)據(jù)、非易失性存儲、以及相對高速讀取能力的數(shù)據(jù)應(yīng)用中的非易失性可重寫存儲器。為了提高讀取速度，一些快閃存儲器件包含“突發(fā)-讀取(burst-read)”或“頁面-讀取(page-read)”操作。具有此功能的快閃存儲器件通過讀取存儲器的“頁面”來響應(yīng)讀取請求。
快閃存儲器件可以分類為NAND-型快閃存儲器件(以下稱作“NAND快閃存儲器件”)和NOR-型快閃存儲器件(以下稱作“NOR快閃存儲器件”)。NOR快閃存儲器件的單元陣列被配置為并聯(lián)連接到一條位線的多個存儲單元，而NAND快閃存儲器件被配置為在其中將多個存儲單元串聯(lián)連接到一條位線。由于NOR快閃存儲器件具有比NAND快閃存儲器件高得多的操作速度，因此它們被用于多種需要高速特性的應(yīng)用。
讀取操作以與隨機存取操作類似的方式實施。外部系統(tǒng)輸入要讀取的數(shù)據(jù)所在的存儲單元陣列上的特定地址，并輸入讀取命令。其后，如果輸出使能信號被激活，則其與來自所述系統(tǒng)的時鐘信號同步以輸出與所述輸入地址對應(yīng)的數(shù)據(jù)。然而NOR快閃存儲器件支持突發(fā)讀取模式，其適合用于支持高速讀取操作。在所述突發(fā)讀取模式下，通過與時鐘信號同步一次輸入地址以及命令，輸出與對應(yīng)于突發(fā)長度(以下稱作“BL”)的時鐘數(shù)量一樣多的、大于輸入/輸出單元(I/O配置例如，×16結(jié)構(gòu))的數(shù)據(jù)。特別在所述突發(fā)讀取模式下，連接到特定字線的全部存儲單元在被選擇后可以被讀出并被依次輸出?；蛘撸谶x擇了多條字線的情況下，連接到所述多條字線的全部單元的數(shù)據(jù)在被依次讀出后被連續(xù)輸出到外部。對于這樣的突發(fā)讀取操作，存儲器件接收單元陣列的起始地址。然后，使用遞增方法(count-up method)在內(nèi)部生成突發(fā)地址以將其繼續(xù)提供給讀取電路。從而，所述系統(tǒng)在所述突發(fā)讀取模式下僅需提供一次地址。
需要與每個部分(sector)要輸出的字(1個字＝16位)的數(shù)量對應(yīng)的讀出放大器組以支持突發(fā)讀取模式。由于選擇所述讀出放大器組以及單元陣列的位線的列選通電路的操作特性，所述突發(fā)讀取模式的起始地址組被尋址。在存儲器包含與每部分四個字對應(yīng)的讀出放大器的情況下，起始地址組可以分為四種，例如4N、4N+1、4N+2以及4N+3。所述起始地址組包含有關(guān)初始輸出的4-字數(shù)據(jù)中的有效字的數(shù)量的信息。在其中應(yīng)連續(xù)讀出并輸出單元數(shù)據(jù)的突發(fā)讀取模式下，如果起始數(shù)據(jù)處于選擇的字線的最后一級，則需要時間來選擇和訪問新字線。因此，所述初始輸出的4-字數(shù)據(jù)不僅包括與指定的地址對應(yīng)的有效數(shù)據(jù)，而且包括用于在實施對下一字線的訪問時在額外時間內(nèi)輸出連續(xù)數(shù)據(jù)的無效數(shù)據(jù)。字邊界(word boundary)意指與在初始輸出的四個字中的無效數(shù)據(jù)對應(yīng)的時段。存儲器件通過就緒引腳(RDY引腳)通知系統(tǒng)字邊界為初始輸出的4-字數(shù)據(jù)中包含的無效數(shù)據(jù)。通常，就緒引腳(RDY引腳)的輸出是突發(fā)讀取模式開始的就緒信號RDY。所述就緒信號RDY在初始讀取期間轉(zhuǎn)換為低電平。就緒信號RDY在以與初始突發(fā)長度對應(yīng)的字(例如，四個字)輸出有效數(shù)據(jù)的期間輸出高電平，而在輸出與所述字邊界對應(yīng)的數(shù)據(jù)時轉(zhuǎn)換為低電平，通知所述系統(tǒng)該數(shù)據(jù)為無效數(shù)據(jù)。所述就緒信號RDY從輸出第二突發(fā)長度BL的數(shù)據(jù)開始轉(zhuǎn)換為高電平并維持在高電平直到該突發(fā)讀取操作結(jié)束。
圖1是示出在傳統(tǒng)存儲器件的突發(fā)讀取操作中產(chǎn)生的字線邊界以及就緒信號RDY的電平的時序圖。具體地，圖1示出指示當給出突發(fā)起始地址A0作為起始地址組時初始輸出的四個字中存在的字邊界的就緒信號RDY。
如果在地址有效信號nAVD處于低電平的同時其與時鐘信號CLK的上升沿同步，則存儲器件進入突發(fā)讀取模式。輸入地址A0與外部時鐘同步以連續(xù)實施所述突發(fā)讀取操作。數(shù)據(jù)在初始讀取時段期間被連續(xù)輸出，其中在初始讀取時段期間對與突發(fā)起始地址A0對應(yīng)的單元執(zhí)行訪問。所述初始讀取時段意指與所述初始數(shù)據(jù)的輸出時間相關(guān)聯(lián)的、從有效信號nAVD的低電平以及時鐘信號的上升沿開始的時段。因此，在該初始讀取時段內(nèi)，就緒信號RDY被維持時間T1以通知所述系統(tǒng)該數(shù)據(jù)無效。在該初始讀取時段之后，數(shù)據(jù)被連續(xù)讀出并輸出以實施所述突發(fā)讀取操作。然而，4-字數(shù)據(jù)(在BL＝4的假定之下)僅有三個有效字，因為所述起始地址組是4N+1。在連續(xù)輸出的初始四個字中，三個有效字為1_2、1_3和1_4。輸出字1_4是由所述初始讀取操作輸出的字中的假數(shù)據(jù)(dummy data)。從而所述存儲器件在時鐘周期T2期間使得就緒信號RDY轉(zhuǎn)換到低電平，其中所述初始輸出字中的最后字輸出通知所述系統(tǒng)該數(shù)據(jù)無效。
如上所述，在一個突發(fā)讀取模式期間，就緒信號RDY存在兩個低電平時段，用于向所述系統(tǒng)通知數(shù)據(jù)為所述初始讀取時段T1和字邊界時段T2的無效數(shù)據(jù)。由于所述系統(tǒng)每次進入突發(fā)讀取模式都必須通過就緒信號RDY來檢查字邊界，所以它必須讀出就緒信號RDY的第二低電平時段T2。所述系統(tǒng)必須讀出就緒信號RDY的第二低電平時段T2的長度和位置，以無差錯地接收輸出的突發(fā)數(shù)據(jù)。在所述突發(fā)讀取模式下，所述系統(tǒng)必須兩次讀出就緒信號RDY的低電平。因此，所述系統(tǒng)可能為了設(shè)置由兩個就緒信號RDY導(dǎo)致的中斷而面臨對硬件或軟件的損壞。

發(fā)明內(nèi)容
本發(fā)明的示范性實施例專注于實施突發(fā)讀取操作的半導(dǎo)體存儲器件。在示范性實施例中，該半導(dǎo)體存儲器件可以包括存儲單元陣列；讀出放大器組，被配置用于依次讀出并放大存儲在所述存儲單元陣列中的數(shù)據(jù)；以及鎖存電路，被配置用于響應(yīng)于轉(zhuǎn)儲信號而鎖存所述讀出放大器組的讀出的數(shù)據(jù)并輸出所述讀出的數(shù)據(jù)。所述鎖存電路包括用于鎖存所述讀出的數(shù)據(jù)的第一鎖存電路以及用于重復(fù)鎖存第一鎖存電路的數(shù)據(jù)的第二鎖存電路。突發(fā)模式控制單元被配置為檢測包含在所述讀出的數(shù)據(jù)中的無效數(shù)據(jù)的長度，并根據(jù)該檢測結(jié)果控制所述轉(zhuǎn)儲信號的產(chǎn)生，以僅僅依次輸出所述讀出的數(shù)據(jù)中的有效數(shù)據(jù)。通過利用所述突發(fā)讀取操作，減少從所述存儲器件轉(zhuǎn)送的中斷的數(shù)量，進而緩解系統(tǒng)負荷。


圖1是示出在傳統(tǒng)讀取操作期間就緒信號RDY的輸出的時序圖；圖2是根據(jù)本發(fā)明的用于生成就緒信號RDY的配置的框圖；圖3是圖2中示出的雙鎖存器的框圖；圖4A是當起始地址組為4N時的同步讀取操作的時序圖；
圖4B是當起始地址組為4N+1時的同步讀取操作的時序圖；圖4C是當起始地址組為4N+2時的同步讀取操作的時序圖；圖4D是當起始地址組為4N+3時的同步讀取操作的時序圖；具體實施方式
以下將參照附圖對本發(fā)明進行更全面的描述，在附圖中示出本發(fā)明的優(yōu)選實施例。然而，本發(fā)明可以被具體化為很多不同的形式，并且不應(yīng)被理解為限于這里提出的實施例。相反，提供這些實施例以便本公開是徹底的和完整的，并且向本領(lǐng)域技術(shù)人員全面地傳達本發(fā)明的范圍。在附圖中，為清楚起見，放大了層和區(qū)域的厚度。全文中相同的附圖標記表示相同的單元。
圖2示出根據(jù)本發(fā)明的快閃存儲器件。單元陣列100包括多個NOR快閃存儲單元。通常，NOR快閃存儲器的單元陣列被配置為在其中將多個存儲單元并聯(lián)連接到一條位線。在讀取操作期間，讀取電壓Vread(大約5伏)被施加到字線，而大約1伏的偏置電壓被施加到位線。由沿位線流動的電流的強度來確定選擇的單元是通(ON)還是斷(OFF)。讀出放大器120通過如下所述的位線讀出數(shù)據(jù)。
Y-選擇器電路110在讀取操作期間將位線連接到對應(yīng)于地址的讀出放大器120。在突發(fā)讀取操作期間，參照外部輸入的突發(fā)起始地址在內(nèi)部計算突發(fā)地址。Y-選擇器電路110響應(yīng)于此突發(fā)地址而依次選擇位線，使得存儲在由所述行地址所選擇的字線中包含的全部存儲單元中的數(shù)據(jù)被讀出放大器120連續(xù)讀出。
讀出放大器120讀出與所選擇的位線對應(yīng)的信號，以確定選擇的單元是ON還是OFF。或者，在多級單元(MLC)的情況下，讀出放大器120讀出與基于編程狀態(tài)的閾電壓的位置對應(yīng)的信號，以確定該單元是ON還是OFF。提供的讀出放大器120的數(shù)量對應(yīng)于單元陣列100的每部分四個字。根據(jù)陣列單元100的每個部分提供的讀出放大器120的數(shù)量來確定所述突發(fā)讀取操作的一般設(shè)置(例如突發(fā)長度)。借助雙鎖存器130將與單元相關(guān)聯(lián)的讀出信號作為數(shù)據(jù)進行存儲。雙鎖存器130將初始輸出的四個字中包含的有效數(shù)據(jù)的輸出時間調(diào)整為就緒信號RDY的低電平時段(或禁用時段)。傳統(tǒng)的雙鎖存器包括單級鎖存電路，其將讀出數(shù)據(jù)從讀出放大器直接發(fā)送到輸出端口。為了支持突發(fā)讀取模式，單級鎖存電路必須連續(xù)鎖存和輸出讀出的數(shù)據(jù)。這與其中通過初始讀取操作而初始輸出字邊界的初始突發(fā)數(shù)據(jù)類似。因此，一旦預(yù)定有效數(shù)據(jù)被輸出，在由讀取放大器120通過初始讀取操作所讀取的4-字數(shù)據(jù)中，對應(yīng)于所述字邊界的有效數(shù)據(jù)就被連續(xù)輸出。
雙鎖存器130實施第一鎖存操作和第二鎖存操作。由讀出放大器120讀出的數(shù)據(jù)在第一鎖存操作期間被鎖存，而該鎖存的數(shù)據(jù)在第二鎖存操作期間被再次鎖存。這樣的雙鎖存操作將讀出的數(shù)據(jù)鎖存并僅將所述初始突發(fā)數(shù)據(jù)中的有效數(shù)據(jù)發(fā)送到輸出端口，其在初始讀取操作之后繼續(xù)。換句話說，必須迅速輸出由一個鎖存器鎖存的4-字數(shù)據(jù)以連續(xù)鎖存當前讀取的4-字數(shù)據(jù)。在此情況下，很難管理要由初始讀取操作輸出的初始的4-字數(shù)據(jù)。雙鎖存器130以與對應(yīng)于在鎖存由讀出放大器130讀出的4-字數(shù)據(jù)后的字邊界的時鐘一樣長的輸出時間延遲僅輸出有效數(shù)據(jù)，并且所述雙鎖存器130由突發(fā)讀取控制電路150控制。
輸入/輸出緩沖器140作為所述存儲器件的數(shù)據(jù)輸入/輸出電路端口。一個示范性結(jié)構(gòu)是x16，其中每個時鐘周期輸入/輸出1-字尺寸的數(shù)據(jù)。突發(fā)讀取控制電路150控制該存儲器件的一般組件，其中時鐘信號CLK和有效地址信號nAVD在突發(fā)讀取模式下自動操作。當有效地址信號nAVD在低電平時段到達時鐘信號CLK的上升沿時，該存儲器件自動進入所述突發(fā)讀取模式。突發(fā)讀取控制電路150檢測與所述上升沿同步的突發(fā)起始地址的兩個最低有效位(LSB)，以接收起始地址組數(shù)據(jù)AG_DATA。突發(fā)讀取控制電路150接收起始地址組數(shù)據(jù)AG_DATA，其控制就緒信號發(fā)生器180以在初始讀取操作所需的時間內(nèi)輸出處于低電平的就緒信號RDY。此外，突發(fā)讀取控制電路150在就緒信號RDY的低電平時段輸出所述初始突發(fā)數(shù)據(jù)時控制信號發(fā)生器180。由于突發(fā)讀取控制電路150的操作，就緒信號RDY在所述突發(fā)讀取模式下僅有一個低電平時段。進一步，突發(fā)讀取控制電路150生成參考起始地址組數(shù)據(jù)AG_DATA的鎖存控制信號L_CNTL。鎖存控制信號L_CNTL用于控制雙鎖存器130的輸出時間，并包括將在圖3中說明的L1_EN、L2_EN、以及轉(zhuǎn)儲(DUMP)信號。
地址鑒別器電路160取得輸入突發(fā)起始地址ADD的兩個LSB，用于鑒別突發(fā)起始地址所屬的地址組。地址組是在突發(fā)讀取模式下初始訪問的地址。因此，基于所述地址組確定字邊界的長度以及就緒信號RDY的低電平時段的長度。例如，如果突發(fā)起始地址的LSB分別為
、
、[10]以及[11]，則該突發(fā)起始地址分別屬于4N組、4N+1組、4N+2組以及4N+3組。地址鑒別器電路160檢測外部地址ADD的兩個LSB以將該檢測結(jié)果發(fā)送給突發(fā)讀取控制電路150。地址鑒別器電路160接收外部地址ADD的兩個LSB并將起始地址組數(shù)據(jù)AG_DATA發(fā)送給突發(fā)讀取控制電路150。地址鑒別器電路160可以為比較器或解碼器電路。本領(lǐng)域技術(shù)人員應(yīng)當理解，突發(fā)讀取控制電路150以及地址鑒別器電路160可以包括突發(fā)模式控制器或者與就緒信號發(fā)生器180組合的突發(fā)模式控制器。
突發(fā)地址發(fā)生器170從突發(fā)起始地址ADD開始連續(xù)讀出要輸出的存儲單元的地址，并遞增所讀出的地址以在內(nèi)部生成突發(fā)地址。從而在突發(fā)模式中，在僅輸入所述初始輸入突發(fā)起始地址后就自動生成地址。結(jié)果，僅通過輸入所述初始突發(fā)起始地址就可以連續(xù)讀取數(shù)據(jù)。就緒信號發(fā)生器180響應(yīng)于突發(fā)讀取控制電路150的RDY使能信號(RDY_EN)而生成就緒信號RDY至輸出引腳RDY。在所述突發(fā)讀取模式下，在初始讀取時段期間生成的就緒信號RDY的低電平時段延長了初始突發(fā)數(shù)據(jù)中有效數(shù)據(jù)的輸出時間。這一設(shè)定導(dǎo)致每個突發(fā)模式下僅有一個低電平時段。結(jié)果，向系統(tǒng)通知字邊界的第二低電平就緒信號RDY的生成數(shù)量減少，以緩解該系統(tǒng)的負荷。
以這種方式，突發(fā)讀取控制電路150在突發(fā)模式下讀出突發(fā)起始地址所屬的地址組，以確定與所述字邊界的寬度對應(yīng)的時鐘的數(shù)量。突發(fā)讀取控制電路150讀出與輸入地址對應(yīng)的數(shù)據(jù)并通過雙鎖存器結(jié)構(gòu)鎖存該讀取的數(shù)據(jù)，借此控制就緒信號RDY僅為每個單元在突發(fā)讀取模式下轉(zhuǎn)換到低電平一次。
圖3是圖2中示出的雙鎖存器130的框圖。雙鎖存器130通過兩步鎖存操作輸出由讀出放大器120讀出的信號。該兩步鎖存操作使得可以容易地控制由初始讀取操作鎖存的初始數(shù)據(jù)(包含字邊界的突發(fā)單元(burst unit)的數(shù)據(jù))的輸出?？梢钥刂扑龀跏紨?shù)據(jù)的輸出時間以去除在突發(fā)讀取模式下產(chǎn)生的字邊界的輸出。因而，可以阻止由字邊界產(chǎn)生的就緒信號RDY的低電平時段，以緩解所述系統(tǒng)上的中斷負荷。
第一鎖存器131響應(yīng)于由突發(fā)讀取控制電路150輸出的第一鎖存使能信號L1_EN而鎖存從讀出放大器120發(fā)送的讀出數(shù)據(jù)SA_DATA。圖3示出的情況中，初始地址組為4N+1，而由初始讀取操作讀出的初始數(shù)據(jù)包括3-字有效數(shù)據(jù)W_2、W_3和W_4以及最右邊的無效數(shù)據(jù)W_4。第二鎖存器132在第一時鐘周期期間復(fù)制存儲在第一鎖存器131中的初始數(shù)據(jù)。該復(fù)制操作響應(yīng)于從突發(fā)讀取控制電路150輸出的第二鎖存使能信號L2_EN而實施。被復(fù)制的數(shù)據(jù)響應(yīng)于DUMP信號而被依次輸出。當所述初始數(shù)據(jù)輸出時，突發(fā)讀取控制電路150從已經(jīng)由外部源輸入的所述突發(fā)起始地址識別出讀取的無效數(shù)據(jù)的長度。從而，在4N+1地址組中，信號DUMP以1個時鐘的延遲輸出。由于第二鎖存器132在所述鎖存操作結(jié)束之后的1個時鐘延遲后輸出，所以第二鎖存器132的最右邊的鎖存級的無效數(shù)據(jù)W_4不輸出。第二鎖存器132的這樣的控制操作僅應(yīng)用于通過初始讀取操作讀出的4-字數(shù)據(jù)(初始數(shù)據(jù))。在所述初始數(shù)據(jù)之后讀取的突發(fā)單元(burst unit)的4-字數(shù)據(jù)，將數(shù)據(jù)從第一鎖存器131發(fā)送到輸出端口。
以這種方式，因為雙鎖存器130控制所述初始數(shù)據(jù)的輸出，所述存儲器件去除了包含在該初始數(shù)據(jù)中的字邊界的輸出。但是，包含在該初始數(shù)據(jù)中的有效數(shù)據(jù)的輸出時間被延遲與該字邊界對應(yīng)的時鐘的數(shù)量一樣長。由于所述輸出端口的配置和控制，初始讀取時段T1’和時段T2’相繼在就緒信號RDY的低電平時生成，而且在T2’時段中輸出有效數(shù)據(jù)時存在延時。結(jié)果，可以借助所述雙鎖存器配置限制就緒信號RDY的所述低電平時段(例如，限為僅一次)。
圖4A-4D示出了依照本發(fā)明的實施例的就緒信號RDY的輸出的時序圖。這些時序圖示出了數(shù)據(jù)輸出DQ以及就緒信號RDY的輸出，其中突發(fā)起始地址分別屬于地址組4N、4N+1、4N+2以及4N+3。具體地，圖4A是其中突發(fā)起始地址A0屬于地址組4N的時序圖。當?shù)刂酚行盘杗AVD在低電平時段中與時鐘信號CLK的上升沿同步以輸入突發(fā)起始地址A0時，存儲器件進入突發(fā)讀取模式。突發(fā)讀取控制電路150從地址鑒別器電路160接收有關(guān)突發(fā)起始地址A0所屬的地址組的信息。突發(fā)讀取控制電路150在初始讀取操作期間通過由突發(fā)起始地址生成的內(nèi)部地址讀出有效數(shù)據(jù)以鎖存第一鎖存器131和第二鎖存器132。在發(fā)送到第二鎖存器132的初始的4-字數(shù)據(jù)中不包含無效數(shù)據(jù)。因此，突發(fā)讀取控制電路150發(fā)送DUPM信號以依次輸出第二鎖存器132的全部字-尺寸的鎖存。也即，該DUMP信號同步于時鐘信號CLK而發(fā)送到(1、2、3和4)以輸出4-字的有效數(shù)據(jù)。就緒信號RDY在初始讀取時段T1’期間輸出低電平。當輸出第一個字1_1，就緒信號RDY轉(zhuǎn)換到高電平。就緒信號RDY僅在初始讀取時段T1’期間輸出低電平，而且不存在基于字邊界的另外低電平。因此，當突發(fā)起始地址所屬的地址組為4N時不存在就緒信號RDY的另外低電平時段。
圖4B是其中突發(fā)起始地址A0屬于地址組4N+1的時序圖。當突發(fā)起始地址A0屬于起始地址組4N+1時，就緒信號RDY的低電平時段增加時鐘周期T2’。這對應(yīng)于來自鎖存包含1個字尺寸的無效數(shù)據(jù)的初始數(shù)據(jù)的第二鎖存器132的輸出數(shù)據(jù)的字邊界。突發(fā)讀取控制電路150在從第二鎖存器132輸出的初始數(shù)據(jù)的輸出期間生成具有一個時鐘的延時的DUMP信號(延時、1、2、和3)。與此同時，突發(fā)讀出控制電路150控制就緒信號RDY，使得就緒信號RDY在對應(yīng)一個時鐘周期的期間T2’輸出低電平。盡管內(nèi)部存在字邊界，但是可以通過第二鎖存器132的輸出控制來阻止無效數(shù)據(jù)的輸出。結(jié)果，可以輸出具有一次低電平的用于通知輸出無效數(shù)據(jù)的所述就緒信號。
圖4C和圖4D分別是其中突發(fā)起始地址為4N+2和4N+3的時序圖。在每一情況下，就緒信號RDY的低電平時段被相繼輸出作為初始讀取時段T1’和所述T2’個時鐘，其中有效數(shù)據(jù)的輸出被延遲。具體地，圖4C示出了與包含在初始數(shù)據(jù)的2時鐘(2CLK)中的無效字對應(yīng)的時鐘。圖4D示出了3時鐘(3CLK)的無效字。在每一情況下，突發(fā)讀取控制電路150通過在時間T2’借助第二鎖存器132的DUMP信號輸出的無效數(shù)據(jù)的延遲而僅輸出有效數(shù)據(jù)。在延遲期間，就緒信號RDY維持在低電平。因此，就緒信號RDY的低電平時段包括初始讀取時間T1’以及延遲時間T2’，直到輸出有效數(shù)據(jù)。結(jié)果，減少了從所述存儲器件轉(zhuǎn)送到系統(tǒng)的中斷的數(shù)量，進而緩解系統(tǒng)負荷。借助第二鎖存器132來完成基于初始讀取的這樣的字邊界輸出控制。
如上述時序圖中所示，雙鎖存器包括用于鎖存讀出放大器的讀出信號的第一鎖存器131以及用于重復(fù)鎖存第一鎖存器131的鎖存數(shù)據(jù)的第二鎖存器132，使得第一鎖存器131連續(xù)讀出突發(fā)數(shù)據(jù)。就緒信號RDY在突發(fā)單位的數(shù)據(jù)的輸出時段轉(zhuǎn)換到低電平一次。因而，系統(tǒng)檢查就緒信號RDY的低電平時段以緩解用于檢測由字邊界導(dǎo)致的無效數(shù)據(jù)的中斷負荷。
盡管已結(jié)合在附圖中示出的本發(fā)明的實施例描述了本發(fā)明，但是本發(fā)明并不限于此。本領(lǐng)域技術(shù)人員顯然可知，在不背離本發(fā)明的范圍和精神的情況下，可以在其中做出各種替換、修改和變更。
本申請要求于2006年2月15日提交的韓國專利申請2006-14783的優(yōu)先權(quán)，該申請的全部通過參照而被合并于此。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括存儲單元陣列；讀出放大器，被配置用于依次讀出并放大存儲在所述存儲單元陣列中的數(shù)據(jù)；鎖存電路，被配置用于響應(yīng)于轉(zhuǎn)儲信號而鎖存所述讀出放大器的讀出的數(shù)據(jù)并輸出所述讀出的數(shù)據(jù)；以及突發(fā)模式控制單元，被配置用于檢測所述讀出的數(shù)據(jù)中的無效數(shù)據(jù)的長度，所述控制單元根據(jù)所述無效數(shù)據(jù)的長度來控制所述轉(zhuǎn)儲信號的生成，以從該讀出的數(shù)據(jù)中僅僅依次輸出有效數(shù)據(jù)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，所述鎖存電路包括第一鎖存器，被配置用于鎖存所述讀出的數(shù)據(jù)；以及第二鎖存器，被配置用于響應(yīng)于所述轉(zhuǎn)儲信號而再次鎖存來自所述第一鎖存器的鎖存數(shù)據(jù)并輸出所述讀出的數(shù)據(jù)。
3.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，所述讀出的數(shù)據(jù)包括在被鎖存后在突發(fā)讀取操作中初始讀取的突發(fā)長度單元的數(shù)據(jù)。
4.如權(quán)利要求3所述的半導(dǎo)體存儲器件，其中，所述讀出的數(shù)據(jù)包括有效和無效數(shù)據(jù)。
5.如權(quán)利要求4所述的半導(dǎo)體存儲器件，其中，所述無效數(shù)據(jù)對應(yīng)于字邊界。
6.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，所述第二鎖存器響應(yīng)于所述轉(zhuǎn)儲信號而依次輸出具有與所述無效數(shù)據(jù)的突發(fā)長度對應(yīng)的延遲的有效數(shù)據(jù)。
7.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，所述突發(fā)模式控制單元包括地址鑒別器電路，被配置用于從所述突發(fā)起始地址中讀出所述無效數(shù)據(jù)的突發(fā)長度；與所述地址鑒別器電路通信的突發(fā)讀取控制電路，被配置用于在與所述無效數(shù)據(jù)的所述突發(fā)長度相關(guān)聯(lián)的時間點控制所述轉(zhuǎn)儲信號；以及就緒信號發(fā)生器，被配置用于響應(yīng)于所述突發(fā)讀取控制電路而生成就緒信號。
8.如權(quán)利要求7所述的半導(dǎo)體存儲器件，其中，所述突發(fā)讀取控制電路控制所述就緒信號發(fā)生器，使得所述就緒信號維持在禁用狀態(tài)，直到從所述存儲單元陣列輸出有效數(shù)據(jù)。
9.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，所述存儲單元陣列為NOR-型單元陣列。
10.如權(quán)利要求1所述的半導(dǎo)體存儲器件，進一步包括與所述突發(fā)模式控制單元通信的就緒信號發(fā)生器，被配置用于生成就緒信號，該就緒信號維持在禁用狀態(tài)直到輸出所述有效數(shù)據(jù)。
11.如權(quán)利要求10所述的半導(dǎo)體存儲器件，其中，所述突發(fā)讀取操作包括連續(xù)突發(fā)讀取操作，其中突發(fā)長度的數(shù)據(jù)被輸出至少一次。
12.一種用于在突發(fā)模式下輸出半導(dǎo)體存儲器件的數(shù)據(jù)的方法，該方法包括讀出存儲在存儲單元陣列中的數(shù)據(jù)；基于突發(fā)起始地址檢測在從所述存儲單元陣列初始輸出的突發(fā)數(shù)據(jù)的長度中包含的無效數(shù)據(jù)的長度；將所述讀出的數(shù)據(jù)存儲在鎖存電路中；以及控制所述鎖存電路以基于所述無效數(shù)據(jù)的長度從所述讀出的數(shù)據(jù)中僅僅依次輸出有效數(shù)據(jù)。
13.如權(quán)利要求12所述的方法，其中，就緒信號維持在禁用狀態(tài)直到輸出所述有效數(shù)據(jù)。
14.如權(quán)利要求12所述的方法，其中，所述鎖存電路包括第一鎖存器和第二鎖存器。
15.如權(quán)利要求14所述的方法，其中，將所述讀出的數(shù)據(jù)存儲在鎖存電路中包括鎖存所述讀出的數(shù)據(jù)；以及重復(fù)鎖存所鎖存的數(shù)據(jù)。
16.如權(quán)利要求15所述的方法，其中，控制所述鎖存電路進一步包括在輸出所述有效數(shù)據(jù)期間控制所述第二鎖存器。
全文摘要
提供一種半導(dǎo)體存儲器件，其實施消除在系統(tǒng)上的中斷負荷的突發(fā)讀取操作。所述存儲器件包括存儲單元陣列、讀出放大器、鎖存電路以及突發(fā)模式控制單元。所述讀出放大器被配置成依次讀出并放大存儲在所述存儲單元陣列中的數(shù)據(jù)。所述鎖存電路被配置成響應(yīng)于轉(zhuǎn)儲信號而鎖存所述讀出放大器組的讀出的數(shù)據(jù)并輸出該讀出的數(shù)據(jù)。所述突發(fā)模式控制單元被配置成從突發(fā)起始地址檢測包含在所述讀出的數(shù)據(jù)中的無效數(shù)據(jù)的長度，并根據(jù)該檢測結(jié)果來控制生成轉(zhuǎn)儲信號的時間點，從而僅僅依次輸出所述讀出的數(shù)據(jù)中的有效數(shù)據(jù)。
文檔編號G11C16/26GK101022038SQ20071000593
公開日2007年8月22日 申請日期2007年2月15日 優(yōu)先權(quán)日2006年2月15日
發(fā)明者趙志虎 申請人:三星電子株式會社