專利名稱：移位寄存器及使用該移位寄存器的液晶顯示器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存器和應(yīng)用該移位寄存器的液晶顯示器，特別涉 及一種改善其可靠性和壽命的移位寄存器和應(yīng)用該移位寄存器的液晶顯小-器。
背景技術(shù)：
薄膜晶體管液晶顯示器TFT-LCD (Thin film transistor-Liquid crysta
display)使LCD進(jìn)入高畫(huà)質(zhì)、高彩色顯示的新階段，目前幾乎所有高檔的LCD 中都毫無(wú)例外地使用了 TFT有源矩陣。TFT有源矩陣主要包括A-Si(amorphous silicon) TFT有源矢巨陣禾Q P-Si (poly-silicon) TFT有源矩陣兩種。與P-Si TIT 技術(shù)相比，A-Si TFT技術(shù)發(fā)展比較成熟，均勻性好且成本較低，但其遷移率 較低， 一般在0.1 1.0cm2/V's， P-Si TFT的遷移率則可達(dá)50 200cm2/V's。由 于A-SiTFT遷移率比較低，致使其驅(qū)動(dòng)電路速度較慢。中小尺寸LCD主要應(yīng)用于便攜式產(chǎn)品，因此在技術(shù)性能要求上與大尺寸 LCD有所不同。中小尺寸產(chǎn)品更加強(qiáng)調(diào)顯示器的輕、薄，器件的集成能力、 更好的可靠性，以及低成本。目前，市場(chǎng)對(duì)LCD的分辨率也提出了更高要求， 為了使小型化LCD具有高分辨率，減少TFT-LCD驅(qū)動(dòng)IC的數(shù)目是非常必要 的。通常，當(dāng)LCD的分辨率高于QVGA (240xRGBx320)日寸，TFT面板需要 超過(guò)1000條外部引線。當(dāng)產(chǎn)品分辨率進(jìn)一步增加時(shí)，在有限的空間內(nèi)制作更 多的外引線就變得非常困難。以上技術(shù)問(wèn)題可以通過(guò)將驅(qū)動(dòng)電路(gatedriver circuits或source driver circuits)集成在有源矩陣LCD基板上來(lái)解決。這種技 術(shù)可以使顯示器成本更低、結(jié)構(gòu)更緊湊、機(jī)械可靠性更高從而使其具有更大 的市場(chǎng)競(jìng)爭(zhēng)力。傳統(tǒng)的液晶面板的組件附加在LCD外部的電路板上，且往往需要四至七 個(gè)驅(qū)動(dòng)集成電路。驅(qū)動(dòng)電路與有源矩陣LCD集成技術(shù)是將驅(qū)動(dòng)芯片功能直接集成到顯示器玻璃基板的表面上，同時(shí)又將時(shí)序控制功能集成到驅(qū)動(dòng)芯片內(nèi)。因此，該技術(shù)使LCD內(nèi)部組件數(shù)量還不到普通同等像素顯示器的三分之- ，為移動(dòng)設(shè)備生產(chǎn)商減少了在電路發(fā)展和生產(chǎn)上的巨大負(fù)擔(dān)。如圖2所示，非晶硅TFT液晶顯示器的柵極驅(qū)動(dòng)電路包括具有多級(jí)的移位寄存器，該多級(jí)中具有將起始信號(hào)耦接到輸入端子的第一級(jí)，并且該移位 寄存器順序地輸出每一級(jí)的輸出信號(hào)。該多級(jí)移位寄存器包括用于接收第一 時(shí)鐘信號(hào)和用于控制第一時(shí)鐘信號(hào)輸出的奇數(shù)級(jí)，和用于接收具有與第一時(shí) 鐘信號(hào)相反相位的第二時(shí)鐘信號(hào)和用于控制第二時(shí)鐘信號(hào)輸出的偶數(shù)級(jí)。而每一級(jí)移位寄存器具有一輸入端(IN)， 一輸出端(OUT) ， 二個(gè)電壓源端 (VS， VD)， 一個(gè)時(shí)鐘信號(hào)端和一個(gè)控制端。如圖3所示，來(lái)自控制總線用 來(lái)驅(qū)動(dòng)?xùn)艠O線的信號(hào)，包括一個(gè)負(fù)極性電壓VSS， 一個(gè)正極性電壓VDD， -個(gè)起始脈沖信號(hào)VST， 一個(gè)時(shí)鐘信號(hào)Vck，以及一個(gè)互補(bǔ)時(shí)鐘信號(hào)Vckb (與 Vck相位相反)。VDD施加于每一級(jí)的第一電壓源端VD， VSS施加于每一 級(jí)的第二電壓源端VS， VST施加于移位寄存器模塊中第一級(jí)的輸入端。Vck 以及Vckb分別施加于奇數(shù)級(jí)和偶數(shù)級(jí)的時(shí)鐘信號(hào)端。在有源矩陣薄膜晶體管液晶顯示器中，作為像素開(kāi)關(guān)的TFT僅在一幀的 的極小一部分時(shí)間內(nèi)處于打開(kāi)狀態(tài)，某余時(shí)間內(nèi)完全處于關(guān)閉狀態(tài)。所以在 用來(lái)驅(qū)動(dòng)TFT-LCD的典型移位寄存器中，每一級(jí)使用上拉TFT (下面稱為 TUP)使得輸出端在特定時(shí)刻輸出高電平脈沖，用來(lái)維持打開(kāi)作為像素開(kāi)關(guān)的 TFT， TUP源極耦接于時(shí)鐘信號(hào)脈沖，柵極耦接于上拉驅(qū)動(dòng)部分，漏極耦接 于移位寄存器的輸出端。下拉TFT (下面稱為TD)的漏極耦接于TUP的漏 極，用來(lái)維持輸出端在輸出高電平以后維持在低電平狀態(tài)。TD的源極耦接于 負(fù)極性電壓VSS，柵極耦接于下拉驅(qū)動(dòng)部分，在一幀的時(shí)間內(nèi)，在TUP輸出 高電平脈沖以外，輸出端全部由TD來(lái)維持在低電平狀態(tài)。因此TD的柵極應(yīng) 該處于偏壓狀態(tài)，以使得TD在這部分時(shí)間內(nèi)全部處于打開(kāi)狀態(tài)。同時(shí)一TFT 的源極耦接于TUP的柵極，漏極耦接與低電平VSS，使得TUP在接收輸出脈 沖之前和輸出脈沖以后都維持在低電平VSS上。文勝煥等人(中國(guó)專利案號(hào)03145388.0)公開(kāi)了一種移位寄存器的電路 圖，其下拉驅(qū)動(dòng)部分由一反相器與一薄膜晶體管組成連接于正極性電壓源與 負(fù)極性電壓源之間，用來(lái)控制TD的柵極電壓。在文勝煥等人的專利中，當(dāng)TUP未提供高電平脈沖時(shí)，則下拉薄膜晶體管TD的柵極將持續(xù)維持在由正極性電壓源VDD所提供的高電平。但是本領(lǐng)域的技術(shù)人員都知道，應(yīng)用于非晶硅TFT的柵極驅(qū)動(dòng)的移位寄 存器中的薄膜晶體管的柵極若長(zhǎng)時(shí)間被施加一固定電壓，則非晶硅TFT的閾 值將會(huì)發(fā)生漂移。而其閾值電壓的漂移會(huì)降低薄膜晶體管的充電電流，從而 影響整個(gè)電路的正常運(yùn)作。發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種移位寄存器，它能夠有效的抑制 移位寄存器中各級(jí)的下拉薄膜晶體管的閾值漂移，具有改善的穩(wěn)定性和較長(zhǎng) 的壽命，并且不增加成本。本發(fā)明所要解決的另一技術(shù)問(wèn)題是提供一種液晶顯示裝置，它具有穩(wěn)定 的用于驅(qū)動(dòng)?xùn)艠O線的非晶硅薄膜晶體管移位器，從而具有良好的穩(wěn)定性和較 長(zhǎng)的壽命，并且不增加成本。為解決上述技術(shù)問(wèn)題，本發(fā)明的移位寄存器，包括彼此相連的多級(jí)，所 述多級(jí)具有接收第一時(shí)鐘信號(hào)的奇數(shù)級(jí)和接收與所述第一時(shí)鐘信號(hào)反相的第二時(shí)鐘信號(hào)的偶數(shù)級(jí)，多級(jí)的各級(jí)包括輸入端，用以接收輸入信號(hào)；輸出 端，用以提供輸出信號(hào)以響應(yīng)輸入信號(hào)；上拉裝置，用以接收第一時(shí)鐘信號(hào) 或第二時(shí)鐘信號(hào)的相應(yīng)一個(gè)，并為輸出端提供高電平輸出信號(hào)；上拉驅(qū)動(dòng)裝 置，用以接收輸入端的輸入信號(hào)，并驅(qū)動(dòng)上拉裝置；下拉模塊，具有第一下 拉裝置，用以接收第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的相應(yīng)一個(gè)，并為輸出端提 供低電平輸出信號(hào)，和第二下拉裝置，用以與低電平電壓源相連，并為輸出 端提供低電平輸出信號(hào)；下拉驅(qū)動(dòng)裝置，用以接收來(lái)自下一級(jí)的輸出信號(hào)， 并驅(qū)動(dòng)下拉模塊，并且第一下拉裝置和第二下拉裝置交替為輸出端提供低電 平輸出信號(hào)。本發(fā)明的移位寄存器還可以包括下拉控制裝置，用以切換第一下拉裝置 和第二下拉裝置交替輸出低電平輸出信號(hào)。而且，本發(fā)明的移位寄存器中，下拉控制裝置可以包括第一切換單元和 第二切換單元，第一切換單元的控制端耦接到第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào) 中與上拉裝置相連的一者，第二切換單元的控制端耦接到異于與第一切換單元控制端相連的一者的第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)中的另一者。為解決上述技術(shù)問(wèn)題，本發(fā)明還提供一種具有顯示單元陣列電路的液晶 顯示器，在基板上形成數(shù)據(jù)驅(qū)動(dòng)電路和柵極驅(qū)動(dòng)電路，顯示單元陣列中的每 個(gè)連接到相應(yīng)的數(shù)據(jù)線和柵極線對(duì)，并且所述柵極驅(qū)動(dòng)電路包括移位寄存器， 該移位寄存器包括彼此相連的多級(jí)，多級(jí)具有接收第一時(shí)鐘信號(hào)的奇數(shù)級(jí)和 接收與第一時(shí)鐘信號(hào)反相的第二時(shí)鐘信號(hào)的偶數(shù)級(jí)，所述多級(jí)的各級(jí)包括 輸入端，用以接收輸入信號(hào)；輸出端，用以提供輸出信號(hào)以響應(yīng)輸入信號(hào)； 上拉裝置，用以接收第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的相應(yīng)一個(gè)，并為輸出端提供高電平輸出信號(hào)；上拉驅(qū)動(dòng)裝置，用以接收來(lái)自輸入端的輸入信號(hào)，并驅(qū)動(dòng)上拉裝置；下拉模塊，包括第一下拉裝置，用以接收第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的相應(yīng)一個(gè)，并為所述輸出端提供低電平輸出信號(hào)，和第二下拉裝置，用以與低電平電壓源相連，并為所述輸出端提供低電平輸出信號(hào)； 下拉驅(qū)動(dòng)裝置，接收下一級(jí)的輸出信號(hào)，并驅(qū)動(dòng)所述下拉模塊，并且，第一 下拉裝置和第二下拉裝置交替為輸出端提供低電平輸出信號(hào)。本發(fā)明的優(yōu)點(diǎn)在于可以有效抑制移位寄存器中下拉薄膜柵極晶體管的閾 值漂移，從而提高其穩(wěn)定性，并且不增加制造成本。


圖1是典型的非晶硅TFT液晶顯示器的示意圖。 圖2是被用來(lái)驅(qū)動(dòng)TFT液晶顯示器柵極總線的移位寄存器的方塊圖。 圖3是關(guān)于Vck， Vckb， VST的信號(hào)波形，以及各級(jí)移位寄存器輸出端 的輸出波形。圖4是公知的移位寄存器的電路圖。圖5是公知的移位寄存器中，相關(guān)vdd以及vss的vck和vckb的波形。圖6是根據(jù)本發(fā)明，用來(lái)驅(qū)動(dòng)TFT-LCD柵極的移位寄存器的模塊圖。圖7是根據(jù)本發(fā)明的移位寄存器的電路圖。圖8本發(fā)明的電路工作時(shí)的各節(jié)點(diǎn)的電壓電平時(shí)序圖。圖9原三星驅(qū)動(dòng)電路和本發(fā)明下拉晶體管的柵極的電位時(shí)序圖。附圖標(biāo)記說(shuō)明100 典型的TFT-LCD液晶顯示面板;102 數(shù)據(jù)驅(qū)動(dòng)器； 104 單個(gè)顯示像素； 106 柵極掃描驅(qū)動(dòng)器； 200 、 600 移位寄存器 202 、 602 移位寄存器； ckl 第一時(shí)鐘信號(hào)； ck2 第二時(shí)鐘信號(hào)； ml—ml3 薄膜晶體管； IN 輸入端； OUT 輸出端； Vdd 高電平電壓源； Vss 低電平電壓源； Vgh、 Vgl 電壓電平； P2 、 P4、 P6、 P8 節(jié)點(diǎn)； CT 控制端； Vst 起始脈沖信號(hào)； Vck 時(shí)鐘信號(hào)； Vckb 反相時(shí)鐘信號(hào)。
具體實(shí)施方式
以下根據(jù)附圖對(duì)于本發(fā)明優(yōu)選實(shí)施例進(jìn)行詳細(xì)描述。參照?qǐng)D6和圖7所示，用來(lái)驅(qū)動(dòng)?xùn)艠O的電路包括移位寄存器600以及控 制總線CB，移位寄存器600包括多個(gè)級(jí)602。各級(jí)包括一個(gè)輸入端，通過(guò)驅(qū) 動(dòng)晶體管m8來(lái)接收輸入信號(hào)； 一個(gè)輸出端，用以提供高電平輸出信號(hào)用以響 應(yīng)輸入信號(hào)； 一個(gè)上拉薄膜晶體管； 一個(gè)上拉驅(qū)動(dòng)晶體管；第一下拉薄膜晶 體管和第二下拉薄膜晶體管；以及下拉驅(qū)動(dòng)部分和下拉控制部分。參照?qǐng)D7所示，移位寄存器600的某一奇數(shù)級(jí)602具有一個(gè)上拉薄膜晶 體管m12和一個(gè)用來(lái)驅(qū)動(dòng)上拉薄膜晶體管m12的驅(qū)動(dòng)薄膜晶體管m8， m8的 柵極耦接至移位寄存器的輸入端，用來(lái)接收前級(jí)OUT (N-l)輸出的脈沖。m8的漏極耦接至上拉薄膜晶體管m12的柵極，ml2的源極耦接至第一時(shí)鐘信 號(hào)輸入端ckl，用來(lái)接收時(shí)鐘信號(hào)脈沖，m12的漏極耦接至移位寄存器的輸出 端，為輸出端提供高電平脈沖。該奇數(shù)級(jí)還具有兩個(gè)下拉薄膜晶體管mil和m13。 m12的漏極耦接至兩 個(gè)下拉薄膜晶體管mil和ml3， mil和m13交替維持輸出端在輸出高電平以 后在低電平電壓狀態(tài)。m13的柵極耦接于時(shí)鐘信號(hào)ck2，源級(jí)耦接于時(shí)鐘信號(hào) ckl，漏級(jí)耦接于m12的漏極。同時(shí)，該奇數(shù)級(jí)還具有下拉控制部分m9和 ml0。m9的柵極耦接于時(shí)鐘信號(hào)輸入端ck2，其源極耦接于低電平電壓源VSS， 漏極耦接于節(jié)點(diǎn)P8。 mlO的柵極耦接于時(shí)鐘信號(hào)輸入端ckl，其源極耦接于 節(jié)點(diǎn)P4，漏接耦接于節(jié)點(diǎn)P8。 m9和ml0通過(guò)與時(shí)鐘信號(hào)ckl和ck2相連， 控制下拉薄膜晶體管mil和m13彼此交替為輸出端輸出低電平電壓。.該奇數(shù)級(jí)還具有下拉驅(qū)動(dòng)部分ml， m2， m4， m6禾n m7，其中ml與m2 相互串聯(lián)組成反相器，ml的柵極和源極耦接于高電平電壓源Vdd上，m2的 柵極耦接于m12的柵極端P6; m4的柵極耦接于反相器的輸出端P2，其源極 耦接于高電平電壓源Vdd，漏極耦接于接點(diǎn)P4; m6的柵極耦接于節(jié)點(diǎn)P4， 其源極耦接于節(jié)點(diǎn)P6，漏極耦接于低電平電壓源VSS。 m7的柵極耦接于下 級(jí)輸出端輸出的控制信號(hào)CT端。m7的柵極與下一級(jí)的輸出信號(hào)相連，m12 的柵極也耦接至兩個(gè)薄膜晶體管m6和m7。當(dāng)輸出端產(chǎn)生高電平以后和接收 前級(jí)的輸出高電平之前，維持ml2的柵極在低電平狀態(tài)。該奇數(shù)級(jí)還具有薄膜晶體管m3和m5。m3的柵極耦接于上一級(jí)輸入信號(hào) 端，源極耦接于接點(diǎn)P4，漏接耦接于低電壓電源VSS， m5的柵極耦接于m12 的柵極端P6，其源極耦接于接點(diǎn)P4，漏極耦接于低電平電壓源VSS。當(dāng)輸入 端接收到前級(jí)輸出的高電平時(shí)，抑制下拉薄膜晶體管mll輸出低電平。該移位寄存器的奇數(shù)級(jí)如下工作當(dāng)時(shí)鐘信號(hào)ckl為高電平且所述上拉 薄膜晶體管m12的柵極也為高時(shí)，則上拉薄膜晶體管m12將產(chǎn)生高電平脈沖， 并為輸出端輸出高電平輸出信號(hào)；當(dāng)輸入m7的柵極的下級(jí)的輸出信號(hào)out(n+l) 為高電平時(shí)，TUPml2的柵極被m7拉下至低電平電壓，并通過(guò)m9和m10控 制兩個(gè)下拉薄膜晶體管m13和mil以相互交替打開(kāi)的方式工作，這樣就使得 兩個(gè)下拉薄膜晶體管之一的mil的柵極只有50%的時(shí)間處于高電平狀態(tài)下， 50%的時(shí)間處于低電平狀態(tài)。下拉薄膜晶體管m13的柵極50%的時(shí)間內(nèi)處于高電壓電平，50%的時(shí)間內(nèi)處于低電壓電平。同時(shí)，由于mll的柵極50%的時(shí)間處于低電平狀態(tài)，因此可以更進(jìn)一歩 抑制mll的柵極的閾值漂移。在第N級(jí)移位寄存器602中，若N為奇數(shù)，則ckl的時(shí)鐘信號(hào)為Vck， ck2的時(shí)鐘信號(hào)為Vckb，若N為偶數(shù)，貝Uckl的時(shí)鐘信號(hào)為Vckb， ck2的時(shí) 鐘信號(hào)為Vck。其中ckl和ck2的時(shí)鐘信號(hào)的相位相反。在移位寄存中，不同節(jié)點(diǎn)的電壓電平的時(shí)序圖如圖8所示。在圖8中， Vgh為時(shí)鐘信號(hào)Vck與Vckb處于高電平時(shí)的電壓電平，Vgl為時(shí)鐘信號(hào)處于 低電平時(shí)的電壓電平，Vgl等于VSS， Vgh等于VDD，在圖8中，在T2時(shí)亥U， 由于上拉薄膜晶體管的寄生電容的緣故，所以節(jié)點(diǎn)P6的電壓高于Vgh。因此 下拉薄膜晶體管mll的柵極約50%的時(shí)間處于Vhg的偏壓下，約50%的時(shí)間 處于Vgl的負(fù)偏壓下，同樣下拉薄膜晶體管m13的柵極50%的時(shí)間處于Vgh 的正偏壓狀態(tài)下，50。/。的時(shí)間處于Vgl的負(fù)偏壓狀態(tài)下，同時(shí)薄膜晶體管m9， m10也處于上述的正負(fù)偏壓交替的狀態(tài)下，當(dāng)柵極的電平電壓為Vgh時(shí)，mil 和ml3的閾值漂移增加，而當(dāng)柵極的電平電壓為Vgl時(shí)，mll和ml3的閾值 漂移減少，如圖9所示，圖9中，G(a)表示原三星電路中的下拉薄膜晶體管的 柵極電壓電平，G (a，)禾口 G(b，)表示本發(fā)明中的下拉薄膜晶體管的的柵極電 壓電平。因此相對(duì)于三星公司的電路，下拉薄膜晶體管mll以及ml3的閾值 漂移可被降低，所以基于本發(fā)明的移位寄存器的運(yùn)作將更加穩(wěn)定。本發(fā)明還提供一種應(yīng)用上述移位寄存器的液晶顯示器，由于該移位寄存 器可以有效地抑制下拉薄膜晶體管的閾值漂移，因此可以進(jìn)一步提供高性能、 長(zhǎng)壽命的液晶顯示器。綜上所述僅為本發(fā)明的較佳實(shí)施例而已，并非用來(lái)限定本發(fā)明的實(shí)施范 圍。對(duì)于本領(lǐng)域的技術(shù)人員，可以在不脫離本發(fā)明的精神或范圍的情況下對(duì) 本發(fā)明的液晶顯示裝置及其制造方法進(jìn)行各種變化或各種修改。由此，本發(fā) 明旨在覆蓋落在所附權(quán)利要求及其等同物的范圍內(nèi)的對(duì)本發(fā)明的變型和修 改。
權(quán)利要求
1.一種移位寄存器，包括彼此相連的多級(jí)，所述多級(jí)具有接收第一時(shí)鐘信號(hào)的奇數(shù)級(jí)和接收與所述第一時(shí)鐘信號(hào)反相的第二時(shí)鐘信號(hào)的偶數(shù)級(jí)，其中，所述多級(jí)的各級(jí)包括輸入端，用以接收輸入信號(hào)；輸出端，用以提供輸出信號(hào)以響應(yīng)所述輸入信號(hào)；上拉裝置，接收第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的相應(yīng)一個(gè)，并為所述輸出端提供高電平輸出信號(hào)；上拉驅(qū)動(dòng)裝置，接收所述輸入端的輸入信號(hào)，并驅(qū)動(dòng)所述上拉裝置；下拉模塊，包括第一下拉裝置，接收第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的相應(yīng)一個(gè)，并為所述輸出端提供低電平輸出信號(hào)；第二下拉裝置，與低電平電壓源相連，并為所述輸出端提供低電平輸出信號(hào)；下拉驅(qū)動(dòng)裝置，接收來(lái)自下一級(jí)的輸出信號(hào)，并驅(qū)動(dòng)所述下拉模塊，其中，所述第一下拉裝置和所述第二下拉裝置交替為所述輸出端提供低電平輸出信號(hào)。
2. 根據(jù)權(quán)利要求1所述的移位寄存器，其中，所述下拉模塊還包括下拉控制 裝置，用以切換所述第一下拉裝置和所述第二下拉裝置交替輸出低電平輸出信號(hào)。
3. 根據(jù)權(quán)利要求2所述的移位寄存器，其中，所述下拉控制裝置包括第一切 換單元和第二切換單元，所述第一切換單元的控制端耦接到第一時(shí)鐘信號(hào)和 第二時(shí)鐘信號(hào)中與所述上拉裝置相連的一者，所述第二切換單元的控制端耦 接到異于與所述第一切換單元控制端相連的一者的第一時(shí)鐘信號(hào)和第二時(shí)鐘 信號(hào)中的另一者。
4. 根據(jù)權(quán)利要求1所述的移位寄存器，其中，所述上拉裝置包括控制端，與所述上拉驅(qū)動(dòng)裝置相連；第一切換端，與所述第一時(shí)鐘信號(hào)或所述第二時(shí)鐘信號(hào)的相應(yīng)一者相連; 第二切換端，與所述輸出端相連。
5. 根據(jù)權(quán)利要求1所述的移位寄存器，其中，所述上拉驅(qū)動(dòng)裝置包括控制端，與所述輸入端相連; 第一切換端，與高電平電壓源相連； 第二切換端，與所述上拉裝置的控制端相連。
6. 根據(jù)權(quán)利要求2所述的移位寄存器，其中， 所述第一下拉裝置包括第一切換端，與第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的相應(yīng)一者相連； 第二切換端，與所述輸出端相連；以及控制端，與異于與所述第一切換端相連的一者的所述第一時(shí)鐘信號(hào)和所 述第二時(shí)鐘信號(hào)中的另一者相連， 所述第二下拉裝置包括第一切換端，與所述輸出端相連；第二切換端，與低電平電壓源相連；以及控制端，與所述下拉控制裝置相連。
7. 根據(jù)權(quán)利要求2所述的移位寄存器，其中，所述下拉驅(qū)動(dòng)裝置包括第一切換單元，用于接收下-一級(jí)的輸出信號(hào)，具有控制端，與來(lái)自下一級(jí)的輸出信號(hào)相連；第一切換端，與所述上拉裝置的控制端相連；第二切換端，與低電平電壓源相連；以及 反相器，與所述第一切換單元相連； 第二切換單元，與高電平電壓源相連。
8. 根據(jù)權(quán)利要求2所述的移位寄存器，其中還包括第三切換單元，用以關(guān)閉所述第二下拉裝置，具有 控制端，與所述輸入端相連； 第一切換端，與所述下拉控制裝置相連；以及 第二切換端，與低電平電壓源相連。
9. 根據(jù)權(quán)利要求2所述的移位寄存器，其中還包括第四切換單元，用以關(guān)閉所述第二下拉裝置，具有 控制端，與所述上拉裝置的控制端相連； 第一切換端，與所述下拉控制裝置相連；以及 第二控制端，與低電平電壓源相連。
10. —種具有顯示單元陣列電路的液晶顯示裝置，在基板上形成數(shù)據(jù)驅(qū)動(dòng)電 路和柵極驅(qū)動(dòng)電路，所述顯示單元陣列中的每個(gè)連接到相應(yīng)的數(shù)據(jù)線和柵極線對(duì)，所述柵極驅(qū)動(dòng)電路包括移位寄存器，該移位寄存器包括彼此相連的多級(jí)， 所述多級(jí)具有接收第一時(shí)鐘信號(hào)的奇數(shù)級(jí)和接收與所述第一時(shí)鐘信號(hào)反相的 第二時(shí)鐘信號(hào)的偶數(shù)級(jí)，其中， 所述多級(jí)的各級(jí)包括輸入端，用以接收輸入信號(hào)；輸出端，用以提供輸出信號(hào)以響應(yīng)所述輸入信號(hào)；上拉裝置，接收第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的相應(yīng)一個(gè)，并為所述輸 出端提供高電平輸出信號(hào)；上拉驅(qū)動(dòng)裝置，接收來(lái)自所述輸入端的輸入信號(hào)，并驅(qū)動(dòng)所述上拉裝置-，下拉模塊，包括第一下拉裝置，接收第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的相應(yīng)一個(gè)，并為所述輸出端提供低電平輸出信號(hào)；第二下拉裝置，與低電平電壓源相連，并為所述輸出端提供低電平輸出信號(hào)；下拉驅(qū)動(dòng)裝置，接收下一級(jí)的輸出信號(hào)，并驅(qū)動(dòng)所述下拉模塊， 其中，所述第一下拉裝置和所述第二下拉裝置交替為所述輸出端提供低電平 輸出信號(hào)。
全文摘要
本發(fā)明提供一種移位寄存器以及使用該移位寄存器的液晶顯示器，該移位寄存器包括用以接收輸入信號(hào)的輸入端，用以提供輸出信號(hào)以響應(yīng)所述輸入信號(hào)的輸出端；上拉裝置，用以接收第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)的相應(yīng)一個(gè)，并為所述輸出端提供高電平輸出信號(hào)；上拉驅(qū)動(dòng)裝置，接收所述輸入端的輸入信號(hào)，并驅(qū)動(dòng)所述上拉裝置；包括第一下拉裝置和第二下拉裝置的下拉模塊；和下拉驅(qū)動(dòng)裝置，接收來(lái)自下一級(jí)的輸出信號(hào)，并驅(qū)動(dòng)所述下拉模塊，并且所述第一下拉裝置和所述第二下拉裝置交替為所述輸出端提供低電平輸出信號(hào)。
文檔編號(hào)G11C19/00GK101335050SQ20071004262
公開(kāi)日2008年12月31日 申請(qǐng)日期2007年6月26日 優(yōu)先權(quán)日2007年6月26日
發(fā)明者凌志華, 飛 陳, 駿 馬 申請(qǐng)人:上海天馬微電子有限公司