專利名稱：移位寄存器及液晶顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存器及采用該移位寄存器的液 晶顯示裝置。
背景技術(shù)：
目前薄膜晶體管(Thin Film Transistor, TFT)液晶顯示裝 置已逐漸成為各種數(shù)字產(chǎn)品的標(biāo)準(zhǔn)輸出設(shè)備，在制造過(guò)程 中，需要設(shè)計(jì)適當(dāng)?shù)尿?qū)動(dòng)電路以保證其穩(wěn)定工作。通常，液晶顯示裝置的驅(qū)動(dòng)電路包括一數(shù)據(jù)驅(qū)動(dòng)電路及 一掃、描驅(qū)動(dòng)電路。數(shù)據(jù)驅(qū)動(dòng)電路用于控制每一像素單元的顯 示亮度，掃描驅(qū)動(dòng)電路則用于控制薄膜晶體管的導(dǎo)通與截 止。該二驅(qū)動(dòng)電路均應(yīng)用移位寄存器作為核心電路單元。通 常，移位寄存器是由多個(gè)移位寄存單元串聯(lián)而成，并且前一 移位寄存單元的輸出信號(hào)為后一移位寄存單元的輸入信號(hào)。請(qǐng)參閱圖l，其是一種現(xiàn)有技術(shù)移位寄存器的移位寄存 單元的電路圖。該移位寄存單元100包括一第一時(shí)鐘反相電 路IIO、 一換流電路120及一第二時(shí)鐘反相電路130。該移位寄 存單元100的各電路均由PMOS(P國(guó)channel Metal-Oxide Semiconductor, P溝道金屬氧化物半導(dǎo)體)型晶體管組成，每 一 PMOS型晶體管均包括 一 柵極、 一 源極及 一 漏極。該第一時(shí)鐘反相電路110包括一第一晶體管M1、 一第二 晶體管M2、 一第三晶體管M3、 一第四晶體管M4、 一第一輸 出端V01及一第二輸出端V02。該第 一 晶體管Ml的柵極接收 該移位寄存單元100的前一移位寄存單元的輸出信號(hào)VS，其 源極接收來(lái)自外部電路的高電平信號(hào)VDD ，其漏極連接至該 第二晶體管M2的源極。該第二晶體管M2的柵極及其漏極接收來(lái)自外部電路的低電平信號(hào)VSS。該第三晶體管M3及該第 四晶體管M4的柵極均接收來(lái)自外部電路的反相時(shí)鐘信號(hào) 5E， 兩者的漏極分別作為該第一時(shí)鐘反相電路110的第一輸 出端VOl及第二輸出端V02，且該第三晶體管M3的源極連接 至該第 一 晶體管M1的漏極，該第四晶體管M4的源極連接至 該第 一 晶體管M1的柵極。該換流電路120包括 一 第五晶體管M5 、 一第六晶體管M6 及一信號(hào)輸出端VO。該第五晶體管M5的柵極連接至該第一 輸出端VOl，其源極接收來(lái)自外部電路的高電平信號(hào)VDD, 其漏極連接至該第六晶體管M6的源極。該第六晶體管M6的 柵極連接至該第二輸出端V02 ， 其漏極接收來(lái)自外部電路的 低電平信號(hào)VSS,其源極是該移位寄存單元100的信號(hào)輸出端vo。該第二時(shí)鐘反相電路130包括一第七晶體管M7、 一第八 晶體管M8 、 一第九晶體管M9及 一 第十晶體管M1 0 。該第七晶 體管M7的柵極連接至該信號(hào)輸出端VO，其源極接收來(lái)自外 部電路的高電平信號(hào)VDD ， 其漏極連接至該第八晶體管M8 的源極。該第八晶體管M8的柵極及其漏極均接收來(lái)自外部電 路的低電平信號(hào)VSS 。該第九晶體管M9的源極連接至該第一 輸出端VOl，其柵極接收來(lái)自外部電路的時(shí)鐘信號(hào)CK，其漏 極連接至該第七晶體管M7的漏極。該第十晶體管的柵極接收 外部電路的時(shí)鐘信號(hào)CK ，其源極連接至該第二輸出端V02 , 其漏極連接至該信號(hào)輸出端VO 。 .'請(qǐng)一并參閱圖2， 其是該移位寄存單元100的工作時(shí)序 圖。在T1時(shí)間內(nèi)，該前一移位寄存單元的輸出信號(hào)VS由高電 平跳變?yōu)榈碗娖?，反相時(shí)鐘信號(hào)^由低電平跳變?yōu)楦唠娖剑?則使該第三晶體管M3及該第四晶體管M4截止，進(jìn)而使該第 一時(shí)鐘反相電路110斷開(kāi)。而該時(shí)鐘信號(hào)CK由高電平跳變?yōu)?低電平，使該第九晶體管M9及該第十晶體管M10導(dǎo)通，進(jìn)而 使該第二時(shí)鐘反相電路130導(dǎo)通，而該信號(hào)輸出端VO初始狀頁(yè)態(tài)的高電平經(jīng)該第十晶體管M 1 0 ,使該第六晶體管M6截止， 而該第八晶體管M8輸出的低電平經(jīng)由該第九晶體管M9 , 使 該第五晶體管M5導(dǎo)通，進(jìn)而使其源極的高電平信號(hào)VDD輸出 至該信號(hào)輸出端VO，故該信號(hào)輸出端VO保持高電平輸出。在T2時(shí)間內(nèi)，該反相時(shí)鐘信號(hào)^由高電平跳變?yōu)榈碗?平，則使該第三晶體管M3及該第四晶體管M4導(dǎo)通，進(jìn)而使 該第 一 時(shí)鐘反相電路110導(dǎo)通。而該時(shí)鐘信號(hào)CK由低電平跳 變?yōu)楦唠娖剑瑒t使該第九晶體管M9及該第十晶體管M10截 止，進(jìn)而使該第二時(shí)鐘反相電路130斷開(kāi)。該輸入信號(hào)VS由 高電平跳變?yōu)榈碗娖?，則使該第 一 晶體管Ml導(dǎo)通，其源極的 高電平VDD經(jīng)該第三晶體管M3截止該第五晶體管M5 ，且該 輸入信號(hào)VS的低電平經(jīng)該第四晶體管M4導(dǎo)通該第六晶體管 M6，使該信號(hào)輸出端VO輸出低電平。在T3時(shí)間內(nèi)，該反相時(shí)鐘信號(hào)^由4氐電平跳變?yōu)楦唠?平，則使該第三晶體管M3及該第四晶體管M4截止，進(jìn)而使 該第一時(shí)鐘反相電路110斷開(kāi)。而該時(shí)鐘信號(hào)CK由高電平跳 變?yōu)榈碗娖剑乖摰诰啪w管M9及該第十晶體管M 1 0導(dǎo)通， 進(jìn)而使該第二時(shí)鐘反相電路130導(dǎo)通。該信號(hào)輸出端VO的低 電平導(dǎo)通該第七晶體管M7 ，其源極的高電平經(jīng)該第九晶體管 M9截止該第五晶體管M5。同時(shí)，該信號(hào)輸出端VO的低電平 亦經(jīng)該第十晶體管M1 0導(dǎo)通該第六晶體管M6 ，該第六晶體管 M6的漏極低電平使該信號(hào)輸出端VO保持低電平輸出。在T4時(shí)間內(nèi)，該反相時(shí)鐘信號(hào)^由高電平跳變?yōu)榈碗?平，則使該第三晶體管M3及該第四晶體管M4導(dǎo)通，進(jìn)而使 該第 一 時(shí)鐘反相電路11 0導(dǎo)通。而該時(shí)鐘信號(hào)CK由低電平跳 變?yōu)楦唠娖?，使該第九晶體管M9及該第十晶體管M 1 0截止， 進(jìn)而使該第二時(shí)鐘反相電路120斷開(kāi)。輸入信號(hào)VS的高電平 經(jīng)該第四晶體管M4截止該第六晶體管M6 ，而該第二晶體管 M2的漏極低電平經(jīng)該第三晶體管M3導(dǎo)通該第五晶體管M5, 使其源極的高電平輸出至該信號(hào)輸出端VO ,使該信號(hào)輸出端VO的輸出由4氐電平跳變?yōu)楦唠姾?。從工作時(shí)序圖可見(jiàn)，該移位寄存單元100的前一級(jí)移位 寄存單元于T1時(shí)間與T2時(shí)間內(nèi)輸出低電平信號(hào)，而該移位寄 存單元1 00于T2時(shí)間與T3時(shí)間內(nèi)輸出低電平信號(hào)，該二低電 平信號(hào)在T2時(shí)間存在重疊情況。而該低電平信號(hào)為有效信 號(hào)，即由該多個(gè)移位寄存單元1 00構(gòu)成的移位寄存器輸出的 各級(jí)有效信號(hào)互相之間有重疊。另外，該移位寄存器可應(yīng)用于液晶顯示裝置以及其它數(shù) 字電子產(chǎn)品中。例如液晶顯示裝置的數(shù)據(jù)驅(qū)動(dòng)電路或掃描驅(qū) 動(dòng)電路需要該移位寄存器實(shí)現(xiàn)列掃描或行掃描的功能。但 是，該移位寄存器輸出的各級(jí)有效信號(hào)互相之間有重疊，當(dāng) 數(shù)據(jù)驅(qū)動(dòng)電路或掃描驅(qū)動(dòng)電路進(jìn)行逐行或逐列掃描時(shí)，會(huì)存 在相鄰兩列或兩行同時(shí)進(jìn)行掃描的現(xiàn)象，從而導(dǎo)致加載信號(hào) 產(chǎn)生相互干擾。發(fā)明內(nèi)容為了解決現(xiàn)有技術(shù)中移位寄存器輸出的有效信號(hào)有重 疊的問(wèn)題，本發(fā)明提供一種輸出有效信號(hào)無(wú)重疊的移位寄存 器。同時(shí)也有必要提供一種可避免信號(hào)干擾的液晶顯示裝置。一種移位寄存器，其包括多個(gè)移位寄存單元，每一移位寄存單元均受外部電路的時(shí)鐘信號(hào)、前一級(jí)移位寄存單元的輸出信號(hào)及后 一 級(jí)移位寄存單元的反相輸出信號(hào)控制每一移位寄存單元包括一第一上拉電路、 一第二上拉電路、一第一下拉電路、 一 第二下拉電路、 一第一反相電路、一第二反相電路及一輸出電路0該第一、第二上拉電路、第一、第二下4立電路及該輸出電路具有 一 第 一 公共節(jié)點(diǎn)，該第一上拉電路、第二下拉電路及該輸出電路具有一第二公共節(jié),氛該第一反相電路連接在該第一、第二公共節(jié)點(diǎn)之間。該第一、第二上拉電路為該第一公共節(jié)點(diǎn)提供高電平信號(hào)，該第一、第 二下拉電路為該第 一 公共節(jié)點(diǎn)提供低電平信號(hào)，該輸出電路 在該第 一 、第二公共節(jié)點(diǎn)的控制下選擇輸出時(shí)鐘信號(hào)或低電 平信號(hào)，該第二反相電路將輸出電路的輸出信號(hào)反相后輸 出。一種液晶顯示裝置，其包括 一 液晶顯示面板、 一 數(shù)據(jù)驅(qū) 動(dòng)電路及 一 掃描驅(qū)動(dòng)電路，該數(shù)據(jù)驅(qū)動(dòng)電路為該液晶顯示面 板提供數(shù)據(jù)信號(hào)，該掃描驅(qū)動(dòng)電路為該液晶顯示面板提供掃 描信號(hào)。該數(shù)據(jù)驅(qū)動(dòng)電路及該掃描驅(qū)動(dòng)電路分別包括 一 移位 寄存器以控制數(shù)據(jù)信號(hào)與掃描信號(hào)的輸出時(shí)序，該移位寄存 器包括多個(gè)移位寄存單元，每一移位寄存單元均受外部電路 的時(shí)鐘信號(hào)、前一級(jí)移位寄存單元的輸出信號(hào)及后一級(jí)移位 寄存單元的反相輸出信號(hào)控制。每一移位寄存單元包括一第 一上拉電路、 一第二上拉電路、 一第一下拉電路、 一第二下 拉電路、 一第一反相電路、 一第二反相電路及一輸出電路， 該第一、第二上拉電路、第一、第二下拉電路及該輸出電路 具有一第一/>共節(jié)點(diǎn)，該第一上拉電路、第二下拉電路及該 輸出電路具有一第二公共節(jié)點(diǎn)。該第一反相電路連接在該第 一 、第二公共節(jié)點(diǎn)之間，該第 一 、第二上拉電路為該第 一 公 共節(jié)點(diǎn)提供高電平信號(hào)，該第一、第二下拉電路為該第一公 共節(jié)點(diǎn)提供低電平信號(hào)。該輸出電路在該第 一 、第二公共節(jié) 點(diǎn)的控制下選擇輸出時(shí)鐘信號(hào)或低電平信號(hào)，該第二反相電 路將輸出電路的輸出信號(hào)反相后輸出。與現(xiàn)有技術(shù)相比，本發(fā)明移位寄存器的各級(jí)移位寄存單 元輸出的高電平信號(hào)互相之間均沒(méi)有重疊，而該高電平信號(hào) 為有效信號(hào)，即本發(fā)明移位寄存器輸出的各級(jí)有效信號(hào)互相 之間沒(méi)有重疊。與現(xiàn)有技術(shù)相比，本發(fā)明液晶顯示裝置的移位寄存器的 各級(jí)移位寄存單元輸出的高電平信號(hào)互相之間均沒(méi)有重疊， 而該高電平信號(hào)為有效信號(hào)，即本發(fā)明移位寄存器輸出的各級(jí)有效信號(hào)互相之間沒(méi)有重疊。因此該掃描驅(qū)動(dòng)電路或數(shù)據(jù) 驅(qū)動(dòng)電路在進(jìn)行行掃描或列掃描時(shí)，其輸出掃描信號(hào)或數(shù)# 信號(hào)不會(huì)產(chǎn)生信號(hào)千擾，從而提高了本發(fā)明液晶顯示裝置的 顯示效果。


圖l是一種現(xiàn)有技術(shù)移位寄存單元的電路示意圖。圖2是圖l中移位寄存單元所在移位寄存器的時(shí)序示意圖。圖3是本發(fā)明移位寄存器較佳實(shí)施方式的結(jié)構(gòu)示意圖。 圖4是圖3的移位寄存單元的電路示意圖。 圖5是圖3中移位寄存器的時(shí)序示意圖。圖6是本發(fā)明液晶顯示裝置較佳實(shí)施方式的結(jié)構(gòu)示意圖。
具體實(shí)施方式
請(qǐng)參閱圖3，其是本發(fā)明移位寄存器較佳實(shí)施方式的結(jié) 構(gòu)示意圖。該移位寄存器20包括多個(gè)結(jié)構(gòu)相同的移位寄存單 元200 ， 該多個(gè)移位寄存單元200依次串聯(lián)。每 一 移位寄存單 元200包括 一 時(shí)鐘信號(hào)輸入端CK、 一第 一 輸入端VIN1 、 一第 二輸入端VIN2、 一輸出端VOUT、 一反相輸出端VOUTB、 一 高電平輸入端VH及 一 低電平輸入端VL。每一移位寄存單元 200的時(shí)鐘信號(hào)輸入端CK接收外部電路(圖未示)的時(shí)鐘信號(hào) CK,其高電平輸入端VH接收外部電路(圖未示)的高電平信號(hào) VDD，其低電平輸入端VL接收外部電路(圖未示)的低電平信 號(hào)VSS。其第 一輸入端VIN1電連接至前 一 級(jí)移位寄存單元200 的輸出端VOUT，其第二輸入端VIN2電連接至后一級(jí)移位寄 存單元200的反相輸出端VOUTB，其輸出端VOUT電連接至后 一級(jí)移位寄存單元200的第一輸入端VIN1 , 其反相輸出端 VOUTB電連接至前一級(jí)移位寄存單元200的第二輸入端VIN2。 即前 一 級(jí)移位寄存單元200的輸出信號(hào)為后 一 銀移位 寄存單元200的第 一輸入信號(hào)，后一級(jí)移位寄存單元200的反 相輸出信號(hào)為前一級(jí)移位寄存單元200的第二輸入信號(hào)，且 每一移位寄存單元同時(shí)由外部電路的時(shí)鐘信號(hào)、高電平信號(hào) 及低電平信號(hào)控制。請(qǐng)參閱圖4，其是圖3的移位寄存單元的電路示意圖。該 移位寄存單元200包括一第一上拉電路31、 一第二上拉電路 32、 一第一下拉電路33、 一第二下拉電路34、 一第一反相器 35、 一輸出電路36及一 第二反相器37。該第一上拉電路31、 第二上拉電路32、第一下拉電路33、第二下拉電路34及該輸 出電路36具有一第 一公共節(jié)點(diǎn)P1。該第一上拉電路31、第二 下拉電路33及該輸出電路36具有 一 第二公共節(jié)點(diǎn)P2。該第一 反相器35連接在該第 一 、第二公共節(jié)點(diǎn)Pl 、 P2之間，該第一 、 第二上拉電路31、 32為該第一公共節(jié)點(diǎn)P1提供高電平信號(hào)， 該第一、第二下拉電路33、 34為該第 一公共節(jié)點(diǎn)Pl提供低電 平信號(hào)。該第一上拉電路31受該第一輸入端VIN1及該第二公 共節(jié)點(diǎn)P2控制，該第二上拉電路32受該第 一 、第二輸入端 VIN1、 VIN2控制，該第 一 下拉電路33受該第 一 輸入端VIN1 控制，該第二下拉電路34受該第二輸入端VIN2及該第二公共 節(jié)點(diǎn)P2控制。該輸出電路36在第一、第二公共節(jié)點(diǎn)P1、 P2的 控制下選擇輸出時(shí)鐘信號(hào)CK或低電平信號(hào)VSS至該輸出端 VOUT，該第二反相器37將輸出端VOUT的信號(hào)反相后輸入至 該反相輸出端VOUTB。該第一上拉電路31包括一第一晶體管M1及一第二晶體 管M2，該第一、第二晶體管M1、 M2是PMOS型晶體管。該第 一晶體管M1的柵極電連接該第 一 輸入端VIN1 ， 其源極電連 接該高電平輸入端VH ，其漏極電連接該第二晶體管M2的源 極。該第二晶體管M2的柵極電連接該第二公共節(jié)點(diǎn)P2 ，其漏 極電連接該第 一 公共節(jié)點(diǎn)P1 。該第二上拉電路32包括一第三晶體管M3及一第四晶體管M4，該第三、第四晶體管M3、 M4是PMOS型晶體管。該第 三晶體管M3的柵極電連接該第一輸入端VIN 1 ， 其源極電連 接該高電平輸入端VH ， 其漏極電連接該第四晶體管M4的源 極。該第四晶體管M4的柵極電連接該第二輸入端VIN2 , 其 漏才及電連接該第一 7>共節(jié)點(diǎn)P 1 。該第一下拉電路33包括一第五晶體管M5，該第五晶體管 M5是NMOS型晶體管。該第五晶體管M5的柵極電連接該第一 輸入端VINl,其源極電連接該第 一公共節(jié)點(diǎn)Pl ，其漏極電連 接該低電平輸入端VL。該第二下拉電路34包括 一 第六晶體管M6及 一 第七晶體 管M7， 該第六、第七晶體管M6、 M7是NMOS型晶體管。該 第六晶體管M6的柵極電連接該第二公共節(jié)點(diǎn)P2 ，其源極電連 接該第 一 公共節(jié)點(diǎn)P 1 ，其漏極電連接該第七晶體管M7的源 極，該第七晶體管M7的柵極電連接該第二輸入端VIN2,其 漏極電連接該低電平輸入端VL 。該輸出電路36包括 一 第八晶體管M8 、 一第九晶體管M9 、 一第十晶體管M10及一 緩沖器361 ，該第八晶體管M8是PMOS 型晶體管，該第九、第十晶體管M9、 M10是NMOS型晶體管， 該緩沖器361主要用于保持該移位寄存單元200的輸出波形， 避免輸出波形失真。該第八晶體管M8的柵極電連接該第 一 公 共節(jié)點(diǎn)P 1 ，其源極電連接該時(shí)鐘信號(hào)輸入端CK ，其漏極電連 接該第十晶體管M10的源極。該第九晶體管M9的柵極電連接 該第二公共節(jié)點(diǎn)P2 ,其源極電連接該時(shí)鐘信號(hào)輸入端CK ，其 漏極電連接該第十晶體管M 1 0的源極。該第十晶體管M 1 0的 柵極電連接該第 一 公共節(jié)點(diǎn)P 1 ，其漏極電連接該低電平輸入 端VL，其源極通過(guò)該緩沖器361電連接該輸出端VOUT。請(qǐng)一并參閱圖5，其是圖3中移位寄存器20的時(shí)序示意 圖。用n表示某一級(jí)移位寄存單元200,其前一級(jí)及后一級(jí)分 別用n-l 、 n+l表示。在T1時(shí)間內(nèi)，對(duì)于第n級(jí)移位寄存單元200,第一輸入端VIN1接收第n-l級(jí)輸出信號(hào)VOl為高電平，則第 一 晶體管Ml 截止，第三晶體管M3截止，第五晶體管M5導(dǎo)通。第一公共 節(jié)點(diǎn)Pl被下拉為低電平，則第八晶體管M8導(dǎo)通、第十晶體管 M10截止。第 一公共節(jié)點(diǎn)Pl的低電平經(jīng)過(guò)該第 一 反相器35后 變?yōu)楦唠娖剑吹诙补?jié)點(diǎn)P2為高電平，則第二晶體管M2 截止，第六晶體管M6導(dǎo)通，第九晶體管M9導(dǎo)通。第二輸入端VIN2接收第n+l級(jí)反相輸出端的輸出信號(hào)^55為高電平， 則第四晶體管M4截止，第七晶體管M7導(dǎo)通，第 一 公共節(jié)點(diǎn)P 1穩(wěn)定保持低電平信號(hào)，則第二公共節(jié)點(diǎn)P2穩(wěn)定保持高電平信號(hào)。時(shí)鐘信號(hào)CK分別通過(guò)第八晶體管M8及第九晶體管M9分二路輸入至該緩沖器361 ，此時(shí)該時(shí)鐘信號(hào)CK為低電平，故輸出端VOUT的輸出信號(hào)V02為低電平。在T2時(shí)間內(nèi)，對(duì)于第n級(jí)移位寄存單元200,第一輸入端VIN1接收第n-l級(jí)輸出信號(hào)VOl為低電平，則第 一 晶體管Ml導(dǎo)通，第三晶體管M3導(dǎo)通，第五晶體管M5截止，因第二公共節(jié)點(diǎn)P2仍保持高電平信號(hào)，則第二晶體管M2截止，第六晶體管M6導(dǎo)通，第九晶體管M9導(dǎo)通。第二輸入端VIN2接收第n+l級(jí)反相輸出端的輸出信號(hào)V5§為高電平，則第四晶體管 M4截止，第七晶體管M7導(dǎo)通，第 一 公共節(jié)點(diǎn)Pl繼續(xù)保持低 電平信號(hào)，則第八晶體管M8導(dǎo)通、第十晶體管M10截止，同 時(shí)第二公共節(jié)點(diǎn)P2穩(wěn)定保持高電平信號(hào)。時(shí)鐘信號(hào)CK分別通 過(guò)第八晶體管M8及第九晶體管M9分二路輸入至該緩沖器 361 ,此時(shí)該時(shí)鐘信號(hào)CK為高電平，故輸出端VOUT的輸出信 號(hào)V02為高電平。在T3時(shí)間內(nèi)，對(duì)于第n級(jí)移位寄存單元200,第一輸入端 VIN1接收第n-l級(jí)輸出信號(hào)VOl為低電平，則第 一 晶體管Ml 導(dǎo)通，第三晶體管M3導(dǎo)通，第五晶體管M5截止。笫二輸入端VIN2接收第n+l級(jí)反相輸出端的輸出信號(hào)^55為低電平， 則第四晶體管M4導(dǎo)通，第七晶體管M7截止，第一公共節(jié)點(diǎn) Pl被上拉為高電平信號(hào)，則第八晶體管M8截止、第十晶體管M10導(dǎo)通。第一公共節(jié)點(diǎn)P1的高電平經(jīng)過(guò)該第一反相器35后 變?yōu)榈碗娖?，即第二公共?jié)點(diǎn)P2為低電平，則第二晶體管M2 導(dǎo)通，第六晶體管M6截止，第九晶體管M9截止。低電平信 號(hào)通過(guò)該第十晶體管M10后輸入至該緩沖器361 ，故輸出端 VOUT的輸出信號(hào)V02為低電平。在T4時(shí)間內(nèi)，對(duì)于第n級(jí)移位寄存單元200，第一輸入端 VIN1接收第n-l級(jí)輸出信號(hào)VOl為低電平，則第 一 晶體管Ml 導(dǎo)通，第三晶體管M3導(dǎo)通，第五晶體管M5截止，因第二公 共節(jié)點(diǎn)P2仍保持低電平信號(hào)，則第二晶體管M2導(dǎo)通，第六晶 體管M6截止，第九晶體管M9截止。第一公共節(jié)點(diǎn)P1被上拉 為高電平信號(hào)，則第八晶體管M8截止、第十晶體管M10導(dǎo)通。 第二輸入端VIN2接收第n+l級(jí)反相輸出端的輸出信號(hào)^55為 高電平，則第四晶體管M4截止，第七晶體管M7導(dǎo)通，第一 公共節(jié)點(diǎn)Pl穩(wěn)定保持高電平信號(hào)，則第二公共節(jié)點(diǎn)P2穩(wěn)定保 持低電平信號(hào)。低電平信號(hào)通過(guò)該第十晶體管M10后輸入至 該緩沖器361 ， 故輸出端VOUT的輸出信號(hào)V02為低電平。與現(xiàn)有技術(shù)相比，從工作時(shí)序圖可見(jiàn)，第n-l級(jí)移位寄存 單元200僅在Tl時(shí)間內(nèi)輸出高電平信號(hào)，第n級(jí)移位寄存單元 200僅在T2時(shí)間內(nèi)輸出高電平信號(hào)，第n+l級(jí)移位寄存單元 200僅在T3時(shí)間內(nèi)輸出高電平信號(hào)，由此可見(jiàn)，各級(jí)移位寄 存單元200輸出的高電平信號(hào)互相之間均沒(méi)有重疊，而該高 電平信號(hào)為有效信號(hào)，即本發(fā)明移位寄存器20輸出的各級(jí)有 效信號(hào)互相之間沒(méi)有重疊。本發(fā)明移位寄存器20的每 一 移位寄存單元200都需要一 時(shí)鐘信號(hào)、前一級(jí)的輸出信號(hào)及后一級(jí)的反相輸出信號(hào)作為 控制信號(hào)，并通過(guò)該第一上拉電路31、第二上拉電路32、第 一下拉電路33及第二下拉電路34控制該第 一公共節(jié)點(diǎn)Pl ，而 該第二公共節(jié)點(diǎn)P2受該第 一 公共節(jié)點(diǎn)Pl的控制，即該輸出電 路36相當(dāng)于僅受該第 一 公共節(jié)點(diǎn)Pl的控制。當(dāng)該輸出電路36 的輸出信號(hào)為時(shí)鐘信號(hào)CK時(shí)，該時(shí)鐘信號(hào)CK是通過(guò)由該第八晶體管M8 、第九晶體管M9構(gòu)成的二導(dǎo)電通路分別輸出的， 因此該移位寄存器20可容忍較大的時(shí)鐘信號(hào)上升時(shí)間或下 降時(shí)間，可接收外部高電平信號(hào)VDD的最大值及外部低電平 信號(hào)VSS的最小值的范圍較現(xiàn)有技術(shù)也更寬。同時(shí)，該輸出 端VOUT的電壓準(zhǔn)位也更為精確。每 一 移位寄存單元200的第 一 反相器35及第二反相器37 也可分別用一反相電路代替。該移位寄存器20可用于液晶顯示裝置以及其它數(shù)字電 子產(chǎn)品中。請(qǐng)參閱圖6，其是一采用上述移位寄存器的液晶 顯示裝置的結(jié)構(gòu)示意圖'。該液晶顯示裝置2包括 一 液晶顯示 面板21、 一數(shù)據(jù)驅(qū)動(dòng)電路22及一掃描驅(qū)動(dòng)電路23,該數(shù)據(jù)驅(qū) 動(dòng)電路22及該掃描驅(qū)動(dòng)電路23分別通過(guò)多個(gè)數(shù)據(jù)線與多個(gè) 掃描線與該液晶顯示面板2 1連接。該液晶顯示面板2 1包括一 上基板(圖未示)、 一 下基板(圖未示)及一 夾持于上基板與下 基板間的液晶層(圖未示)，且于該下基板鄰近液晶層 一 側(cè)設(shè) 置有 一 用于控制液晶分子扭轉(zhuǎn)狀態(tài)的薄膜晶體管數(shù)組(圖未 示)。該數(shù)據(jù)驅(qū)動(dòng)電路22及該掃描驅(qū)動(dòng)電路23分別包括一上述 移位寄存器20。該掃描驅(qū)動(dòng)電路23在該移位寄存器20的控制 下依序輸出高電平信號(hào)至該多個(gè)掃描線，以逐列控制該薄膜 晶體管矩陣的導(dǎo)通與關(guān)斷狀態(tài)。該數(shù)據(jù)驅(qū)動(dòng)電路22依序輸出 數(shù)據(jù)信號(hào)至該液晶顯示面板2 1 ,以控制其顯示畫(huà)面變化。該 掃描驅(qū)動(dòng)電路23及該數(shù)據(jù)驅(qū)動(dòng)電路22皆利用該移位寄存器 20控制掃描信號(hào)與數(shù)據(jù)信號(hào)的輸出時(shí)序，從而實(shí)現(xiàn)畫(huà)面顯 示。與現(xiàn)有技術(shù)相比，本發(fā)明移位寄存器20輸出的各級(jí)有效 信號(hào)互相之間沒(méi)有重疊，因此該掃描驅(qū)動(dòng)電路23或數(shù)據(jù)驅(qū)動(dòng) 電路22在進(jìn)行行掃描或列掃描時(shí)，其輸出掃描信號(hào)或數(shù)據(jù)信 號(hào)不會(huì)產(chǎn)生信號(hào)干擾，從而提高了該液晶顯示裝置2的顯示 效果。
權(quán)利要求
1. 一種移位寄存器，其包括多個(gè)移位寄存單元，其特征在于每一移位寄存單元均受外部電路的時(shí)鐘信號(hào)、前一級(jí)移位寄存單元的輸出信號(hào)及后一級(jí)移位寄存單元的反相輸出信號(hào)控制，每一移位寄存單元包括一第一上拉電路、一第二上拉電路、一第一下拉電路、一第二下拉電路、一第一反相電路、一第二反相電路及一輸出電路，該第一、第二上拉電路、第一、第二下拉電路及該輸出電路具有一第一公共節(jié)點(diǎn)，該第一上拉電路、第二下拉電路及該輸出電路具有一第二公共節(jié)點(diǎn)，該第一反相電路連接在該第一、第二公共節(jié)點(diǎn)之間，該第一、第二上拉電路為該第一公共節(jié)點(diǎn)提供高電平信號(hào)，該第一、第二下拉電路為該第一公共節(jié)點(diǎn)提供低電平信號(hào)，該輸出電路在該第一、第二公共節(jié)點(diǎn)的控制下選擇輸出時(shí)鐘信號(hào)或低電平信號(hào)，該第二反相電路將輸出電路的輸出信號(hào)反相后輸出。
2. 如權(quán)利要求1所述的移位寄存器，其特征在于每一移位 寄存單元還包括一時(shí)鐘信號(hào)輸入端、 一高電平輸入端、 一低電 平輸入端、 一第一輸入端、 一第二輸入端、 一輸出端及一反相 輸出端，該時(shí)鐘信號(hào)輸入端接收外部電路的時(shí)鐘信號(hào)，該高電 平輸入端接收外部電路的高電平信號(hào)，該低電平輸入端接收外 部電路的低電平信號(hào)，該第一輸入端電連接至前一級(jí)移位寄存 單元的輸出端，該第二輸入端電連接至后一級(jí)移位寄存單元的 反相輸出端，該輸出端電連接至后一級(jí)移位寄存單元的第一輸 入端，該反相輸出端電連接至前一級(jí)移位寄存單元的第二輸入 端，該第 一 上拉電路受該第 一 輸入端及該第二公共節(jié)點(diǎn)控制， 該第二上拉電路受該第一、第二輸入端控制，該第一下拉電路 受該第一輸入端控制，該第二下拉電路受該第二輸入端及該第 二公共節(jié)點(diǎn)控制。
3. 如權(quán)利要求2所述的移位寄存器，其特征在于該第一上 拉電路包括 一 第 一 晶體管及 一 第二晶體管，該第 一 晶體管的柵 極電連接該第一輸入端，其源極電連接該高電平輸入端，其漏才及電連4妾該第二晶體管的源才及，該第二晶體管的4冊(cè)極電連接該 第二公共節(jié)點(diǎn)，其漏極電連接該第一公共節(jié)點(diǎn)。
4. 如權(quán)利要求3所述的移位寄存器，其特征在子該第二上 拉電路包括 一 第三晶體管及 一 第四晶體管，該第三晶體管的柵 極電連接該第一輸入端，其源極電連接該高電平輸入端，其漏 極電連接該第四晶體管的源極，該第四晶體管的柵極電連接該 第二輸入端，其漏極電連接該第一公共節(jié)點(diǎn)。
5. 如權(quán)利要求4所述的移位寄存器，其特征在于該第一下 拉電路包括 一 第五晶體管，該第五晶體管的柵極電連接該第一 輸入端，其源極電連接該第 一 公共節(jié)點(diǎn)，其漏極電連接該低電 平輸入端。
6. 如權(quán)利要求5所述的移位寄存器，其特征在于該第二下 拉電路包括 一 第六晶體管及 一 第七晶體管，該第六晶體管的柵 極電連接該第二公共節(jié)點(diǎn)，其源極電連接該第 一 公共節(jié)點(diǎn)，其 漏極電連接該第七晶體管的源極，該第七晶體管的柵極電連接 該第二輸入端，其漏極電連接該低電平輸入端。
7. 如權(quán)利要求6所述的移位寄存器，其特征在于該輸出電 路包括 一 第八晶體管、 一 第九晶體管及 一 第十晶體管，該第八 晶體管的柵極電連接該第 一 公共節(jié)點(diǎn)，其源極電連接該時(shí)鐘信 號(hào)輸入端，其漏極電連接該第十晶體管的源極，該第九晶體管 的柵極電連接該第二輸入端，其源極電連接該時(shí)鐘信號(hào)輸入端， 其漏極電連接該第十晶體管的源極，該第十晶體管的柵極電連 接該第 一 公共節(jié)點(diǎn)，其漏極電連接該低電平輸入端，其源極電 連接該輸出端。
8. 如權(quán)利要求7所述的移位寄存器，其特征在于該第一反 相電路是一反相器，該第二反相電路是一反相器，該第一、第 二、第三、第四及第八晶體管是PMOS型晶體管，該第五、第六、 第七、第九及第十晶體管是NMOS型晶體管。
9. 如權(quán)利要求7所述的移位寄存器，其特征在于該輸出電 路還包括 一 緩沖器，該緩沖器串接在該第十晶體管的源極與該輸出端之間。
10.—種液晶顯示裝置，其包括一液晶顯示面板、 一數(shù)據(jù)驅(qū)動(dòng)電路及 一 掃描驅(qū)動(dòng)電路，該數(shù)據(jù)驅(qū)動(dòng)電路為該液晶顯示面板 提供數(shù)據(jù)信號(hào)，該掃描驅(qū)動(dòng)電路為該液晶顯示面板提供掃描信 號(hào)，該數(shù)據(jù)驅(qū)動(dòng)電路及該掃描驅(qū)動(dòng)電路分別包括 一 移位寄存器 以控制數(shù)據(jù)信號(hào)與掃描信號(hào)的輸出時(shí)序，該移位寄存器包括多個(gè)移位寄存單元，其特征在于每一移位寄存單元均受外部電 路的時(shí)鐘信號(hào)、前一級(jí)移位寄存單元的輸出信號(hào)及后一級(jí)移位 寄存單元的反相輸出信號(hào)控制，每一移位寄存單元包括一第一 上拉電路、 一第二上拉電路、 一第一下拉電路、 一第二下拉電 路、 一第一反相電路、 一第二反相電路及一輸出電路，該第一、 第二上拉電路、第一、第二下拉電路及該輸出電路具有一第一 公共節(jié)點(diǎn)，該第一上拉電路、第二下拉電路及該輸出電路具有 一第二公共節(jié)點(diǎn)，該第一反相電路連接在該第一、第二公共節(jié) 點(diǎn)之間，該第 一 、第二上拉電路為該第 一 公共節(jié)點(diǎn)提供高電平 信號(hào)，該第一、第二下拉電路為該第一公共節(jié)點(diǎn)提供低電平信 號(hào)，該輸出電路在該第 一 、第二公共節(jié)點(diǎn)的控制下選擇輸出時(shí) 鐘信號(hào)或低電平信號(hào)，該第二反相電路將輸出電路的輸出信號(hào) 反相后輸出。
全文摘要
本發(fā)明涉及一種移位寄存器及采用該移位寄存器的液晶顯示裝置。該液晶顯示裝置包括一液晶面板、一數(shù)據(jù)驅(qū)動(dòng)電路及一掃描驅(qū)動(dòng)電路。該數(shù)據(jù)驅(qū)動(dòng)電路及該掃描驅(qū)動(dòng)電路均包括一移位寄存器。每一移位寄存器包括多個(gè)移位寄存單元，每一移位寄存單元均受外部電路的時(shí)鐘信號(hào)、前一級(jí)移位寄存單元的輸出信號(hào)及后一級(jí)移位寄存單元的反相輸出信號(hào)控制。每一移位寄存單元包括一第一上拉電路、一第二上拉電路、一第一下拉電路、一第二下拉電路、一第一反相電路、一第二反相電路及一輸出電路。
文檔編號(hào)G11C19/00GK101241765SQ20071007326
公開(kāi)日2008年8月13日 申請(qǐng)日期2007年2月9日 優(yōu)先權(quán)日2007年2月9日
發(fā)明者江建學(xué), 陳思孝 申請(qǐng)人:群康科技(深圳)有限公司;群創(chuàng)光電股份有限公司