專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件；且更明確地說，涉及一種具有屏蔽線的半 導(dǎo)體器件。
背景技術(shù)：
如本領(lǐng)域所熟知的，半導(dǎo)體器件為用于儲(chǔ)存大量數(shù)據(jù)的半導(dǎo)體器件。此 半導(dǎo)體器件可主要?jiǎng)澐譃閮?chǔ)存數(shù)據(jù)的數(shù)據(jù)儲(chǔ)存區(qū)及用于有效存取儲(chǔ)存于該數(shù) 據(jù)儲(chǔ)存區(qū)中的數(shù)據(jù)的周邊區(qū)。數(shù)據(jù)々者存區(qū)具有多個(gè)用于儲(chǔ)存對(duì)應(yīng)數(shù)目的數(shù)據(jù) 比特的單位單元。周邊區(qū)具有數(shù)據(jù)輸出電路，其用于接收儲(chǔ)存于該數(shù)據(jù)儲(chǔ) 存區(qū)中的數(shù)據(jù)及向外部輸出該數(shù)據(jù)；數(shù)據(jù)輸入電路，其用于將在外部接收的 數(shù)據(jù)傳送至該數(shù)據(jù)儲(chǔ)存區(qū)；以及地址輸入電路，其用于接收用于指定待存取 的數(shù)據(jù)的位置的地址。此外，周邊區(qū)進(jìn)一步具有模式寄存器，其儲(chǔ)存使以上 電路能夠常規(guī)地操作的信息。舉例而言，該模式寄存器儲(chǔ)存諸如下列的信息 表示在單一數(shù)據(jù)存取期間輸出的數(shù)據(jù)比特的數(shù)目的月永沖長(zhǎng)度、表示自輸入地 址至輸出對(duì)應(yīng)的數(shù)據(jù)的時(shí)間的列地址選通(CAS)等待時(shí)間(latency)等等。
在一般的半導(dǎo)體器件中，數(shù)據(jù)輸出電路、數(shù)據(jù)輸入電路及地址輸入電路 為在數(shù)據(jù)存取操作期間連續(xù)操作的電路。另一方面，諸如模式寄存器的電路 并非對(duì)于每一數(shù)據(jù)存取皆操作，而僅當(dāng)半導(dǎo)體器件在初始操作期間設(shè)定相關(guān)
信息時(shí)進(jìn)行操作。因此， 一旦與該模式寄存器相關(guān)聯(lián)的線或?qū)Ь€中的每一個(gè) 被指定在一個(gè)電平，則在執(zhí)行數(shù)據(jù)存取操作時(shí)，無需變化該電平。
半導(dǎo)體器件將該線用作其它線的屏蔽線，以便有效地配置內(nèi)部電路及線。
然而， 一個(gè)缺點(diǎn)在于，由于處于屏蔽線的保護(hù)下的每一條線的電壓電平的變 化，可能存在誤差。即，該屏蔽線受到處于屏蔽線的保護(hù)下的線的電平轉(zhuǎn)變 的影響，因此使得有可能轉(zhuǎn)變至相反電平而不維持原始所需的電平。 圖l為表示線之間的耦合電容器的示意圖。
參看圖l，其中提供了屏蔽線S、處于屏蔽線的保護(hù)下的線A1及A2、以及 安置于其間的耦合電容器Ccl及Cc2。此外，在屏蔽線S與基板之間存在寄生電容器Csb。當(dāng)線A1及A2的電壓電平從接地電壓電平升高至電源電壓電平時(shí)，配 置于其間的屏蔽線S的電壓將升高AVc。此時(shí)，升高的電平影響耦接到屏蔽線 的電路的操作，且因此，可經(jīng)由屏蔽線S輸出不同于預(yù)定電平的信號(hào)的電平。 在無電荷額外地流至線A1及A2內(nèi)的假設(shè)下，可得出圖l中所示的方程式。事實(shí) 上，由于半導(dǎo)體器件具有用于驅(qū)動(dòng)線A1及A2的驅(qū)動(dòng)器，所以根據(jù)驅(qū)動(dòng)線A1及 A2的驅(qū)動(dòng)器的驅(qū)動(dòng)能力及其電阻，線A1及A2的變化寬度可彼此不同。
圖2為更明確地描述由圖1中所示的耦合電容器引起的問題的圖。
參看圖2，屏蔽線S用于將信號(hào)輸出單元10輸出的信號(hào)傳輸至信號(hào)輸入單 元20。經(jīng)由屏蔽線S傳輸?shù)男盘?hào)(諸如當(dāng)記憶體裝置初始設(shè)定時(shí)所需的信號(hào)) 一旦設(shè)定，則不意欲其變化。因此，在允許記憶體裝置執(zhí)行數(shù)據(jù)存取搡作的 常規(guī)模式中，施加至屏蔽線S的信號(hào)的電平一旦設(shè)定則不變化。
首先假設(shè)，屏蔽線S維持在邏輯低電平下且信號(hào)連續(xù)傳遞至鄰近于屏蔽線 S的線A1及A2中的每一個(gè)。當(dāng)至線A1及A2中的每一個(gè)的信號(hào)從接地電壓電平升 高至電源電壓時(shí)，屏蔽線S的電壓電平因耦合效應(yīng)而升高AVb。此時(shí)，若電壓 電平由于升高的電壓AVb而高于配置于信號(hào)輸入單元^中的MOS晶體管的閾 值電壓，則M0S晶體管顧2接通。當(dāng)M0S晶體管MN2接通時(shí)，節(jié)點(diǎn)N2處的電壓電 平自邏輯高電平轉(zhuǎn)變?yōu)檫壿嫷碗娖健＿@意味著常規(guī)/沒定的信號(hào)改變?yōu)榭梢?半導(dǎo)體器件的操作誤差的不適當(dāng)電平。
當(dāng)屏蔽線S的電壓電平維持在邏輯高電平時(shí)，亦可引起以上問題。在此 情況下，當(dāng)線A1及A2的電壓電平自邏輯高電平降至邏輯低電平時(shí)，屏蔽線 S的電壓電平可自該邏輯高電平降落AVb。由于AVb的降落的電壓，所以當(dāng) MOS晶體管MP2接通時(shí)，節(jié)點(diǎn)N2處的電平可自邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖健?這也意味常規(guī)設(shè)定的信號(hào)改變?yōu)椴贿m當(dāng)電平，此使半導(dǎo)體器件發(fā)生故障且引 起其中的任何誤差。為了解決以上問題，屏蔽線可包括無信號(hào)經(jīng)由其傳輸?shù)?虛設(shè)線(dummy line ),但在此情況下，增加了電路尺寸。

發(fā)明內(nèi)容
因此，本發(fā)明的目標(biāo)為提供一種半導(dǎo)體器件，其即使在鄰近的線的電壓 電平變化時(shí)也能夠穩(wěn)定地維持屏蔽線的電壓電平。
根據(jù)本發(fā)明的方面，提供一種半導(dǎo)體器件，其包括常規(guī)線，其配置用 于傳輸信號(hào)；屏蔽線，其配置鄰近于該常規(guī)線；電平移位電路，其用于接收
在電源電壓電平與接地電壓電平之間擺動(dòng)的輸入信號(hào)，且將該輸入信號(hào)移位
的輸出信號(hào)，以經(jīng)由該屏蔽線輸出經(jīng)移位的信號(hào)；以及信號(hào)輸入單元，其用 于將經(jīng)由該屏蔽線所提供的信號(hào)傳輸至輸出節(jié)點(diǎn)。
根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體器件，其包括常規(guī)線，其配 置用于傳輸信號(hào)；屏蔽線，其配置鄰近于所述常失見線；電平移位電路，其用 于接收在電源電壓電平與接地電壓電平之間擺動(dòng)的豐^入信號(hào)，且將該輸入信 號(hào)移位為在高于所述電源電壓電平的高電壓電平與所述接地電壓電平之間擺 動(dòng)的輸出信號(hào)以經(jīng)由所述屏蔽線輸出經(jīng)移位的信號(hào)；以及信號(hào)輸入單元，其 用于將該經(jīng)由該屏蔽線提供的信號(hào)傳輸至輸出節(jié)點(diǎn)。
根據(jù)本發(fā)明的又一方面，提供一種半導(dǎo)體器件，其包括常規(guī)線，其配 置用于傳輸信號(hào)；屏蔽線，其配置鄰近于該常規(guī)線；電平移位電路，其用于 接收在電源電壓電平與接地電壓電平之間擺動(dòng)的輸入信號(hào)，且將該輸入信號(hào) 移位為在比所述電源電壓電平高預(yù)定電平的高電壓電平與比所述接地電壓電 平低預(yù)定電平的低電壓電平之間擺動(dòng)的輸出信號(hào)，以經(jīng)由所述屏蔽線輸出經(jīng) 移位的信號(hào)；以及信號(hào)輸入單元，其用于將經(jīng)由所述屏蔽線提供的信號(hào)傳輸 至輸出節(jié)點(diǎn)。
根據(jù)本發(fā)明的又一方面，提供一種驅(qū)動(dòng)一半導(dǎo)體器件的方法，其包括下 列步驟產(chǎn)生控制信號(hào)以維持接地電壓電平；使用所述控制信號(hào)將屏蔽線上 的電壓電平驅(qū)動(dòng)至比所述接地電壓低預(yù)定電平的低電壓；以及在所述屏蔽線 正被驅(qū)動(dòng)的狀態(tài)下傳輸所述信號(hào)。
根據(jù)本發(fā)明的又一方面，提供一種驅(qū)動(dòng)半導(dǎo)體器件的方法，其包括下列
步驟產(chǎn)生控制信號(hào)以維持電源電壓電平；使用所述控制信號(hào)將屏蔽線上的 電壓電平驅(qū)動(dòng)至比所述電源電壓高預(yù)定電平的高電壓；以及在所述屏蔽線正
被驅(qū)動(dòng)的狀態(tài)下傳輸所述信號(hào)。
根據(jù)本發(fā)明的附加方面，提供一種驅(qū)動(dòng)半導(dǎo)體器件的方法，其包括下列
步驟產(chǎn)生在電源電壓電平與接地電壓電平之間擺動(dòng)的輸入信號(hào)；將所述輸 入信號(hào)電平移位為在比所述電源電壓高預(yù)定電平的高電壓電平與比所述接地 電壓電平低預(yù)定電平的低電壓電平之間擺動(dòng)的驅(qū)動(dòng)信號(hào)；使用所述驅(qū)動(dòng)信號(hào) 來驅(qū)動(dòng)屏蔽線；以及在所述屏蔽線正一皮驅(qū)動(dòng)的狀態(tài)下傳輸該信號(hào)。
通過下列描述，應(yīng)理解本發(fā)明的其它目標(biāo)及優(yōu)勢(shì)，且通過本發(fā)明的實(shí)施例，也應(yīng)較清晰地了解本發(fā)明的其它目標(biāo)及優(yōu)勢(shì)。


圖l為表示線之間的耦合電容器的圖。
圖2為描述由圖1中所示的耦合電容器引起的問題的圖。
圖3為根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的電路圖。
圖4為圖3中所示的低電平移位器的詳細(xì)電路圖。
圖5為表示圖3中所示的半導(dǎo)體器件的操作的波形圖。
圖6為根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體器件的電路圖。
圖7為圖5中所示的高電平移位器的詳細(xì)電路圖。
圖8為表示圖6中所示的半導(dǎo)體器件的操作的波形圖。
圖9為根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體器件的電路圖。
具體實(shí)施例方式
下文將參看附圖以本領(lǐng)域技術(shù)人員可易于進(jìn)行本發(fā)明的程度詳細(xì)陳述本 發(fā)明的較佳實(shí)施例。
圖3為根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的電路圖。 參看圖3，此實(shí)施例的半導(dǎo)體器件包括常規(guī)線A1及A2，其經(jīng)配置用于傳 輸信號(hào)；屏蔽線Sb,其配置鄰近于常規(guī)線A1及A2;電平移位電路110,其用于 接收在電源電壓VDD電平與接地電壓VSS電平之間擺動(dòng)的輸入信號(hào)N1、將該輸
電壓電平VBB之間擺動(dòng)的輸出信號(hào)，且經(jīng)由該屏蔽線Sb輸出該輸出信號(hào)；以及 信號(hào)輸入單元120,其用于將經(jīng)由該屏蔽線Sb提供的信號(hào)傳輸至輸出節(jié)點(diǎn)。常 規(guī)線Al及A2分別配置于鄰近于屏蔽線Sb的一側(cè)及另 一側(cè)的區(qū)域中。
電平移位電路110具備低電平移位器lll，其用于將輸入信號(hào)的電平電 平移位為在電源電壓VDD與低電壓電平VBB之間擺動(dòng)；以及驅(qū)動(dòng)器112，其用于 使用由該低電平移位器lll電平移位的信號(hào)來驅(qū)動(dòng)屏蔽線Sb。
驅(qū)動(dòng)器112具備PM0S晶體管MP3，其一側(cè)連接至電源電壓供應(yīng)端VDD且其 柵極接收電平移位器lll的輸出；以及應(yīng)0S晶體管顧3，其一側(cè)連接至該P(yáng)MOS 晶體管MP3的另一側(cè)，其柵極接收電平移位器lll的輸出，且其另一側(cè)連接至 低電壓供應(yīng)端VBB。
信號(hào)輸入單元120具備下拉MGS晶體管應(yīng)4，下^立M0S晶體管廳4用于使用經(jīng) 由屏蔽線Sb傳輸?shù)男盘?hào)來下拉輸出節(jié)點(diǎn)N2。低電壓VBB比接地電壓VSS低該MOS 晶體管顧4的閾值電壓電平。
將其中在半導(dǎo)體器件的初始操作期間設(shè)定某一電壓電平且該設(shè)定的電壓 電平在常規(guī)操作期間不變化的線主要用作屏蔽線Sb。在半導(dǎo)體器件的情況下， 當(dāng)進(jìn)行主動(dòng)搡作及預(yù)充電操作、寫入/讀取操作及刷新操作時(shí)，可將信號(hào)通過 其中而維持在恒定電平且信號(hào)的相位無任何變化的線應(yīng)用為屏蔽線。舉例而 言，在半導(dǎo)體器件的情況下，經(jīng)由屏蔽線Sb傳遞的信號(hào)可為下列信號(hào)中的至 少之一用于控制半導(dǎo)體器件的脈沖長(zhǎng)度的信號(hào)、用于CAS等待時(shí)間的信號(hào)、 用于控制延遲鎖定回路的接通/切斷操作的控制信號(hào)、用于控制晶粒上端 (ODT)的控制信號(hào)、用于決定輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力的控制信號(hào)、用于控制 寫入恢復(fù)的時(shí)序的控制信號(hào)、及用于控制測(cè)試模式的控制信號(hào)等。
電平移位器111可位于驅(qū)動(dòng)器112的前端或任何其它地點(diǎn)處。舉例而言， 若藉由解碼不同(diverse)信號(hào)來產(chǎn)生要用于屏蔽線的信號(hào)，則可將電平移 位器配置于解碼器(未圖示)的前端處，用于在將信號(hào)解碼前對(duì)其進(jìn)行電平移 位。在該情況下，該解碼器解碼該電平移位器的輸出^(言號(hào)且接著將經(jīng)解碼的 信號(hào)傳送至該屏蔽線。
另外，在半導(dǎo)體器件中，實(shí)際上，可將維持在低于接地電壓的電平且用 作主體電壓的電壓用作低電壓VBB。在此情況下，無需具有用于產(chǎn)生低電壓VBB 的單獨(dú)的產(chǎn)生器。
圖4為圖3中所示的低電平移位器的詳細(xì)電路圖。
參看圖4，低電平移位器lll具備PM0S晶體管M1，其一側(cè)連接至電源電 壓供應(yīng)端VDD且其纟冊(cè)極接收輸入信號(hào)IN;反相器I3，其經(jīng)由輸入端接收該輸入 信號(hào)IN; PM0S晶體管M2，其一側(cè)連接至電源電壓供應(yīng)端VDD且其柵極接收反相 器I3的輸出；麗0S晶體管M3，其一側(cè)連才妻至該P(yáng)M0S晶體管M1的另一側(cè)，其柵 極連接至該P(yáng)M0S晶體管M2的另 一側(cè)，且其另 一側(cè)連接至低電壓供應(yīng)端VBB (經(jīng) 由其供應(yīng)低電壓)；以及NM0S晶體管M4，其一側(cè)連接至該P(yáng)M0S晶體管M2的另一 側(cè)，其柵;f及連接至該P(yáng)MOS晶體管Ml的另一側(cè)，且其另一側(cè)連接至低電壓供應(yīng) 端VBB。
圖5為表示圖3中所示的半導(dǎo)體器件的"l喿作的波形圖。將參看圖3至圖5詳 細(xì)描述此實(shí)施例的半導(dǎo)體器件的操作。參看圖5中所示的波形的左側(cè)，若屏蔽線上的電壓電平維持在接地電壓電
平，則節(jié)點(diǎn)N2處的電壓由于傳過其鄰近線A1及A2的信號(hào)的變化而在不需要的 方向中變化，此可引起錯(cuò)誤。
如圖5中的波形的右側(cè)中所示，若屏蔽線維持在邏輯低電平，則此實(shí)施例 的半導(dǎo)體器件維持低電壓電平VBB，而非維持接地電壓電平VSS。此處，該低 電壓系維持在比接地電壓電平VSS低構(gòu)成信號(hào)輸入單元12Q的M0S晶體管隨4的 閾值電壓的電平。
雖然由于傳過鄰近線A1及A2的信號(hào)的轉(zhuǎn)變，施加至屏蔽線Sb的電壓電平 已升高AVb，但由于其已從低電壓VBB電平升高AVb，所以信號(hào)輸入單元120 的M0S晶體管麗4并未在不當(dāng)?shù)臅r(shí)間接通。因此，雖然屏蔽線Sb上的電壓電平 因耦合效應(yīng)而變化，但經(jīng)由節(jié)點(diǎn)N2傳輸?shù)男盘?hào)維持在原始狀態(tài)。即，允許節(jié) 點(diǎn)N2維持在電源電壓電平。
圖6為根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體器件的電3各圖。
參看圖6，此實(shí)施例的半導(dǎo)體器件包括常規(guī)線A1及A2，其經(jīng)配置用于傳 輸信號(hào)；屏蔽線Sb,其經(jīng)配置鄰近于常失見線A1及A2;電平移位電路210，其用 于接收在電源電壓VDD電平與接地電壓VSS電平之間擺動(dòng)的輸入信號(hào)Nl,其將 該輸入信號(hào)移位為在高于該電源電壓VDD電平的高電壓VPP與該接地電壓VSS 電平之間擺動(dòng)的輸出信號(hào)以經(jīng)由該屏蔽線Sb輸出經(jīng)移位的信號(hào)；以及信號(hào)輸 入單元220,其用于將經(jīng)由該屏蔽線Sb提供的信號(hào)傳輸至輸出節(jié)點(diǎn)N2。
電平移位電路210具備高電平移位器211，其用于將輸入信號(hào)IN的電平 電平移位為在該高電壓VPP與該接地電壓VSS電平之間擺動(dòng)；以及驅(qū)動(dòng)器212， 其用于藉由使用由該高電平移位器211電平移位的信號(hào)Sa來驅(qū)動(dòng)屏蔽線Sb。
驅(qū)動(dòng)器212具備PM0S晶體管MP4，其一側(cè)連接至電源電壓供應(yīng)端VDD且其 柵極接收電平移位器211的輸出；以及NM0S晶體管顯5，其一側(cè)連接至該P(yáng)MOS 晶體管MP4的另一側(cè)，其柵極接收電平移位器211的輸出，且其另一側(cè)連接至 接地電壓供應(yīng)端VSS。
信號(hào)輸入單元220具備上拉MOS晶體管MP5，上拉M0S晶體管MP5用于藉由使 用經(jīng)由屏蔽線Sb傳輸?shù)男盘?hào)上拉輸出節(jié)點(diǎn)N2。高電壓VPP特征在于比接地電壓 VS S高該MOS晶體管MP 5的閾值電壓電平。
將其中在半導(dǎo)體器件的初始操作期間設(shè)定某一電壓電平且該設(shè)定的電壓
電平在常規(guī)操作期間不變化的線主要用作屏蔽線Sb。在半導(dǎo)體器件的情況下，
當(dāng)進(jìn)行主動(dòng)操作及預(yù)充電操作、寫入/讀取操作及刷新操作時(shí)，可將線(經(jīng)由 其一信號(hào)維持在一恒定電平，而其相位無任何變化)應(yīng)用為屏蔽線。舉例而言， 在半導(dǎo)體器件的情況下，經(jīng)由屏蔽線Sb傳遞的信號(hào)可為下列信號(hào)中的至少之
一用于控制半導(dǎo)體器件的脈沖長(zhǎng)度的信號(hào)、用于CAS等待時(shí)間的信號(hào)、用于 控制延遲鎖定回路的接通/切斷操作的控制信號(hào)、用于控制ODT的控制信號(hào)、 用于決定輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力的控制信號(hào)、用于控制寫入恢復(fù)的時(shí)序的控 制信號(hào)、及用于控制測(cè)試模式的控制信號(hào)等。
電平移位器211可位于驅(qū)動(dòng)器212的前端或任何其它地點(diǎn)處。舉例而言， 若通過解碼不同信號(hào)來產(chǎn)生要應(yīng)用于屏蔽線的信號(hào)，則可將電平移位器配置 于解碼器(未圖示)的前端處，用于在將信號(hào)解碼前對(duì)其進(jìn)行電平移位。在該 情況下，該解碼器解碼該電平移位器的輸出信號(hào)且接著將經(jīng)解碼的信號(hào)傳送 至該屏蔽線。
另外，在半導(dǎo)體器件中，實(shí)際上，可將維持在高于電源電壓的電平的字 線激活電壓用作高電壓VPP。在此情況下，無需具有用于產(chǎn)生高電壓VPP的單 獨(dú)的產(chǎn)生器。
圖7為圖5中所示的高電平移位器的詳細(xì)電路圖。
參看圖7，高電平移位器211包括NM0S晶體管M7，其一側(cè)連接至接地電 壓供應(yīng)端VSS且柵極接收輸入信號(hào)IN;反相器I4，其經(jīng)由一輸入端接收該輸入 信號(hào)IN;麗0S晶體管M8，其一側(cè)連接至接地電壓供應(yīng)端VSS且柵極接收反相器 14的輸出；PM0S晶體管M5，其一側(cè)連接至該NM0S晶體管M7的另 一側(cè)，柵極連 接至該麗0S晶體管M8的另 一側(cè)，且另 一側(cè)連接至高電壓供應(yīng)端VPP (經(jīng)由其供 應(yīng)高電壓VPP);以及PM0S晶體管M6，其一側(cè)連接至該麗0S晶體管M8的另 一側(cè)， 柵極連接至該麗0S晶體管M8的另 一側(cè)，且另 一側(cè)連接至高電壓供應(yīng)端VPP。
圖8為表示圖6中所示的半導(dǎo)體器件的才喿作的波形圖。下文將參看圖6至圖 8詳細(xì)描述此實(shí)施例的半導(dǎo)體器件的操作。
參看圖8中所示的波形的左側(cè)，若屏蔽線維持在電源電壓VDD,則節(jié)點(diǎn)們 處的電壓由于傳過其鄰近線A1及A2的信號(hào)的變化而在不需要的方向中變化， 此可引起任何誤差。
但在如圖8中所示的波形的右側(cè)中，若屏蔽線上的電壓電平維持在高電 平，則此實(shí)施例的半導(dǎo)體器件維持高電壓VPP電平，而非維持電源電壓VDD電 平。此處，該高電壓VPP系維持在比電源電壓VDD電平高構(gòu)成信號(hào)輸入單元220
的M0S晶體管MP5的閾值電壓的電平。
雖然由于傳過鄰近線A1及A2的信號(hào)的轉(zhuǎn)變，施加至屏蔽線Sb的電壓電平 已降落AVb，但由于其已從高電壓VPP電平降落AVb,所以信號(hào)輸入單元220 的M0S晶體管MP5并未在一不當(dāng)?shù)臅r(shí)間接通。因此，雖然屏蔽線Sb上的電壓電 平因耦合效應(yīng)而變化，但結(jié)果經(jīng)由節(jié)點(diǎn)N2傳輸?shù)男盘?hào)維持在原始狀態(tài)。即， 允許節(jié)點(diǎn)N2維持在接地電壓VSS電平。
圖9為根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體器件的電路圖。
參看圖9，此實(shí)施例的半導(dǎo)體器件包括常規(guī)線A1及A2,其經(jīng)配置用于傳 輸信號(hào)；屏蔽線Sb,其經(jīng)配置鄰近于常規(guī)線A1及A2;電平移位電路310，其用 于接收在電源電壓VDD電平與接地電壓VSS電平之間擺動(dòng)的輸入信號(hào)N1，且將 該輸入信號(hào)移位為在比該電源電壓VDD電平高預(yù)定電平的高電壓VPP電平與比 該接地電壓VSS電平低預(yù)定電平的低電壓VBB電平之間擺動(dòng)的輸出信號(hào)以經(jīng)由 該屏蔽線Sb輸出經(jīng)移位的信號(hào)；以及信號(hào)輸入單元320，其用于將經(jīng)由該屏蔽 線Sb提供的信號(hào)傳輸至輸出節(jié)點(diǎn)N2。
可藉由組合第一及第二實(shí)施例的半導(dǎo)體器件來建構(gòu)第三實(shí)施例的半導(dǎo)體 器件。因此，由于第三實(shí)施例的半導(dǎo)體器件的操作類似于第一及第二實(shí)施例 的半導(dǎo)體器件的操作，所以為了簡(jiǎn)單起見，此處將省略對(duì)其的詳細(xì)描述。
一個(gè)差異在于，由于低電平移位器312接收高電平移位器311的輸出信號(hào)， 所以其驅(qū)動(dòng)電壓為高電壓VPP及低電壓VBB。分別使用如圖7及圖4中所示的電 路，可配置高電平移位器311及低電平移位器312。此外，信號(hào)輸入單元320 具備上拉MOS晶體管MP7及下拉M0S晶體管匪7 。
如上所述，本發(fā)明的優(yōu)勢(shì)在于雖然在鄰近于屏蔽線的線上的信號(hào)的傳 輸?shù)倪^程中，屏蔽線受到信號(hào)的轉(zhuǎn)變的影響，但可允許連接至屏蔽線的最后 節(jié)點(diǎn)維持在所需的信號(hào)。因此，根據(jù)本發(fā)明，可將先前技術(shù)中載運(yùn)在諸如一 初始設(shè)定操作的常規(guī)操作期間維持恒定值的信號(hào)的線連續(xù)用作屏蔽線。
此外，在接收屏蔽線上的信號(hào)的電路中，在輸入端處的麗OS晶體管的柵 極偏壓低于源極偏壓，且在輸入端處的PMOS晶體管的柵極偏壓高于源極偏壓。 因此，可藉由與該輸入端耦接的MOS晶體管減少漏電流。
雖然已相對(duì)于特定實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將易了解， 在不偏離如下列申請(qǐng)專利范圍中所界定的本發(fā)明的精神及范疇的情況下，可 進(jìn)行各種改變及修改。
權(quán)利要求
1.一種半導(dǎo)體器件，其包含常規(guī)線，其配置用于傳輸信號(hào)；屏蔽線，其配置鄰近于該常規(guī)線；電平移位電路，其用于接收在電源電壓電平與接地電壓電平之間擺動(dòng)的輸入信號(hào)，且將該輸入信號(hào)移位為在該電源電壓電平與比該接地電壓電平低預(yù)定電平的低電壓電平之間擺動(dòng)的輸出信號(hào)，以經(jīng)由該屏蔽線輸出經(jīng)移位的信號(hào)；以及信號(hào)輸入單元，其用于將經(jīng)由該屏蔽線所提供的信號(hào)傳輸至輸出節(jié)點(diǎn)。
2. 如權(quán)利要求l所述的半導(dǎo)體器件，其中所述電平移位電路包括低電平移位器，其用于電平移位所述輸入信號(hào)的電平以便在所述電源電 壓與所述低電壓電平之間擺動(dòng)；以及驅(qū)動(dòng)器，其用于使用由所述低電平移位器電平移位的信號(hào)來驅(qū)動(dòng)所述屏 蔽線。
3. 如權(quán)利要求2所述的半導(dǎo)體器件，其中所述低電平移位器包括第一PM0S晶體管，其具有連接至電源電壓供應(yīng)端的 一側(cè)及耦接到所述輸 入信號(hào)的柵極；反相器，其經(jīng)由輸入端接收所述輸入信號(hào)；第二PM0S晶體管，其具有連接至電源電壓供應(yīng)端的 一側(cè)及耦接到所述反 相器的輸出的柵極；第一麗0S晶體管，其具有連接至第一PMOS晶體管的第二側(cè)的一側(cè)、連接 至第二PM0S晶體管的第二側(cè)的柵極、以及連接至經(jīng)由其供應(yīng)所述低電壓的低 電壓供應(yīng)端的第二側(cè)；以及第二NMOS晶體管，其具有連接至第二PMOS晶體管的第二側(cè)的一側(cè)、連接 至第一PM0S晶體管的第二側(cè)的柵極、以及連接至所述低電壓供應(yīng)端的第二側(cè)。
4. 如權(quán)利要求3所述的半導(dǎo)體器件，其中所述驅(qū)動(dòng)器包括第三PM0S晶體管，其具有連接至所述電源電壓供應(yīng)端的一側(cè)及耦接到所 述電平移位器的輸出的柵極；以及第三畫0S晶體管，其具有連接至第三PMOS晶體管的第二側(cè)的一側(cè)、耦接 到該電平移位器的輸出的柵極、以及連接至所述低電壓供應(yīng)端的第二側(cè)。
5. 如權(quán)利要求l所述的半導(dǎo)體器件，其中所述信號(hào)輸入單元包含下拉電 路，該下拉電路用于使用該經(jīng)由該屏蔽線傳輸?shù)男盘?hào)下拉所述輸出節(jié)點(diǎn)。
6. 如權(quán)利要求5所述的半導(dǎo)體器件，其中該下拉電路包含MOS晶體管，該 MOS晶體管具有連接至所述輸出節(jié)點(diǎn)的一側(cè)、連接至所迷屏蔽線的柵極，以及 連接至所述接地電壓供應(yīng)端的第二側(cè)。
7. 如權(quán)利要求5所述的半導(dǎo)體器件，其中所述低電壓比所述接地電壓低在 所i^M0S晶體管的闞值電壓之上的電平。
8. 如權(quán)利要求l所述的半導(dǎo)體器件，其中所述常規(guī)線分別安置于鄰近于所 述屏蔽線的一側(cè)的區(qū)域中以及鄰近于所述屏蔽線的另 一側(cè)的區(qū)域中。
9. 如權(quán)利要求l所述的半導(dǎo)體器件，其中所述屏蔽線為其中在所述半導(dǎo)體 器件的初始操作期間設(shè)定預(yù)定電壓電平且該電壓電平在常規(guī)操作期間不變化 的線。
10. 如權(quán)利要求l所述的半導(dǎo)體器件，其中經(jīng)由所述屏蔽線傳輸?shù)乃?信號(hào)為下列信號(hào)中的至少之一用于控制半導(dǎo)體器件的脈沖長(zhǎng)度的信號(hào)、用 于控制列地址選通(CAS)等待時(shí)間的信號(hào)、用于控制延遲鎖定回路的接通/切 斷操作的控制信號(hào)、用于控制晶粒上端(ODT)的控制信號(hào)、用于決定輸出驅(qū)動(dòng) 器的驅(qū)動(dòng)能力的控制信號(hào)、用于控制寫入恢復(fù)的時(shí)序的控制信號(hào)、及用于控 制測(cè)試模式的控制信號(hào)。
11. 一種半導(dǎo)體器件，其包含 常M^線，其配置用于傳輸信號(hào)； 屏蔽線，其配置鄰近于所述常規(guī)線；電平移位電路，其用于接收在電源電壓電平與接地電壓電平之間擺動(dòng)的 輸入信號(hào)，且將該輸入信號(hào)移位為在高于所述電源電壓電平的高電壓電平與 所述接地電壓電平之間擺動(dòng)的輸出信號(hào)，以經(jīng)由所述屏蔽線輸出經(jīng)移位的信 號(hào)；以及信號(hào)輸入單元，其用于將該經(jīng)由該屏蔽線提供的信號(hào)傳輸至輸出節(jié)點(diǎn)。
12. 如權(quán)利要求ll所述的半導(dǎo)體器件，其中所述電平移位電路包括-. 高電平移位器，其用于電平移位所述輸入信號(hào)的電平以便在所述高電壓與所述接地電壓電平之間擺動(dòng)；以及驅(qū)動(dòng)器，其用于使用由所述高電平移位器電平移位的信號(hào)來驅(qū)動(dòng)所迷屏 蔽線。
13. 如權(quán)利要求12所述的半導(dǎo)體器件，其中所述高電平移位器包括第 一麗0S晶體管，其具有連接至接地電壓供應(yīng)端的 一側(cè)及耦接到所述輸 入信號(hào)的柵極；反相器，其經(jīng)由輸入端接收所述輸入信號(hào)；第二麗0S晶體管，其具有連接至接地電壓供應(yīng)端的一側(cè)及耦接到所述反 相器的輸出的柵極；第一PMOS晶體管，其具有連接至第一麗OS晶體管的第二側(cè)的一側(cè)、連接 至第二NM0S晶體管的第二側(cè)的柵極、以及連接至經(jīng)由其供應(yīng)所述高電壓的高 電壓供應(yīng)端的第二側(cè)；以及第二PMOS晶體管，其具有連接至第二薩OS晶體管的第二側(cè)的一側(cè)、連接 至第 一麗0S晶體管的第二側(cè)的柵極、以及連接至所述高電壓供應(yīng)端的第二側(cè)。
14. 如權(quán)利要求13所述的半導(dǎo)體器件，其中所述驅(qū)動(dòng)器包括第三PM0S晶體管，其具有連接至所述高電壓供應(yīng)端的一側(cè)及耦接到所述 電平移位器的輸出的4冊(cè)極；以及第三麗0S晶體管，其具有連接至第三PMOS晶體管的另一側(cè)的一側(cè)、耦接 到所述電平移位器的輸出的柵極、以及連接至所述接地電壓供應(yīng)端的第二側(cè)。
15. 如權(quán)利要求ll所述的半導(dǎo)體器件，其中所述信號(hào)輸入單元包含上拉 電路，該上拉電路用于使用經(jīng)由該屏蔽線傳輸?shù)男盘?hào)上拉所述輸出節(jié)點(diǎn)。
16. 如權(quán)利要求15所述的半導(dǎo)體器件，其中所述上拉電路具備MOS晶體 管，該MOS晶體管具有連接至所述輸出節(jié)點(diǎn)的一側(cè)、連接至所述屏蔽線的柵極、 以及連接至所述電源電壓供應(yīng)端的第二側(cè)。
17. 如權(quán)利要求16所述的半導(dǎo)體器件，其中所述高電壓比該電源電壓高 在所i^M0S晶體管的閾值電壓之上的電平。
18. 如權(quán)利要求ll所述的半導(dǎo)體器件，其中所述常規(guī)線分別安置于鄰近 于所述屏蔽線的一側(cè)的區(qū)域中以及鄰近于所述屏蔽線的另 一側(cè)的區(qū)域中。
19. 如權(quán)利要求ll所述的半導(dǎo)體器件，其中所述屏蔽線為其中在該半導(dǎo) 體器件的初始操作期間設(shè)定預(yù)定電壓電平且該電壓電平在常規(guī)操作期間不變 化的線。
20. 如權(quán)利要求ll所述的半導(dǎo)體器件，其中經(jīng)由所述屏蔽線傳輸?shù)男盘?hào) 為下列信號(hào)中的至少之一用于控制半導(dǎo)體器件的脈沖長(zhǎng)度的信號(hào)、用于控 制CAS等待時(shí)間的信號(hào)、用于控制延遲鎖定回路的接通/切斷操作的控制信號(hào)、用于控制ODT的控制信號(hào)、用于決定輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力的控制信號(hào)、用于 控制寫入恢復(fù)的時(shí)序的控制信號(hào)、以及用于控制測(cè)試模式的控制信號(hào)。
21. —種半導(dǎo)體器件，其包含常規(guī)線，其配置用于傳輸信號(hào)； 屏蔽線，其配置鄰近于該常規(guī)線；電平移位電路，其用于接收在電源電壓電平與接地電壓電平之間擺動(dòng)的 輸入信號(hào)，且將該輸入信號(hào)移位為在比所述電源電壓電平高預(yù)定電平的高電號(hào)，以經(jīng)由所述屏蔽線輸出經(jīng)移位的信號(hào)；以及信號(hào)輸入單元，其用于將經(jīng)由所述屏蔽線提供的信號(hào)傳輸至輸出節(jié)點(diǎn)。
22. 如權(quán)利要求21所述的半導(dǎo)體器件，其中所述電平移位電路包括 高電平移位器，其用于電平移位所述輸入信號(hào)的電平以在所述高電壓與所述接地電壓電平間擺動(dòng)；低電平移位器，其用于電平移位來自所述高電平移位器的輸出信號(hào)的電 平以在所述高電壓與所述低電壓電平之間擺動(dòng)；以及驅(qū)動(dòng)器，其用于使用自所述低電平移位器的輸出信號(hào)來驅(qū)動(dòng)所述屏蔽線。
23. 如權(quán)利要求22所述的半導(dǎo)體器件，其中該高電平移位器包括 第一麗0S晶體管，其具有連接至接地電壓供應(yīng)端的一側(cè)及耦接到所述輸入信號(hào)的柵極；第一反相器，其經(jīng)由輸入端接收所述輸入信號(hào)；'第二麗0S晶體管，其具有連接至接地電壓供應(yīng)端的一側(cè)及耦接到所述反 相器的輸出的柵極；第一PMOS晶體管，其具有連接至第一NMOS晶體管的第二側(cè)的一側(cè)、連接 至第二麗0S晶體管的第二側(cè)的柵極、以及連接至經(jīng)由其供應(yīng)所述高電壓的高 電壓供應(yīng)端的第二側(cè)；以及第二PMOS晶體管，其具有連接至第二NMOS晶體管的第二側(cè)的一側(cè)、連接 至第 一麗0S晶體管的第二側(cè)的柵極、以及連接至所述高電壓供應(yīng)端的第二側(cè)。
24. 如權(quán)利要求23所述的半導(dǎo)體器件，其中所述低電平移位器包括第三PM0S晶體管，其具有連接至所述高電壓供應(yīng)端的一側(cè)以及耦接到所 述輸入信號(hào)的4冊(cè)極；第二反相器，其經(jīng)由輸入端接收所述輸入信號(hào)；第四PM0S晶體管，其具有連接至所述高電壓供應(yīng)端的 一側(cè)以及耦接到所 述反相器的輸出的柵極；第三麗0S晶體管，其具有連接至第三PMOS晶體管的第二側(cè)的一側(cè)、連接 至第四PM0S晶體管的第二側(cè)的柵極、以及連接至經(jīng)由其供應(yīng)該低電壓的低電 壓供應(yīng)端的第二側(cè)；以及第四NMOS晶體管，其具有連接至第四PMOS晶體管的第二側(cè)的一側(cè)、連接 至第三PM0S晶體管的第二側(cè)的柵極、以及連接至所述低電壓供應(yīng)端的第二側(cè)。
25. 如權(quán)利要求23所述的半導(dǎo)體器件，其中所述驅(qū)動(dòng)器包括第五PMOS晶體管，其具有連接至所述高電壓供應(yīng)端的一側(cè)以及耦接到所 述電平移位器的輸出的柵極；以及第五麗0S晶體管，其具有連接至第三PMOS晶體管的第二側(cè)的一側(cè)、耦接 到所述電平移位器的輸出的柵極、以及連接至所述低電壓供應(yīng)端的第二側(cè)。
26. 如權(quán)利要求21所述的半導(dǎo)體器件，其中所述信號(hào)輸入單元包括 下拉電路，其用于使用經(jīng)由所述屏蔽線傳輸?shù)男盘?hào)下拉所述輸出節(jié)點(diǎn)；以及上拉電路，其用于使用經(jīng)由所述屏蔽線傳輸?shù)男盘?hào)上拉所述輸出節(jié)點(diǎn)。
27. 如權(quán)利要求26所述的半導(dǎo)體器件，其中所述下拉電路包含畫OS晶體 管，該NMOS晶體管具有連接至所述輸出節(jié)點(diǎn)的一側(cè)、連接至所述屏蔽線的柵 極、以及連接至所述接地電壓供應(yīng)端的第二側(cè)。
28. 如權(quán)利要求27所述的半導(dǎo)體器件，其中所述上拉電路包含PMOS晶體 管，該P(yáng)MOS晶體管具有連接至所述輸出節(jié)點(diǎn)的一側(cè)、連接至所述屏蔽線的柵 極、以及連接至所述電源電壓供應(yīng)端的第二側(cè)。
29. 如權(quán)利要求28所述的半導(dǎo)體器件，其中所述低電壓比所述接地電壓 低在所述NM0S晶體管的閾值電壓之上的電平。
30. 如權(quán)利要求29所述的半導(dǎo)體器件，其中所述高電壓比所述電源電壓 高在所述PMOS晶體管的閾值電壓之上的電平。
31. 如權(quán)利要求21所述的半導(dǎo)體器件，其中所述常規(guī)線分別安置于鄰近 于所述屏蔽線的一側(cè)的區(qū)域中以及鄰近于所述屏蔽線的另 一側(cè)的區(qū)域中。
32. 如權(quán)利要求21所述的半導(dǎo)體器件，其中所述屏蔽線為其中在所述半 導(dǎo)體器件的初始操作期間設(shè)定預(yù)定電壓電平且該電壓電平在常規(guī)操作期間不 變化的線。
33. 如權(quán)利要求H所述的半導(dǎo)體器件，其中經(jīng)由所述屏蔽線傳輸?shù)男盘?hào) 為下列信號(hào)中的至少之一用于控制半導(dǎo)體器件的脈沖長(zhǎng)度的信號(hào)、用于控 制CAS等待時(shí)間的信號(hào)、用于控制延遲鎖定回路的接通/切斷操作的控制信號(hào)、 用于控制ODT的控制信號(hào)、用于決定輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力的控制信號(hào)、用于 控制寫入恢復(fù)的時(shí)序的控制信號(hào)、以及用于控制測(cè)試;漠式的控制信號(hào)。
34. —種驅(qū)動(dòng)半導(dǎo)體器件的方法，其包含下列步驟 產(chǎn)生控制信號(hào)以維持接地電壓電平；電平的低電壓；以及在所述屏蔽線正被驅(qū)動(dòng)的狀態(tài)下傳輸所述信號(hào)。
35. 如權(quán)利要求34的方法，其中所述驅(qū)動(dòng)步驟包括下列步驟 將所述控制信號(hào)的信號(hào)電平移位到所述低電壓電平；以及 使用經(jīng)移位的信號(hào)來驅(qū)動(dòng)所述屏蔽線。
36. 如權(quán)利要求35的方法，其中所述低電壓比所述接地電壓低在接收所 述屏蔽線上的信號(hào)的MOS晶體管的閾值電壓之上的電平。
37. 如權(quán)利要求34的方法，其中所述屏蔽線為其中在所述半導(dǎo)體器件的 初始操作期間設(shè)定預(yù)定電壓電平且該電壓電平在常規(guī)^喿作期間不變化的線。
38. 如權(quán)利要求34的方法，其中經(jīng)由所述屏蔽線傳輸?shù)男盘?hào)為下列信號(hào) 中的至少之一用于控制半導(dǎo)體器件的脈沖長(zhǎng)度的信號(hào)、用于控制CAS等待時(shí) 間的信號(hào)、用于控制延遲鎖定回路的接通/切斷操作的控制信號(hào)、用于控制0DT 的控制信號(hào)、用于決定輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力的控制信號(hào)、用于控制寫入恢 復(fù)的時(shí)序的控制信號(hào)、以及用于控制測(cè)試模式的控制信號(hào)。
39. —種驅(qū)動(dòng)半導(dǎo)體器件的方法，其包含下列步驟 產(chǎn)生控制信號(hào)以維持電源電壓電平；使用所述控制信號(hào)將屏蔽線上的電壓電平驅(qū)動(dòng)至比所述電源電壓高預(yù)定 電平的高電壓；以及在所述屏蔽線正被驅(qū)動(dòng)的狀態(tài)下傳輸所述信號(hào)。
40. 如權(quán)利要求39的方法，其中所述驅(qū)動(dòng)步驟包括下列步驟 將所述控制信號(hào)的信號(hào)電平移位為所述高電壓電平；以及 使用經(jīng)移位的信號(hào)來驅(qū)動(dòng)所述屏蔽線。
41. 如權(quán)利要求40的方法，其中所述高電壓比所述電源電壓高在接收所 述屏蔽線上的信號(hào)的M0S晶體管的閾值電壓之上的電平。
42. 如權(quán)利要求39的方法，其中所述屏蔽線為其中在該半導(dǎo)體器件的初 始操作期間設(shè)定預(yù)定電壓電平且該電壓電平在常規(guī)才喿作期間不變化的線。
43. 如權(quán)利要求39的方法，其中經(jīng)由所述屏蔽線傳輸?shù)男盘?hào)為下列信號(hào) 中的至少之一用于控制半導(dǎo)體器件的脈沖長(zhǎng)度的信號(hào)、用于控制CAS等待時(shí) 間的信號(hào)、用于控制延遲鎖定回路的接通/切斷操作的控制信號(hào)、用于控制0DT 的控制信號(hào)、用于決定輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力的控制信號(hào)、用于控制寫入恢 復(fù)的時(shí)序的控制信號(hào)、以及用于控制測(cè)試模式的控制信號(hào)。
44. 一種驅(qū)動(dòng)半導(dǎo)體器件的方法，其包含下列步驟 產(chǎn)生在電源電壓電平與接地電壓電平之間擺動(dòng)的輸入信號(hào)； 將所述輸入信號(hào)電平移位為在比所述電源電壓高預(yù)定電平的高電壓電平與比所述接地電壓電平低預(yù)定電平的低電壓電平之間擺動(dòng)的驅(qū)動(dòng)信號(hào)； 使用所述驅(qū)動(dòng)信號(hào)來驅(qū)動(dòng)屏蔽線；以及 在所述屏蔽線正被驅(qū)動(dòng)的狀態(tài)下傳輸該信號(hào)。
45. 如權(quán)利要求44的方法，其中所述高電壓比所述電源電壓高在接收所 述屏蔽線上的信號(hào)的NM0S晶體管的閾值電壓之上的電平。
46. 如權(quán)利要求44的方法，其中所述低電壓比所述接地電壓低在接收該 屏蔽線上的信號(hào)的PMOS晶體管的閾值電壓之上的電平。
47. 如權(quán)利要求44的方法，其中該屏蔽線為其中在所述半導(dǎo)體器件的初 始操作期間設(shè)定電壓電平且該電壓電平在常規(guī)操作期間不變化的線。
48. 如權(quán)利要求44的方法，其中經(jīng)由所述屏蔽線傳輸?shù)男盘?hào)為下列信號(hào) 中的至少之一用于控制半導(dǎo)體器件的脈沖長(zhǎng)度的信號(hào)、用于控制CAS等待時(shí) 間的信號(hào)、用于控制延遲鎖定回路的接通/切斷操作的控制信號(hào)、用于控制ODT 的控制信號(hào)、用于決定輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力的控制信號(hào)、用于控制寫入恢 復(fù)的時(shí)序的控制信號(hào)、以及用于控制測(cè)試模式的控制信號(hào)。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件，其能夠穩(wěn)定地維持一屏蔽線之一電壓電平，即使當(dāng)變化一鄰近線之一電壓電平時(shí)亦如此。該半導(dǎo)體器件包括常規(guī)線，其經(jīng)配置用于傳輸信號(hào)；一屏蔽線，其經(jīng)配置鄰近于該常規(guī)線；一電平移位電路，其用于接收一在一電源電壓電平與一接地電壓電平之間擺動(dòng)的輸入信號(hào)，且將該輸入信號(hào)移位為一在該電源電壓電平與一低于該接地電壓電平一預(yù)定電平的低電壓電平之間擺動(dòng)的輸出信號(hào)以經(jīng)由該屏蔽線輸出一經(jīng)移位的信號(hào)；以及一信號(hào)輸入單元，其用于將經(jīng)由該屏蔽線提供的信號(hào)傳輸至一輸出節(jié)點(diǎn)。
文檔編號(hào)G11C5/00GK101110258SQ20071010083
公開日2008年1月23日 申請(qǐng)日期2007年4月20日 優(yōu)先權(quán)日2006年7月20日
發(fā)明者都昌鎬 申請(qǐng)人:海力士半導(dǎo)體有限公司