專(zhuān)利名稱(chēng)：減少存儲(chǔ)元件間耦合效應(yīng)的非易失性存儲(chǔ)設(shè)備和相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例總體涉及一種非易失性存儲(chǔ)設(shè)備。更具體地說(shuō)，本發(fā)明 的實(shí)施例涉及適應(yīng)于減少非易失性存儲(chǔ)設(shè)備中的存儲(chǔ)元件間的耦合效應(yīng)的技 術(shù)。
背景技術(shù)：
圖l是包括了多個(gè)子存儲(chǔ)器陣列的傳統(tǒng)存儲(chǔ)器陣列IO的方框圖。參考圖 1,存儲(chǔ)器陣列10包括多個(gè)子存儲(chǔ)器陣列，該多個(gè)子存儲(chǔ)器陣列包括第一子 存儲(chǔ)器陣列11、第二子存儲(chǔ)器陣列13、和在相鄰子存儲(chǔ)器陣列之間的沿位線 方向(或列方向)形成的多個(gè)母線(strapping line ) 12。每個(gè)子存儲(chǔ)器陣列11 和13包括多個(gè)偶數(shù)位線和多個(gè)奇數(shù)位線。圖2是包括了圖1中所描述的存儲(chǔ)器陣列10的非易失性存儲(chǔ)設(shè)備20的 方框圖。參考圖2，非易失性存儲(chǔ)設(shè)備20包括存儲(chǔ)器陣列10、行解碼器12、 控制信號(hào)產(chǎn)生電路14、開(kāi)關(guān)塊16、和頁(yè)緩沖器18。存儲(chǔ)器陣列IO中的子存 儲(chǔ)器陣列11包括偶數(shù)位線BLel和BLe2、以及奇數(shù)位線BLol和BLo2。類(lèi) 似地，存儲(chǔ)器陣列10中的子存儲(chǔ)器陣列13包括偶數(shù)位線BLel，和BLe2，、以 及奇數(shù)位線BLol，和BLo2，。單元串15被分別地與偶數(shù)位線BLel、 BLe2、 BLel，和BLe2，以及奇數(shù)位線BLo1、 BLo2、 BLol，和BLo2，相連接。每個(gè)單元 串15典型地包括NAND (與非)串。每個(gè)單元串15包括第一選擇晶體管、第二選擇晶體管、和在第一和第二 選擇晶體管之間串聯(lián)連接的多個(gè)NAND閃速電可擦可編程只讀存儲(chǔ)器 (EEPROM)單元。為便于解釋?zhuān)贿B接于偶數(shù)位線的存儲(chǔ)單元貫穿全文用 "偶數(shù)存儲(chǔ)單元"來(lái)表示，并且被連接于奇數(shù)位線的存儲(chǔ)單元貫穿全文用"奇 數(shù)存儲(chǔ)單元"來(lái)表示。每個(gè)單元串15中所包括的每個(gè)NAND閃速EEPROM 單元形成在P型區(qū)域或N型區(qū)域中。P型區(qū)域典型地形成于在P型襯底中所 形成的N型勢(shì)阱(N-type well)中，N型區(qū)域典型地形成在N型村底中所形成 的P型勢(shì)阱中。 母線12包括用于施加電壓到P型區(qū)域(或N型區(qū)域)的母線、用于施 加電壓到共源極線的母線、與虛設(shè)存儲(chǔ)單元(dummy memory cell)相連接的 位線、和用于接觸的母線。每條母線12典型地以類(lèi)似于與相應(yīng)的單元串15 相連接的位線的結(jié)構(gòu)形成。在存儲(chǔ)器陣列10中所示出的存儲(chǔ)單元是多級(jí)單元。換句話說(shuō)，存儲(chǔ)單元 能通過(guò)調(diào)整存儲(chǔ)單元的相應(yīng)的閾值電壓到不同級(jí)別，而能被編程以便存儲(chǔ)多 于一個(gè)位的數(shù)據(jù)。為便于描述，將描述用于存儲(chǔ)2-位數(shù)據(jù)的多級(jí)存儲(chǔ)單元。 然而， 一些多級(jí)單元可以存儲(chǔ)多于2個(gè)位。在2-位數(shù)據(jù)中，高位將被稱(chēng)為第 二頁(yè)數(shù)據(jù)，低位將被稱(chēng)為第一頁(yè)數(shù)據(jù)。圖3是描述圖2中所描述的子存儲(chǔ)器陣列11或13中的存儲(chǔ)單元能夠被 編程的一個(gè)順序的方框圖。此處，存儲(chǔ)單元以奇數(shù)和偶數(shù)頁(yè)為單位來(lái)被編程。 換句話說(shuō)，被連接于相同字線的偶數(shù)存儲(chǔ)單元在同一時(shí)刻被編程，且被連接 于相同字線的奇數(shù)存儲(chǔ)單元在同一時(shí)刻被編程。對(duì)子存儲(chǔ)器陣列11或13中 的存儲(chǔ)單元進(jìn)行編程的方法參考圖1到圖3被描述如下。如圖2所示，開(kāi)關(guān)塊16包括開(kāi)關(guān)16-1到16-8,且頁(yè)緩沖器18包括存儲(chǔ) 元件18-1到18-4。開(kāi)關(guān)16-1、 16-3、 16-5和16-7響應(yīng)于從控制信號(hào)產(chǎn)生電 路14輸出的第一控制信號(hào)，分別地連接子存儲(chǔ)器陣列11和13中的偶數(shù)位線 BLel、 BLe2、 BLel，和BLe2，與相應(yīng)的數(shù)據(jù)存儲(chǔ)元件18-1、 18-2、 18-3和18-4。 類(lèi)似地，開(kāi)關(guān)16-2、 16-4、 16-6和16-8響應(yīng)于從控制信號(hào)產(chǎn)生電路14輸出 的第二控制信號(hào)，分別地連接子存儲(chǔ)器陣列11和13中的奇數(shù)位線BLol、 BLo2、 BLol,和BLo2，與相應(yīng)的數(shù)據(jù)存儲(chǔ)元件18-1、 18-2、 18-3和18-4。從 而，如圖3所示，根據(jù)第一和第二控制信號(hào)，程序操作或讀取操作能在奇數(shù) 存儲(chǔ)單元或偶數(shù)存儲(chǔ)單元上進(jìn)行。存儲(chǔ)單元以標(biāo)記數(shù)字0到11所表示的順序 被編程。例如，第一頁(yè)數(shù)據(jù)在連接于奇數(shù)位線的如標(biāo)記數(shù)字"0"所表示的存 儲(chǔ)單元中被編程。然后，第一頁(yè)數(shù)據(jù)在連接于偶數(shù)位線的如標(biāo)記數(shù)字"1"所 表示的存儲(chǔ)單元中被編程。然后，第二頁(yè)數(shù)據(jù)在連接于奇數(shù)位線的如標(biāo)記數(shù) 字"2"所表示的存儲(chǔ)單元中被編程，等等。圖4是描述傳統(tǒng)存儲(chǔ)單元之間的耦合效應(yīng)的概念圖。耦合效應(yīng)發(fā)生在一 個(gè)或多個(gè)存儲(chǔ)單元的閾值電壓變化△ Vx導(dǎo)致其它例如相鄰存儲(chǔ)單元的閾值 電壓變化的情況下。例如，在圖4中偶數(shù)存儲(chǔ)單元被編程的情況下，由于偶 數(shù)存儲(chǔ)單元和奇數(shù)存儲(chǔ)單元之間的耦合電容Cx,圖4中奇數(shù)存儲(chǔ)單元的閾值
電壓可能會(huì)變化。耦合效應(yīng)的量級(jí)能被粗略地按照耦合電容Cx和偶數(shù)存儲(chǔ)單元的閾值電壓變化AVx的組合的比例量化。例如，耦合效應(yīng)的量級(jí)被粗略量化為2CxA Vx。由于耦合效應(yīng)，可能需要額外的程序操作來(lái)修正存儲(chǔ)單元中的閾值電壓 分布。不幸地是，然而，這些額外的程序操作趨于增加存儲(chǔ)單元的負(fù)擔(dān)。因 此，存儲(chǔ)單元的可靠性可能會(huì)惡化。圖5A到5D描述當(dāng)用傳統(tǒng)編程方法編程時(shí)，被耦合電容所影響的存儲(chǔ)單 元的閾值電壓分布。圖5A到5D中所示的標(biāo)記數(shù)字表示了存儲(chǔ)單元被編程的 順序。參考圖5A，在連接于字線WLO的所選偶數(shù)存儲(chǔ)單元在標(biāo)記數(shù)字"3"所 表示的程序操作中，被從閾值電壓狀態(tài)"11"編程到閾值電壓狀態(tài)"01"的 情況下，標(biāo)有"最差情況單元"的存儲(chǔ)單元的閾值電壓被所選偶數(shù)存儲(chǔ)單元 的閾值電壓變化AVxl所影響。在圖5A中，標(biāo)簽VolO、 Vo00和Vo01表示 用于驗(yàn)證存儲(chǔ)單元被正確編程的程序驗(yàn)證電壓級(jí)。參考圖5B,在連接于字線WL1的偶數(shù)存儲(chǔ)單元在標(biāo)記數(shù)字"7"所表示 的程序操作中被編程的情況下，標(biāo)有"最差情況單元"的存儲(chǔ)單元的閾值電 壓受水平相鄰的存儲(chǔ)單元的闞值電壓變化△ Vxl 、以及受垂直相鄰的存儲(chǔ)單響。圖5C和5D中的存儲(chǔ)單元以不同于圖5A和5B中的存儲(chǔ)單元的順序而 被編程。參考圖5C,在連接于字線WLO的所選偶數(shù)存儲(chǔ)單元在標(biāo)記數(shù)字"5" 所指示的程序操作中，被從閾值電壓狀態(tài)"11"編程到閾值電壓狀態(tài)"10" 的情況下，例如，標(biāo)有"最差情況單元"的存儲(chǔ)單元的閾值電壓被所選偶數(shù) 存儲(chǔ)單元的閾值電壓變化AVx2所影響。參考圖5D，在連接于字線WL1的所選偶數(shù)存儲(chǔ)單元在標(biāo)記數(shù)字"7"所 指示的操作中被編程的情況下，標(biāo)有"最差情況單元，，的存儲(chǔ)單元的閾值電 壓受水平相鄰的偶數(shù)存儲(chǔ)單元的閾值電壓變化AVx2、以及受垂直相鄰的奇 數(shù)存儲(chǔ)單元的閾值電壓變化△ Vy2和對(duì)角相鄰的存儲(chǔ)單元的閾值電壓變化△ Vxy2所影響。基于參考圖5A到5D的上述描述，即使在編程順序不同時(shí)，標(biāo)有"最差
情況單元"的存儲(chǔ)單元的閾值電壓仍然被閾值電壓變化AVxl、 AVx2和A Vxy2所影響。因此，存儲(chǔ)單元的性能和可靠性趨于惡化。發(fā)明內(nèi)容在至少認(rèn)識(shí)了傳統(tǒng)設(shè)備的上述短處后，本發(fā)明的實(shí)施例提供一種非易失 性存儲(chǔ)設(shè)備和適應(yīng)于減少水平相鄰存儲(chǔ)元件之間的耦合效應(yīng)的相關(guān)方法。根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供一種操作非易失性存儲(chǔ)設(shè)備的方法。非 易失性存儲(chǔ)設(shè)備包括存儲(chǔ)器陣列，該存儲(chǔ)器陣列包括第一子存儲(chǔ)器陣列， 包括多個(gè)單元串和分別地連接于多個(gè)單元串的多個(gè)偶數(shù)和奇數(shù)位線；第二子 存儲(chǔ)器陣列，包括多個(gè)單元串和分別地連接于多個(gè)單元串的多個(gè)偶數(shù)和奇數(shù) 位線；和在第一子存儲(chǔ)器陣列和第二子存儲(chǔ)器陣列之間沿列方向延伸的母線。 該方法包括接收要被編程的頁(yè)數(shù)據(jù)，以及把與該頁(yè)數(shù)據(jù)相對(duì)應(yīng)的位線電壓 同時(shí)施加到第一子存儲(chǔ)器陣列中的多個(gè)偶數(shù)和奇數(shù)位線，以在第一子存儲(chǔ)器 陣列中的多個(gè)單元串中對(duì)該頁(yè)數(shù)據(jù)編程。根據(jù)本發(fā)明的另 一個(gè)實(shí)施例，提供一種對(duì)非易失性存儲(chǔ)設(shè)備進(jìn)行編程的 方法。該非易失性存儲(chǔ)設(shè)備包括第一子存儲(chǔ)器陣列、第二子存儲(chǔ)器陣列、 連接于第一和第二子存儲(chǔ)器陣列的多條字線、以及在第一子存儲(chǔ)器陣列和第 二子存儲(chǔ)器陣列之間在列方向延伸的母線。該方法包括施加第一工作電壓到多條字線中的所選字線，施加第二工作電壓到多條字線中的所有未選字線， 以及通過(guò)同時(shí)將數(shù)據(jù)編程到包括于第一子存儲(chǔ)器陣列中且連接于所選字線的 所有存儲(chǔ)單元。根據(jù)本發(fā)明的另一個(gè)實(shí)施例， 一種非易失性存儲(chǔ)設(shè)備包括第一子存儲(chǔ) 器陣列，包括分別地與多個(gè)第一位線相連接的多個(gè)單元串；第二子存儲(chǔ)器陣 列，包括分別地與多個(gè)第二位線相連接的多個(gè)單元串；在第一子存儲(chǔ)器陣列 和第二子存儲(chǔ)器陣列之間形成的母線；頁(yè)緩沖器，包括多個(gè)數(shù)據(jù)存儲(chǔ)元件； 以及開(kāi)關(guān)塊，被配置為響應(yīng)于至少一個(gè)控制信號(hào)，進(jìn)行第一開(kāi)關(guān)操作和第二 開(kāi)關(guān)操作，所述第 一開(kāi)關(guān)操作用于同時(shí)連接多個(gè)數(shù)據(jù)存儲(chǔ)元件的第 一子集和 所有相應(yīng)的第一位線，所述第二開(kāi)關(guān)操作用于同時(shí)連接多個(gè)數(shù)據(jù)存儲(chǔ)元件的 第二子集和所有相應(yīng)的第二位線。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，非易失性存儲(chǔ)設(shè)備包括存儲(chǔ)器陣列，該存 儲(chǔ)器陣列包括第一子存儲(chǔ)器陣列，包括分別地與多個(gè)第一位線相連接的多 個(gè)單元串；第二子存儲(chǔ)器陣列，包括分別地與多個(gè)第二位線相連接的多個(gè)單 元串；以及被安排在第一子存儲(chǔ)器陣列和第二子存儲(chǔ)器陣列之間的至少一條 母線。該設(shè)備還包括頁(yè)緩沖器，包括多個(gè)第一數(shù)據(jù)存儲(chǔ)元件和多個(gè)第二數(shù) 據(jù)存儲(chǔ)元件；以及開(kāi)關(guān)塊，被配置為響應(yīng)于至少一個(gè)第一控制信號(hào)，進(jìn)行第 一開(kāi)關(guān)操作，以便于同時(shí)連接第一數(shù)據(jù)存儲(chǔ)元件和相應(yīng)的第一位線，并且還 被配置為響應(yīng)于至少一個(gè)第二控制信號(hào)，進(jìn)行第二開(kāi)關(guān)操作，以便于同時(shí)連 接第二數(shù)據(jù)存儲(chǔ)元件與相應(yīng)的第二位線。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，非易失性存儲(chǔ)設(shè)備包括存儲(chǔ)器陣列，該存 儲(chǔ)器陣列包括第一子存儲(chǔ)器陣列，包括分別地與多個(gè)第一位線相連接的多 個(gè)單元串和與多個(gè)第二位線相連接的多個(gè)單元串；第二子存儲(chǔ)器陣列，包括分別地與多個(gè)第三位線相連接的多個(gè)單元串和與多個(gè)第四位線相連接的多個(gè) 單元串；以及安排在第一子存儲(chǔ)器陣列和第二子存儲(chǔ)器陣列之間的母線。該 設(shè)備還包括頁(yè)緩沖器，包括多個(gè)第一數(shù)據(jù)存儲(chǔ)元件和多個(gè)第二數(shù)據(jù)存儲(chǔ)元 件；多個(gè)第一開(kāi)關(guān)，分別地連接在第一位線和第一數(shù)據(jù)存儲(chǔ)元件之間；多個(gè) 第二開(kāi)關(guān)，分別地連接在第二位線和第二數(shù)據(jù)存儲(chǔ)元件之間；多個(gè)第三開(kāi)關(guān)， 分別地連接在第三位線和第一數(shù)據(jù)存儲(chǔ)元件之間；和多個(gè)第四開(kāi)關(guān)，分別地 連接在第四位線和第二數(shù)據(jù)存儲(chǔ)元件之間。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供一種非易失性存儲(chǔ)設(shè)備。該設(shè)備包括 字線；第一子存儲(chǔ)器陣列，包括連接于字線且形成在第一傳導(dǎo)型區(qū)域中的多 個(gè)存儲(chǔ)單元；第二子存儲(chǔ)器陣列，包括連接于字線且形成在第一傳導(dǎo)型區(qū)域 中的多個(gè)存儲(chǔ)單元；母線，安排在第一子存儲(chǔ)器陣列和第二子存儲(chǔ)器陣列之 間，且被調(diào)整以施加電壓到第一傳導(dǎo)型區(qū)域；以及程序控制塊，被配置為在 程序操作期間響應(yīng)于至少一個(gè)控制信號(hào)，在第一程序操作和第二程序操作之 間進(jìn)行至少一個(gè)操作，所述第一程序操作用于將第一頁(yè)數(shù)據(jù)編程到包括于第 一子存儲(chǔ)器陣列中的多個(gè)存儲(chǔ)單元，所述第二程序操作用于將第二頁(yè)數(shù)據(jù)編 程到包括于第二子存儲(chǔ)器陣列中的多個(gè)存儲(chǔ)單元。


參考附圖描述本發(fā)明的實(shí)施例。貫穿圖中，相同的標(biāo)記數(shù)字表示相同的 示例元件、部件、和步驟。在圖中圖1是包括了多個(gè)子存儲(chǔ)器陣列的傳統(tǒng)存儲(chǔ)器陣列的方框圖； 圖2是包括了圖l中所描述的存儲(chǔ)器陣列的非易失性存儲(chǔ)設(shè)備的方框圖； 圖3是描述在圖2中所描述的子存儲(chǔ)器陣列中存儲(chǔ)單元被編程的順序的 方框圖；圖4是用于解釋傳統(tǒng)存儲(chǔ)單元之間的耦合效應(yīng)的概念圖；圖5A到5D描述當(dāng)圖1的存儲(chǔ)器陣列中的存儲(chǔ)單元用傳統(tǒng)方法編程時(shí)，被耦合效應(yīng)所影響的存儲(chǔ)單元的閾值電壓分布；圖6A是包括根據(jù)本發(fā)明的所選實(shí)施例的子存儲(chǔ)器陣列的存儲(chǔ)器陣列的 方框圖；圖6B是描述根據(jù)本發(fā)明的所選實(shí)施例的母線示例的方框圖； 圖7是包括根據(jù)本發(fā)明的所選實(shí)施例的子存儲(chǔ)器陣列的存儲(chǔ)器陣列的方 框圖；圖8描述對(duì)在圖6A和7中所描述的存儲(chǔ)器陣列中的存儲(chǔ)單元編程的順序；圖9是包括根據(jù)本發(fā)明的所選實(shí)施例的存儲(chǔ)器陣列的非易失性存儲(chǔ)設(shè)備 的方框圖；圖10是包括根據(jù)本發(fā)明的所選實(shí)施例的存儲(chǔ)器陣列的非易失性存儲(chǔ)設(shè) 備的方框圖；平方向中的耦合干擾；圖12A到12D描述根據(jù)本發(fā)明的所選實(shí)施例當(dāng)存儲(chǔ)單元被編程時(shí)由于耦 合干擾導(dǎo)致的最差情況中的存儲(chǔ)單元的閾值電壓分布；圖13是描述根據(jù)本發(fā)明的所選實(shí)施例對(duì)第一頁(yè)數(shù)據(jù)進(jìn)行編程的方法的 流程圖；以及圖14是描述根據(jù)本發(fā)明的所選實(shí)施例對(duì)第二頁(yè)數(shù)據(jù)進(jìn)行編程的方法的 流程圖。
具體實(shí)施方式
參考相應(yīng)的附圖對(duì)本發(fā)明的具體實(shí)施例描述如下。這些實(shí)施例以教導(dǎo)示 例的形式出現(xiàn)。本發(fā)明的實(shí)際范圍在所附的權(quán)利要求書(shū)中被定義。圖6A是包括根據(jù)本發(fā)明的所選實(shí)施例的子存儲(chǔ)器陣列的存儲(chǔ)器陣列30 的方框圖。圖6B是描述根據(jù)本發(fā)明的所選實(shí)施例的母線31的示例的方框圖。參考圖6A和6B,存儲(chǔ)器陣列30包括多個(gè)子存儲(chǔ)器塊30-1到30-6。多個(gè)沿 位線或列方向延伸的母線31被排列在相鄰子存儲(chǔ)器塊之間，例如在子存儲(chǔ)器 塊30-1和30-2、 30-2和30-3、 30-3和30-4、 30-4和30-5,和30-5和30-6之間。每個(gè)母線31包括用于提供功率給共源極線的母線、用于施加電壓到其中 形成存儲(chǔ)器單元的存儲(chǔ)器子區(qū)域(例如P型區(qū)域或N型區(qū)域)、和與虛設(shè)存 儲(chǔ)單元相連接的位線。每個(gè)母線31典型地以類(lèi)似于與存儲(chǔ)器陣列30中單元 串相連接的位線的結(jié)構(gòu)而形成。參考圖6A,單個(gè)的子存儲(chǔ)器塊形成單個(gè)的子存儲(chǔ)器陣列。每個(gè)子存儲(chǔ)器 塊30-l到30-6包括多個(gè)偶數(shù)位線和多個(gè)奇數(shù)位線。圖7是包括根據(jù)本發(fā)明的所選實(shí)施例的子存儲(chǔ)器陣列的存儲(chǔ)器陣列32的 方框圖。參考圖7，在非易失性存儲(chǔ)設(shè)備中所包括的存儲(chǔ)器陣列32包括多個(gè) 子存儲(chǔ)器塊32-1到32-6、和母線31。至少一條沿位線方向延伸的母線31被 安排在相鄰子存儲(chǔ)器塊之間，例如在子存儲(chǔ)器塊32-1和32-2、 32-2和32-3、 32-3和32-4、 32-4和32-5、以及32-5和32-6之間。在存儲(chǔ)器陣列32中，兩 個(gè)子存儲(chǔ)器塊，例如，子存儲(chǔ)器塊32-1和32-2、 32-3和32-4、以及32-5和 32-6,形成單個(gè)子存儲(chǔ)器陣列。根據(jù)本發(fā)明的其它實(shí)施例，子存儲(chǔ)器陣列可 包括多于兩個(gè)子存儲(chǔ)器塊。圖8描述圖6A和7中所描述的存儲(chǔ)器陣列30或32中存儲(chǔ)單元^f皮編程 的順序。存儲(chǔ)單元典型地用頁(yè)單元來(lái)編程，且因此在同一頁(yè)中，即具有相同 頁(yè)地址的存儲(chǔ)單元，通常在同一時(shí)刻被編程。作為示例，在圖8中，同一子 存儲(chǔ)器陣列中與同一字線相連接的所有偶數(shù)和奇數(shù)存儲(chǔ)單元在同一時(shí)刻被編 程。例如，在第一程序操作期間，在第一頁(yè)或最低有效位(LSB)被編程的 情況下，與第一子存儲(chǔ)器陣列30-3相連接的第一字線WLO被選擇。程序電 壓被施加到與第一子存儲(chǔ)器陣列30-3相連接的第一字線WLO上，且在子存 儲(chǔ)器陣列30-3中與第一字線WLO相連接的所有存儲(chǔ)單元都用第一頁(yè)數(shù)據(jù)來(lái) 編程。在第一程序操作完成后，子存儲(chǔ)器陣列30-3中與偶數(shù)位線相連接的被編 程的存儲(chǔ)單元和與奇數(shù)位線相連接的被編程的存儲(chǔ)單元被交替地驗(yàn)證。然后， 在第二程序操作期間，與第二子存儲(chǔ)器陣列30-4相連接的第一字線WLO被 選擇。程序電壓被施加到所選的第一字線WLO上，且第二子存儲(chǔ)器陣列30-4
中與第一字線WL0相連接的所有存儲(chǔ)單元用第一頁(yè)數(shù)據(jù)來(lái)編程。在第二程序 操作完成后，子存儲(chǔ)器陣列30-4中與偶數(shù)位線相連接的被編程的存儲(chǔ)單元和 與奇數(shù)位線相連接的存儲(chǔ)單元被交替地驗(yàn)證。然后，第二頁(yè)數(shù)據(jù)在第一子存儲(chǔ)器陣列30-3中與字線WL0相連接的存 儲(chǔ)單元中編程，然后第二頁(yè)數(shù)據(jù)在第二子存儲(chǔ)器陣列30-4中與字線WL0相 連接的存儲(chǔ)單元中編程，等等。優(yōu)選地，在第一和第二子存儲(chǔ)器陣列30-3和30-4中所包括的存儲(chǔ)單元包 括NAND閃速電可擦可編程只讀存儲(chǔ)器(EEPROM)單元。存儲(chǔ)單元可以是 單級(jí)單元(SLC)或多級(jí)單元(MLC)。換句話說(shuō)，存儲(chǔ)元件，即，NAND閃 速EEPROM單元的浮置柵極可根據(jù)所存儲(chǔ)電荷的數(shù)量來(lái)存儲(chǔ)一個(gè)或多個(gè)位 的數(shù)據(jù)。圖8中標(biāo)記數(shù)字0到11表示存儲(chǔ)單元被編程或被寫(xiě)入的順序。根據(jù)本發(fā) 明的所選實(shí)施例，在每個(gè)子存儲(chǔ)單元陣列30-3和30-4中與同一字線相連接的 存儲(chǔ)單元，通過(guò)使用相同頁(yè)地址，無(wú)論偶數(shù)和奇數(shù)位線，可在同一時(shí)刻被編程。圖9是包括根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)器陣列30的非易失性存儲(chǔ)設(shè) 備40的方框圖。參考圖9，非易失性存儲(chǔ)設(shè)備40包括存儲(chǔ)器陣列30、行解 碼器12、控制信號(hào)產(chǎn)生電路34、開(kāi)關(guān)塊36、和頁(yè)緩沖器41。開(kāi)關(guān)塊36包括 開(kāi)關(guān)36-1到36-4和37-1到37-4，頁(yè)緩沖器41包括數(shù)據(jù)存儲(chǔ)元件40-1到40-4。存儲(chǔ)器陣列30包括多個(gè)子存儲(chǔ)器陣列，該多個(gè)子存儲(chǔ)器陣列包括第一子 存儲(chǔ)器陣列30-3和第二子存儲(chǔ)器陣列30-4。第一子存儲(chǔ)器陣列30-3包括分 別地與第一位線BLel、 BLol、 BLe2和BLo2相連接的多個(gè)單元串15。第二 子存儲(chǔ)器陣列30-4包括分別地與第二位線BLel'、 BLol'、 BLe2，和BLo2，相 連接的多個(gè)單元串15。此處，標(biāo)簽"BLe"表示偶數(shù)位線，且標(biāo)簽"BLo" 表示奇數(shù)位線。每個(gè)單元串15包括第一選擇晶體管、第二選擇晶體管、和在 第一和第二選擇晶體管之間串聯(lián)連接的多個(gè)NAND閃速EEPROM單元。沿 位線或列方向延伸的至少一條母線被安排在第一子存儲(chǔ)器陣列30-3和第二子 存儲(chǔ)器陣列30-4之間。行解碼器12典型地作為字線驅(qū)動(dòng)電路而運(yùn)行。行解碼器12可響應(yīng)于行 地址，從多條字線WL1到WLn中選擇一條，并施加第一工作電壓到所選字 線，施加第二工作電壓到未選字線。例如，在程序模式中，行解碼器12典型 地施加第一工作電壓，例如程序電壓，到所選字線，且施加第二工作電壓，例如導(dǎo)通電壓(pass voltage),到未選字線。作為示例，程序電壓可在15到 20V之間，且導(dǎo)通電壓可為大約IOV?；蛘?，在讀取模式中，行解碼器12典 型地施加第一工作電壓，例如接地電壓，到所選字線，且施加第二工作電壓， 例如讀取電壓，到未選字線。讀取電壓典型地為大約4.5V。程序電壓通常高 于導(dǎo)通電壓，且導(dǎo)通電壓通常高于讀取電壓?？刂菩盘?hào)產(chǎn)生電路34典型地產(chǎn)生控制信號(hào)CS1到CS4中的至少一個(gè)。 或者，控制信號(hào)產(chǎn)生電路34可產(chǎn)生信號(hào)CS1和CS2中的至少一個(gè)、和控制 信號(hào)CS3和CS4中的至少一個(gè)?？刂菩盘?hào)產(chǎn)生電路34通常實(shí)施為位線驅(qū)動(dòng) 電路或用于在存儲(chǔ)器陣列30中存取位線的專(zhuān)用電路。更具體地說(shuō)，控制信號(hào) 產(chǎn)生電路34典型地產(chǎn)生第一控制信號(hào)CS1、第二控制信號(hào)CS2、第三控制信 號(hào)CS3，和第四控制信號(hào)CS4中的至少一個(gè)，其中，該第一控制信號(hào)CS1用 于控制開(kāi)關(guān)36-1到36-3，該第二控制信號(hào)CS2用于控制開(kāi)關(guān)36-2到36-4, 該第三控制信號(hào)CS3用于控制開(kāi)關(guān)37-1到37-3,該第四控制信號(hào)CS4用于 控制開(kāi)關(guān)37-2到37-4。開(kāi)關(guān)36-1到36-4的每一個(gè)均包括MOS晶體管，并被稱(chēng)為第一晶體管， 且第一晶體管36-1到36-4的每一個(gè)被連接在第一位線BLel、 BLol、 BLe2、 和BLo2中相應(yīng)的一條與數(shù)據(jù)存儲(chǔ)元件40-1到40-4中相應(yīng)的一個(gè)之間。例如， 晶體管36-1連接在第一位線BLel和數(shù)據(jù)存儲(chǔ)元件40-1之間，晶體管36-2 連接在第一位線BLol和數(shù)據(jù)存儲(chǔ)元件40-3之間，晶體管36-3連接在第一位 線BLe2和數(shù)據(jù)存儲(chǔ)元件40-2之間，晶體管36-4連接在第 一位線BLo2和數(shù) 據(jù)存儲(chǔ)元件40-4之間。第二開(kāi)關(guān)37-1到37-4的每一個(gè)都包括MOS晶體管，并被稱(chēng)為第二晶體 管，且第二晶體管37-l到37-4的每一個(gè)連接在第二位線BLel，、BLol，、BLe2，、 和BLo2，中相應(yīng)的一條與多個(gè)數(shù)據(jù)存儲(chǔ)元件40-1到40-4中相應(yīng)的一個(gè)之間。 例如，晶體管37-1連接在第二位線BLel，和數(shù)據(jù)存儲(chǔ)元件40-1之間，晶體管 37-2連接在第二位線BLol，和數(shù)據(jù)存儲(chǔ)元件40-3之間，晶體管37-3連接在第 二位線BLe2，和數(shù)據(jù)存儲(chǔ)元件40-2之間，晶體管37-4連接在第二位線BLo2， 和數(shù)據(jù)存儲(chǔ)元件40-4之間。頁(yè)緩沖器41包括多個(gè)數(shù)據(jù)存儲(chǔ)元件40-1到40-4。數(shù)據(jù)存儲(chǔ)元件40-1到 40-4的每一個(gè)都包含包括多個(gè)鎖存器的寄存器。頁(yè)緩沖器41在程序操作中存
儲(chǔ)要被編程的數(shù)據(jù)到存儲(chǔ)器陣列30中，也在讀取操作中存儲(chǔ)已從存儲(chǔ)器陣列30中讀取的數(shù)據(jù)。另外，頁(yè)緩沖器41可在程序驗(yàn)證操作中存儲(chǔ)從存儲(chǔ)器陣 列30中讀取的數(shù)據(jù)。在讀取模式中，數(shù)據(jù)存儲(chǔ)元件40-1到40-4檢測(cè)存儲(chǔ)于 NAND閃速EEPROM單元中的數(shù)據(jù)，該NAND閃速EEPROM單元連接于所 選字線和第一位線BLel、 BLol、 BLe2和BLo2或第二位線BLel，、 BLol，、 BLe2，和BLo2'。在控制信號(hào)產(chǎn)生電路34產(chǎn)生控制信號(hào)CS1和CS2來(lái)同時(shí)接通第一開(kāi)關(guān) 36-1到36-4的情況下，數(shù)據(jù)存儲(chǔ)元件40-1到40-4在程序模式中，可根據(jù)要 被編程的數(shù)據(jù)，在同一時(shí)刻分別地施加程序禁止電壓例如電源電壓、或程序 電壓例如接地電壓，到第一位線BLel、 BLol、 BLe2、和BLo2。相應(yīng)地，不 同于圖2中所描述的非易失性存儲(chǔ)設(shè)備20,根據(jù)本發(fā)明的所選實(shí)施例的非易 失性存儲(chǔ)設(shè)備40,能同時(shí)對(duì)第一子存儲(chǔ)器陣列30-3中且與所選字線相連接的 所有閃速EEPROM單元進(jìn)行編程。因此，如圖ll所示，在水平相鄰存儲(chǔ)單 元之間的耦合干擾或耦合效應(yīng)被避免。另外，在控制信號(hào)產(chǎn)生電路34產(chǎn)生控制信號(hào)CS3和CS4來(lái)同時(shí)接通第 二開(kāi)關(guān)37-1到37-4的情況下，數(shù)據(jù)存儲(chǔ)元件40-1到40-4在程序模式中，根 據(jù)要被編程的數(shù)據(jù)，在同 一 時(shí)刻分別地施加程序禁止電壓或程序電壓到第二 位線BLel'、 BLol'、 BLe2，、和BLo2，。相應(yīng)地，不同于圖2中所描述的傳 統(tǒng)非易失性存儲(chǔ)設(shè)備20,根據(jù)本發(fā)明的所選實(shí)施例的非易失性存儲(chǔ)設(shè)備40， 能同時(shí)對(duì)第二子存儲(chǔ)器陣列30-4所包括的且與所選字線相連接的所有閃速 EEPROM單元進(jìn)行編程。因此，如圖11所示，可能由相鄰存儲(chǔ)單元所產(chǎn)生 的耦合干擾或耦合效應(yīng)被避免。控制信號(hào)CS1到CS4的每一個(gè)可包括一個(gè)或 多個(gè)位。圖10是根據(jù)本發(fā)明的所選實(shí)施例的包括存儲(chǔ)器陣列的非易失性存儲(chǔ)設(shè) 備40，的方框圖。圖10中所描述的非易失性存儲(chǔ)設(shè)備40，與圖9中所描述的非 易失性存儲(chǔ)設(shè)備40類(lèi)似，除了用開(kāi)關(guān)塊46替代了開(kāi)關(guān)塊36，用頁(yè)緩沖器50 替代了頁(yè)緩沖器41。參考圖10,開(kāi)關(guān)塊46包括第一開(kāi)關(guān)46-l到46-4和第二開(kāi)關(guān)47-1到47-4, 頁(yè)緩沖器50包括第一數(shù)據(jù)存儲(chǔ)元件51-1到51-4和第二數(shù)據(jù)存儲(chǔ)元件53-1到 53-4。數(shù)據(jù)存儲(chǔ)元件51-1到51-4和53-1到53-4的每一個(gè)典型地包含包括了 至少一個(gè)鎖存器的寄存器。 第一開(kāi)關(guān)46-1到46-4的每一個(gè)都包括MOS晶體管，并稱(chēng)為第一晶體管， 且第一晶體管46-1到46-4的每一個(gè)連接在第一位線BLel、 BLol、 BLe2和 BLo2中相應(yīng)的一條與第一數(shù)據(jù)存儲(chǔ)元件51-1到51-4中相應(yīng)的一個(gè)之間。例 如，晶體管46-1連接在第一位線BLel和第一數(shù)據(jù)存儲(chǔ)元件51-1之間，晶體 管46-2連接在第一位線BLol和第一數(shù)據(jù)存儲(chǔ)元件51-2之間，晶體管46-3 連接在第一位線BLe2和第一數(shù)據(jù)存儲(chǔ)元件51-3之間，晶體管46-4連接在第 一位線BLo2和第一數(shù)據(jù)存儲(chǔ)元件51-4之間。第二開(kāi)關(guān)47-l到47-4的每一個(gè)都包括MOS晶體管，并稱(chēng)為第二晶體管， 且第二晶體管47-1到47-4的每一個(gè)連接在第二位線BLel'、 BLol'、 BLe2， 和BLo2，中相應(yīng)的一條與第二數(shù)據(jù)存儲(chǔ)元件53-1到53-4中相應(yīng)的一個(gè)之間。 例如，晶體管47-1連接在第二位線BLel，和第二數(shù)據(jù)存儲(chǔ)元件53-1之間，晶 體管47-2連接在第二位線BLol，和第二數(shù)據(jù)存儲(chǔ)元件53-2之間，晶體管47-3 連接在第二位線BLe2，和第二數(shù)據(jù)存儲(chǔ)元件53-3之間，晶體管47-4連接在第 二位線BLo2，和第二數(shù)據(jù)存儲(chǔ)元件53-4之間。在程序模式中，控制信號(hào)產(chǎn)生電路34產(chǎn)生控制信號(hào)CS1和CS2來(lái)同時(shí) 接通第一開(kāi)關(guān)46-1到46-4，且第一數(shù)據(jù)存儲(chǔ)元件51-1到51-4根據(jù)要被編程 的數(shù)據(jù)，在同一時(shí)刻分別地施加程序禁止電壓或程序電壓到在第一子存儲(chǔ)器 陣列30-3中的位線BLel、 BLol、 BLe2和BLo2。相應(yīng)地，第一子存儲(chǔ)器陣 列30-3所包括的且與所選字線相連接的所有閃速EEPROM單元能被同時(shí)編 程。同樣，如圖ll所示，在水平相鄰存儲(chǔ)單元之間的耦合干擾或耦合效應(yīng)被 避免。在程序模式中，控制信號(hào)產(chǎn)生電路34還產(chǎn)生控制信號(hào)CS3和CS4來(lái)同 時(shí)接通第二開(kāi)關(guān)47-1到47-4。作為響應(yīng)，第二數(shù)據(jù)存儲(chǔ)元件53-1到53-4根 據(jù)要被編程的數(shù)據(jù)，在程序模式中，在同一時(shí)刻分別地施加程序禁止電壓或 程序電壓到第二子存儲(chǔ)器陣列30-4所包括的第二位線BLe1，、 BLol'、 BLe2， 和BLo2，。相應(yīng)地，第二子存儲(chǔ)器陣列30-4所包括的且與所選字線相連接的 所有閃速EEPROM單元能被同時(shí)編程。因此，如圖11所示，在水平相鄰存 儲(chǔ)單元之間的耦合干擾或耦合效應(yīng)被避免。在控制信號(hào)產(chǎn)生電路34產(chǎn)生控制信號(hào)CS1到CS4來(lái)同時(shí)接通第一開(kāi)關(guān) 46-1到46-4和第二開(kāi)關(guān)47-1到47-4的情況下，第一和第二子存儲(chǔ)器陣列30-3 和30-4所包括的且與所選字線相連接的所有閃速EEPROM單元能被同時(shí)編 程。如上所述，在程序模式或讀取模式中，根據(jù)本發(fā)明的所選實(shí)施例的非易 失性存儲(chǔ)設(shè)備能同時(shí)將數(shù)據(jù)編程進(jìn)入第一子存儲(chǔ)器陣列30-3所包括的且與所選字線相連接的所有存儲(chǔ)單元中，或從第一子存儲(chǔ)器陣列30-3所包括的且與所選字線相連接的所有存儲(chǔ)單元中讀取數(shù)據(jù)，且能同時(shí)將數(shù)據(jù)編程進(jìn)入第二子存儲(chǔ)器陣列30-4所包括的且與所選字線相連接的所有存儲(chǔ)單元，或從第二 子存儲(chǔ)器陣列30-4所包括的且與所選字線相連接的所有存儲(chǔ)單元中讀取數(shù) 據(jù)。另外，在程序模式或讀取模式中，非易失性存儲(chǔ)設(shè)備能同時(shí)將數(shù)據(jù)編程 進(jìn)入第一和第二子存儲(chǔ)器陣列30-3和30-4所包括的且與所選字線相連接的所 有存儲(chǔ)單元，或從第一和第二子存儲(chǔ)器陣列30-3和30-4所包括的且與所選字 線相連接的所有存儲(chǔ)單元中讀取數(shù)據(jù)。程序控制塊響應(yīng)于控制信號(hào)CS1到CS4中的至少一個(gè)，在第一程序操作 和第二程序操作中進(jìn)行至少一個(gè)操作，所述第一程序操作中，第一子存儲(chǔ)器 陣列30-3所包括的所有存儲(chǔ)單元被同時(shí)編程，所述第二程序操作中，第二子 存儲(chǔ)器陣列30-4所包括的所有存儲(chǔ)單元被同時(shí)編程。程序控制塊包括字線驅(qū) 動(dòng)電路即行解碼器12、頁(yè)緩沖器41或50、和開(kāi)關(guān)塊36或46。圖11描述根據(jù)本發(fā)明的所選實(shí)施例的在被編程的水平相鄰的存儲(chǔ)單元 之間的耦合干擾。參考圖4和11，根據(jù)本發(fā)明的所選實(shí)施例，在子存儲(chǔ)器塊 中與字線WLO相連接的所有存儲(chǔ)單元被同時(shí)編程的情況下，水平相鄰存儲(chǔ)單 元之間的耦合效應(yīng)或耦合干擾被避免。圖12A到12D描述根據(jù)本發(fā)明的所選實(shí)施例在存儲(chǔ)單元被編程的最差情 況中的存儲(chǔ)單元的閾值電壓分布。相比于圖5A到5D中所描述的閾值電壓分 布，在圖12A到12D中，閾值電壓變化AVxl或AVx2從標(biāo)有"最差情況單 元"的存儲(chǔ)單元中被完全消除了。相應(yīng)地，根據(jù)本發(fā)明的所選實(shí)施例的非易 失性存儲(chǔ)設(shè)備，不需要反復(fù)進(jìn)行程序操作以便于消除耦合效應(yīng)的影響。因此， 非易失性存儲(chǔ)設(shè)備的可靠性被改進(jìn)了 。圖13是描述根據(jù)本發(fā)明的所選實(shí)施例對(duì)第一頁(yè)數(shù)據(jù)進(jìn)行編程的方法的 流程圖。總體上，程序操作包括編程過(guò)程，用于將電子注入所選存儲(chǔ)單元 的浮置柵極；以及程序驗(yàn)證過(guò)程，用于驗(yàn)證被編程的存儲(chǔ)單元是否已經(jīng)達(dá)到 預(yù)定的閾值電壓。參考圖9、圖12A到12D、和圖13,在操作S10中，第一頁(yè)數(shù)據(jù)被裝載
進(jìn)入頁(yè)緩沖器41中。為了解釋?zhuān)僭O(shè)第一頁(yè)數(shù)據(jù)被編程進(jìn)入第一子存儲(chǔ)器陣列30-3。然而，關(guān)于其它陣列例如第二子存儲(chǔ)器陣列30-4的編程操作能以類(lèi) 似于用于對(duì)第一子存儲(chǔ)器陣列30-3進(jìn)行編程的編程操作而進(jìn)行。在選擇了第一子存儲(chǔ)器陣列30-3的情況下，在操作S20中，被載入頁(yè)緩 沖器41的第一頁(yè)數(shù)據(jù)通過(guò)開(kāi)關(guān)36-1到36-4被同時(shí)編程到第一子存儲(chǔ)器陣列 30-3所包括的存儲(chǔ)單元中。然后，在用于驗(yàn)證第一頁(yè)數(shù)據(jù)是否已經(jīng)被正確編 程的程序驗(yàn)證過(guò)程期間，頁(yè)緩沖器41通過(guò)響應(yīng)于第一控制信號(hào)CS1而接通 的開(kāi)關(guān)36-1和36-3,從與偶數(shù)位線BLel和BLe2相連接的存儲(chǔ)單元中讀取 數(shù)據(jù)，且頁(yè)緩沖器41在操作S30中驗(yàn)證該數(shù)據(jù)。另外，頁(yè)緩沖器41通過(guò)響 應(yīng)于第二控制信號(hào)CS2而接通的開(kāi)關(guān)36-2和36-4，從與奇數(shù)位線BLol和 BLo2相連接的存儲(chǔ)單元中讀取數(shù)據(jù)，且頁(yè)緩沖器41在操作S40中驗(yàn)證該數(shù) 據(jù)。在操作S50中，在判定了第一頁(yè)數(shù)據(jù)已經(jīng)被成功編程入第一子存儲(chǔ)器陣 列30-3的情況下，方法終止。否則，在預(yù)定的重復(fù)次數(shù)內(nèi)，重復(fù)操作S20到 S50,直到所有所選存儲(chǔ)單元達(dá)到預(yù)定的閾值電壓。在根據(jù)本發(fā)明的所選實(shí)施例的非易失性存儲(chǔ)設(shè)備40或40，中，可對(duì)于每 個(gè)子存儲(chǔ)器陣列進(jìn)行編程過(guò)程，也可對(duì)于一組偶數(shù)位線和一組奇數(shù)位線交替 地進(jìn)行程序驗(yàn)證過(guò)程。圖13中所描述的第一頁(yè)數(shù)據(jù)程序操作對(duì)應(yīng)于LSB程 序操作，其中，根據(jù)要被編程的LSB數(shù)據(jù)，第一位線電壓例如用于對(duì)數(shù)據(jù)'T 或數(shù)據(jù)"0"進(jìn)行編程的電壓，被施加到第一子存儲(chǔ)器陣列30-3所包括的所 有位線，以便于對(duì)該LSB數(shù)據(jù)進(jìn)行編程。圖14是描述根據(jù)本發(fā)明的所選實(shí)施例對(duì)第二頁(yè)數(shù)據(jù)進(jìn)行編程的方法的 流程圖。參考圖9、圖12A到12D、和圖14,在操作S110中，第二頁(yè)數(shù)據(jù) 被裝載進(jìn)入頁(yè)緩沖器41中。再次，為了解釋?zhuān)僭O(shè)第二頁(yè)數(shù)據(jù)被編程進(jìn)入第 一子存儲(chǔ)器陣列30-3。然而，關(guān)于其它陣列例如第二子存儲(chǔ)器陣列30-4的編 程操作能以類(lèi)似于用于對(duì)第一子存儲(chǔ)器陣列30-3進(jìn)行編程的編程操作而進(jìn) 行。在操作S120中，在選擇了第一子存儲(chǔ)器陣列30-3的情況下，頁(yè)緩沖器 41從第一子存儲(chǔ)器陣列30-3所包括且與偶數(shù)位線BLel和BLe2相連接的存 儲(chǔ)單元中讀取第一頁(yè)數(shù)據(jù)，且頁(yè)緩沖器41在操作S130中從第一子存儲(chǔ)器陣 列30-3所包括且與奇數(shù)位線BLol和BLo2相連接的存儲(chǔ)單元中讀取第一頁(yè)數(shù)據(jù)。在操作S140中，頁(yè)緩沖器41基于在操作S120和130中所讀取的數(shù)據(jù)和 要被裝載的第二頁(yè)數(shù)據(jù)，對(duì)第二頁(yè)數(shù)據(jù)進(jìn)行編程。例如，第二頁(yè)數(shù)據(jù)程序操 作對(duì)應(yīng)于MSB程序操作，其中，在LSB程序操作期間已被編程到第一子存 儲(chǔ)器陣列30-3所包括的存儲(chǔ)單元中的LSB數(shù)據(jù)，通過(guò)偶數(shù)位線BLel和BLe2 以及奇數(shù)位線BLol和BLo2被相繼讀出，且基于LSB數(shù)據(jù)和MSB數(shù)據(jù)，第 二位線電壓，例如用于對(duì)數(shù)據(jù)"1"或"0"進(jìn)行編程的電壓，被施加在第一 子存儲(chǔ)器陣列30-3所包括的所有位線上。在用于驗(yàn)證第二頁(yè)數(shù)據(jù)是否已經(jīng)被正確編程的程序驗(yàn)證過(guò)程期間，頁(yè)緩 沖器40通過(guò)響應(yīng)于第一控制信號(hào)CS1而接通的開(kāi)關(guān)36-1和36-3，從與偶數(shù) 位線BLel和BLe2相連接的存儲(chǔ)單元讀取數(shù)據(jù)，且在操作SI50中驗(yàn)證該數(shù) 據(jù)。頁(yè)緩沖器40也通過(guò)響應(yīng)于第二控制信號(hào)CS2而接通的開(kāi)關(guān)36-2和36-4, 從與奇數(shù)位線BLol和BLo2相連接的存儲(chǔ)單元中讀取數(shù)據(jù)，且頁(yè)緩沖器41 在操作SI60中驗(yàn)證該數(shù)據(jù)。在搡作S170中，在判定了第二頁(yè)數(shù)據(jù)已經(jīng)被成功編程入第一子存儲(chǔ)器陣 列30-3的情況下，方法終止。否則，重復(fù)操作S140到S170。可以對(duì)于每個(gè) 子存儲(chǔ)器陣列進(jìn)行第二頁(yè)數(shù)據(jù)編程過(guò)程，也可以對(duì)于一組偶數(shù)位線和一組奇 數(shù)位線交替地進(jìn)行第二頁(yè)數(shù)據(jù)程序驗(yàn)證過(guò)程。在使用了上述編程方法的情況下，由于在水平相鄰的存儲(chǔ)單元之間的耦 合而造成的閾值電壓變化被大致上消除了。相應(yīng)地，為了消除耦合干擾的影 響而重編程的需求被減少或消除了 ，從而當(dāng)允許高速編程時(shí)增加了存儲(chǔ)單元 的可靠性。前述的示例實(shí)施例是教導(dǎo)示例。本領(lǐng)域普通技術(shù)人員將理解，可在不脫 離本發(fā)明所附權(quán)利要求所定義的范圍的情況下，對(duì)示例實(shí)施例進(jìn)行形式和細(xì) 節(jié)上的各種改變。本申請(qǐng)要求2006年9月30日提交的韓國(guó)專(zhuān)利申請(qǐng)No. 2006-0096711的優(yōu)先權(quán)，其公開(kāi)作為整體通過(guò)引用包含于此。
權(quán)利要求
1.一種操作非易失性存儲(chǔ)設(shè)備的方法，其中，所述非易失性存儲(chǔ)設(shè)備包括存儲(chǔ)器陣列，所述存儲(chǔ)器陣列包括第一子存儲(chǔ)器陣列、第二子存儲(chǔ)器陣列、和母線，所述第一子存儲(chǔ)器陣列包括多個(gè)單元串和分別地連接于所述多個(gè)單元串的多個(gè)偶數(shù)和奇數(shù)位線，所述第二子存儲(chǔ)器陣列包括多個(gè)單元串和分別地連接于所述多個(gè)單元串的多個(gè)偶數(shù)和奇數(shù)位線，所述母線在所述第一子存儲(chǔ)器陣列和所述第二子存儲(chǔ)器陣列之間沿列方向延伸，所述方法包括接收要被編程的頁(yè)數(shù)據(jù)；以及把與所述頁(yè)數(shù)據(jù)相對(duì)應(yīng)的位線電壓同時(shí)施加到所述第一子存儲(chǔ)器陣列中的多個(gè)偶數(shù)和奇數(shù)位線，以在所述第一子存儲(chǔ)器陣列中的多個(gè)單元串中，對(duì)所述頁(yè)數(shù)據(jù)進(jìn)行編程。
2. 根據(jù)權(quán)利要求1所述的方法，還包括在第一程序驗(yàn)證操作中，驗(yàn)證在與所述第一子存儲(chǔ)器陣列所包括的偶數(shù) 位線相連接的單元串中編程的所述頁(yè)數(shù)據(jù)；以及在不同于所述第一程序驗(yàn)證操作的時(shí)間進(jìn)行的第二程序驗(yàn)證操作中，驗(yàn) 證在與所述第一子存儲(chǔ)器陣列所包括的奇數(shù)位線相連接的單元串中編程的所 述頁(yè)數(shù)據(jù)。
3. —種對(duì)非易失性存儲(chǔ)設(shè)備進(jìn)行編程的方法，所述非易失性存儲(chǔ)設(shè)備包 括第一子存儲(chǔ)器陣列、第二子存儲(chǔ)器陣列、連接于第一和第二子存儲(chǔ)器陣列 的多條字線、和在第一子存儲(chǔ)器陣列和第二子存儲(chǔ)器陣列之間沿列方向延伸 的母線，所述方法包括施加第一工作電壓到在所述多條字線中的所選字線上，并施加第二工作 電壓到在所述多條字線中的所有未選字線上；以及通過(guò)同時(shí)將數(shù)據(jù)編程到所述第一子存儲(chǔ)器陣列所包括并與所述所選字線 相連接的所有存儲(chǔ)單元，進(jìn)行第一程序操作。
4. 根據(jù)權(quán)利要求3所述的方法，其中，所述母線被配置用于施加電壓到 其中形成多個(gè)存儲(chǔ)單元的所述第一和第二子存儲(chǔ)器陣列的相應(yīng)區(qū)域。
5. 根據(jù)權(quán)利要求3所述的方法，其中所述母線包括與在所述第一子存儲(chǔ) 器陣列和所述第二子存儲(chǔ)器陣列之間形成的虛設(shè)單元串相連接的虛設(shè)位線。
6. —種非易失性存儲(chǔ)設(shè)備，包括 第一子存儲(chǔ)器陣列，包括分別地與多個(gè)第一位線相連接的多個(gè)單元串； 第二子存儲(chǔ)器陣列，包括分別地與多個(gè)第二位線相連接的多個(gè)單元串；母線，形成在第一子存儲(chǔ)器陣列和第二子存儲(chǔ)器陣列之間； 頁(yè)緩沖器，包括多個(gè)數(shù)據(jù)存儲(chǔ)元件；以及開(kāi)關(guān)塊，被配置用于響應(yīng)于至少一個(gè)控制信號(hào)，進(jìn)行第一開(kāi)關(guān)操作，以 同時(shí)連接所述多個(gè)數(shù)據(jù)存儲(chǔ)元件的第一子集和所有所述相應(yīng)的第一位線，并 進(jìn)行第二開(kāi)關(guān)操作，以同時(shí)連接所述多個(gè)數(shù)據(jù)存儲(chǔ)元件的第二子集和所有所 述相應(yīng)的第二位線。
7. 根據(jù)權(quán)利要求6所述的非易失性存儲(chǔ)設(shè)備，其中，所述開(kāi)關(guān)塊包括 多個(gè)第 一開(kāi)關(guān)，分別地連接在所述相應(yīng)的第 一位線和所述多個(gè)數(shù)據(jù)存儲(chǔ)元件的第一子集之間；以及多個(gè)第二開(kāi)關(guān)，分別地連接在所述相應(yīng)的第二位線和所述多個(gè)數(shù)據(jù)存儲(chǔ) 元件的第二子集之間。
8. 根據(jù)權(quán)利要求7所述的非易失性存儲(chǔ)設(shè)備，還包括控制信號(hào)產(chǎn)生電路， 被配置用于產(chǎn)生至少一個(gè)控制信號(hào)，以進(jìn)行所述第一開(kāi)關(guān)操作和所述第二開(kāi) 關(guān)操作。
9. 根據(jù)權(quán)利要求6所述的非易失性存儲(chǔ)設(shè)備，其中，所述母線被配置用 于施加電壓到其中形成所述相應(yīng)的第一和第二子存儲(chǔ)器的單元串的存儲(chǔ)單元 的所述第一和第二子存儲(chǔ)器陣列的相應(yīng)區(qū)域。
10. —種非易失性存儲(chǔ)設(shè)備，包括存儲(chǔ)器陣列，包括第一子存儲(chǔ)器陣列、第二子存儲(chǔ)器陣列、和至少一條 母線，所述第一子存儲(chǔ)器陣列包括分別地與多個(gè)第一位線相連接的多個(gè)單元 串，所述第二子存儲(chǔ)器陣列包括分別地與多個(gè)第二位線相連接的多個(gè)單元串， 所述至少一條母線安排在所述第一子存儲(chǔ)器陣列和所述第二子存儲(chǔ)器陣列之 間；頁(yè)緩沖器，包括多個(gè)第一數(shù)據(jù)存儲(chǔ)元件和多個(gè)第二數(shù)據(jù)存儲(chǔ)元件；以及 開(kāi)關(guān)塊，被配置用于響應(yīng)于至少一個(gè)笫一控制信號(hào)，進(jìn)行第一開(kāi)關(guān)操作， 以同時(shí)連接所述第一數(shù)據(jù)存儲(chǔ)元件和所述相應(yīng)的第一位線，還被配置用于響 應(yīng)于至少一個(gè)第二控制信號(hào)，進(jìn)行第二開(kāi)關(guān)操作，以同時(shí)連接所述第二數(shù)據(jù) 存儲(chǔ)元件和所述相應(yīng)的第二位線。
11. 根據(jù)權(quán)利要求IO所述的非易失性存儲(chǔ)設(shè)備，其中，所述開(kāi)關(guān)塊包括:多個(gè)第 一開(kāi)關(guān)，分別地連接在所述相應(yīng)的第 一位線和所述相應(yīng)的第一數(shù) 據(jù)存儲(chǔ)元件之間；以及多個(gè)第二開(kāi)關(guān)，分別地連接在所述相應(yīng)的第二位線和所述相應(yīng)的第二數(shù)據(jù)存儲(chǔ)元件之間。
12. 根據(jù)權(quán)利要求11所述的非易失性存儲(chǔ)設(shè)備，還包括 控制信號(hào)產(chǎn)生電路，被配置用于產(chǎn)生在所述至少一個(gè)第一控制信號(hào)之中的至少一個(gè)控制信號(hào)，還被配置用于產(chǎn)生所述至少一個(gè)第二控制信號(hào)。
13. —種非易失性存儲(chǔ)設(shè)備，包括存儲(chǔ)器陣列，包括第一子存儲(chǔ)器陣列、第二子存儲(chǔ)器陣列、和母線，所 述第一子存儲(chǔ)器陣列包括分別地與多個(gè)第一位線相連接的多個(gè)單元串和與多 個(gè)第二位線相連接的多個(gè)單元串，所述第二子存儲(chǔ)器陣列包括分別地與多個(gè) 第三位線相連接的多個(gè)單元串和與多個(gè)第四位線相連接的多個(gè)單元串，所述 母線安排在所述第一子存儲(chǔ)器陣列和所述第二子存儲(chǔ)器陣列之間；頁(yè)緩沖器，包括多個(gè)第一數(shù)據(jù)存儲(chǔ)元件和多個(gè)第二數(shù)據(jù)存儲(chǔ)元件；多個(gè)第 一開(kāi)關(guān)，分別地連接在所述第一位線和所述第 一數(shù)據(jù)存儲(chǔ)元件之間；多個(gè)第二開(kāi)關(guān)，分別地連接在所述第二位線和所述第二數(shù)據(jù)存儲(chǔ)元件之間；多個(gè)第三開(kāi)關(guān)，分別地連接在所述第三位線和所述第一數(shù)據(jù)存儲(chǔ)元件之 間；以及多個(gè)第四開(kāi)關(guān)，分別地連接在所述第四位線和所述第二數(shù)據(jù)存儲(chǔ)元件之間。
14. 根據(jù)權(quán)利要求13所述的非易失性存儲(chǔ)設(shè)備，還包括 控制信號(hào)產(chǎn)生電路，被配置用于產(chǎn)生在用于接通所述第一開(kāi)關(guān)的第一控制信號(hào)、用于接通所述第二開(kāi)關(guān)的第二控制信號(hào)、用于接通所述第三開(kāi)關(guān)的 第三控制信號(hào)、和用于接通所述第四開(kāi)關(guān)的第四控制信號(hào)之中的至少一個(gè)控 制信號(hào)。
15. —種非易失性存儲(chǔ)設(shè)備，包括 字線；第一子存儲(chǔ)器陣列，包括連接于所述字線且在第一傳導(dǎo)型區(qū)域中形成的多個(gè)存儲(chǔ)單元；第二子存儲(chǔ)器陣列，包括連接于所述字線且在第一傳導(dǎo)型區(qū)域中形成的多個(gè)存儲(chǔ)單元；母線，安排在所述第一子存儲(chǔ)器陣列和所述第二子存儲(chǔ)器陣列之間，且 被調(diào)整以施加電壓到所述第一傳導(dǎo)型區(qū)域；以及程序控制塊，被配置用于在程序操作期間，響應(yīng)于至少一個(gè)控制信號(hào)， 進(jìn)行在第一程序操作和第二程序操作之中的至少一個(gè)操作，所述第一程序操 作用于將第一頁(yè)數(shù)據(jù)編程到包括于所述第一子存儲(chǔ)器陣列中的多個(gè)存儲(chǔ)單 元，所述第二程序操作用于將第二頁(yè)數(shù)據(jù)編程到包括于所述第二子存儲(chǔ)器陣列中的多個(gè)存儲(chǔ)單元。
16. 根據(jù)權(quán)利要求15所述的非易失性存儲(chǔ)設(shè)備，其中，所述程序控制塊 包括字線驅(qū)動(dòng)電路，被配置用于在所述程序操作期間施加程序電壓到所述字線；頁(yè)緩沖器，包括多個(gè)數(shù)據(jù)存儲(chǔ)元件，適于在所述程序操作期間存儲(chǔ)要被 編程的數(shù)據(jù)；以及開(kāi)關(guān)塊，被配置用于進(jìn)行在第一開(kāi)關(guān)操作和第二開(kāi)關(guān)操作之中的至少一 個(gè)開(kāi)關(guān)操作，所述第一開(kāi)關(guān)操作用于同時(shí)連接與包括于所述第一子存儲(chǔ)器陣 列中的多個(gè)存儲(chǔ)單元相連接的相應(yīng)的位線和所述相應(yīng)的數(shù)據(jù)存儲(chǔ)元件，以進(jìn) 行所述第一程序操作，所述第二開(kāi)關(guān)操作用于同時(shí)連接與包括于所述第二子 存儲(chǔ)器陣列中的多個(gè)存儲(chǔ)單元相連接的相應(yīng)的位線和所述相應(yīng)的數(shù)據(jù)存儲(chǔ)元 件，以進(jìn)行所述第二程序操作。
17. 根據(jù)權(quán)利要求16所述的非易失性存儲(chǔ)設(shè)備，其中，所述開(kāi)關(guān)塊包括 多個(gè)第一開(kāi)關(guān)，每個(gè)連接在與包括于所述第一子存儲(chǔ)器陣列中的所述多個(gè)存儲(chǔ)單元相連接的位線之中相應(yīng)的位線和所述多個(gè)數(shù)據(jù)存儲(chǔ)元件之中的相 應(yīng)的數(shù)據(jù)存儲(chǔ)元件之間；以及多個(gè)第二開(kāi)關(guān)，每個(gè)連接在與包括于所述第二子存儲(chǔ)器陣列中的所述多 個(gè)存儲(chǔ)單元相連接的位線之中相應(yīng)的位線和所述多個(gè)數(shù)據(jù)存儲(chǔ)元件之中的相 應(yīng)的數(shù)據(jù)存儲(chǔ)元件之間。
18. 根據(jù)權(quán)利要求15所述的非易失性存儲(chǔ)設(shè)備，其中，所述多個(gè)存儲(chǔ)單 元的每個(gè)包括閃速電可擦可編程只讀存儲(chǔ)單元。
全文摘要
一種非易失性半導(dǎo)體存儲(chǔ)設(shè)備，包括第一和第二子存儲(chǔ)器陣列和被安排在第一和第二子存儲(chǔ)器陣列之間的母線。所述第一子存儲(chǔ)器陣列的編程操作，通過(guò)同時(shí)施加編程電壓到與所述第一子存儲(chǔ)器陣列中的存儲(chǔ)單元相連接的奇數(shù)和偶數(shù)位線而進(jìn)行。
文檔編號(hào)G11C16/02GK101154445SQ200710100908
公開(kāi)日2008年4月2日 申請(qǐng)日期2007年4月28日 優(yōu)先權(quán)日2006年9月30日
發(fā)明者樸起臺(tái), 李永宅, 金奇南 申請(qǐng)人:三星電子株式會(huì)社