專利名稱：多端口存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種多端口存儲(chǔ)裝置，且更具體地說，是關(guān)于一種多端口存儲(chǔ)裝置的具有命令產(chǎn)生電路的存儲(chǔ)體(bank)控制邏輯單元。
技術(shù)背景當(dāng)前，多數(shù)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)用于高清晰度電視(HDTV)及 液晶顯示器(LCD)TV以及傳統(tǒng)裝置(諸如桌上型計(jì)算機(jī)、筆記本計(jì)算機(jī)及服 務(wù)器)中。因此，存在對替代常規(guī)數(shù)據(jù)通信的新的數(shù)據(jù)通信的需求，該常規(guī) 數(shù)據(jù)通信具有一具多個(gè)輸入/輸出(I/0)管腳集(亦即，并行I/O接口)的單端 口 。圖1為常規(guī)單端口存儲(chǔ)裝置的方塊圖。為便于闡釋，說明作為單端口 存儲(chǔ)裝置的具有八個(gè)存儲(chǔ)體的常規(guī)xl6 512MDRAM裝置。常規(guī)的x16 512MDRAM裝置包括多個(gè)存儲(chǔ)單元(memoryce11)、第一至 第八存儲(chǔ)體BANK0至BANK7、單個(gè)端口 PORT及多個(gè)全局輸入/輸出(I/O) 數(shù)據(jù)總線GIO。多個(gè)存儲(chǔ)單元配置為具有矩陣形式的多個(gè)(NxM個(gè))存儲(chǔ)單 元，M及N為正整數(shù)。第 一存儲(chǔ)體BANK0至第八存儲(chǔ)體BANK7包括一行 /列解碼器，其用于由行線及列線選擇特定存儲(chǔ)單元。單個(gè)端口PORT控制 自第一存儲(chǔ)體BANK0至第八存儲(chǔ)體BANK7輸入或輸出至第一存儲(chǔ)體 BANK0至第八存儲(chǔ)體BANK7的信號(hào)。全局I/O數(shù)據(jù)總線GIO在單個(gè)端口與存儲(chǔ)體之間，且在單個(gè)端口與輸入/輸出(i/o)管腳之間傳送信號(hào)。參看圖1，全局I/0數(shù)據(jù)總線GIO包括一控制總線、十五個(gè)地址總線及十六個(gè)數(shù)據(jù) 總線。如以上所描述，單端口存儲(chǔ)裝置包括僅一個(gè)具有多個(gè)I/0管腳集的單個(gè) 端口以用于經(jīng)由外部芯片組在單端口存儲(chǔ)裝置與外部裝置之間傳送數(shù)據(jù)信 號(hào)。描述從存儲(chǔ)體傳送信號(hào)至外部裝置的過程。藉由單個(gè)端口 PORT經(jīng)由 外部芯片組將經(jīng)由十六個(gè)數(shù)據(jù)總線從第一存儲(chǔ)體BANK0至第八存儲(chǔ)體 BANK7輸出的信號(hào)并行傳送至外部裝置。描述從外部裝置傳送信號(hào)至存儲(chǔ)體的過程。將經(jīng)由外部芯片組從外部 裝置并行輸出的信號(hào)傳送至單個(gè)端口 PORT，且接著，經(jīng)由十六個(gè)數(shù)據(jù)總線 將其傳送至第一存儲(chǔ)體BANK0至第八存儲(chǔ)體BANK7。在提供于存儲(chǔ)體內(nèi) 的控制單元(亦即，解碼器及驅(qū)動(dòng)器)的控制下，將經(jīng)傳送的信號(hào)傳送至存儲(chǔ) 單元。同時(shí)，從第一存儲(chǔ)體BANK0至第八存儲(chǔ)體BANK7傳送至外部裝置的 信號(hào)包括地址及命令以及數(shù)據(jù)信號(hào)。經(jīng)由除十六個(gè)數(shù)據(jù)總線之外的附加輸 入/輸出地址及命令管腳將地址及命令從外部裝置并行傳送至單端口 PORT。 經(jīng)由單一控制總線將傳送至單端口 PORT的命令輸入至存儲(chǔ)體，且經(jīng)由十 五個(gè)地址總線將傳送至單端口 PORT的地址輸入至存儲(chǔ)體。然而，在單端口存儲(chǔ)裝置中，難以實(shí)現(xiàn)各種多媒體功能，因?yàn)閱味丝?存儲(chǔ)裝置使用僅一個(gè)端口 。為了在單端口存儲(chǔ)裝置中實(shí)現(xiàn)各種多媒體功能， 每一 DRAM裝置必須彼此獨(dú)立構(gòu)成以便執(zhí)列其獨(dú)特功能。當(dāng)DRAM裝置經(jīng) 彼此獨(dú)立構(gòu)成時(shí)，難以基于存取次數(shù)在存儲(chǔ)裝置之間分配恰當(dāng)?shù)膬?nèi)存數(shù)量。結(jié)果，對整個(gè)存儲(chǔ)裝置的密度的利用率降低。作為參考，在共同擁有的同在申請中的申請案，即，韓國申請案第2006-0032948號(hào)(申請于2006年4月11日，標(biāo)題為"MULTI-PORT MEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE")及作為韓國申請案 第2006-0032948的優(yōu)先權(quán)申請的韓國申請案第2005-0090936號(hào)(申請于 2005年9月29日)，中提供詳細(xì)描述。所述申請案以引用方式并入本文中。圖2為根據(jù)韓國申請案第2006-0032948號(hào)所描述的多端口存儲(chǔ)裝置的 方塊圖。為便于闡釋，說明具有四個(gè)端口及八個(gè)存儲(chǔ)體的多端口存儲(chǔ)裝置。 特別地，假設(shè)多端口存儲(chǔ)裝置具有16位的數(shù)據(jù)幀且執(zhí)列64位預(yù)取操作。多端口存儲(chǔ)裝置包括第一端口 PORT0至第四端口 PORT3、第一存儲(chǔ)體 BANK0至第八存儲(chǔ)體BANK7、第一全局輸入/輸出(I/0)數(shù)據(jù)總線GIO—OUT 及第二全局輸入/輸出(I/0)數(shù)據(jù)總線GIO—IN、第一存儲(chǔ)體控制邏輯單元 BCL0至第八存儲(chǔ)體控制邏輯單元BCL7,以及一鎖相環(huán)(PLL)101。位于核心的中心的第一端口 PORT0至第四端口 PORT3的每一個(gè)配置 于行方向中，且彼此獨(dú)立地執(zhí)列與其自己的外部裝置的串行數(shù)據(jù)通信。第 一存儲(chǔ)體BANK0至第八存儲(chǔ)體BANK7基于第一端口 PORT0至第四端口 PORT3被分成上部存儲(chǔ)體BANK0至BANK3及下部存儲(chǔ)體BANK4至 BANK7,且配置于行方向中。第一全局I/O總線GIO一OUT在行方向中配置于上部存儲(chǔ)體BANK0至 BANK3與第 一端口 PORT0至第四端口 PORT3之間，且并行傳輸輸出數(shù)據(jù)。 第二全局I/O總線GIOJN在行方向中配置于下部存儲(chǔ)體BANK4至BANK7 與第 一端口 PORT0至第四端口 PORT3之間，且并行傳輸輸入數(shù)據(jù)。第一存儲(chǔ)體控制邏輯單元BCL0至第八存儲(chǔ)體控制邏輯單元BCL7控 制第一全局I/O總線GIO—OUT及第二全局I/O總線GIO—IN與第一存儲(chǔ)體 BANK0至第八存儲(chǔ)體BANK7之間的信號(hào)傳輸。PLL 101位于第二端口 PORT1與第三端口 PORT2之間且產(chǎn)生一內(nèi)部時(shí) 鐘，該內(nèi)部時(shí)鐘用于使得內(nèi)部命令與施加至第一端口 PORT0至第四端口 PORT3的1/0數(shù)據(jù)同步。多端口存儲(chǔ)裝置可用作數(shù)字裝置的存儲(chǔ)裝置以用于高速處理大量數(shù) 據(jù)，因?yàn)槎喽丝诖鎯?chǔ)裝置包括多個(gè)端口 PORT0至PORT3且每一端口可獨(dú)立 地執(zhí)列其自己的操作。多端口存儲(chǔ)裝置通過從第 一端口 PORT0至第四端口 PORT3接收輸入 的并行數(shù)據(jù)而產(chǎn)生地址及內(nèi)部命令。另外，多端口存儲(chǔ)裝置基于預(yù)定協(xié)議(亦 即，數(shù)據(jù)幀)來辨識(shí)輸入的并行數(shù)據(jù)為地址/內(nèi)部命令還是數(shù)據(jù)。圖3說明圖2中所示的多端口存儲(chǔ)裝置的數(shù)據(jù)幀格式。具體而言，圖 3A至圖3F分別說明基本數(shù)據(jù)幀格式、寫入命令幀格式、寫入數(shù)據(jù)幀格式、 讀取命令幀格式、讀取數(shù)據(jù)幀格式及命令幀格式。參看圖3B,寫入命令幀是自外部裝置輸入的20位串行化信號(hào)的一單 位(unit)。 20位串行化信號(hào)中的第18及第19位"PHY"對應(yīng)于實(shí)質(zhì)上不會(huì) 使用的物理鏈路編碼位，第17位"CMD"意指命令起始點(diǎn)，第16位"ACT" 指示內(nèi)部活動(dòng)(active)狀態(tài)，第15位"WT，，對應(yīng)于內(nèi)部寫入命令，且第14 位"PCG"指示內(nèi)部非活動(dòng)狀態(tài)。舉例而言，在正常寫入操作期間，第17 至第14位變成"1010"。在自動(dòng)預(yù)充電寫入捧作期間，第17至第14位變 成"1011"。第13至第10位"UDM，，用作在四個(gè)時(shí)鐘內(nèi)施加的寫入數(shù)據(jù)的 高字節(jié)寫入數(shù)據(jù)屏蔽信號(hào)，第9至第6位"BANK"意指在寫入操作期間的 存儲(chǔ)體信息，且第5至第0位"COLUMNADDRESS"意指列地址。參看圖3C,寫入數(shù)據(jù)幀的第18及第19位"PHY"對應(yīng)于實(shí)質(zhì)上不會(huì)
使用的物理鏈路編碼位，第17位"CMD"意指命令起始點(diǎn)，第16位"LDM" 用作寫入數(shù)據(jù)的低字節(jié)寫入數(shù)據(jù)屏蔽信號(hào)，第15位至第8位"UPPER BYTE" 及第7位至第0位"LOWER BYTE"中的每一個(gè)分別意指寫入數(shù)據(jù)的高字 節(jié)及低字節(jié)。此處，若正常施加寫入數(shù)據(jù)，則第17位"CMD"變成邏輯低 電平"0"。參考圖3D,讀取命令幀的第18及第19位"PHY"對應(yīng)于實(shí)質(zhì)上不 會(huì)使用的物理鏈路編碼位，第17位"CMD"意指命令起始點(diǎn)，第16位"ACT" 指示內(nèi)部活動(dòng)狀態(tài)，第15位"WT"對應(yīng)于內(nèi)部寫入命令，第14位"PCG" 指示內(nèi)部非活動(dòng)狀態(tài)且第13位"RD"指示讀取命令。對于正常讀取操作而 言，第17至第13位變成"10001"。在自動(dòng)預(yù)充電讀取操作期間，第17至 第13位變成"10011"。同時(shí)，讀取命令幀的第12位"ESC"指示命令擴(kuò)展位。舉例而言，若 第17位"CMD"為邏輯高電平'T，，第14位"PCG"為邏輯高電平"1", 且第13位"RD"為邏輯高電平'T'，則所有存儲(chǔ)體均執(zhí)列預(yù)充電操作。亦 即，通過使用命令擴(kuò)展位"ESC"及其它命令位來執(zhí)列所有存儲(chǔ)體的預(yù)充電 操作或自動(dòng)再新操作，因?yàn)椴淮嬖诖?PRECHARGEALL"位的命令。當(dāng)設(shè)定第13位"RD"時(shí)，讀取命令幀的第11位"ABNK"指示存儲(chǔ) 體活動(dòng)位設(shè)定。第9至第6位"BANK"意指讀取操作期間的存儲(chǔ)體信息， 且第5至第0位"COLUMNADDRESS"意指列地址。參看圖3E，讀取數(shù)據(jù)幀的第18及第19位"PHY"對應(yīng)于實(shí)質(zhì)上不會(huì) 使用的物理鏈路編碼位，且第15至第8位"UPPER BYTE"及第7至第0 位"LOWERBYTE"中的每一個(gè)分別意謂讀取數(shù)據(jù)的高字節(jié)及低字節(jié)。使用以上數(shù)據(jù)幀的多端口存儲(chǔ)裝置經(jīng)由第一全局I/O數(shù)據(jù)總線 GIO—OUT及第二全局I/O數(shù)據(jù)總線GIO一IN接收并傳輸來自存儲(chǔ)單元的并 行數(shù)據(jù)。此處，因?yàn)榈谝蝗諭/0數(shù)據(jù)總線G10—OUT及第二全局I/0數(shù)據(jù) 總線GIO—IN具有大量線，所以第一存儲(chǔ)體控制邏輯單元BCL0至第八存儲(chǔ) 體控制邏輯單元BLC7共享第一全局1/0數(shù)據(jù)總線GI0—OUT及第二全局I/O 數(shù)據(jù)總線GIO一IN。多端口存儲(chǔ)裝置基于并行數(shù)據(jù)產(chǎn)生命令及地址。常規(guī)DRAM裝置解碼 從命令管腳輸入的命令，且將經(jīng)解碼命令傳輸至存儲(chǔ)體。另一方面，用于同時(shí)執(zhí)列各種操作的多端口存儲(chǔ)裝置需要不同于常規(guī)DRAM裝置的方法的
新方法來產(chǎn)生命令及地址。 發(fā)明內(nèi)容因此，本發(fā)明的一目的是提供一種用于同時(shí)產(chǎn)生每一存儲(chǔ)體控制邏輯 單元的內(nèi)部命令的多端口存儲(chǔ)裝置。因此，本發(fā)明的另一目的是提供一種用于同時(shí)施加并行數(shù)據(jù)至每一存 儲(chǔ)體控制邏輯單元的多端口存儲(chǔ)裝置。根據(jù)本發(fā)明的一個(gè)方面，提供一種多端口存儲(chǔ)裝置，其具有多個(gè)端口、 多個(gè)存儲(chǔ)體及多個(gè)存儲(chǔ)體控制器，其中所有存儲(chǔ)體控制器共享所有端口 ，該裝置包括 一鎖相環(huán)(PLL)單元，其用于產(chǎn)生一內(nèi)部時(shí)鐘信號(hào)； 一提供于 每一存儲(chǔ)體控制器中的延遲單元，其用于通過延遲該內(nèi)部時(shí)鐘信號(hào)而產(chǎn)生 第一延遲時(shí)鐘信號(hào)及第二延遲時(shí)鐘信號(hào)； 一供于每一存儲(chǔ)體控制器中的串 行化器，其用于響應(yīng)于第一延遲時(shí)鐘信號(hào)而從所有端口接收多個(gè)并行數(shù)據(jù) 且使該并行數(shù)據(jù)適合對應(yīng)數(shù)據(jù)幀；及一提供于每一存儲(chǔ)體控制器中的命令 解碼器，其用于響應(yīng)于第二延遲時(shí)鐘信號(hào)而解碼該串行化器的輸出數(shù)據(jù)以 產(chǎn)生命令信號(hào)。根據(jù)本發(fā)明的又一方面，提供一種多端口存儲(chǔ)裝置，該多端口存儲(chǔ)裝 置包括多個(gè)端口，其用于執(zhí)列與外部裝置的串行輸入/輸出(I/0)通信；多 個(gè)存儲(chǔ)體，其用于經(jīng)由多個(gè)全局1/0線執(zhí)列與所述端口的并行I/0通信；多 個(gè)存儲(chǔ)體控制器，其每一個(gè)對應(yīng)于所述存儲(chǔ)體的每一個(gè)，該多個(gè)存儲(chǔ)體控 制器用于共享多個(gè)全局1/0線且控制端口與存儲(chǔ)體之間的并行I/0通信；及 一鎖相環(huán)(PLL)單元，其用于產(chǎn)生 一 內(nèi)部時(shí)鐘信號(hào)且同時(shí)將內(nèi)部時(shí)鐘信號(hào)傳 輸至存儲(chǔ)體控制器，其中存儲(chǔ)體控制器的每一個(gè)包括一命令信號(hào)產(chǎn)生單元， 其用于響應(yīng)于內(nèi)部時(shí)鐘信號(hào)而產(chǎn)生命令信號(hào)。


圖1為常規(guī)的單端口存儲(chǔ)裝置的方塊圖；圖2為根據(jù)韓國申請案第2006-0032948號(hào)所描述的多端口存儲(chǔ)裝置的 方塊圖；圖3A-圖3F說明圖2中所示的多端口存儲(chǔ)裝置的數(shù)據(jù)幀； 圖4為根據(jù)本發(fā)明的實(shí)施例的多端口存儲(chǔ)裝置的方塊圖5為圖4中所示的多端口存儲(chǔ)裝置的第一存儲(chǔ)體控制邏輯單元中所提供的第一命令信號(hào)產(chǎn)生單元的方塊圖；圖6為圖5中所示的第一命令信號(hào)產(chǎn)生單元的串行化器的電路圖； 圖7為圖5中所示的第一命令信號(hào)產(chǎn)生單元的命令解碼器的電路圖；且圖8為示出圖5中所示的第一命令信號(hào)產(chǎn)生單元的操作的時(shí)序圖。主要組件符號(hào)說明 101鎖相環(huán) 301第一中繼器 303第二中繼器 601第一延遲線 603第二延遲線 605串行化器 605串行化器 607命令解碼器 607命令解碼器 701傳輸單元 703鎖存單元 705多路復(fù)用單元 ACTP活動(dòng)命令信號(hào) AND1第一與門 AND2第二與門 AND3第三與門 AND4第四與門 AND5第五與門 AND6第六與門 B_RXT<0:17〉輸出數(shù)據(jù) B—RXT<12>第12位 B—RXT<13>第13位 B RXT<15>第15位B—RXT<16>第16位 B—RXT<17>第17位 BANK0第一存儲(chǔ)體 BANK1第二存儲(chǔ)體 BANK2第三存儲(chǔ)體 BANK3第四存儲(chǔ)體 BANK4第五存儲(chǔ)體 BANK5第六存儲(chǔ)體 BANK6第七存儲(chǔ)體 BANK7第八存儲(chǔ)體 BCLO第一存儲(chǔ)體控制邏輯單元 BCL1第二存儲(chǔ)體控制邏輯單元 BCL2第三存儲(chǔ)體控制邏輯單元 BCL3第四存儲(chǔ)體控制邏輯單元 BCL4第五存儲(chǔ)體控制邏輯單元 BCL5第六存儲(chǔ)體控制邏輯單元 BCL6第七存儲(chǔ)體控制邏輯單元 BCL7第八存儲(chǔ)體控制邏輯單元 BCLK第一延遲時(shí)鐘信號(hào) BK一SELECT存儲(chǔ)體選擇信號(hào) CASPRD讀取命令信號(hào) CAS預(yù)讀取命令信號(hào) CCLK第二延遲時(shí)鐘信號(hào) ECASPWT寫入命令信號(hào) GCLK—01第一副全局時(shí)鐘信號(hào) GCLK—23第二副全局時(shí)鐘信號(hào) GCLK_45第三副全局時(shí)鐘信號(hào) GCLK—67第四副全局時(shí)鐘信號(hào) GCLKB全局時(shí)鐘條狀信號(hào) GCLK全局時(shí)鐘條狀信號(hào) GIO—IN第二全局I/O總線 GIO—OUT第一全局I/O總線IGO第一命令信號(hào)產(chǎn)生單元INV1第一反相器INV2第二反相器INV3第三反相器INV4第四反相器INV5第五反相器INV6第六反相器INV7第七反相器INV8第一反相器INV9第二反相器NOR1第一 NOR門NOR2第二NOR門PACT預(yù)活動(dòng)命令信號(hào)PLL鎖相環(huán)PORTO第一端口PORT1第二端口PORT2第三端口PORT3第四端口PROTi_RX<0:17>并行數(shù)據(jù)PRD預(yù)寫入命令信號(hào)具體實(shí)施方式
下文中，將參看附圖詳細(xì)描述根據(jù)本發(fā)明的示例性實(shí)施例的多端口存 儲(chǔ)裝置。圖4為根據(jù)本發(fā)明的實(shí)施例的多端口存儲(chǔ)裝置的方塊圖。 本發(fā)明延遲一時(shí)鐘信號(hào)，其用于對由PLL產(chǎn)生且自第一端口 PORTO 至第四端口 PORT3的每一個(gè)輸出的并行數(shù)據(jù)的輸入/輸出計(jì)時(shí)，且在施加所 有并行數(shù)據(jù)之后產(chǎn)生命令信號(hào)。此處，由于負(fù)載差異，并行數(shù)據(jù)的施加伴 有時(shí)滯。如圖4中所示，因?yàn)樽訮LL輸出的全局時(shí)鐘條狀(bar)信號(hào)GCLKB傳 輸至多端口存儲(chǔ)裝置的所有組成部分，所以全局時(shí)鐘條狀信號(hào)GCLKB具有 大的負(fù)載時(shí)間，進(jìn)而在每一存儲(chǔ)體處發(fā)生時(shí)間滯后(skew)。為了最小化每一 存儲(chǔ)體處的時(shí)間滯后，本發(fā)明的多端口存儲(chǔ)裝置包括一位于第 一端口 PORTO與第二端口 PORT1之間的第一中繼器(repeater)301及一位于第三端 口 PORT2與第四端口 PORT3之間的第二中繼器303,每一中繼器用于中繼 自PLL輸出的全局時(shí)鐘條狀信號(hào)GCLKB。第一中繼器301自PLL接收全局時(shí)鐘條狀信號(hào)GCLKB以產(chǎn)生第一副 全局(sub-global)時(shí)鐘信號(hào)GCLK一01及第二副全局時(shí)鐘信號(hào)GCLK—23。第 一副全局時(shí)鐘信號(hào)GCLK—01輸入至第一存儲(chǔ)體控制邏輯單元BCLO及第二 存儲(chǔ)體控制邏輯單元BCL1作為內(nèi)部時(shí)鐘信號(hào)，且第二副全局時(shí)鐘信號(hào) GCLK—23輸入至第三存儲(chǔ)體控制邏輯單元BCL2及第四存儲(chǔ)體控制邏輯單 元BCL3作為內(nèi)部時(shí)鐘信號(hào)。第二中繼器303接收全局時(shí)鐘條狀信號(hào)GCLKB以產(chǎn)生第三副全局時(shí) 鐘信號(hào)GCLK一45及第四副全局時(shí)鐘信號(hào)GCLK一67。第三副全局時(shí)鐘信號(hào) gclk—45輸入至第五存儲(chǔ)體控制邏輯單元BCL4及第六存儲(chǔ)體控制邏輯單 元BCL5作為內(nèi)部時(shí)鐘信號(hào)，且第四副全局時(shí)鐘信號(hào)GCLK_67輸入至第七 存儲(chǔ)體控制邏輯單元BCL6及第八存儲(chǔ)體控制邏輯單元BCL7作為內(nèi)部時(shí)鐘 信號(hào)。如以上所描述，第一中繼器301及第二中繼器303中繼全局時(shí)鐘條狀 信號(hào)gclkb且產(chǎn)生多個(gè)副全局時(shí)鐘信號(hào)，該多個(gè)副全局時(shí)鐘信號(hào)的每一個(gè) 用于同時(shí)輸入存儲(chǔ)體控制邏輯單元BCL0至BCL7的對應(yīng)一個(gè)。結(jié)果，可移 除存儲(chǔ)體控制邏輯單元BCL0至BCL7之間的時(shí)間滯后，且因此，同時(shí)產(chǎn)生 每一存儲(chǔ)體控制邏輯單元BCL0至BCL7的命令信號(hào)。圖5為圖4中所示的多端口存儲(chǔ)裝置的第 一存儲(chǔ)體控制邏輯單元bcl0 中所提供的第一命令信號(hào)產(chǎn)生單元IG0的方塊圖。第二存儲(chǔ)體控制邏輯單 元BCL1至第八存儲(chǔ)體控制邏輯單元BCL7中所提供的其它命令信號(hào)產(chǎn)生單 元具有與第一存儲(chǔ)體控制邏輯單元BCLO中所提供的第一命令信號(hào)產(chǎn)生單 元IGO的結(jié)構(gòu)大體上相同的結(jié)構(gòu)。第一命令信號(hào)產(chǎn)生單元igo包括第一延遲單元601及第二延遲單元 603、串行化器605及命令解碼器607。第一延遲單元601將全局時(shí)鐘條狀信號(hào)GCLKB延遲一預(yù)定時(shí)間以產(chǎn) 生第一延遲時(shí)鐘信號(hào)BCLK。第二延遲單元603將第一延遲時(shí)鐘信號(hào)BCLK 延遲一預(yù)定時(shí)間以產(chǎn)生第二延遲時(shí)鐘信號(hào)CCLK。串行化器605響應(yīng)于第一 延遲時(shí)鐘信號(hào)BCLK而自第一端口 PORTO至第四端口 PORT3接收多個(gè)并 行數(shù)據(jù)PORTi_RX<0:17>(i為對應(yīng)于端口編號(hào)的正整數(shù))以使并行數(shù)據(jù)適合 對應(yīng)的數(shù)據(jù)幀。此處，串行化器605可由觸發(fā)器建構(gòu)。命令解碼器607響 應(yīng)于第二延遲時(shí)鐘信號(hào)CCLK而解碼自串行化器605輸出的輸出數(shù)據(jù) B—RXTO:17〉以產(chǎn)生諸如活動(dòng)命令信號(hào)ACTP、讀取命令信號(hào)CASPRD及 寫入命令信號(hào)ECASPWT的命令信號(hào)。如以上所描述，本發(fā)明中繼全局時(shí)鐘條狀信號(hào)GCLKB以進(jìn)而根據(jù)存 儲(chǔ)體控制邏輯單元BCL0至BCL7產(chǎn)生具有不同延遲時(shí)間的副全局時(shí)鐘信號(hào) GCLK—01至GCLK—67。結(jié)果，所有存儲(chǔ)體控制邏輯單元BCL0至BCL7響 應(yīng)于其自己的副全局時(shí)鐘信號(hào)而自第一端口 PORT0至第四端口 PORT3接 收并行l(wèi)t據(jù)PORTi—RX<0:17>。另外，每一存儲(chǔ)體控制邏輯單元BCL0至BCL7的命令信號(hào)產(chǎn)生單元及通過延遲第一延遲時(shí)鐘信號(hào)BCLK所產(chǎn)生的第二延遲時(shí)鐘信號(hào)CCLK。 此處，通過延遲全局時(shí)鐘條狀信號(hào)GCLKB直至已施加所有并行數(shù)據(jù) PORTi—RX<0:17>,產(chǎn)生第一延遲時(shí)鐘信號(hào)BCLK。因此，施加并行數(shù)據(jù) PORTi—RXO:17〉且響應(yīng)于第一延遲時(shí)鐘信號(hào)BCLK將其作為輸出數(shù)據(jù) B—RXTO:17〉而輸出，且響應(yīng)于第二延遲時(shí)鐘信號(hào)CCLK而產(chǎn)生命令信號(hào)。因此，在本發(fā)明中，雖然由于存儲(chǔ)體控制邏輯單元BCL0至BCL7之 間的負(fù)載差異，并行數(shù)據(jù)POR丁LRX〈0:17〉的施加伴有時(shí)滯，但是在施加所 有并行數(shù)據(jù)PORTi—RX<0:17>之后同時(shí)產(chǎn)生命令信號(hào)。圖6為圖5中所示的第一命令信號(hào)產(chǎn)生單元的串行化器605的電路圖。串行化器605包括傳輸單元701、鎖存單元703、多路復(fù)用單元705, 以及第一反相器INV8及第二反相器INV9。多路復(fù)用單元705響應(yīng)于存儲(chǔ)體選擇信號(hào)BK—SELECT而從第一端口 PORT0至第四端口 PORT3選擇多個(gè)并行數(shù)據(jù)PORTi_RX<0:17>的一個(gè)，且 使選定的并行數(shù)據(jù)PORT—RXO:17〉適合對應(yīng)的數(shù)據(jù)幀。第一反相器INV8 使第一延遲時(shí)鐘信號(hào)BCLK反相。傳輸單元701響應(yīng)于第一反相器INV8 的輸出而傳輸選定的并行數(shù)據(jù)PORT—RX<0:17>。鎖存單元703鎖存?zhèn)鬏攩?br> 元701的輸出。第二反相器INV9使鎖存單元703的輸出反相以輸出輸出數(shù) 據(jù)B一RXT〈0:17〉。
圖7為圖5中所示的第一命令信號(hào)產(chǎn)生單元的命令解碼器607的電路圖。
命令解碼器607包括第一與(AND)門AND1至第六與門AND6、第一反 相器INV1至第七反相器INV7,以及第一或非(NOR)門N0R1及第二或非 門N0R2。
第一與門AND1對輸出數(shù)據(jù)B—RXTO:17〉的第17位B_RXT<17〉 "CMD"及第16位B—RXT<16> "ACT"執(zhí)列AND運(yùn)算。第一反相器INV1 使第一與門AND1的輸出反相以輸出預(yù)活動(dòng)(pre-active)命令信號(hào)PACT。第 二與門AND2對預(yù)活動(dòng)命令信號(hào)PACT及自第二延遲單元603輸出的第二 延遲時(shí)鐘信號(hào)CCLK執(zhí)列AND運(yùn)算。第二反相器INV2使第二與門AND2 的輸出反相以輸出活動(dòng)命令信號(hào)ACTP。
第三反相器INV3使輸出數(shù)據(jù)B—RXTO:17〉的第16位B_RXT<16〉 "ACT"反相。第三與門AND3對第三反相器INV3的輸出及輸出數(shù)據(jù) B—RXT〈0:17〉的第17位8_100^<17> "CMD"執(zhí)列AND運(yùn)算，進(jìn)而輸出預(yù) 讀取命令信號(hào)CAS。第四反相器INV4使輸出數(shù)據(jù)B—RXTO:17〉的第15位 B—RXT<15> "WT"反相。第一或非門N0R1對第四反相器INV4的輸出及 預(yù)讀取命令信號(hào)CAS執(zhí)列NOR運(yùn)算。第四與門AND4對預(yù)讀取命令信號(hào) CAS及第二延遲時(shí)鐘信號(hào)CCLK執(zhí)列AND運(yùn)算。第五反相器INV5使第四 與門AND4的輸出反相以輸出寫入命令信號(hào)ECASPWT。
第六反相器INV6使輸出數(shù)據(jù)B—RXTO:17〉的第12位B—RXT<12> "ESC"反相。第五與門AND5對輸出數(shù)據(jù)B—RXTO:17〉的第13位 B—RXT<13> "RD"以及第四反相器INV4及第六反相器INV6的輸出執(zhí)列 AND運(yùn)算。第二或非門NOR2對第五與門AND5的輸出及預(yù)讀取命令信號(hào) CAS執(zhí)列NOR運(yùn)算，進(jìn)而輸出預(yù)寫入命令信號(hào)PRD。第六與門AND6對 預(yù)讀取命令信號(hào)PRD及第二延遲時(shí)鐘信號(hào)CCLK執(zhí)列AND運(yùn)算。第七反 相器INV7使第六與門AND6的輸出反相以輸出讀取命令信號(hào)CASPRD。
圖8為示出圖5中所示的第一命令信號(hào)產(chǎn)生單元的操作的時(shí)序圖。
每一端口 PORT0至PORT3經(jīng)由第二全局I/O總線GIOJN將并行數(shù)據(jù) PORTi—RXO:17M專輸至每一存儲(chǔ)體控制邏輯單元BCLO至BCL7。(參看①)。
此時(shí)，由于存儲(chǔ)體控制邏輯單元BCL0至BCL7之間的負(fù)載差異，并行數(shù)據(jù) PORTi—RX<0:17>的施加伴隨有時(shí)滯(參看②及③)。本發(fā)明包括第一中繼器 301及第二中繼器303,其用于中繼全局時(shí)鐘條狀信號(hào)GCLKB且根據(jù)存儲(chǔ)
號(hào)GCLK—01至第四副全局時(shí)鐘信號(hào)GCLK_67。因此，所有存儲(chǔ)體控制邏 輯單元BCL0至BCL7響應(yīng)于其自己的副全局時(shí)鐘信號(hào)而從第一端口 PORT0至第四端口 PORT3接收并行數(shù)據(jù)PORTi—RX<0:17>。結(jié)果，可減少 由于存儲(chǔ)體控制邏輯單元BCL0至BCL7之間的第二全局I/O總線GIO—IN
的負(fù)載差異的時(shí)滯。
此外，每一存儲(chǔ)體控制邏輯單元BCL0至BCL7的命令信號(hào)產(chǎn)生單元 延遲全局時(shí)鐘條狀信號(hào)GCLKB以產(chǎn)生第二延遲時(shí)鐘信號(hào)CCLK,且響應(yīng)于 第二延遲時(shí)鐘信號(hào)CCLK而產(chǎn)生內(nèi)部命令信號(hào)，以使得在施加輸入至所有
所述內(nèi)部命令信號(hào)。因此，每一存儲(chǔ)體控制邏輯單元BCL0至BCL7的命令 信號(hào)產(chǎn)生單元同時(shí)產(chǎn)生內(nèi)部命令信號(hào)(參看④)。
如以上所描述，根據(jù)本發(fā)明，多端口存儲(chǔ)裝置通過同時(shí)輸入來自PLL 的全局時(shí)鐘條狀信號(hào)GCLKB至每一存儲(chǔ)體控制邏輯單元BCL0至BCL7而 產(chǎn)生內(nèi)部命令。在同時(shí)輸入全局時(shí)鐘條狀信號(hào)GCLKB之后，每一存儲(chǔ)體控
定時(shí)間且響應(yīng)于該延遲時(shí)鐘信號(hào)而產(chǎn)生內(nèi)部時(shí)鐘信號(hào)，以便在施加輸入至 所有存儲(chǔ)體控制邏輯單元BCL0至BCL7的并行數(shù)據(jù)PORTi一RX〈0:17〉之后 產(chǎn)生所述內(nèi)部命令信號(hào)。結(jié)果，本發(fā)明的每一存儲(chǔ)體控制邏輯單元BCLO 至BCL7可同時(shí)產(chǎn)生內(nèi)部命令信號(hào)。
另外，根據(jù)本發(fā)明的多端口存儲(chǔ)裝置可容易地設(shè)定命令信號(hào)的產(chǎn)生點(diǎn)，
且在DRAM核心(亦即，tCK)中具有良好的時(shí)鐘時(shí)間效能，因?yàn)樵诿钚盘?hào) 的產(chǎn)生點(diǎn)處命令信號(hào)的變化很小。
本申請案含有與韓國專利申請案第2006-91628號(hào)(于2006年9月21曰 在韓國知識(shí)產(chǎn)權(quán)局申請)相關(guān)的主體，其全部內(nèi)容以引用方式并入本文中。
雖然已參看特定優(yōu)選實(shí)施例描述本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)明白， 可在不偏離如以下權(quán)利要求中所界定的本發(fā)明的精神及范疇情況下做出各 種改變及修改。
權(quán)利要求
1.一種多端口存儲(chǔ)裝置，其包括多個(gè)端口、多個(gè)存儲(chǔ)體及多個(gè)存儲(chǔ)體控制器，其中所有所述存儲(chǔ)體控制器共享所有所述端口，該裝置包含一鎖相環(huán)(PLL)單元，其用于產(chǎn)生一內(nèi)部時(shí)鐘信號(hào)；一提供于每一存儲(chǔ)體控制器中的延遲單元，其用于通過延遲該內(nèi)部時(shí)鐘信號(hào)而產(chǎn)生第一延遲時(shí)鐘信號(hào)及第二延遲時(shí)鐘信號(hào)；一提供于每一存儲(chǔ)體控制器中的串行化器，其用于響應(yīng)于該第一延遲時(shí)鐘信號(hào)而從所有所述端口接收多個(gè)并行數(shù)據(jù)；及一提供于每一存儲(chǔ)體控制器中的命令解碼器，其用于響應(yīng)于該第二延遲時(shí)鐘信號(hào)而解碼該串行化器的輸出數(shù)據(jù)以產(chǎn)生命令信號(hào)。
2. 如權(quán)利要求1所述的多端口存儲(chǔ)裝置，其中該第一延遲時(shí)鐘信號(hào)及 該第二延遲時(shí)鐘信號(hào)包括與 一延遲時(shí)間相關(guān)的信息，而來自所有所述端口 的該多個(gè)并行數(shù)據(jù)被施加至所述存儲(chǔ)體控制器。
3. 如權(quán)利要求1所述的多端口存儲(chǔ)裝置，其中該P(yáng)LL單元包括用于將 該內(nèi)部時(shí)鐘信號(hào)同時(shí)傳輸至所述存儲(chǔ)體控制器的中繼器。
4. 如權(quán)利要求1所述的多端口存儲(chǔ)裝置，其中該延遲單元包括第 一延遲單元，其用于將該內(nèi)部時(shí)鐘信號(hào)延遲一預(yù)定時(shí)間以產(chǎn)生該第 一延遲時(shí)鐘信號(hào)；及第二延遲單元，其用于將該第 一延遲時(shí)鐘信號(hào)延遲一預(yù)定時(shí)間以產(chǎn)生 該第二延遲時(shí)鐘信號(hào)。
5. 如權(quán)利要求4所述的多端口存儲(chǔ)裝置，其中該第一延遲單元及該第 二延遲單元中的每一個(gè)包括多個(gè)反相器。
6. 如權(quán)利要求1所述的多端口存儲(chǔ)裝置，其中該串行化器包括一觸發(fā)器。
7. 如權(quán)利要求1所述的多端口存儲(chǔ)裝置，其中該串行化器包括 一多路復(fù)用單元，其用于響應(yīng)于一存儲(chǔ)體選擇信號(hào)而選擇來自所有所述端口的該多個(gè)并行數(shù)據(jù)中的一個(gè)且使該選定的并行數(shù)據(jù)適合對應(yīng)的數(shù)據(jù) 幀；一反相器，其用于使該第一延遲時(shí)鐘信號(hào)反相；一傳輸單元，其用于響應(yīng)于該反相器的一輸出而傳輸該選定的并行數(shù) 據(jù)；及一鎖存單元，其用于鎖存該傳輸單元的一輸出。
8. 如權(quán)利要求1所述的多端口存儲(chǔ)裝置，其中該命令解碼器包括第一信號(hào)產(chǎn)生單元，其用于接收該串行化器的該輸出數(shù)據(jù)的一命令位及一活動(dòng)命令位以產(chǎn)生 一活動(dòng)命令信號(hào)；第二信號(hào)產(chǎn)生單元，其用于接收該串行化器的該輸出數(shù)據(jù)的該命令位、該活動(dòng)命令位及一寫入命令位以產(chǎn)生一寫入命令信號(hào)；及第三信號(hào)產(chǎn)生單元，其用于接收該串行化器的該輸出數(shù)據(jù)的該寫入命令位、 一讀取命令位及一命令擴(kuò)展位以產(chǎn)生一讀取命令信號(hào)；其中該第二延遲時(shí)鐘信號(hào)被輸入至該第一信號(hào)產(chǎn)生單元至該第三信號(hào)產(chǎn)生單元。
9. 如權(quán)利要求8所述的多端口存儲(chǔ)裝置，其中該第一信號(hào)產(chǎn)生單元包括第一與(AND)門，其用于對該命令位及該活動(dòng)命令位執(zhí)列一與運(yùn)算； 第 一反相器，其用于使該第 一與門的一輸出反相以輸出 一預(yù)活動(dòng)命令信號(hào)；第二與門，其用于對該預(yù)活動(dòng)命令信號(hào)及該第二延遲時(shí)鐘信號(hào)執(zhí)列一 AND運(yùn)算；及第二反相器，其用于使該第二與門的 一輸出反相以輸出該活動(dòng)命令信—，
10. 如權(quán)利要求.9所述的多端口存儲(chǔ)裝置，其中該第二信號(hào)產(chǎn)生單元包括第三反相器，其用于使該活動(dòng)命令位反相；第三與門，其用于對該第三反相器的一輸出及該命令位執(zhí)列 一與運(yùn)算 且輸出一預(yù)讀取命令信號(hào)；第四反相器，其用于使該寫入命令位反相；第一 "或非，，(NOR)門，其用于對該第四反相器的一輸出及該預(yù)讀取命 令信號(hào)執(zhí)列一或非運(yùn)算；第四與門，其用于對該預(yù)讀取命令信號(hào)及該第二延遲時(shí)鐘信號(hào)執(zhí)列一與運(yùn)算；及第五反相器，其用于使該第四與門的 一輸出反相以輸出該寫入命令信
11. 如權(quán)利要求10所述的多端口存儲(chǔ)裝置，其中該第三信號(hào)產(chǎn)生單元包括第六反相器，其用于使該命令擴(kuò)展位反相；第五與門，其用于對一讀取命令以及該第四反相器及該第六反相器的 輸出執(zhí)列一與運(yùn)算；第二或非門，其用于對該第五與門的一輸出及該預(yù)讀取命令信號(hào)執(zhí)列 一或非運(yùn)算且輸出一預(yù)寫入命令信號(hào)；第六與門，其用于對該預(yù)讀取命令信號(hào)及該第二延遲時(shí)鐘信號(hào)執(zhí)列一 與運(yùn)算；及第七反相器，其用于使該第六與門的 一輸出反相以輸出該讀取命令信
12. —種多端口存儲(chǔ)裝置，其包含多個(gè)端口 ，其用于執(zhí)列與外部裝置的 一 串行輸入/輸出(1/0)通信； 多個(gè)存儲(chǔ)體，其用于經(jīng)由多個(gè)全局1/0線執(zhí)列與所述端口的一并行I/0通信；多個(gè)存儲(chǔ)體控制器，其每一個(gè)對應(yīng)于所述存儲(chǔ)體的每一個(gè)，該多個(gè)存 儲(chǔ)體控制器用于共享該多個(gè)全局I/O線且控制所述端口與所述存儲(chǔ)體之間 的該并行I/0通信；及一鎖相環(huán)(PLL)單元，其用于產(chǎn)生一內(nèi)部時(shí)鐘信號(hào)且將該內(nèi)部時(shí)鐘信號(hào) 同時(shí)傳輸至所述存儲(chǔ)體控制器，其中所述存儲(chǔ)體控制器的每一個(gè)包括一命令信號(hào)產(chǎn)生單元，其用于響 應(yīng)于該內(nèi)部時(shí)鐘信號(hào)而同時(shí)產(chǎn)生命令信號(hào)。
13. 如權(quán)利要求12所述的多端口存儲(chǔ)裝置，其中該P(yáng)LL單元包括用于 將該內(nèi)部時(shí)鐘信號(hào)同時(shí)傳輸至所述存儲(chǔ)體控制器的中繼器。
14. 如權(quán)利要求12所述的多端口存儲(chǔ)裝置，其中該命令信號(hào)產(chǎn)生單元包括一延遲單元，其用于通過延遲該內(nèi)部時(shí)鐘信號(hào)而產(chǎn)生第一延遲時(shí)鐘信 號(hào)及第二延遲時(shí)鐘信號(hào)；一串行化器，其響應(yīng)于該第 一延遲時(shí)鐘信號(hào)用于從所有所述端口接收 多個(gè)并行數(shù)據(jù)；及一命令解碼器，其用于響應(yīng)于該第二延遲時(shí)鐘信號(hào)而解碼該串行化器 的輸出數(shù)據(jù)以產(chǎn)生所述命令信號(hào)。
15. 如權(quán)利要求14所述的多端口存儲(chǔ)裝置，其中該第一延遲時(shí)鐘信號(hào)及該第二延遲時(shí)鐘信號(hào)包括與 一延遲時(shí)間相關(guān)的信號(hào)，而來自所有所述端 口的該多個(gè)并行數(shù)據(jù)被施加至所述存儲(chǔ)體控制器。
16. 如權(quán)利要求14所述的多端口存儲(chǔ)裝置，其中該延遲單元包括第 一延遲單元，其用于將該內(nèi)部時(shí)鐘信號(hào)延遲一預(yù)定時(shí)間以產(chǎn)生該第 一延遲時(shí)鐘信號(hào)；及第二延遲單元，其用于將該第一延遲時(shí)鐘信號(hào)延遲一預(yù)定時(shí)間以產(chǎn)生 該第二延遲時(shí)鐘信號(hào)。
17. 如權(quán)利要求16所述的多端口存儲(chǔ)裝置，其中該第一延遲單元及該 第二延遲單元中的每一個(gè)包括多個(gè)反相器。
18. 如權(quán)利要求14所述的多端口存儲(chǔ)裝置，其中該串行化器包括一觸 發(fā)器。
19. 如權(quán)利要求14所述的多端口存儲(chǔ)裝置，其中該串行化器包括 一多路復(fù)用單元，其用于響應(yīng)于 一存儲(chǔ)體選擇信號(hào)而選擇來自所有所述端口的該多個(gè)并行數(shù)據(jù)中的一個(gè)且使該選定的并行數(shù)據(jù)適合對應(yīng)的數(shù)據(jù) 幀；一反相器，其用于使該第一延遲時(shí)鐘信號(hào)反相； 一傳輸單元，其用于響應(yīng)于該反相器的一輸出而傳輸該選定的并行數(shù) 據(jù)；及一鎖存單元，其用于鎖存該傳輸單元的一輸出。
20. 如權(quán)利要求14所述的多端口存儲(chǔ)裝置，其中該命令解碼器包括 第一信號(hào)產(chǎn)生單元，其用于接收該串行化器的該輸出數(shù)據(jù)的一命令位及一 活動(dòng)命令位以產(chǎn)生 一 活動(dòng)命令信號(hào)；第二信號(hào)產(chǎn)生單元，其用于接收該串行化器的該輸出數(shù)據(jù)的該命令位、該活動(dòng)命令位及一寫入命令位以產(chǎn)生一寫入命令信號(hào)；及第三信號(hào)產(chǎn)生單元，其用于接收該串行化器的該輸出數(shù)據(jù)的該寫入命令位、 一讀取命令位及一命令擴(kuò)展位以產(chǎn)生一讀取命令信號(hào)，其中該第二延遲時(shí)鐘信號(hào)被輸入到該第一信號(hào)產(chǎn)生單元至該第三信號(hào)產(chǎn)生單元。
21. 如權(quán)利要求20所述的多端口存儲(chǔ)裝置，其中該第一信號(hào)產(chǎn)生單元 包括第 一與門，其用于對該命令位及該活動(dòng)命令位執(zhí)列 一與運(yùn)算；第 一反相器，其用于使該第 一與門的一輸出反相以輸出 一預(yù)活動(dòng)命令信號(hào)；第二與門，其用于對該預(yù)活動(dòng)命令信號(hào)及該第二延遲時(shí)鐘信號(hào)執(zhí)列一 與運(yùn)算；及第二反相器，其用于使該第二與門的 一輸出反相以輸出該活動(dòng)命令信號(hào)。
22. 如權(quán)利要求21所述的多端口存儲(chǔ)裝置，其中該第二信號(hào)產(chǎn)生單元 包括第三反相器，其用于使該活動(dòng)命令位反相；第三與門，其用于對該第三反相器的一輸出及該命令位執(zhí)列一與運(yùn)算 且輸出 一預(yù)讀取命令信號(hào)；第四反相器，其用于使該寫入命令位反相；第一或非門，其用于對該第四反相器的一輸出及該預(yù)讀取命令信號(hào)執(zhí) 列一或非運(yùn)算；第四與門，其用于對該預(yù)讀取命令信號(hào)及該第二延遲時(shí)鐘信號(hào)執(zhí)列一 與運(yùn)算；及第五反相器，其用于使該第四與門的 一輸出反相以輸出該寫入命令信
23. 如權(quán)利要求22所述的多端口存儲(chǔ)裝置，其中該第三信號(hào)產(chǎn)生單元 包括第六反相器，其用于使該命令擴(kuò)展位反相；第五與門，其用于對一讀取命令以及該第四反相器及該第六反相器的輸出執(zhí)列一與運(yùn)算；第二或非門，其用于對該第五與門的 一輸出及該預(yù)讀取命令信號(hào)執(zhí)列 一或非運(yùn)算且輸出一預(yù)寫入命令信號(hào)；第六與門，其用于對該預(yù)讀取命令信號(hào)及該第二延遲時(shí)鐘信號(hào)執(zhí)列一 與運(yùn)算；及第七反相器，其用于使該第六與門的 一輸出反相以輸出該讀取命令信
全文摘要
本發(fā)明提供一種多端口存儲(chǔ)裝置，其包括多個(gè)端口、多個(gè)存儲(chǔ)體(bank)及多個(gè)存儲(chǔ)體控制器，其中所有所述存儲(chǔ)體控制器共享所有所述端口，該裝置包括一鎖相環(huán)(PLL)單元，其用于產(chǎn)生一內(nèi)部時(shí)鐘信號(hào)；一提供于每一存儲(chǔ)體控制器中的延遲單元，其用于通過延遲該內(nèi)部時(shí)鐘信號(hào)而產(chǎn)生第一延遲時(shí)鐘信號(hào)及第二延遲時(shí)鐘信號(hào)；一提供于每一存儲(chǔ)體控制器中的串行化器，其用于響應(yīng)于第一延遲時(shí)鐘信號(hào)而從所有所述端口接收多個(gè)并行數(shù)據(jù)且使該并行數(shù)據(jù)適合對應(yīng)的數(shù)據(jù)幀；及一提供于每一存儲(chǔ)體控制器中的命令解碼器，其用于響應(yīng)于第二延遲時(shí)鐘信號(hào)而解碼該串行化器的輸出數(shù)據(jù)以產(chǎn)生命令信號(hào)。
文檔編號(hào)G11C7/10GK101149960SQ20071010286
公開日2008年3月26日 申請日期2007年5月11日 優(yōu)先權(quán)日2006年9月21日
發(fā)明者晃 許, 金載鎰 申請人:海力士半導(dǎo)體有限公司