專(zhuān)利名稱(chēng)：具有低電流消耗特性的半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，特別是涉及一種DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)。
背景技術(shù)：
現(xiàn)有技術(shù)中，SRAMs(靜態(tài)隨機(jī)存取存儲(chǔ)器)作為典型的存儲(chǔ)裝置被用于某些類(lèi)型的電子設(shè)備，例如便攜電話(huà)之中。然而，SRAMs通常具有比較低的電路密度，所以為了提高存儲(chǔ)容量會(huì)導(dǎo)致成本的大幅度提高，而相反，DRAMs則適合以低廉的成本獲得大存儲(chǔ)容量。為了繼續(xù)使用那些應(yīng)用了SRAMs的系統(tǒng)配置中的既有資源，一種可兼容SRAM的DRAMs隨之投入使用，其具有可以與SRAMs的接口兼容的接口。
DRAM與SRAM的控制方法在很多方面都是不同的，這些差異的其中之一是數(shù)據(jù)寫(xiě)入/讀出操作時(shí)相關(guān)地址輸入的時(shí)序規(guī)格(timing specification)。因?yàn)镈RAM存儲(chǔ)元件只允許破壞性的讀出操作，其數(shù)據(jù)內(nèi)容在存取過(guò)程中會(huì)被破壞，所以在數(shù)據(jù)存取操作時(shí)需要將讀出放大器的數(shù)據(jù)恢復(fù)到存儲(chǔ)單元中。在此恢復(fù)操作中禁止通過(guò)改變地址對(duì)其他的存儲(chǔ)單元進(jìn)行存取。
與此對(duì)照，SRAM存儲(chǔ)單元基本上由正反器(flip-flops)組成，因此允許非破壞性的數(shù)據(jù)讀出操作，其數(shù)據(jù)內(nèi)容在存取操作中不會(huì)受到破壞。所以，從理論上講，用來(lái)進(jìn)行讀出/寫(xiě)入操作的存儲(chǔ)單元的位置可以按預(yù)期的時(shí)序在輸入地址改變后進(jìn)行改變。此時(shí)須防止非預(yù)期的數(shù)據(jù)寫(xiě)入非預(yù)期地址中，因此對(duì)SRAM的寫(xiě)入操作作出規(guī)定，以使在地址輸入維持預(yù)設(shè)時(shí)段之后，當(dāng)數(shù)據(jù)輸入被固定時(shí)，該寫(xiě)入操作作為有效的存取操作而開(kāi)始運(yùn)行。
考慮到這些因素，被設(shè)計(jì)為與SRAM的操作兼容的DRAM，其配置要求用以讀出操作的存儲(chǔ)核心操作緊隨命令輸入之后開(kāi)始運(yùn)行，而用以寫(xiě)入操作的存儲(chǔ)核心操作則在相關(guān)寫(xiě)入命令周期的末端開(kāi)始運(yùn)行。具體地，當(dāng)芯片使能信號(hào)(chip enable signal)/CE和寫(xiě)入使能信號(hào)(write enable signal)/WE兩者均被斷定(asserted)處于低電平時(shí)，則據(jù)此對(duì)存儲(chǔ)核心電路開(kāi)始進(jìn)行模塊選擇、字線激活、以及讀出放大器激活。隨后當(dāng)芯片使能信號(hào)/CE和寫(xiě)入使能信號(hào)/WE兩者均被解除斷定(deasserted)處于高電平時(shí)，寫(xiě)入數(shù)據(jù)被固定在作為觸發(fā)器的寫(xiě)入使能信號(hào)/WE的上升沿(rise edge)，從而對(duì)存儲(chǔ)核心電路進(jìn)行與預(yù)定地址關(guān)聯(lián)的預(yù)定數(shù)據(jù)的寫(xiě)入操作。
在上述寫(xiě)入操作中，從寫(xiě)入使能信號(hào)/WE被斷定時(shí)到響應(yīng)此寫(xiě)入使能信號(hào)/WE被解除斷定時(shí)而運(yùn)行寫(xiě)入操作的時(shí)段內(nèi)，需要存儲(chǔ)核心電路在活動(dòng)狀態(tài)下一直等待，在此期間，給存儲(chǔ)核心電路提供電源電壓的電源電路同樣處于活動(dòng)狀態(tài)。
在DRAMs中，一般而言，上升電壓Vpp、下降電壓Vii等均由外部電源電壓Udd生成，并給存儲(chǔ)核心電路供電。所述上升電壓Vpp用以驅(qū)動(dòng)字線，而所述下降電壓Vii被用作存儲(chǔ)核心電路的電源電壓。為了生成該上升電壓Vpp和下降電壓Vii，需要用到例如上升電壓生成電路和下降電壓生成電路之類(lèi)的電源電路。
所述上升電壓生成電路包括檢測(cè)電路和激勵(lì)電路。根據(jù)該檢測(cè)電路對(duì)上升電壓下跌量的檢測(cè)，激勵(lì)電路開(kāi)始驅(qū)動(dòng)以升高該上升電壓Vpp，所述檢測(cè)電路應(yīng)用差分放大器來(lái)檢測(cè)參考電壓值Vref和自該上升電壓Vpp分出的電壓之間的差值，并將該檢測(cè)結(jié)果提供給激勵(lì)電路。當(dāng)上升電壓Vpp下降時(shí)，從該上升電壓Vpp分出的電壓會(huì)小于所述參考電壓值Vref，對(duì)此作出響應(yīng)，激勵(lì)電路開(kāi)始驅(qū)動(dòng)以升高該上升電壓Vpp。
給流經(jīng)所述差分放大器的偏置電流設(shè)置適當(dāng)?shù)碾娏髁恐担葬槍?duì)所述存儲(chǔ)核心電路是處在活動(dòng)狀態(tài)或處在非活動(dòng)狀態(tài)作出響應(yīng)，當(dāng)該偏置電流值較大時(shí)，所述差分放大器的運(yùn)行速度較快，此時(shí)可以在所述上升電壓Vpp突然改變之后運(yùn)行適當(dāng)?shù)碾娖綑z測(cè)。相應(yīng)地，當(dāng)存儲(chǔ)核心電路處在活動(dòng)狀態(tài)時(shí)，需要升高偏置電流以充分提升電源電路的響應(yīng)速度。反之，當(dāng)存儲(chǔ)核心電路處在非活動(dòng)狀態(tài)時(shí)，該偏置電流應(yīng)該降低以減少不必要的電流消耗。
或者，可選擇提供兩個(gè)檢測(cè)器(差分放大器)，它們具有不同的響應(yīng)速度和不同的電流消耗水平。當(dāng)所述存儲(chǔ)核心電路處在活動(dòng)狀態(tài)時(shí)，具有高響應(yīng)速度和高電流消耗水平的檢測(cè)器用來(lái)充分提高電源電路的響應(yīng)速度。反之，當(dāng)該存儲(chǔ)核心電路處在非活動(dòng)狀態(tài)時(shí)，所述具有低響應(yīng)速度和低電流消耗水平的檢測(cè)器用來(lái)減少不必要的電流消耗。
如上所述，在可兼容SRAM的DRAM的寫(xiě)入操作中，自寫(xiě)入使能信號(hào)/WE被斷定時(shí)到響應(yīng)此寫(xiě)入使能信號(hào)/WE的被解除斷定時(shí)而運(yùn)行寫(xiě)入操作的時(shí)段內(nèi)，給存儲(chǔ)核心電路提供電源電壓的電源電路被設(shè)置為活動(dòng)狀態(tài)，也就是說(shuō)，給存儲(chǔ)核心電路提供電源電壓的電源電路在等待期間也處在活動(dòng)狀態(tài)，此時(shí)并不對(duì)存儲(chǔ)核心電路的存儲(chǔ)單元進(jìn)行寫(xiě)入操作，因此就會(huì)導(dǎo)致不必要的電流消耗。即使在命令周期為一個(gè)長(zhǎng)時(shí)段周期的情況下，電源電路也在長(zhǎng)時(shí)間內(nèi)持續(xù)消耗電流，直到寫(xiě)入操作真正開(kāi)始，以致從寫(xiě)入使能信號(hào)/WE被斷定到其被解除斷定的時(shí)段也會(huì)相對(duì)較長(zhǎng)。
日本專(zhuān)利申請(qǐng)公開(kāi)號(hào)NO.07-105682有鑒于此，需要一種半導(dǎo)體存儲(chǔ)裝置，其能夠在存儲(chǔ)核心電路以活動(dòng)狀態(tài)等待數(shù)據(jù)寫(xiě)入操作開(kāi)始的期間降低其電源電路中的電流消耗。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)基本目的是提供一種半導(dǎo)體存儲(chǔ)裝置，可以實(shí)質(zhì)上解決因現(xiàn)有技術(shù)的局限和缺陷所帶來(lái)的一個(gè)或多個(gè)問(wèn)題。
本發(fā)明的特征和優(yōu)點(diǎn)將在下面的說(shuō)明書(shū)中進(jìn)行描述，并在說(shuō)明書(shū)與附圖部分地變得明顯，或經(jīng)由根據(jù)說(shuō)明書(shū)提供的技術(shù)對(duì)本發(fā)明所進(jìn)行的實(shí)施而掌握。本發(fā)明的多個(gè)目的以及其他特點(diǎn)和優(yōu)點(diǎn)可以由本說(shuō)明書(shū)完整、清楚、簡(jiǎn)明、明確地具體說(shuō)明的半導(dǎo)體存儲(chǔ)裝置來(lái)實(shí)現(xiàn)和獲得，從而使得本領(lǐng)域普通技術(shù)人員能夠?qū)嵤┍景l(fā)明。
為了實(shí)現(xiàn)這些和其他與本發(fā)明目的一致的優(yōu)點(diǎn)，本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置，包括DRAM存儲(chǔ)核心電路，該存儲(chǔ)核心電路包含字線；電源電路，被設(shè)置為在第一狀態(tài)和第二狀態(tài)中擇一的狀態(tài)下運(yùn)行，以生成預(yù)定的電源電壓并提供給DRAM存儲(chǔ)核心電路，所述電源電路在第一狀態(tài)下消耗的電流大于在所述第二狀態(tài)下消耗的電流；以及控制電路，設(shè)置該控制電路以控制所述電源電路，使得所述電源電路在字線激活到字線解除激活期間從所述第一狀態(tài)切換到所述第二狀態(tài)，隨后再返回所述第一狀態(tài)。
根據(jù)本發(fā)明中至少一個(gè)實(shí)施例，即便在所述存儲(chǔ)核心電路的操作正在運(yùn)行期間，當(dāng)字線被激活到等待狀態(tài)以等待數(shù)據(jù)被寫(xiě)入時(shí)，電源電路也可以從活動(dòng)狀態(tài)切換到備用狀態(tài)以降低能量消耗。


下面結(jié)合附圖所進(jìn)行的詳細(xì)描述，可以使本發(fā)明的其他目的和進(jìn)一步的特點(diǎn)更加清楚明確，在附圖中圖1為示出根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的配置實(shí)例的示意圖；圖2為電源電路的配置實(shí)例圖；圖3為狀態(tài)檢測(cè)電路的配置實(shí)例圖；圖4為脈沖生成電路的輸入/輸出波形圖；圖5為延遲電路的輸入/輸出波形圖；圖6為用以解釋圖1所示半導(dǎo)體存儲(chǔ)裝置的讀出操作的時(shí)序圖；圖7為用以解釋圖1所示半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入操作的時(shí)序圖；圖8為用以解釋圖1所示半導(dǎo)體存儲(chǔ)裝置的刷新操作的時(shí)序圖；圖9為用以解釋半導(dǎo)體存儲(chǔ)裝置、存儲(chǔ)核心電路、以及電源電路在寫(xiě)入操作時(shí)的狀態(tài)的示意圖；圖10為示出根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的配置實(shí)例的示意圖；圖11為狀態(tài)檢測(cè)電路的配置實(shí)例圖；圖12為用以解釋圖10所示半導(dǎo)體存儲(chǔ)裝置的讀出操作的時(shí)序圖；圖13為用以解釋圖10所示半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入操作的時(shí)序圖；圖14為用以解釋圖10所示半導(dǎo)體存儲(chǔ)裝置的刷新操作的時(shí)序圖。
具體實(shí)施例方式
下面，將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行描述。
圖1為本發(fā)明中半導(dǎo)體存儲(chǔ)裝置的一個(gè)配置實(shí)例圖，圖1中的半導(dǎo)體存儲(chǔ)裝置10包括核心控制電路11，存儲(chǔ)核心電路12，狀態(tài)檢測(cè)電路13，電源電路14，以及輸入輸出緩沖器15。
核心控制電路11經(jīng)由多個(gè)襯墊(pad)從外部源接收地址信號(hào)A0至A20和控制信號(hào)/CE1、/OE和/WE?？刂菩盘?hào)/CE1、/OE和/WE分別對(duì)應(yīng)于芯片使能信號(hào)、輸出使能信號(hào)和寫(xiě)入使能信號(hào)。核心控制電路11對(duì)各地址信號(hào)和各控制信號(hào)進(jìn)行解碼，并根據(jù)解碼結(jié)果生成不同的控制信號(hào)rrz、wlz、saez、rstrz、clpz、readz、writez和refz。這些控制信號(hào)被提供給存儲(chǔ)核心電路12和狀態(tài)檢測(cè)電路13。
存儲(chǔ)核心電路12包括存儲(chǔ)陣列、行解碼器、列解碼器等。列解碼器對(duì)外部源提供的列地址進(jìn)行解碼，并激活由該列地址指定的列選擇線。行解碼器對(duì)外部源提供的行地址進(jìn)行解碼，并激活由該行地址指定的行選擇線。
存儲(chǔ)單元MC(存儲(chǔ)電容器)與激活后的字線WL相連接，存儲(chǔ)在該存儲(chǔ)單元MC內(nèi)的數(shù)據(jù)被讀出到位線中，并被讀出放大器放大。在讀出操作中，經(jīng)讀出放大器放大的數(shù)據(jù)由激活的列選擇線CL進(jìn)行選擇，并經(jīng)由輸入/輸出緩沖器15將所選擇的數(shù)據(jù)輸出至所述半導(dǎo)體存儲(chǔ)裝置的外圍設(shè)備。在寫(xiě)入操作中，寫(xiě)入數(shù)據(jù)由位于所述半導(dǎo)體存儲(chǔ)裝置外面的外部源經(jīng)由輸入/輸出緩沖器15提供，并在激活的列選擇線CL所選擇的列地址被寫(xiě)入到讀出放大器中。該寫(xiě)入數(shù)據(jù)和由存儲(chǔ)單元讀出的數(shù)據(jù)，以及應(yīng)該被恢復(fù)的數(shù)據(jù)均被寫(xiě)入與激活的字線WL相連接的存儲(chǔ)單元中。
根據(jù)核心控制電路11生成的控制信號(hào)，狀態(tài)檢測(cè)電路13生成電源電路激活信號(hào)powactz。該電源電路激活信號(hào)powactz被提供給電源電路14。
根據(jù)電源電路激活信號(hào)powactz的高電平(被斷定)狀態(tài)，電源電路14進(jìn)入活動(dòng)狀態(tài)。根據(jù)電源電路激活信號(hào)powactz的低電平(被解除斷定)狀態(tài)，電源電路14進(jìn)入備用狀態(tài)。無(wú)論其處于活動(dòng)狀態(tài)還是備用狀態(tài)，電源電路14生成上升電平VPP，上升電平VOO，和負(fù)值電平VNN，并提供給存儲(chǔ)核心電路12。
如圖1所示的半導(dǎo)體存儲(chǔ)裝置10被設(shè)計(jì)為用以提供可兼容SRAM的接口。配置半導(dǎo)體存儲(chǔ)裝置10，使得用以讀出操作的存儲(chǔ)核心操作緊隨命令輸入之后開(kāi)始運(yùn)行，而用以寫(xiě)入操作的存儲(chǔ)核心操作則開(kāi)始于相關(guān)寫(xiě)入命令周期的末端。具體地，當(dāng)芯片使能信號(hào)/CE和寫(xiě)入使能信號(hào)/WE兩者均被斷定處于低電平時(shí)，則據(jù)此對(duì)存儲(chǔ)核心電路12開(kāi)始進(jìn)行模塊選擇、字線激活、以及讀出放大器激活，隨后當(dāng)芯片使能信號(hào)/CE和寫(xiě)入使能信號(hào)/WE兩者均被解除上述斷定而處于高電平時(shí)，寫(xiě)入數(shù)據(jù)被固定在作為觸發(fā)器的寫(xiě)入使能信號(hào)/WE的上升沿，從而對(duì)存儲(chǔ)核心電路12進(jìn)行與預(yù)定地址關(guān)聯(lián)的預(yù)定數(shù)據(jù)的寫(xiě)入操作。
在上述寫(xiě)入操作中，從根據(jù)寫(xiě)入使能信號(hào)/WE的被斷定而完成對(duì)存儲(chǔ)核心電路12的寫(xiě)入操作準(zhǔn)備、從而進(jìn)入預(yù)充電完成狀態(tài)的時(shí)間，到根據(jù)寫(xiě)入使能信號(hào)/WE的被解除斷定而實(shí)際運(yùn)行該寫(xiě)入操作的時(shí)間的時(shí)段期間，所述存儲(chǔ)核心電路并不消耗電流。在本發(fā)明中，當(dāng)完成存儲(chǔ)核心電路12上的寫(xiě)入操作準(zhǔn)備從而進(jìn)入預(yù)充電完成狀態(tài)時(shí)，電源電路14被設(shè)置為備用狀態(tài)以降低電源電路14中的電流消耗，直到實(shí)際寫(xiě)入操作開(kāi)始。當(dāng)實(shí)際寫(xiě)入操作開(kāi)始后，該電源電路14被切換到活動(dòng)狀態(tài)。
圖2為示出電源電路14的配置實(shí)例的示意圖。如圖2所示的電源電路14是用以生成上升電平VPP的部分，其包括活動(dòng)模式檢測(cè)器21、備用模式檢測(cè)器22、活動(dòng)模式振蕩器23、備用模式振蕩器24、振蕩器選擇器25和激勵(lì)電路26。
活動(dòng)模式檢測(cè)器21和備用模式檢測(cè)器22對(duì)上升電平VPP進(jìn)行監(jiān)測(cè)，并在該上升電平VPP小于預(yù)設(shè)的參考電平時(shí)斷定相應(yīng)的檢測(cè)器輸出。根據(jù)來(lái)自活動(dòng)模式檢測(cè)器21和備用模式檢測(cè)器22的相應(yīng)檢測(cè)器輸出的斷定，活動(dòng)模式振蕩器23模式振蕩器24振蕩以生成各自的振蕩信號(hào)osca和oscb。當(dāng)電源電路激活信號(hào)powactz為高電平時(shí)，振蕩器選擇器25選擇振蕩信號(hào)osca以提供給激勵(lì)電路26，當(dāng)電源電路激活信號(hào)powactz為低電平時(shí)，振蕩器選擇器25選擇振蕩信號(hào)oscb以提供給激勵(lì)電路26。
根據(jù)振蕩器選擇器25所提供的振蕩信號(hào)，激勵(lì)電路26利用外部電源電壓Vdd重復(fù)進(jìn)行電容器的充電和放電循環(huán)，通過(guò)利用電容器的累加充電電壓經(jīng)由外部電源電壓Vdd而上升的現(xiàn)象，生成高于外部電源電壓Vdd的上升電平VPP。所生成的上升電平VPP被提供給存儲(chǔ)核心電路12，并被用作例如字線WL的激活電平。
與備用模式檢測(cè)器22相比，活動(dòng)模式檢測(cè)器21具有較快的檢測(cè)速度和較高的電流消耗。也就是說(shuō)，例如，活動(dòng)模式檢測(cè)器21和備用模式檢測(cè)器22均可以包括有用以對(duì)由上升電平VPP分出的電壓與參考電壓進(jìn)行比較的差分放大器，而流經(jīng)活動(dòng)模式檢測(cè)器21和備用模式檢測(cè)器22各自的差分放大器的偏置電流可以不同。與備用模式振蕩器24相比，活動(dòng)模式振蕩器23具有較短的振蕩周期和較高的電流消耗。
備用模式檢測(cè)器22和備用模式振蕩器24可以一直運(yùn)行。而活動(dòng)模式檢測(cè)器21和活動(dòng)模式振蕩器23只有在電源電路激活信號(hào)powactz為高電平時(shí)才運(yùn)行。
因而，當(dāng)電源電路激活信號(hào)powactz為高電平時(shí)，活動(dòng)模式檢測(cè)器21和活動(dòng)模式振蕩器23運(yùn)行，具有較短振蕩周期的振蕩信號(hào)osca被振蕩器選擇器25選擇并提供給激勵(lì)電路26。由此，當(dāng)電源電路激活信號(hào)powactz為高電平時(shí)，上升電平VPP的下降情況被迅速檢測(cè)到，并且該上升電平VPP經(jīng)由高頻激勵(lì)操作迅速升高。所述上升電平VPP因此而迅速恢復(fù)其預(yù)設(shè)電平值。然而，在此情形下，所述活動(dòng)模式檢測(cè)器21和活動(dòng)模式振蕩器23的運(yùn)行會(huì)消耗較高的電流。
反之，當(dāng)電源電路激活信號(hào)powactz為低電平時(shí)，所述活動(dòng)模式檢測(cè)器21和活動(dòng)模式振蕩器23并不運(yùn)行。在此情形下，具有較長(zhǎng)振蕩周期的振蕩信號(hào)oscb被振蕩器選擇器25選擇并提供給激勵(lì)電路26。由此，當(dāng)電源電路激活信號(hào)powactz為低電平時(shí)，對(duì)上升電平VPP下降情況的檢測(cè)相對(duì)緩慢，上升電平VPP經(jīng)由低頻激勵(lì)操作相對(duì)緩慢地進(jìn)行升高。上升電平VPP因此而恢復(fù)到預(yù)期電平值。而在此情形下，因?yàn)榛顒?dòng)模式檢測(cè)器21和活動(dòng)模式振蕩器23沒(méi)有運(yùn)行，所以電流消耗相對(duì)較低。
可以給上升電平VPP和負(fù)值電平VNN均提供如圖2所示的相同配置。也就是說(shuō)，電源電路14可以被配置為根據(jù)上升電平VPP和負(fù)值電平VNN而在活動(dòng)模式和備用模式之間進(jìn)行切換。利用這種配置，就可以根據(jù)不同情況而降低電流消耗或?qū)崿F(xiàn)較快的響應(yīng)速度。
圖3為狀態(tài)檢測(cè)電路13的配置實(shí)例圖。如圖3所示的狀態(tài)檢測(cè)電路13包括脈沖生成電路31、延遲電路32、或非(NOR)門(mén)33到36、與非(NAND)門(mén)37到38，以及反相器39。輸入至狀態(tài)檢測(cè)電路13的系列控制信號(hào)saez、clpz、readz、writez和refz由核心控制電路11生成。信號(hào)saez被設(shè)計(jì)為當(dāng)激活讀出放大器時(shí)處于高電平。信號(hào)clpz被設(shè)計(jì)為當(dāng)激活列選擇線時(shí)處于高電平。在信號(hào)readz被設(shè)計(jì)為在讀出操作的存儲(chǔ)核心電路12運(yùn)行期間處于高電平。信號(hào)writez被設(shè)計(jì)為在寫(xiě)入操作的存儲(chǔ)核心電路12運(yùn)行期間處于高電平。信號(hào)refz被設(shè)計(jì)為在刷新操作的存儲(chǔ)核心電路12運(yùn)行期間處于高電平。信號(hào)sttz為初始化信號(hào)，在半導(dǎo)體存儲(chǔ)裝置10通電時(shí)生成高電平脈沖。
圖4為脈沖生成電路31的輸入/輸出波形圖。如圖4所示，脈沖生成電路31根據(jù)輸入信號(hào)的下降沿(falling edge)而生成高電平脈沖。圖5為延遲電路32的輸入/輸出波形圖。如圖5所示，延遲電路32的輸出根據(jù)輸入信號(hào)的上升沿而立即變成高電平，并隨輸入信號(hào)的下降沿之后經(jīng)過(guò)一段預(yù)定的延遲時(shí)間而變?yōu)榈碗娖?。也就是說(shuō)，延遲電路32被僅僅用以延遲輸入信號(hào)的下降沿，以擴(kuò)展輸入信號(hào)的脈沖寬度。
再回到圖3，狀態(tài)檢測(cè)電路13中的或非門(mén)35和36構(gòu)成閉鎖裝置(latch)，其由初始化信號(hào)sttz導(dǎo)入閉鎖狀態(tài)，此時(shí)或非門(mén)35輸出低電平。在讀出操作或刷新操作時(shí)，輸入到或非門(mén)33的信號(hào)readz或refz變成高電平，由此或非門(mén)34的輸出也變成高電平，從而導(dǎo)致電源電路激活信號(hào)powactz立即改變?yōu)楦唠娖?。在完成讀出操作或刷新操作后，readz或refz變?yōu)榈碗娖?，隨后響應(yīng)于上述改變或非門(mén)34的輸出變成低電平。由此，在經(jīng)過(guò)一段預(yù)設(shè)延遲時(shí)間之后，電源電路激活信號(hào)powactz也變?yōu)榈碗娖健?br> 在寫(xiě)入操作時(shí)，響應(yīng)于輸入至或非門(mén)33的信號(hào)writez的高電平狀態(tài)，電源電路激活信號(hào)powactz立即改變?yōu)楦唠娖健．?dāng)用以激活讀出放大器的信號(hào)saez隨后變?yōu)楦唠娖綍r(shí)，與非門(mén)38的輸出改變?yōu)榈碗娖剑瑥亩鴮?dǎo)致脈沖生成電路31生成高電平脈沖。該高電平脈沖引起閉鎖狀態(tài)的反轉(zhuǎn)，從而導(dǎo)致或非門(mén)35輸出高電平。由此，或非門(mén)34的輸出改變?yōu)榈碗娖剑蚨舆t電路32輸出的電源電路激活信號(hào)powactz在經(jīng)過(guò)一段預(yù)設(shè)延遲時(shí)間后改變?yōu)榈碗娖健?br> 此后，開(kāi)始進(jìn)行實(shí)際寫(xiě)入操作。因?yàn)榧せ盍羞x擇線的信號(hào)clpz處于高電平，反相器39的輸出改變?yōu)楦唠娖?。從而引起閉鎖狀態(tài)的反轉(zhuǎn)，并導(dǎo)致或非門(mén)35的輸出處于低電平。由此，或非門(mén)34的輸出改變?yōu)楦唠娖?，因而延遲電路32輸出的電源電路激活信號(hào)powactz立即改變?yōu)楦唠娖健?br> 此后，在存儲(chǔ)核心電路12上的寫(xiě)入操作結(jié)束，導(dǎo)致writez變成低電平。由此，或非門(mén)34的輸出變?yōu)榈碗娖?，因而延遲電路32輸出的電源電路激活信號(hào)powactz在經(jīng)過(guò)一段預(yù)設(shè)延遲時(shí)間后改變?yōu)榈碗娖健?br> 圖6用以解釋圖1所示半導(dǎo)體存儲(chǔ)裝置10在讀出操作時(shí)的時(shí)序圖。該半導(dǎo)體存儲(chǔ)裝置10的讀出操作將參考圖6在下面給出描述。
響應(yīng)于芯片使能信號(hào)/CE和輸出使能信號(hào)/OE的低電平狀態(tài)，核心控制電路11對(duì)輸入信號(hào)進(jìn)行解碼以確定輸入命令。由于輸出使能信號(hào)/OE為低電平，因此確定為讀出操作被請(qǐng)求，從而信號(hào)readz被設(shè)置為高電平。由此，電源電路激活信號(hào)powactz改變?yōu)楦唠娖剑栽O(shè)置電源電路14進(jìn)入活動(dòng)狀態(tài)。進(jìn)而，模塊選擇信號(hào)rrz變?yōu)楦唠娖剑瑩?jù)此選擇核心電路12內(nèi)設(shè)置的多個(gè)模塊中的一個(gè)模塊。
響應(yīng)于rrz的高電平狀態(tài)，字線激活信號(hào)wlz變?yōu)楦唠娖剑瑥亩せ钏x擇的模塊中的一條字線WL。響應(yīng)于wlz的高電平狀態(tài)，讀出放大器激活信號(hào)saez變?yōu)楦唠娖?，從而激活所選擇的模塊中的讀出放大器。響應(yīng)于saez的高電平狀態(tài)，列選擇線激活信號(hào)clpz將生成高電平脈沖，從而激活列選擇線CL。從核心電路12中輸出數(shù)據(jù)以響應(yīng)該列選擇線CL的激活，從而導(dǎo)致輸出數(shù)據(jù)DQ1到DQ6被固定。
響應(yīng)于saez的高電平狀態(tài)，恢復(fù)完成信號(hào)rstrz變成高電平。在本實(shí)例中，正在運(yùn)行的操作為讀出操作，響應(yīng)于rstrz的高電平，wlz變?yōu)榈碗娖?，從而使得字線WL解除激活(deactivate)。此后，響應(yīng)于wlz的低電平狀態(tài)，saez變成低電平以使得讀出放大器解除激活。進(jìn)而，響應(yīng)于saez的低電平狀態(tài)，rrz變成低電平以使得模塊選擇解除激活。隨后，響應(yīng)于rrz的低電平狀態(tài)，readz變成低電平，從而結(jié)束響應(yīng)于讀出命令的核心操作。響應(yīng)于readz的低電平狀態(tài)，電源電路激活信號(hào)powactz變?yōu)榈碗娖?，以使電源電?4返回備用狀態(tài)。
圖7為用以解釋圖1所示半導(dǎo)體存儲(chǔ)裝置10在寫(xiě)入操作時(shí)的時(shí)序圖。該半導(dǎo)體存儲(chǔ)裝置10的寫(xiě)入操作將參考圖7在下面給出描述。
響應(yīng)于芯片使能信號(hào)/CE1和寫(xiě)入使能信號(hào)/WE的低電平狀態(tài)，核心控制電路11對(duì)輸出信號(hào)進(jìn)行解碼以確定輸入命令。由于寫(xiě)入使能信號(hào)/WE為低電平，因此確定為寫(xiě)入操作被請(qǐng)求，從而信號(hào)writez被設(shè)置為高電平。由此，電源電路激活信號(hào)powactz改變?yōu)楦唠娖?，以設(shè)置電源電路14進(jìn)入活動(dòng)狀態(tài)。進(jìn)而，模塊選擇信號(hào)rrz變?yōu)楦唠娖剑纱诉x擇核心電路12內(nèi)設(shè)置的多個(gè)模塊中的一個(gè)模塊。
響應(yīng)于rrz的高電平狀態(tài)，字線激活信號(hào)wlz變?yōu)楦唠娖?，從而激活所選擇的模塊中的一條字線WL。響應(yīng)于wlz的高電平狀態(tài)，讀出放大器激活信號(hào)saez變?yōu)楦唠娖剑瑥亩せ钏x擇的模塊中的讀出放大器。
在所述讀出放大器被激活之后，任何一條列選擇線CL都準(zhǔn)備好被激活，然而，在寫(xiě)入操作情形下，只有寫(xiě)入數(shù)據(jù)已經(jīng)被固定時(shí)，列選擇線CL才能被激活。因?yàn)閳D7所示的實(shí)例涉及長(zhǎng)周期的應(yīng)用情形，所以數(shù)據(jù)的固定(即，DQ1-16的“有效”)僅出現(xiàn)于saez從低電平到高電平轉(zhuǎn)換后的長(zhǎng)時(shí)間的延遲之后。
雖然恢復(fù)完成信號(hào)rstrz可以響應(yīng)于saez的高電平狀態(tài)而變成高電平，然而與在讀出操作時(shí)不同，在寫(xiě)入操作中并不會(huì)產(chǎn)生字線WL的解除激活。在此狀態(tài)下，存儲(chǔ)核心電路12中就沒(méi)有電流消耗，由此電源電路激活信號(hào)powactz會(huì)在saez從低電平到高電平轉(zhuǎn)換后再經(jīng)過(guò)一段預(yù)設(shè)延遲時(shí)間而變?yōu)榈碗娖剑瑥亩鴮㈦娫措娐?4設(shè)置為備用狀態(tài)。在并非長(zhǎng)周期應(yīng)用的情形下，于powactz經(jīng)過(guò)一段預(yù)設(shè)延遲時(shí)間而變成低電平之前，信號(hào)clpz變成高電平，因此powactz并不能實(shí)際上變成低電平，電源電路也就不會(huì)處在備用狀態(tài)。
由于響應(yīng)于寫(xiě)入使能信號(hào)/WE的高電平狀態(tài)而固定數(shù)據(jù)，因此生成clpz的高電平脈沖以將數(shù)據(jù)寫(xiě)入存儲(chǔ)核心電路12。響應(yīng)于clpz的高電平脈沖，電源電路激活信號(hào)powactz變成高電平以使得所述電源電路14返回活動(dòng)狀態(tài)。隨著信號(hào)rstrwz變成高電平而表示寫(xiě)入存儲(chǔ)核心電路12的數(shù)據(jù)已經(jīng)被充分恢復(fù)，wlz變?yōu)榈碗娖?，從而使得字線WL解除激活。
此后，響應(yīng)于wlz的低電平狀態(tài)，saez變成低電平以使得讀出放大器解除激活。進(jìn)而，響應(yīng)于saez的低電平狀態(tài)，rrz變成低電平，從而使得模塊選擇解除激活。隨后，響應(yīng)于rrz的低電平狀態(tài)，writez變?yōu)榈碗娖?，從而結(jié)束響應(yīng)于寫(xiě)入命令的核心操作。響應(yīng)于writez的低電平狀態(tài)，電源電路激活信號(hào)powactz變?yōu)榈碗娖?，以使得電源電?4返回備用狀態(tài)。
圖8為用以解釋圖1所示半導(dǎo)體存儲(chǔ)裝置10在刷新操作時(shí)的時(shí)序圖。該半導(dǎo)體存儲(chǔ)裝置10的刷新操作將參考圖8在下面給出描述。
在刷新操作時(shí)不需要輸入任何外部命令，因?yàn)樗⑿虏僮骺梢栽诎雽?dǎo)體存儲(chǔ)裝置10中自動(dòng)運(yùn)行。響應(yīng)于refz的高電平狀態(tài)，電源電路激活信號(hào)powactz變?yōu)楦唠娖剑詫㈦娫措娐?4設(shè)置為活動(dòng)狀態(tài)。
進(jìn)而，模塊選擇信號(hào)rrz改變?yōu)楦唠娖剑纱诉x擇存儲(chǔ)核心電路12中設(shè)置的多個(gè)模塊中的一個(gè)。響應(yīng)于rrz的高電平狀態(tài)，字線激活信號(hào)wlz變成高電平，從而激活所選擇模塊中的一條字線WL。響應(yīng)于wlz的高電平狀態(tài)，讀出放大器激活信號(hào)saez變?yōu)楦唠娖?，從而激活所選擇模塊中的讀出放大器。
響應(yīng)于saez的高電平狀態(tài)，恢復(fù)完成信號(hào)rstrz變成高電平。在本實(shí)例中正在運(yùn)行的操作為刷新操作，響應(yīng)于rstrz的高電平狀態(tài)，wlz變?yōu)榈碗娖?，從而使得字線WL解除激活。此后，響應(yīng)于wlz的低電平狀態(tài)，saez變?yōu)榈碗娖揭允沟米x出放大器解除激活。進(jìn)而，響應(yīng)于saez的低電平狀態(tài)，rrz變?yōu)榈碗娖揭允沟媚K選擇解除激活。隨后，響應(yīng)于rrz的低電平狀態(tài)，Refz變?yōu)榈碗娖?，從而結(jié)束刷新操作中的核心操作。響應(yīng)于refz的低電平狀態(tài)，電源電路激活信號(hào)powactz變?yōu)榈碗娖剑允沟秒娫措娐?4返回備用狀態(tài)。
如上所述，圖1中的半導(dǎo)體存儲(chǔ)裝置10被配置為其電源電路14在存儲(chǔ)核心電路12的讀出操作或刷新操作的運(yùn)行期間一直處于活動(dòng)狀態(tài)。另一方面，在寫(xiě)入操作期間，即便存儲(chǔ)核心電路12正在運(yùn)行，當(dāng)字線和讀出放大器被激活到等待狀態(tài)以等待數(shù)據(jù)被寫(xiě)入時(shí)，電源電路14也會(huì)自活動(dòng)狀態(tài)切換到備用狀態(tài)以降低能量消耗。
圖9為用以解釋所述半導(dǎo)體存儲(chǔ)裝置10、存儲(chǔ)核心電路12、以及電源電路14在寫(xiě)入操作時(shí)的狀態(tài)的示意圖。如圖9所示，當(dāng)芯片使能信號(hào)/CE和寫(xiě)入使能信號(hào)/WE兩者均被斷定處于低電平時(shí)，響應(yīng)于上述斷定，半導(dǎo)體存儲(chǔ)裝置10、存儲(chǔ)核心電路12、以及電源電路14從備用狀態(tài)(stb)切換到活動(dòng)狀態(tài)(active)。當(dāng)對(duì)活動(dòng)狀態(tài)下的存儲(chǔ)核心電路12進(jìn)行模塊選擇、字線WL激活、讀出放大器SA激活時(shí)，存儲(chǔ)核心電路12被設(shè)置為在寫(xiě)入操作準(zhǔn)備完成之后的預(yù)充電預(yù)備狀態(tài)(即處于數(shù)據(jù)量足以激活字線和讀出放大器的狀態(tài))。此后，電源電路14被設(shè)置為備用狀態(tài)，以在實(shí)際寫(xiě)入操作開(kāi)始之前的時(shí)間段內(nèi)降低電源電路14的電流消耗。
隨后，當(dāng)芯片使能信號(hào)/CE和寫(xiě)入使能信號(hào)/WE兩者均被解除上述斷定而處于高電平時(shí)，寫(xiě)入數(shù)據(jù)被固定在作為觸發(fā)器的寫(xiě)入使能信號(hào)/WE的上升沿，從而對(duì)存儲(chǔ)核心電路12進(jìn)行與預(yù)定地址關(guān)聯(lián)的預(yù)定數(shù)據(jù)的寫(xiě)入操作。由此，電源電路14使用如上所述的列選擇線激活信號(hào)作為觸發(fā)器而返回到活動(dòng)狀態(tài)。這使得電源電路14能夠以足夠快的響應(yīng)速度對(duì)由于針對(duì)存儲(chǔ)核心電路12的寫(xiě)入操作而引起的電壓波動(dòng)作出響應(yīng)。
上述實(shí)施例涉及將本發(fā)明適用于可兼容SRAM的DRAM中的情況。但應(yīng)該注意，本發(fā)明適用的半導(dǎo)體存儲(chǔ)裝置并不僅僅局限于具有兼容SRAM的DRAM，而還可以是普通DRAM。下面將給出本發(fā)明適用于普通DRAM時(shí)的描述。
圖10為本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的一個(gè)配置實(shí)例圖。圖10中的半導(dǎo)體存儲(chǔ)裝置100為一種SDRAM(同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)，包括核心控制電路101、存儲(chǔ)核心電路102、狀態(tài)檢測(cè)電路103、電源電路104、以及輸入/輸出緩沖器105。
核心控制電路101從外部源的引腳接收地址信號(hào)A0到A20、時(shí)鐘信號(hào)CLK、控制信號(hào)/RAS、/CAS和/WE，該控制信號(hào)/RAS、/CAS和/WE分別對(duì)應(yīng)于行地址濾波信號(hào)、列地址濾波信號(hào)和寫(xiě)入使能信號(hào)。該核心控制電路101對(duì)地址信號(hào)和控制信號(hào)進(jìn)行解碼，并根據(jù)解碼結(jié)果生成不同的控制信號(hào)rrz、wlz、saez、rstrz、clpz、rasz和refz。這些控制信號(hào)被提供給存儲(chǔ)核心電路102和狀態(tài)檢測(cè)電路103。
存儲(chǔ)核心電路102的配置和圖1所示的存儲(chǔ)核心電路12相同。狀態(tài)檢測(cè)電路103根據(jù)由核心控制電路101生成的控制信號(hào)生成電源電路激活信號(hào)powactz。該電源電路激活信號(hào)powactz被提供給電源電路104。電源電路104的配置和運(yùn)行與圖1所示的電源電路14相同。其配置如圖2所示。
圖11為狀態(tài)檢測(cè)電路103的配置實(shí)例圖。如圖11所示的狀態(tài)檢測(cè)電路103包括脈沖生成電路131、延遲電路132、反相器133、或非門(mén)134到136、與非門(mén)137到138、以及反相器139和140。輸入至狀態(tài)檢測(cè)電路103的各種控制信號(hào)saez、clpz、rasz和refz由核心控制電路101生成。當(dāng)激活讀出放大器時(shí)，信號(hào)saez被設(shè)計(jì)為處于高電平；當(dāng)激活列選擇線時(shí)，信號(hào)clpz被設(shè)計(jì)為處于高電平；在存儲(chǔ)核心電路102處在活動(dòng)狀態(tài)(即字線WL處在活動(dòng)狀態(tài)時(shí))期間，信號(hào)rasz被設(shè)計(jì)為處于高電平，在刷新操作的存儲(chǔ)核心電路102運(yùn)行期間，信號(hào)refz被設(shè)計(jì)成高電平。信號(hào)sttz為初始化信號(hào)，在半導(dǎo)體存儲(chǔ)裝置100通電時(shí)生成高電平脈沖。
脈沖生成電路131的配置和運(yùn)行與圖3所示的脈沖生成電路31相同。也就是說(shuō)，如圖4所示，響應(yīng)于輸入信號(hào)的下降沿，該脈沖生成電路131生成高電平脈沖。延遲電路132的配置和運(yùn)行與圖3所示的延遲電路32相同。也就是說(shuō)，如圖5所示，響應(yīng)于輸入信號(hào)的上升沿，延遲電路132的輸出會(huì)立即變成高電平，并自輸入信號(hào)的下降沿經(jīng)過(guò)一段預(yù)定的延遲時(shí)間后，再變?yōu)榈碗娖健?br> 狀態(tài)檢測(cè)電路103中的或非門(mén)135和136構(gòu)成閉鎖裝置，其由初始化信號(hào)sttz導(dǎo)入閉鎖狀態(tài)，此時(shí)或非門(mén)135輸出低電平。在刷新操作時(shí)，輸入到反相器133內(nèi)的信號(hào)rasz變成高電平，由此或非門(mén)134的輸出也變成高電平，從而導(dǎo)致電源電路激活信號(hào)powactz立即改變?yōu)楦唠娖健Ｔ谕瓿伤⑿虏僮骱?，rasz變?yōu)榈碗娖?，隨后響應(yīng)于上述改變或非門(mén)34的輸出變成低電平。由此，在經(jīng)過(guò)一段預(yù)設(shè)延遲時(shí)間之后，電源電路激活信號(hào)powactz也改變?yōu)榈碗娖健?br> 在讀出操作或?qū)懭氩僮髌陂g，響應(yīng)于輸入到變相器133中的rasz的高電平狀態(tài)，電源電路激活信號(hào)powactz立即改變?yōu)楦唠娖健．?dāng)用以激活讀出放大器的信號(hào)saez變成高電平時(shí)，與非門(mén)138的輸出變成低電平，從而導(dǎo)致脈沖生成電路131生成高電平脈沖。該高電平脈沖引起閉鎖狀態(tài)的反轉(zhuǎn)，從而導(dǎo)致或非門(mén)135輸出高電平。由此，或非門(mén)134的輸出改變?yōu)榈碗娖剑蚨舆t電路132輸出的電源電路激活信號(hào)powactz在經(jīng)過(guò)一段預(yù)設(shè)延遲時(shí)間后改變?yōu)榈碗娖健?br> 此后，開(kāi)始在存儲(chǔ)核心電路102上進(jìn)行讀出或?qū)懭氩僮鳌Ｒ驗(yàn)榧せ盍羞x擇線的信號(hào)clpz變成處于高電平，反相器139的輸出改變?yōu)楦唠娖剑瑥亩痖]鎖狀態(tài)的反轉(zhuǎn)，并導(dǎo)致或非門(mén)135的輸出處于低電平。由此，或非門(mén)134的輸出改變?yōu)楦唠娖?，因而延遲電路132輸出的電源電路激活信號(hào)powactz立即變?yōu)楦唠娖健?br> 在此之后，在存儲(chǔ)核心電路102上的讀出或?qū)懭氩僮鹘Y(jié)束，導(dǎo)致rasz變成低電平。由此，或非門(mén)134的輸出改變?yōu)榈碗娖?，因而延遲電路132輸出的電源電路激活信號(hào)powactz在經(jīng)過(guò)一段預(yù)設(shè)延遲時(shí)間后改變?yōu)榈碗娖健?br> 圖12用以解釋圖10所示半導(dǎo)體存儲(chǔ)裝置100在讀出操作時(shí)的時(shí)序圖。該半導(dǎo)體存儲(chǔ)裝置100的讀出操作將參考圖12在下面給出描述。
存儲(chǔ)核心電路102被定義為/RAS＝L、/CAS＝H和/WE＝H的激活命令激活。當(dāng)存儲(chǔ)核心電路102被激活時(shí)，信號(hào)rasz被設(shè)置為高電平。由此，電源電路激活信號(hào)powactz改變?yōu)楦唠娖?，以設(shè)置所述電源電路104進(jìn)入活動(dòng)狀態(tài)。進(jìn)而，模塊選擇信號(hào)rrz變?yōu)楦唠娖剑瑥亩x擇核心電路102內(nèi)設(shè)置的多個(gè)模塊中的一個(gè)模塊。
響應(yīng)于rrz的高電平狀態(tài)，字線激活信號(hào)wlz變?yōu)楦唠娖?，從而激活所選擇的模塊中的一條字線WL。響應(yīng)于wlz的高電平狀態(tài)，讀出放大器激活信號(hào)saez變?yōu)楦唠娖?，從而激活在所選擇的模塊中的讀出放大器。
響應(yīng)于saez的高電平狀態(tài)，恢復(fù)完成信號(hào)rstrz變成高電平。進(jìn)而，在saez完成自低電平至高電平的切換后，經(jīng)過(guò)一段預(yù)設(shè)的延遲時(shí)間，電源電路激活信號(hào)powactz改變?yōu)榈碗娖剑纱穗娫措娐?04被設(shè)置為備用狀態(tài)。
此后，響應(yīng)于被定義為/RAS＝H、/CAS＝L和/WE＝H的讀出命令，信號(hào)readz變成高電平。并且生成高電平脈沖作為列選擇線激活信號(hào)clpz。響應(yīng)于clpz的高電平狀態(tài)，電源電路激活信號(hào)powactz改變?yōu)楦唠娖剑詫㈦娫措娐?04設(shè)置為活動(dòng)狀態(tài)。在讀出操作期間，clpz根據(jù)時(shí)鐘信號(hào)CLK生成，用以從存儲(chǔ)核心電路102讀出下一個(gè)數(shù)據(jù)。
最后，存儲(chǔ)核心電路102被定義為/RAS＝L、/CAS＝H和/WE＝L的預(yù)充電命令解除激活。也就是說(shuō)，wlz變?yōu)榈碗娖揭越獬せ钭志€WL。之后，響應(yīng)于wlz的低電平狀態(tài)，saez變?yōu)榈碗娖?，因此而解除激活讀出放大器。進(jìn)而，響應(yīng)于saez的低電平狀態(tài)，rrz變?yōu)榈碗娖揭越獬せ钅K選擇。隨后，響應(yīng)于rrz的低電平狀態(tài)，readz變?yōu)榈碗娖?，從而結(jié)束響應(yīng)于讀出命令的核心操作。響應(yīng)于rasz的低電平狀態(tài)，電源電路激活信號(hào)powactz改變?yōu)榈碗娖?，以使電源電?04返回備用狀態(tài)。
圖13為用以解釋圖10所示半導(dǎo)體存儲(chǔ)裝置100在寫(xiě)入操作時(shí)的時(shí)序圖。該半導(dǎo)體存儲(chǔ)裝置100的寫(xiě)入操作將參考圖13在下面給出描述。
存儲(chǔ)核心電路102被定義為/RAS＝L、/CAS＝H和/WE＝H的激活命令激活。當(dāng)存儲(chǔ)核心電路102被激活時(shí)，信號(hào)raez被設(shè)置為高電平。由此，電源電路激活信號(hào)powactz變?yōu)楦唠娖?，以將電源電?04設(shè)置為活動(dòng)狀態(tài)。進(jìn)而，模塊選擇信號(hào)rrz變?yōu)楦唠娖?，由此?lái)選擇存儲(chǔ)核心電路102中設(shè)置的多個(gè)模塊中的一個(gè)。
響應(yīng)于rrz的高電平狀態(tài)，字線激活信號(hào)wlz變成高電平，從而激活所選擇模塊中的一條字線WL。響應(yīng)于wlz的高電平狀態(tài)，讀出放大器激活信號(hào)saez變?yōu)楦唠娖?，從而激活所選擇模塊中的讀出放大器。
響應(yīng)于saez的高電平狀態(tài)，恢復(fù)完成信號(hào)rstrz變成高電平。進(jìn)而，在saez完成自低電平至高電平的切換后，經(jīng)過(guò)一段預(yù)設(shè)的延遲時(shí)間，電源電路激活信號(hào)powactz改變?yōu)榈碗娖?，由此電源電?04被設(shè)置為備用狀態(tài)。
此后，響應(yīng)于被定義為/RAS＝H、/CAS＝L和/WE＝L的讀出命令，信號(hào)writez變成高電平。并且生成高電平脈沖以作為列選擇線激活信號(hào)clpz。響應(yīng)于clpz的高電平狀態(tài)，電源電路激活信號(hào)powactz改變?yōu)楦唠娖?，以將電源電?04設(shè)置為活動(dòng)狀態(tài)。在寫(xiě)入操作期間，clpz根據(jù)時(shí)鐘信號(hào)CLK生成，用以將下一個(gè)數(shù)據(jù)寫(xiě)入存儲(chǔ)核心電路102。響應(yīng)于clpz，信號(hào)rstrwz變成高電平，用以表示寫(xiě)入存儲(chǔ)核心電路102的數(shù)據(jù)已經(jīng)被充分恢復(fù)。
最后，存儲(chǔ)核心電路102被定義為/RAS＝L、/CAS＝H和/WE＝L的預(yù)充電命令解除激活。也就是說(shuō)，wlz變?yōu)榈碗娖揭越獬せ钭志€WL，之后，響應(yīng)于wlz的低電平狀態(tài)，saez變?yōu)榈碗娖?，由此解除激活讀出放大器。進(jìn)而，響應(yīng)于saez的低電平狀態(tài)，rrz變?yōu)榈碗娖?，由此解除激活模塊選擇。隨后，響應(yīng)于rrz的低電平狀態(tài)，writez變?yōu)榈碗娖剑瑥亩Y(jié)束響應(yīng)于寫(xiě)入命令的核心操作。響應(yīng)于rasz的低電平狀態(tài)，電源電路激活信號(hào)powactz改變?yōu)榈碗娖剑允闺娫措娐?04返回備用狀態(tài)。
圖14為用以解釋圖10所示半導(dǎo)體存儲(chǔ)裝置100在刷新操作時(shí)的時(shí)序圖。該半導(dǎo)體存儲(chǔ)裝置100的刷新操作將參考圖14在下面給出描述。
Refz和rasz被定義為/RAS＝L、/CAS＝L和/WE＝L的刷新命令改變?yōu)楦唠娖?。響?yīng)于rasz的高電平狀態(tài)，電源電路激活信號(hào)powactz變成高電平，以將電源電路104設(shè)置成活動(dòng)狀態(tài)。
進(jìn)而，模塊選擇信號(hào)rrz變?yōu)楦唠娖剑纱诉x擇存儲(chǔ)核心電路102內(nèi)設(shè)置的多個(gè)模塊中的一個(gè)模塊。響應(yīng)于rrz的高電平狀態(tài)，字線激活信號(hào)wlz變成高電平，從而激活所選擇模塊中的一條字線WL。響應(yīng)于wlz的高電平狀態(tài)，讀出放大器激活信號(hào)saez變?yōu)楦唠娖剑瑥亩せ钏x擇模塊中的讀出放大器。
響應(yīng)于saez的高電平狀態(tài)，恢復(fù)完成信號(hào)rstrz變成高電平。在本實(shí)例中正在運(yùn)行的操作為刷新操作，響應(yīng)于rstrz的高電平狀態(tài)，wlz變成低電平，由此來(lái)解除激活字線WL。此后，響應(yīng)于wlz的低電平狀態(tài)，saez變?yōu)榈碗娖揭越獬せ钭x出放大器。進(jìn)而，響應(yīng)于saez的低電平狀態(tài)，rrz變成低電平以解除激活模塊選擇。隨后，響應(yīng)于rrz的低電平狀態(tài)，refz變成低電平，從而結(jié)束刷新操作中的核心操作。響應(yīng)于rasz的低電平狀態(tài)，電源電路激活信號(hào)powactz變?yōu)榈碗娖?，以使得電源電?04返回備用狀態(tài)。
如上所述，圖10中的半導(dǎo)體存儲(chǔ)裝置100配置為其電源電路104在刷新操作的存儲(chǔ)核心電路102的期間一直被設(shè)置成活動(dòng)狀態(tài)。另一方面，在讀出操作和寫(xiě)入操作期間，即便存儲(chǔ)核心電路102正在運(yùn)行，當(dāng)字線和讀出放大器被激活到等待狀態(tài)以等待數(shù)據(jù)被讀出或?qū)懭霑r(shí)，電源電路104也會(huì)自活動(dòng)狀態(tài)切換到備用狀態(tài)以降低能量消耗。由此，本發(fā)明適用的半導(dǎo)體存儲(chǔ)裝置并不僅僅局限于兼容SRAM的DRAM，還包括如圖10所示的普通DRAM。
此外，本發(fā)明并不局限于這些實(shí)施例，而可以進(jìn)行各種更動(dòng)和修改，但均不偏離本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，包括DRAM存儲(chǔ)核心電路，其包含字線；電源電路，被配置為在第一狀態(tài)和第二狀態(tài)中擇一的狀態(tài)下運(yùn)行，以生成預(yù)定的電源電壓并提供給所述DRAM存儲(chǔ)核心電路，所述電源電路在所述第一狀態(tài)下消耗的電流大于在所述第二狀態(tài)下消耗的電流；以及控制電路，設(shè)置該控制電路以控制所述電源電路，使得所述電源電路在字線激活到字線解除激活期間從所述第一狀態(tài)切換到所述第二狀態(tài)，隨后再返回所述第一狀態(tài)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述半導(dǎo)體存儲(chǔ)裝置具有可兼容SRAM的輸入/輸出接口，并且所述控制電路被配置為在寫(xiě)入操作中控制所述電源電路自所述字線激活到字線解除激活期間從所述第一狀態(tài)切換到所述第二狀態(tài)，然后再返回所述第一狀態(tài)；以及所述控制電路被配置為在讀出操作和刷新操作中控制所述電源電路自所述字線激活到字線解除激活期間保持在所述第一狀態(tài)。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述控制電路被配置為在寫(xiě)入操作和讀出操作中控制所述電源電路自所述字線激活到字線解除激活期間從所述第一狀態(tài)切換到所述第二狀態(tài)，然后再返回所述第一狀態(tài)；以及所述控制電路被配置為在刷新操作中控制所述電源電路自所述字線激活到字線解除激活期間保持在所述第一狀態(tài)。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述電源電路被配置為在所述第一狀態(tài)下以比在第二狀態(tài)下更快的響應(yīng)速度響應(yīng)所述電源電壓的改變，并將所述電源電壓恢復(fù)到預(yù)定電平。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述電源電路包括檢測(cè)電路，被配置為其輸出根據(jù)所述電源電壓的電平而改變；振蕩器電路，被配置為根據(jù)所述檢測(cè)電路的輸出而輸出振蕩信號(hào)；以及激勵(lì)電路，被配置為根據(jù)所述振蕩器電路的振蕩信號(hào)生成所述電源電壓，其中所述檢測(cè)電路在所述第一狀態(tài)下比在所述第二狀態(tài)下消耗更大的電流并且具有更快的響應(yīng)速度，所述振蕩器電路在所述第一狀態(tài)下比在所述第二狀態(tài)下消耗更大的電流并且其振蕩信號(hào)具有更短的振蕩周期。
6.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其中所述檢測(cè)電路包括第一檢測(cè)器；以及第二檢測(cè)器，其中所述振蕩器電路包括第一振蕩器，被配置為根據(jù)所述第一檢測(cè)器的輸出而輸出第一振蕩信號(hào)；第二振蕩器，被配置為根據(jù)所述第二檢測(cè)器的輸出而輸出第二振蕩信號(hào)；以及選擇器，被配置為選擇輸出所述第一振蕩信號(hào)和所述第二振蕩信號(hào)其中之一。
7.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述控制電路被配置為根據(jù)讀出放大器激活信號(hào)來(lái)控制所述電源電路從所述第一狀態(tài)切換到所述第二狀態(tài)，該讀出放大器激活信號(hào)用以激活所述DRAM存儲(chǔ)核心電路中的讀出放大器。
8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，其中所述控制電路被配置為在斷定出現(xiàn)所述讀出放大器激活信號(hào)之后經(jīng)過(guò)預(yù)設(shè)延遲時(shí)間后，控制所述電源電路從所述第一狀態(tài)切換到所述第二狀態(tài)。
9.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其中所述控制電路被配置為在斷定出現(xiàn)所述讀出放大器激活信號(hào)之后經(jīng)過(guò)預(yù)設(shè)所述預(yù)設(shè)延遲時(shí)間前，根據(jù)列選擇線激活信號(hào)的激活使得所述電源電路保持在所述第一狀態(tài)而不切換到所述第二狀態(tài)，所述列選擇線激活信號(hào)用以激活所述DRAM存儲(chǔ)核心電路的列選擇線。
10.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中所述控制電路被配置為根據(jù)列選擇線激活信號(hào)使得所述電源電路自所述第二狀態(tài)返回所述第一狀態(tài)，該列選擇線激活信號(hào)用以激活所述DRAM存儲(chǔ)核心電路的列選擇線。
11.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其中所述第一檢測(cè)器的電流消耗大于所述第二檢測(cè)器的電流消耗，所述第一檢測(cè)器的響應(yīng)速度快于所述第二檢測(cè)器的響應(yīng)速度，并且所述第一檢測(cè)器根據(jù)用以激活所述電源電路的激活信號(hào)而運(yùn)行。
12.如權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)裝置，其中所述第二檢測(cè)器持續(xù)運(yùn)行。
13.如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其中所述選擇器根據(jù)所述激活信號(hào)選擇所述第一振蕩信號(hào)和所述第二振蕩信號(hào)其中之一。
全文摘要
一種具有低電流消耗特性的半導(dǎo)體存儲(chǔ)裝置，包括DRAM存儲(chǔ)核心電路，該存儲(chǔ)核心電路包含字線；電源電路，被配置為第一狀態(tài)和第二狀態(tài)中擇一的狀態(tài)下運(yùn)行，以生成預(yù)定的電源電壓并提供給DRAM存儲(chǔ)核心電路，所述電源電路在第一狀態(tài)下消耗的電流大于在第二狀態(tài)下消耗的電流；以及控制電路，設(shè)置該控制電路以控制所述電源電路，使得所述電源電路在字線激活到字線解除激活期間，從第一狀態(tài)切換到第二狀態(tài)，隨后再返回第一狀態(tài)。
文檔編號(hào)G11C11/409GK101075479SQ20071010331
公開(kāi)日2007年11月21日 申請(qǐng)日期2007年5月18日 優(yōu)先權(quán)日2006年5月18日
發(fā)明者奧山好明, 竹內(nèi)淳, 川久保智廣 申請(qǐng)人:富士通株式會(huì)社