專利名稱：用于擴展存儲器操作裕度并減小第二位效應的方法
技術領域：
本發(fā)明大體上涉及電可程序化且可抹除存儲器，且更明確地說涉及用于在單一存儲單元二位的操作中增大存儲器操作裕度并減小第二位效應(second bit effect)的方法和元件。
背景技術：
基于已知為電可抹除可程序化只讀存儲器(EEPROM)和快閃存儲器的電荷儲存結構的電可程序化且可抹除非易失性存儲器技術用于多種現(xiàn)代應用中。快閃存儲器經設計而具有可獨立地被程序化并讀取的存儲單元陣列。快閃存儲器中的感測放大器(sense amplifier)可用來確定儲存在非易失性存儲器中的數(shù)據(jù)值(一個或多個)。在典型的感測方案中，電流感測放大器將流經正感測的存儲單元的電流與參考電流比較。
許多存儲單元結構用于EEPROM和快閃存儲器。隨著集成電路的尺寸縮減，由于制造過程的可量測性和簡易性，所以對基于電荷陷入介電層的存儲單元結構正產生較大關注?；陔姾上萑虢殡妼拥拇鎯卧Y構包含以產業(yè)名稱，例如氮化物只讀存儲器(Nitride Read-Only Memory)、半導體-氧化物-氮化物-氧化物-半導體(SONOS)和通過熱空穴注入氮化物進行程序化的存儲單元(PHINES)而為人所知的結構。這些存儲單元結構通過將電荷陷入在電荷陷入介電層(例如，氮化硅)中來儲存數(shù)據(jù)。當陷入負電荷時，存儲單元的啟始電壓增大。通過從電荷陷入層去除負電荷來減小存儲單元的啟始電壓。
氮化物只讀存儲器元件使用相對較厚(例如，大于3納米，且通常約為5到9納米)的底部氧化物來防止電荷損失。替代于直接隧穿，可使用能帶-導帶間的隧穿誘導熱空穴注入(BTBTHH)來抹除存儲單元。然而，熱空穴注入促使氧化物損壞，從而導致高啟始電壓存儲單元中電荷損失和低啟始電壓存儲單元中電荷增益。此外，由于電荷陷入結構中電荷的難以抹除的積聚，程序化和抹除循環(huán)期間抹除時間一定會逐漸增加。此電荷積聚是因為空穴注入點和電子注入點彼此不一致且在抹除脈沖之后一些電子殘留而發(fā)生的。另外，在氮化物只讀存儲器快閃存儲器元件的區(qū)段抹除期間，每一存儲單元的抹除速度由于過程變化(例如，通道長度變化)而不同。此抹除速度差異導致抹除狀態(tài)的較大Vt分布，其中一些存儲單元變得難以抹除而一些存儲單元被過度抹除。因此，多次程序化和抹除循環(huán)之后，目標啟始電壓Vt裕度關閉，且觀察到較差耐久性。此現(xiàn)象當所述技術保持按比例縮減時將變得更為嚴重。
傳統(tǒng)的浮動柵極元件在導電浮動柵極中儲存一位電荷。出現(xiàn)了氮化物只讀存儲器存儲單元，其中每一氮化物只讀存儲器存儲單元提供將電荷儲存在氧化物-氮化物-氧化物(ONO)電介質中的二位的快閃存儲單元。在氮化物只讀存儲器存儲單元的典型結構中，氮化物層用作定位在頂部氧化物層與底部氧化物層之間的陷入材料。具有氮化物層的ONO電介質中的電荷可被陷入在氮化物只讀存儲器存儲單元的左側(即，左位)或右側(即，右位)。對左位應用的操作影響右位，或反之亦然，此已知為第二位效應。第二位效應影響氮化物只讀存儲器存儲單元的操作裕度。
一種程序化氮化物只讀存儲器陣列中的存儲單元的常用技術為熱電子注入方法。在抹除操作期間，一種用來抹除存儲單元的常見技術稱作能帶-導帶間的隧穿熱空穴注入。第二位效應的固有問題影響操作裕度。第二位效應是由氮化物只讀存儲器存儲單元中左位與右位的相互作用而導致的。希望具有在電荷陷入存儲器中增大存儲器操作裕度從而顯著減小第二位效應的方法和元件。
本申請案與同時申請且同時在審查階段的美國專利第MXIC P940233(11/425523)號申請案相關，其發(fā)明名稱為”Memory Structure for Expanding aSecond Bit Operation Window”，由吳昭誼所發(fā)明，由本申請案的申請人所擁有。
本申請案與同時申請且同時在審查階段的美國專利第MXIC P940259(11/425541)號申請案相關，其發(fā)明名稱為”Top Dielectric Structures inMemory Devices and Methods for Expanding a Second Bit OperationWindow”，由吳昭誼所發(fā)明，由本申請案的申請人所擁有。
本申請案與同時申請且同時在審查階段的美國專利第MXIC P940260(11/425553)號申請案相關，其發(fā)明名稱為”Bottom Dielectric Structures andHigh-K Memory Structures in Memory Devices and Methods for Expanding aSecond Bit Operation Window”，由吳昭誼所發(fā)明，由本申請案的申請人所擁有。

發(fā)明內容
本發(fā)明描述用于在具有多個存儲單元的電荷陷入存儲器中增大存儲器操作裕度的方法，所述多個存儲單元中每一存儲單元能夠每一存儲單元儲存多個位。在本發(fā)明的第一觀點，描述在單一存儲單元二位的存儲器中增大存儲器操作裕度的第一方法，其通過施加正柵極電壓+Vg將存儲單元抹除為負電壓電平來進行?；蛘?，將負柵極電壓-Vg施加到所述單一存儲單元二位的存儲器以便將所述電荷陷入存儲器抹除為負電壓電平。增大存儲器操作裕度的第二方法通過將所述電荷陷入存儲器抹除為低于初始啟始電壓電平Vt(i)的電壓電平來實現(xiàn)。將電荷陷入存儲器抹除為負電壓電平或抹除為低于初始啟始電壓電平的電壓電平的這兩種方法也稱作接通模式(turn-onmode)(TOM)方法。這兩種抹除方法可在程序化步驟之前(即，預程序化抹除操作)或在程序化步驟之后(即，后程序化抹除操作)實施。
以下實施本發(fā)明的三個實施例中說明兩個示范性抹除操作。這兩個抹除操作包含空穴注入抹除操作和能帶-導帶間的熱空穴抹除操作。在第一實施例中，使用空穴注入通過以正電壓進行的空穴隧穿抹除來抹除電荷陷入存儲器。在第二實施例中，使用空穴注入通過以負電壓進行的空穴隧穿抹除來抹除電荷陷入存儲器。在第三實施例中，使用能帶-導帶間的熱空穴操作來抹除電荷陷入存儲器。適合與電荷陷入存儲器的這些抹除操作結合的操作的程序化技術包含通道熱電子(CHE)。
本發(fā)明的方法適用于具有電荷陷入結構的廣泛種類的存儲器元件，包含(但不限于)具有氮化物-氧化物結構、氧化物-氮化物-氧化物結構、氮化物-氧化物-氮化物-氧化物結構和氧化物-氮化物-氧化物-氮化物-氧化物結構的存儲器元件。例如，在MNOS存儲器元件中，電荷陷入層在介電層上，而不存在配置在電荷陷入層上方的介電層。實際上，多晶硅層形成于電荷陷入層上方。不具有介電層的氮化物-氧化物結構使得能夠容易地從多晶硅層向電荷陷入層對空穴進行注入。
在本發(fā)明的第二觀點，描述一種金屬-氮化物-氧化物-半導體-絕緣體上有硅之(MNOS-SOI)結構的存儲器元件，其在減小第二位效應的同時增大存儲器操作裕度。在不需要施加柵極偏壓Vg的情況下，在源極區(qū)與漏極區(qū)之間形成通道。MNOS-SOI存儲器包括在通道上的電荷陷入結構，其中電荷陷入結構包含配置在介電層上方的氮化硅。或者，所述存儲器元件實施在包括具有氧化物-氮化物-氧化物堆疊的電荷陷入結構的金屬-氧化物-氮化物-氧化物-半導體-絕緣體上有硅之(MONOS-SOI)存儲器中。制造通道的合適的材料包含磊晶硅(epitaxy silicon)或多晶硅?？昭ㄋ泶┠ǔ蚰軒?導帶間的熱空穴抹除的抹除操作可與通道熱電子技術結合而應用。
在本發(fā)明的第三觀點，描述一種金屬-氮化物-氧化物-氮化物-氧化物-半導體(MNONOS)結構的存儲器元件，其應用接通模式方法在減小第二位效應的同時增大操作裕度。MNONOS存儲器結構包括具有在介電層上的氮化硅層的頂部氧化物結構。或者，所述存儲器元件實施在具有氧化物-氮化物-氧化物堆疊的頂部氧化物結構的金屬-氧化物-氮化物-氧化物-氮化物-氧化物-半導體(MONONOS)結構中。也可通過將存儲器元件制造在多晶硅基底上而不是制造在硅基底上，將具有頂部氧化物結構的存儲器元件實施在薄膜晶體管(TFT)結構上。因此，存儲器元件的其它實施例包含MNONOS TFT存儲器結構和MONONOS TFT存儲器結構?？昭ㄋ泶┠ǔ蚰軒?導帶間的熱空穴抹除的抹除操作可與通道熱電子技術結合而應用。接通模式操作可利用高電壓存儲器操作和低電壓存儲器操作兩者。在低電壓存儲器操作中，可選擇低于約加或減+/-8伏特的電壓來實施抹除操作。
在本發(fā)明的第四觀點，描述一種金屬-氧化物-氮化物-氧化物-氮化物-半導體(MONONS)結構的電荷陷入存儲器，其應用接通模式方法來增大操作裕度并減小第二位效應。MONONS存儲器結構包括具有在氮化硅層上的介電層的底部氧化物結構?；蛘?，所述存儲器元件實施在包括具有氧化物-氮化物-氧化物堆疊的底部氧化物結構的MONONOS結構中。也可通過將存儲器元件制造在多晶硅基底上而不是制造在硅基底上，將具有底部氧化物結構的存儲器元件實施在薄膜電晶體(TFT)結構上。因此，存儲器元件的其它實施例包含MONONS TFT存儲器結構和MONONOS TFT存儲器結構。在進一步的實施例中，所述電荷陷入存儲器包括在硅基底上的電荷陷入層上的高介電材料(M(HK)NOS結構)或在多晶硅基底上的電荷陷入層上的高介電材料(M(HK)NOS TFT結構)?？昭ㄋ泶┠ǔ蚰軒?導帶間的熱空穴抹除的抹除操作可與通道熱電子技術結合而應用。接通模式操作可利用高電壓存儲器操作和低電壓存儲器操作兩者。在低電壓存儲器操作中，可選擇低于約加或減+/-8伏特的電壓來實施抹除操作。
有利地，本發(fā)明提供用于在電荷陷入存儲器中增大存儲器操作裕度并減小第二位效應的方法和結構。本發(fā)明也適用于低電壓存儲器應用。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下。


圖1A說明根據(jù)本發(fā)明MNOS結構的示范性電荷陷入存儲單元的簡化結構圖。
圖1B是說明根據(jù)本發(fā)明通過右位的通道熱電子程序化來程序化電荷陷入存儲單元的結構圖。
圖1C是說明根據(jù)本發(fā)明通過左位的通道熱電子程序化來程序化電荷陷入存儲器的結構圖。
圖1D是說明根據(jù)本發(fā)明電荷陷入存儲器的通道區(qū)處的空穴注入抹除的結構圖。
圖2是說明根據(jù)本發(fā)明抹除方法的第一實施例的結構圖，所述抹除方法通過以來自SONOS存儲器中的柵極端子的正柵極電壓使用空穴隧穿抹除而將其抹除為負啟始電壓。
圖3是說明根據(jù)本發(fā)明抹除方法的第二實施例的結構圖，所述抹除方法通過以來自SONOS存儲器中的基底的負柵極電壓使用空穴隧穿抹除而將其抹除為負啟始電壓。
圖4A到圖4B是說明根據(jù)本發(fā)明抹除方法的第三實施例的結構圖，所述抹除方法通過使用對SONOS存儲器的能帶-導帶間的熱空穴抹除而將其抹除為負啟始電壓。
圖5是說明根據(jù)本發(fā)明通過以正柵極電壓進行空穴隧穿的抹除方法的第一實施例的過程的流程圖。
圖6是說明根據(jù)本發(fā)明通過以負柵極電壓進行空穴隧穿的抹除方法的第二實施例的過程的流程圖。
圖7是說明根據(jù)本發(fā)明通過能帶-導帶間的熱空穴抹除的抹除方法的第三實施例的過程的流程圖。
圖8A是說明根據(jù)本發(fā)明MNOS結構中的左位的程序化的結構圖。
圖8B是說明根據(jù)本發(fā)明第二位效應(此實例中指代右位)的相應圖表。
圖9A到圖9B是說明根據(jù)本發(fā)明具有約零伏特啟始電壓的MNOS存儲單元的第二位裕度的圖表，所述啟始電壓在圖9A中用符號Vt表示，且在圖9B中用符號Vt偏移表示。
圖10A和圖10B是說明根據(jù)本發(fā)明具有負啟始電壓電平的啟始電壓的MNOS存儲單元的第二位裕度的圖表，所述啟始電壓在圖10A中用符號Vt表示，且在圖10B中用符號Vt偏移表示。
圖11是說明根據(jù)本發(fā)明實施在MNOS-SOI存儲器中的第一實施例的示意圖。
圖12是說明根據(jù)本發(fā)明實施在MONOS-SOI存儲器中的第二實施例的示意圖。
圖13A到圖13C是說明根據(jù)本發(fā)明通過在MNOS-SOI存儲器中進行空穴隧穿抹除的抹除操作的第一實施例的結構圖。
圖14A到圖14D是說明根據(jù)本發(fā)明通過在MNOS-SOI存儲器中進行能帶-導帶間的熱空穴抹除的抹除操作的第二實施例的結構圖。
圖15A是說明根據(jù)本發(fā)明MNOS-SOI結構中的左位的程序化的結構圖。
圖15B是說明根據(jù)本發(fā)明右位的第二位效應的相應圖表。
圖16說明根據(jù)本發(fā)明與接通模式操作一起使用的具有實施在MNONOS薄膜晶體管存儲器中的多層介電結構的頂部氧化物的第一實施例。
圖17說明根據(jù)本發(fā)明在接通模式操作中使用的具有實施在MONONOS存儲器中的多層堆疊結構的頂部氧化物的第二實施例。
圖18A到圖18C是說明根據(jù)本發(fā)明用于增大在接通模式操作中使用的頂部多層介電結構中的第二位裕度的第一方法的結構圖，其適用于MNONOS存儲器和MNONONOS存儲器的第一和第二實施例兩者。
圖19A到圖19C是說明根據(jù)本發(fā)明用于增大在接通模式操作中使用的頂部多層介電結構中的第二位裕度的第二方法的結構圖，其適用于MNONOS存儲器和MNONONOS存儲器的第一和第二實施例兩者。
圖20A是說明根據(jù)本發(fā)明MNONOS存儲器或MNONONOS存儲器中的左位的程序化的結構圖。
圖20B是說明根據(jù)本發(fā)明右位的第二位效應的相應圖表。
圖21說明根據(jù)本發(fā)明在接通模式操作中使用的具有實施在MONONS存儲器中的多層介電結構的底部氧化物的第一實施例。
圖22說明根據(jù)本發(fā)明在接通模式操作中使用的具有實施在MONONOS存儲器中的多層介電結構的底部氧化物的第二實施例。
圖23說明根據(jù)本發(fā)明在接通模式操作中使用的具有實施在MONONSTFT存儲器中在多晶硅基底上的多層介電結構的底部氧化物的第三實施例。
圖24說明根據(jù)本發(fā)明在接通模式操作中使用的具有實施在MONONOS TFT存儲器中在多晶硅基底上的多層介電結構的底部氧化物的第四實施例。
圖25說明根據(jù)本發(fā)明在接通模式操作中使用的M(HK)NOS存儲器結構的第一實施例，所述M(HK)NOS存儲器結構每一存儲單元具有兩個位且高介電材料堆疊層在硅基底上。
圖26說明根據(jù)本發(fā)明在接通模式操作中使用的M(HK)NOS存儲器結構的第二實施例，在所述M(HK)NOS存儲器結構中高介電材料堆疊層在多晶硅基底上。
圖27A到圖27C是說明根據(jù)本發(fā)明用于增大在接通模式操作中使用的M(HK)NOS存儲器結構的第二位裕度的第一方法的結構圖，在所述M(HK)NOS存儲器結構中高介電材料堆疊層在硅基底或多晶硅基底上。
圖28A到圖28C是說明根據(jù)本發(fā)明用于增大在接通模式操作中使用的M(HK)NOS存儲器結構的第二位裕度的第二方法的結構圖，在所述M(HK)NOS存儲器結構中高介電材料堆疊層在硅基底或多晶硅基底上。
圖29A是說明根據(jù)本發(fā)明M(HK)NOS存儲器或M(HK)NOS TFT存儲器中的左位的程序化的結構圖。
圖29B是說明根據(jù)本發(fā)明右位的第二位效應的相應圖表。
圖30是說明根據(jù)本發(fā)明通過施加正柵極電壓預程序化抹除SONOS型或TFT-SONOS存儲器的過程的流程圖。
圖31是說明根據(jù)本發(fā)明通過施加負柵極電壓預程序化抹除SONOS型或TFT-SONOS存儲器的過程的流程圖。
圖32是說明根據(jù)本發(fā)明預程序化抹除具有頂部氧化物結構的SONOS型或TFT-SONOS存儲器的過程的流程圖。
圖33是說明根據(jù)本發(fā)明預程序化抹除具有底部氧化物結構的SONOS型或TFT-SONOS存儲器的過程的流程圖。
圖34是說明根據(jù)本發(fā)明預程序化抹除包括高介電材料的SONOS型或TFT-SONOS存儲器的過程的流程圖。
100電荷陷入存儲單元110p型基底112、114、1620、1622、1720、1722、2120、2122、2220、2222、2320、2322、2420、2422、2520、2522、2620、2622n+摻雜區(qū)120、1630、1730、2130、2230、2330、2430、2530、2630底部介電結構130、212、312、410電荷陷入結構140、1660、1760、2160、2260、2360、2460、2560、2660p型多晶硅層150、230、330、430、1670、1770、2170、2270、2370、2470、2570、2670柵極電壓Vg152、232、332、432、1672、1772、2176、2276、2376、2476、2576、2676基底電壓Vsub156、234、334、434、1674、1774、2172、2272、2372、2472、2572、2672漏極電壓Vd158、236、336、436、1676、1776、2174、2274、2374、2474、2574、2674源極電壓Vs160、170、240a、240b、340a、340b、420、422、1310、1330、1360、1410、1430、1460、1480、1810、1830、1850、1910、1930、1950、2710、2730、2750、2810、2830、2850箭頭162、814、1514、2014、2914右位172、1320、1340、1420、1440、1820、1840、1920、1940、2720、2740、2820、2840電子180、1350、1450、1470空穴200、300SONOS存儲器210、310第一介電層214、314第二介電層220、320n型多晶硅層
500、600、700、3000、3 100、3200、3300、3400流程510、520、610、620、710、720、3010、3020、3030、3110、3120、3130、3210、3220、3230、3310、3320、3330、3410、3420、3430步驟標號810、1510、2010、2910電荷812、1512、2012、2912左位820、1520、2020、2920曲線1100MNOS-SOI存儲器1110、1210、1610硅基底1120、1140、1220、1652、1752、1756、2134、2150、2232、2236、2250、2334、2350、2432、2436、2450氧化物層1130、1230通道1132、1232n+源極區(qū)1134、1234n+漏極區(qū)1150、1250、1640、2540電荷陷入層1160、1270多晶硅柵極1170、1280柵極偏壓1172、1282源極電壓1174、1284漏極電壓1176、1286基底電壓1190、1290厚度t1200MONOS-SOI存儲器1240底部氧化物層1260頂部氧化物層1600MNONOS存儲器1610、1710、2110、2210、2310、2410、2510、2610p型硅基底1650、1750頂部介電結構1654、1740、1754、2132、2140、2234、2240、2332、2340、2434、2440、2640氮化硅層1700、2200MONONOS存儲器1860a、1860b、1960a、1960b、2760a、2760b、2860a、2860b空穴電荷2100MONONS存儲器2300MONONS TFT存儲器2400MONONOS TFT存儲器2500、2600M(HK)NOS存儲器
2550、2650高介電材料堆疊層具體實施方式
參看圖1到圖34，提供對本發(fā)明的結構實施例和方法的描述。應了解，并不意圖將本發(fā)明限于特定揭示的實施例，而實際上本發(fā)明可使用其它特征、元件、方法和實施例而得以實踐。各種實施例中相似元件一般用相似參考標號表示。
在本發(fā)明的第一觀點，請參看圖1A，繪示說明MNOS結構的示范性電荷陷入存儲單元100的簡化結構圖。電荷陷入存儲單元100具有帶有n+摻雜區(qū)112和114的p型基底110。底部介電結構120(底部氧化物)覆蓋p型基底110，電荷陷入結構130(例如，氮化硅層)覆蓋底部介電結構120，且p型多晶硅層140覆蓋電荷陷入結構130。將柵極電壓Vg 150施加到p型多晶硅層140，且將基底電壓Vsub 152施加到p型基底110。將漏極電壓Vd 156施加到n+摻雜區(qū)114，且將源極電壓Vs 158施加到n+摻雜區(qū)112。
希望將電荷陷入存儲單元100中的MNOS結構作為對實施本方法發(fā)明的說明。MNOS結構具有沒有頂部氧化物的氧化物-氮化物堆疊，其在不存在頂部氧化物的情況下有利地允許空穴直接進入電荷陷入結構130中。在不脫離本發(fā)明的精神的情況下，可實施電荷陷入結構的其它組合，例如氧化物-氮化物-氧化物(ONO)或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)堆疊?？捎冒嗑Ч杌蚪饘俚膹V泛種類的材料來實施p型多晶硅層140。
圖1B說明通過右位162處的通道熱電子來程序化電荷陷入存儲單元100的結構圖。方向箭頭160指示將通道熱電子施加到右位162，如以電荷陷入結構130中的電子繪示。施加8伏特柵極電壓Vg 150，施加5伏特漏極電壓Vd 156，施加0伏特源極電壓Vs 158，且施加0伏特基底電壓Vsub152。這些施加的電壓的組合導致電荷陷入存儲器100中的右位的通道熱電子變?yōu)楦哒龁⑹茧妷?Vt。
切換漏極和源極區(qū)112、114的偏壓狀態(tài)以實施電荷陷入存儲器100中的另一位的程序化。圖1C是說明通過左位的通道熱電子來程序化電荷陷入存儲器100的結構圖。方向箭頭170指示將通道熱電子施加到左位，如以電荷陷入結構130中的電子172繪示。施加8伏特柵極電壓Vg 150，施加0伏特漏極電壓Vd 156，施加5伏特源極電壓Vs 158，且施加0伏特基底電壓Vsub 152。這些施加的電壓的組合導致電荷陷入存儲單元100的左位的通道熱電子變?yōu)楦哒龁⑹茧妷?Vt。
圖1D是說明電荷陷入存儲單元100的通道區(qū)處的空穴注入(HI)抹除的結構圖。術語“空穴注入”也稱作“空穴隧穿”?？昭ㄗ⑷肽ǔǔ２皇浅Ｒ?guī)的抹除方法。當在空穴注入中施加正柵極電壓時，可從柵極向電荷陷入結構130對空穴180進行注入。施加16伏特柵極電壓Vg 150，施加0伏特漏極電壓Vd 156，施加0伏特源極電壓Vs 158，且施加0伏特基底電壓Vsub 152。這些施加的電壓的組合導致電荷陷入存儲單元100的左位和右位變?yōu)樨搯⑹茧妷?Vt。
如本文中一般所使用，程序化涉及升高存儲單元的啟始電壓，且抹除涉及降低存儲單元的啟始電壓。然而，本發(fā)明涵蓋程序化涉及升高存儲單元的啟始電壓且抹除涉及降低存儲單元的啟始電壓的產品和方法，以及程序化涉及降低存儲單元的啟始電壓且抹除涉及升高存儲單元的啟始電壓的產品和方法。
具有代表性的頂部電介質包含厚度約為5到10納米的二氧化硅和氧氮化硅，或包括(例如)Al2O3的其它類似高介電常數(shù)材料。具有代表性的底部電介質包含厚度約為3到10納米的二氧化硅和氧氮化硅，或其它類似高介電常數(shù)材料。具有代表性的電荷陷入結構包含厚度約為3到9納米的氮化硅，或包括例如Al2O3、HfO2、CeO2和其它的金屬氧化物的其它類似高介電常數(shù)材料。電荷陷入結構可為團狀或粒狀電荷陷入材料的不連續(xù)的集合，或如附圖中所繪示的連續(xù)層。電荷陷入結構130具有例如由電子表示的被陷入的電荷。
請參看圖2，繪示說明抹除方法的第一實施例的結構圖，所述抹除方法通過從SONOS存儲器200的柵極端子施加正柵極電壓使用SONOS存儲器200的空穴隧穿抹除而將其抹除為負啟始電壓。SONOS存儲器200包括覆蓋第一介電層210的電荷陷入結構212，和覆蓋電荷陷入結構212的第二介電層214。n型多晶硅層220在第二介電層214上。施加于柵極端子處的高偏壓導致能帶畸變，從而第二介電層214在某些區(qū)可能較薄以允許空穴穿透第二介電層214。當向n型多晶硅層220中的柵極端子施加高偏壓時，從柵極端子(由箭頭240a、240b指示)經過第二介電層214且向電荷陷入結構212對空穴進行注入。第二介電層214可選擇為足夠薄的，以便經過第二介電層214進行空穴隧穿。施加16伏特正電壓的柵極電壓Vg 230，施加0伏特漏極電壓Vd 234，施加0伏特源極電壓Vs 236，且施加0伏特基底電壓Vsub 232。這些施加的電壓的組合導致對SONOS存儲器200進行空穴隧穿抹除使其變?yōu)樨搯⑹茧妷?Vt，借此增大存儲器操作裕度并減小第二位效應。
圖3中，繪示說明抹除方法的第二實施例的結構圖，所述抹除方法通過從SONOS存儲單元300的基底施加負柵極電壓對SONOS存儲單元300應用空穴隧穿抹除使存儲單元變?yōu)樨搯⑹茧妷?。SONOS存儲單元300包括覆蓋第一介電層310的電荷陷入結構312，和覆蓋電荷陷入結構312的第二介電層314。n型多晶硅層320在第二介電層314上。施加于基底302處的高負偏壓導致能帶畸變，從而第一介電層310在某些區(qū)可能較薄以允許空穴穿透第一介電層310。當向基底302施加高負偏壓時，從基底302(由箭頭340a、340b指示)經過第一介電層310且向電荷陷入結構312對空穴進行注入。第一介電層310可選擇為足夠薄的，以便經過第一介電層310進行空穴隧穿。施加-16伏特負電壓的柵極電壓Vg 330，施加0伏特漏極電壓Vd 334，施加0伏特源極電壓Vs 336，且施加0伏特基底電壓Vsub 332。這些施加的電壓的組合導致對SONOS存儲單元300進行空穴隧穿抹除使其變?yōu)樨搯⑹茧妷?Vt，借此增大存儲器操作裕度并減小第二位效應。
圖4A到圖4B是說明抹除方法的第三實施例的結構圖，所述抹除方法通過在SONOS存儲單元300中使用能帶-導帶間的熱空穴抹除而將其抹除為負啟始電壓。圖4A中說明SONOS存儲單元300中的右位的抹除操作，且圖4B中說明SONOS存儲單元300中的左位的抹除操作。當使用能帶-導帶間的熱空穴抹除來抹除右位時，施加5伏特漏極電壓Vd 434且施加0伏特源極電壓Vs 436以便使空穴朝著電荷陷入結構410的右側移動，如箭頭420所指示。在抹除左位時，偏壓狀態(tài)相反。當使用能帶-導帶間的熱空穴抹除來抹除左位時，施加5伏特源極電壓Vs 436且施加0伏特漏極電壓Vd 434，如箭頭422所指示。在右位和左位的抹除操作中，均施加8伏特柵極電壓Vg430且施加0伏特基底電壓Vsub 432。
或者，實施第一、第二和第三實施例中的抹除方法將SONOS存儲器抹除為低于初始啟始電壓Vt(i)的電壓電平，而不是抹除為負啟始電壓Vt。盡管上文參照第一、第二和第三實施例來說明SONOS存儲單元，但其它類型的電荷陷入存儲器也適用于本發(fā)明，所述其它類型的電荷陷入存儲器包含SONOS型或TFT-SONOS存儲器。
如圖5中所繪示，其為說明通過以正柵極電壓進行空穴隧穿的抹除方法的第一實施例中流程500的流程圖。在步驟510處，通過使用通道熱電子技術來程序化SONOS存儲單元300。在步驟520處，通過從柵極端子施加引起空穴隧穿抹除的正柵極電壓，將SONOS存儲單元300抹除為負啟始電壓。將SONOS存儲單元300抹除為負啟始電壓增大存儲器操作裕度并減小第二位效應?；蛘?，通過從柵極端子施加正柵極電壓，而將SONOS存儲單元300抹除為低于初始啟始電壓的電壓電平。
圖6中，繪示說明通過以負柵極電壓進行空穴隧穿的抹除方法的第二實施例中流程600的流程圖。在步驟610處，通過使用通道熱電子技術來程序化SONOS存儲單元300。在步驟620處，通過施加促使從基底處進行空穴隧穿抹除的負柵極電壓，將SONOS存儲單元300抹除為負啟始電壓。將SONOS存儲單元300抹除為負啟始電壓在減小第二位效應的同時增大存儲器操作裕度?；蛘?，通過從SONOS存儲單元300的基底處施加負柵極電壓，將SONOS存儲單元300抹除為低于初始啟始電壓的電壓電平。
圖7是說明通過能帶-導帶間的熱空穴抹除的抹除方法的第三實施例中流程700的流程圖。在步驟710處，通過使用通道熱電子技術來程序化SONOS存儲單元300。在步驟720處，通過使用能帶-導帶間的熱空穴抹除將SONOS存儲單元300抹除為負啟始電壓。將SONOS存儲單元300抹除為負啟始電壓的抹除操作增大存儲器操作裕度并減小第二位效應?；蛘撸ㄟ^使用能帶-導帶間的熱空穴抹除技術將SONOS存儲單元300抹除為低于初始啟始電壓的電壓電平。
圖8A是說明MNOS結構中的左位的程序化的結構圖，且圖8B是說明第二位效應(此實例中指代右位)的單一存儲單元二位的操作裕度的相應圖表。第二位效應發(fā)生在使用單一存儲單元二位的操作(即，左位和右位)的電荷陷入存儲器中。當程序化兩個位中的一個位時，即使只有一個位正被程序化，另一位的啟始電壓也可能增大。圖8A中說明左位的程序化，指示電荷810在左位812。盡管只有左位812被程序化，但左位812的程序化也促使右位814的啟始電壓增大，如圖8B中所繪示。曲線820說明隨著左位812正被程序化，右位814的啟始電壓升高。此現(xiàn)象稱作第二位效應。沒有第二位效應的理想曲線將繪示左位的持續(xù)程序化會促使左位的啟始電壓增大，但不會影響右位的啟始電壓，從而右位的啟始電壓將保持大體上恒定。
圖9A到圖9B是說明具有約零伏特啟始電壓的MNOS存儲單元的第二位裕度的圖表，所述啟始電壓在圖9A中用符號Vt表示，且在圖9B中用符號Vt偏移表示。第二位裕度定義為右位的啟始電壓Vt(r)的偏移與左位的啟始電壓Vt(l)的偏移之間的差值。如圖9B中所描繪，左位的啟始電壓已偏移為約3.5伏特，且右位的啟始電壓已偏移為約1.1伏特。因此，此實例中第二位裕度計算為Vt(l)的偏移與Vt(r)的偏移之間的差值，其計算如下3.5伏特-1.1伏特＝2.4伏特。
圖10A和圖10B是說明具有負啟始電壓電平的MNOS存儲單元的第二位裕度的圖表，所述負啟始電壓電平在圖10A中用符號Vt表示，且在圖10B中用符號Vt偏移表示。如圖10B中所描繪，左位的啟始電壓已偏移為約6.0伏特，且右位的啟始電壓已偏移為約1.5伏特。因此，此實例中第二位裕度計算為Vt(l)的偏移與Vt(r)的偏移之間的差值，其計算如下6.0伏特-1.5伏特＝4.5伏特。在如圖9A中所繪示的抹除為約零伏特電平與如圖10A中所繪示的抹除為負啟始電壓電平之間進行比較，抹除為負啟始電壓電平的抹除操作時的第二位裕度顯著大于抹除為約零伏特的抹除操作時的第二位裕度。
在本發(fā)明的第二觀點，圖11是說明實施在MNOS-SOI(silicon oninsulator)存儲器1100中的第一實施例的示意圖。MNOS-SOI存儲器包括在硅基底1110上的氧化物層1120以充當絕緣材料。在SOI結構中，在不施加柵極偏壓Vg的情況下，通道1130形成于n+源極區(qū)1132與n+漏極區(qū)1134之間。n+源極區(qū)1132、通道1130和n+漏極區(qū)1134在氧化物層1120上。通道1130在氧化物1120上沉積為單晶。通道1130可用磊晶硅或多晶硅來實施。通道1130的合適的厚度t1190的實例在約500到約1000的范圍內。電荷陷入層1150在氧化物層1140上，此也稱作氮化物-氧化物(NO)堆疊。多晶硅柵極1160在電荷陷入層1150上。用來實施多晶硅柵極1160的一些合適的材料包含n型多晶硅、p型多晶硅或金屬柵極。在不存在電荷陷入層1150上的頂部氧化物的情況下，使用空穴隧穿注入的抹除操作能夠更加容易地使空穴移動經過多晶硅柵極并進入電荷陷入層1150中。柵極偏壓11 70連接到多晶硅柵極1160，源極電壓1172連接到n+源極區(qū)1132，漏極電壓1174連接到n+漏極區(qū)1134，且基底電壓1176連接到硅基底1110。
圖12是說明實施在MONOS-SOI存儲器1200中的第二實施例的示意圖。MONOS-SOI存儲器包括在硅基底1210上的氧化物層1220以充當絕緣材料。在SOI結構中，在不施加柵極偏壓Vg的情況下，通道1230形成于n+源極區(qū)1232與n+漏極區(qū)1234之間。n+源極區(qū)1232、通道1230和n+漏極區(qū)1234在氧化物層1220上。通道1230在氧化物層1220上沉積為單晶。通道1230可用磊晶硅或多晶硅來實施。通道1230的合適的厚度t1290的實例在約500到約1000的范圍內。電荷陷入層1250在底部氧化物層1240上且頂部氧化物層1260在電荷陷入層1250上，此也稱作氧化物-氮化物-氧化物堆疊。多晶硅柵極1270在頂部氧化物層1260上。用來實施多晶硅柵極1270的一些合適的材料包含n型多晶硅、p型多晶硅或金屬柵極。在一個實施例中，頂部氧化物層1260選擇為足夠薄的，從而通過空穴隧穿注入，空穴能夠移動經過多晶硅柵極1270和頂部氧化物層1260而到達電荷陷入層1250。柵極偏壓1280連接到多晶硅柵極1270，源極電壓1282連接到n+源極區(qū)1232，漏極電壓1284連接到n+漏極區(qū)1234，且基底電壓1286連接到硅基底1210。
圖13A到圖13C是說明通過在MNOS-SOI存儲器1100或MONOS-SOI存儲器1200中進行空穴隧穿抹除的抹除操作的第一實施例的結構圖。圖13A中，通道熱電子施加在MNOS-SOI存儲器1100的右位上，如箭頭1310所示在朝右的方向上移動，且電子1320注入在電荷陷入層1150的右側。施加10伏特柵極電壓Vg，施加0伏特基底電壓Vsub，施加零伏特源極電壓Vs，且施加5伏特漏極電壓Vd。使源極電壓Vs 1172和漏極電壓Vd 1174中的電壓偏置反向以將通道熱電子引導于左位上，如圖13B中箭頭1330所示朝左移動，且電子1340注入在電荷陷入層1150的左側。施加5伏特源極電壓Vs，且施加0伏特漏極電壓。在抹除操作期間，如圖13C中所繪示，施加+16伏特正電壓的柵極電壓Vg 1170，施加0伏特基底電壓Vsub 1176，施加0伏特源極電壓Vs 1172，且施加0伏特漏極電壓Vd 1174?？昭ㄋ泶┠ǔ僮鞔偈箍昭?350如箭頭1360所示穿透多晶硅柵極1160并進入電荷陷入層1150中。
圖14A到圖14D是說明通過在MNOS-SOI存儲器1100或MONOS-SOI存儲器1200中進行能帶-導帶間的熱空穴抹除的抹除操作的第二實施例的結構圖。圖14A中，通道熱電子施加在MNOS-SOI存儲器1100的右位位R上，如箭頭1410所示在朝右的方向上移動，且電子1420注入在電荷陷入層1150的右側。施加10伏特柵極電壓Vg，施加0伏特基底電壓Vsub，施加0伏特源極電壓Vs，且施加5伏特漏極電壓Vd。使源極電壓Vs 1172和漏極電壓Vd 1174中的電壓偏置反向以將通道熱電子引導于左位上，如圖14B中箭頭1430所示朝左移動，且電子1440注入在電荷陷入層1140的左側。施加5伏特源極電壓Vs，且施加0伏特漏極電壓。在圖14C中所繪示的右位上和圖14D中所繪示的左位上使用能帶-導帶間的熱空穴抹除來實施抹除操作。施加+10伏特正電壓的柵極電壓Vg 1170，施加0伏特基底電壓Vsub1176，施加0伏特源極電壓Vs 1172，且施加5伏特漏極電壓Vd 1174。右位上的能帶-導帶間的熱空穴抹除促使空穴1450從n+漏極區(qū)1134移動進入通道1130，經過氧化物層1140并進入電荷陷入層1150中，如箭頭1460所示。施加-10伏特負電壓的柵極電壓Vg 1170，施加5伏特基底電壓Vsub 1176，施加0伏特源極電壓Vs 1172，且施加0伏特漏極電壓Vd 1174。左位上的能帶-導帶間的熱空穴抹除促使空穴1470從n+源極區(qū)1132移動進入通道1130，經過氧化物層1140并進入電荷陷入層1150中，如箭頭1480所示。
圖15A是說明MNOS-SOI存儲器1100或MONOS-SOI存儲器1200中的左位的程序化的結構圖，且圖15B是說明第二位效應(此實例中指代右位)的單一存儲單元二位的操作裕度的相應圖表。第二位效應發(fā)生在使用兩個位操作(即，左位和右位)的存儲單元中。當程序化兩個位中的一個位時，即使只有一個位被程序化，另一位的啟始電壓也可能增大。圖15A中說明左位的程序化，指示電荷1510在左位1512上。盡管只有左位1512被程序化，但左位1512的程序化也促使右位1514的啟始電壓增大，如圖15B中所繪示。曲線1520說明隨著左位1512被程序化，右位1514的啟始電壓增大。此現(xiàn)象稱作第二位效應。沒有第二位效應的理想曲線將反映出左位的持續(xù)程序化會促使左位的啟始電壓增大，但不會影響右位的啟始電壓，從而右位的啟始電壓保持大體上恒定。
在本發(fā)明的第三觀點，圖16說明包括接通模式操作的具有實施在MNONOS存儲器1600中的多層介電結構的頂部氧化物的第一實施例。MNONOS存儲器1600制造在p型硅基底1610上。漏極n+摻雜區(qū)1620和源極n+摻雜區(qū)1622形成在p型硅基底1610的右上側和左上側。底部介電結構1630(例如，氧化物)覆蓋p型硅基底1610，且包括氮化硅層的電荷陷入層1640覆蓋底部介電結構1630。頂部介電結構1650覆蓋電荷陷入層1640。頂部介電結構1650具有多個層，包括覆蓋氧化物層1652的氮化硅層1654，此也稱作N-O堆疊。p型多晶硅層1660覆蓋頂部介電結構1650。其它合適的材料可代替p型多晶硅層1660而實施，例如n型多晶硅或金屬柵極。向p型多晶硅層1660施加柵極電壓Vg 1670，且向p型硅基底1610施加基底電壓Vsub 1672。向漏極n+摻雜區(qū)1620施加漏極電壓Vd 1674，且向源極n+摻雜區(qū)1622施加源極電壓Vs 1676。
圖17說明在接通模式操作中的具有實施在MONONOS存儲器1700中的多層堆疊結構的頂部氧化物的第二實施例。MONONOS存儲器1700制造在p型硅基底1710上，而不是常規(guī)的硅基底上。漏極n+摻雜區(qū)1720和源極n+摻雜區(qū)1722形成在p型硅基底1710的右上側和左上側。介電結構1730(例如，氧化物)覆蓋基底1710，且氮化硅層1740覆蓋底部介電結構1730。頂部介電結構1750覆蓋氮化硅層1740。頂部介電結構1750具有多個層，包括氧化物層1756覆蓋氮化硅層1754且氮化硅層1754覆蓋氧化物層1752，此也稱作O-N-O堆疊。p型多晶硅層1760覆蓋頂部介電結構1750。其它合適的材料可代替p型多晶硅層1760而實施，例如n型多晶硅或金屬柵極。向p型多晶硅層1760施加柵極電壓Vg 1770，且向p型多晶硅基底1710施加基底電壓1772 Vsub。向漏極n+摻雜區(qū)1720施加漏極電壓Vd 1774，且向源極n+摻雜區(qū)1722施加源極電壓Vs 1776。圖18A到圖18C是說明用于增大在接通模式操作中使用的頂部多層介電結構中的第二位裕度的第一方法的結構圖，其適用于MNONOS存儲器1600和MONONOS存儲器1700的第一和第二實施例兩者。圖18A是說明通過右位位置處的通道熱電子來程序化MNONOS存儲器1600的結構圖。方向箭頭1810指示將通道熱電子施加到右位，如以電荷陷入層1640中的電子1820繪示。施加8伏特柵極電壓Vg 1670，施加5伏特漏極電壓Vd 1674，施加0伏特源極電壓Vs 1676，且施加0伏特基底電壓Vsub 1672。這些施加的電壓的組合導致MNONOS存儲器1600中的右位變?yōu)檎龁⑹茧妷?Vt。
圖18B是說明通過左位位置處的通道熱電子來程序化MNONOS存儲器1600的結構圖。方向箭頭1830指示將通道熱電子施加到左位，如以電荷陷入層1640中的電子1840繪示。施加8伏特柵極電壓Vg 1670，施加0伏特漏極電壓Vd 1674，施加5伏特源極電壓Vs 1676，且施加0伏特基底電壓Vsub 1672。這些施加的電壓的組合導致MNONOS存儲器1600中的左位的通道熱電子變?yōu)檎龁⑹茧妷?Vt。
圖18C是說明通過空穴隧穿對MNONOS存儲器1600進行空穴注入抹除的結構圖。在抹除操作期間，通過使空穴電荷1860a移動經過p型多晶硅層1660、氮化硅層1654和氧化物1652并進入電荷陷入層1640，在箭頭1850所示的方向上在左位上實施空穴隧穿抹除。也通過使空穴電荷1860b移動經過p型多晶硅層1660、氮化硅層1654和氧化物1652并進入電荷陷入層1640，在右位上實施空穴隧穿抹除。施加16伏特柵極電壓Vg 1670，施加0伏特漏極電壓Vd 1674，施加0伏特源極電壓Vs 1676，且施加0伏特基底電壓Vsub 1672。這些施加的電壓的組合導致通過空穴隧穿使空穴電荷移動經過p型多晶硅層1660、氮化硅層1654和氧化物1652并進入電荷陷入層1640而進行空穴注入抹除。
可修改柵極偏壓Vg使得其適于低電壓操作。圖19A到圖19C是說明用于增大在接通模式操作中使用的頂部多層介電結構中的第二位裕度的第二方法的結構圖，其適用于MNONOS存儲器1600和MONONOS存儲器1700的第一和第二實施例兩者。圖19A到圖19B分別是說明通過右位位置和左位位置處的通道熱電子來程序化MNONOS存儲器1600的結構圖，其類似于圖18A到圖18B中的描述。方向箭頭1910指示將通道熱電子施加到右位位置，如以電荷陷入層1640中的電子1920繪示。施加8伏特柵極電壓Vg 1670，施加5伏特漏極電壓Vd 1674，施加0伏特源極電壓Vs 1676，且施加0伏特基底電壓Vsub 1672。這些施加的電壓的組合導致MNONOS存儲器1600中的右位的通道熱電子變?yōu)檎龁⑹茧妷?Vt。
圖19B是說明通過左位位置處的通道熱電子來程序化MNONOS存儲器1600的結構圖。方向箭頭1930指示將通道熱電子施加到左位，如以電荷陷入層1640中的電子1940繪示。施加8伏特柵極電壓Vg 1670，施加0伏特漏極電壓Vd 1674，施加5伏特源極電壓Vs 1676，且施加0伏特基底電壓Vsub 1672。這些施加的電壓的組合導致MNONOS存儲器1600中的左位的通道熱電子變?yōu)檎龁⑹茧妷?Vt。
圖19C是說明通過空穴隧穿對MNONOS存儲器1600進行空穴注入抹除的結構圖。在抹除操作期間，通過使空穴電荷1960a移動經過p型多晶硅層1660、氮化硅層1654和氧化物1652并進入電荷陷入層1640，在左位上實施空穴隧穿抹除。通過使空穴電荷1960b移動經過p型多晶硅層1660、氮化硅層1654和氧化物1652并進入電荷陷入層1640，在箭頭1950所示的方向上對右位應用空穴隧穿抹除。施加8伏特柵極電壓Vg 1670，施加0伏特漏極電壓Vd 1674，施加0伏特源極電壓Vs 1676，且施加-8伏特基底電壓Vsub 1672。這些施加的電壓的組合導致通過空穴隧穿使空穴電荷移動經過p型多晶硅層1660、氮化硅層1654和氧化物1652并進入電荷陷入層1640而進行空穴注入抹除。第二操作方法通過將柵極偏壓從+16伏特減小為+8伏特，并通過向p型硅基底1610施加-8伏特而適于低電壓操作。
圖20A是說明MNONOS存儲器1600或MONONOS存儲器1700中的左位的程序化的結構圖，且圖20B是說明第二位效應(此實例中指代右位)的單一存儲單元二位的操作裕度的相應圖表。第二位效應發(fā)生在使用兩個位操作(即，左位和右位)的存儲單元中。當程序化兩個位中的一個位時，即使只有一個位被程序化，另一位的啟始電壓也可能增大。圖20A中說明左位的程序化，其指示電荷2010在左位2012上。盡管只有左位2012被程序化，但左位2012的程序化也促使右位2014的啟始電壓增大，如圖20B中所繪示。曲線2020說明隨著左位2012被程序化，右位2014的啟始電壓增大。此現(xiàn)象稱作第二位效應。沒有第二位效應的理想曲線將涉及會促使左位的啟始電壓增大的左位的持續(xù)程序化，但不會影響右位的啟始電壓，從而右位的啟始電壓將保持大體上恒定。
具有p型硅基底的MNONOS存儲器1600和具有p型硅基底的MONONOS存儲器1700希望作為對參看圖16到圖20實施本發(fā)明的第三觀點的接通模式操作的說明。在本發(fā)明的精神內也可實踐其它存儲器結構，包含MNONOS TFT存儲器和MONONOS TFT存儲器。
在本發(fā)明的第四觀點，圖21說明在接通模式操作中使用的具有實施在MONONS存儲器2100中的多層介電結構的底部氧化物的第一實施例。MONONS存儲器2100制造在p型硅基底2110上，p型硅基底2110具有分別形成在p型硅基底2110的右上側和左上側的漏極n+摻雜區(qū)2120和源極n+摻雜區(qū)2122。底部介電結構2130覆蓋p型硅基底2110。底部介電結構2130具有多個層，包括氧化物層2134覆蓋氮化硅層2132，此也稱作O-N層。氮化硅層2140覆蓋底部介電結構2130，氧化物層2150覆蓋氮化硅層2140，且p型多晶硅層2160覆蓋氧化物層2150。其它合適的材料可代替p型多晶硅層2160而實施，例如n型多晶硅或金屬柵極。向p型多晶硅層2160施加柵極電壓Vg 2170，且向p型硅基底2110施加基底電壓Vsub 2176。向漏極n+摻雜區(qū)2120施加漏極電壓Vd 2172，且向源極n+摻雜區(qū)2122施加源極電壓Vs 2174。
請參看圖22，其繪示在接通模式操作中使用的具有實施在MONONOS存儲器2200中的多層介電結構的底部氧化物的第二實施例。MONONOS存儲器2200制造在p型硅基底2210上，p型硅基底2210具有形成在p型硅基底2210的右上側和左上側的漏極n+摻雜區(qū)2220和源極n+摻雜區(qū)2222。底部介電結構2230覆蓋p型硅基底2210。底部介電結構2230具有多個層，包括氧化物層2236覆蓋氮化硅層2234且氮化硅層2234覆蓋氧化物層2232，此也稱作O-N-O層。氮化硅層2240覆蓋底部介電結構2230，氧化物層2250覆蓋氮化硅層2240，且p型多晶硅層2260覆蓋氧化物層2250。其它合適的材料可代替p型多晶硅層2260而實施，例如n型多晶硅或金屬柵極。向p型多晶硅層2260施加柵極電壓2270Vg，且向p型硅基底2210施加基底電壓2276Vsub。向漏極n+摻雜區(qū)2220施加漏極電壓Vd 2272，且向源極n+摻雜區(qū)2222施加源極電壓Vs 2274。
圖23中，繪示在接通模式操作中使用的具有實施在MONONS TFT存儲器2300中在多晶硅基底上的多層介電結構的底部氧化物的第三實施例。MONONS TFT存儲器2300制造在p型多晶硅基底2310上，p型多晶硅基底2310具有分別形成在p型多晶硅基底2310的右上側和左上側的漏極n+摻雜區(qū)2320和源極n+摻雜區(qū)2322。底部介電結構2330覆蓋p型多晶硅基底2310。底部介電結構2330具有多個層，其包括氧化物層2334覆蓋氮化硅層2332，此也稱作O-N層。氮化硅層2340覆蓋底部介電結構2330，氧化物層2350覆蓋氮化硅層2340，且p型多晶硅層2360覆蓋氧化物層2350。其它合適的材料可代替p型多晶硅層2360而實施，例如n型多晶硅或金屬柵極。向p型多晶硅層2360施加柵極電壓2370Vg，且向p型多晶硅基底2310施加基底電壓2376Vsub。向漏極n+摻雜區(qū)2320施加漏極電壓Vd 2372，且向源極n+摻雜區(qū)2322施加源極電壓Vs 2374。
圖24說明在接通模式操作中使用的具有實施在MONONOS TFT存儲器2400中在多晶硅基底上的多層介電結構的底部氧化物的第四實施例。MONONOS TFT存儲器2400制造在p型多晶硅基底2410上，p型多晶硅基底2410具有分別形成在p型多晶硅基底2410的右上側和左上側的漏極n+摻雜區(qū)2420和源極n+摻雜區(qū)2422。底部介電結構2430覆蓋p型多晶硅基底2410。底部介電結構2430具有多個層，包括氧化物層2436覆蓋氮化硅層2434且氮化硅層2434覆蓋氧化物層2432，此也稱作O-N-O層。氮化硅層2440覆蓋底部介電結構2430，氧化物層2450覆蓋氮化硅層2440，且p型多晶硅層2460覆蓋氧化物層2450。其它合適的材料可代替p型多晶硅層2460而實施，例如n型多晶硅或金屬柵極。向p型多晶硅層2460施加柵極電壓2470Vg，且向p型多晶硅基底2410施加基底電壓2476Vsub。向漏極n+摻雜區(qū)2420施加漏極電壓Vd 2472，且向源極n+摻雜區(qū)2422施加源極電壓Vs 2474。
請參看圖25，其繪示在接通模式操作中使用的M(HK)NOS存儲器2500的第一實施例，所述M(HK)NOS存儲器2500每一存儲單元具有兩個位且高介電(High-K)材料堆疊在硅基底上。M(HK)NOS存儲器2500制造在p型硅基底2510上，p型硅基底2510具有分別形成在p型硅基底2510的右上側和左上側的漏極n+摻雜區(qū)2520和源極n+摻雜區(qū)2522。包括氧化物層的底部介電層2530在p型硅基底2510上，且包括氮化硅層的電荷陷入層2540在底部介電層2530上。高介電材料堆疊層2550配置在電荷陷入層2540上方，且p型多晶硅層2560配置在高介電材料堆疊層2550上方。向p型多晶硅層2560施加柵極電壓2570Vg，且向p型硅基底2510施加基底電壓2576Vsub。向漏極n+摻雜區(qū)2520施加漏極電壓Vd 2572，且向源極n+摻雜區(qū)2522施加源極電壓Vs 2574。
在一個實施例中，高介電材料堆疊層2550是選自擁有比底部介電層2530更高的介電常數(shù)的介電材料。底部介電層2530可用介電常數(shù)k值約為3.9的二氧化硅SiO2來實施。高介電材料增大電容，或在MOS柵極和柵極電介質中的減小的區(qū)域中保持不變從而其足夠厚以防止過大的隧穿電流。在另一實施例中，高介電材料堆疊層2550是選自擁有比電荷陷入層2540更高的介電常數(shù)的介電材料。合適的高介電介電材料2550的一些實例包括氧化鋁Al2O3和氧化鉿HfO2。高介電材料堆疊層的描述也適用于參看圖26所描述的實施例。
圖26說明在接通模式操作中使用的M(HK)NOS存儲器結構2600的第二實施例，在所述M(HK)NOS存儲器2600中高介電材料堆疊層在多晶硅基底上。M(HK)NOS存儲器2600制造在p型多晶硅基底2610上，p型多晶硅基底2610具有形成在p型硅基底2610的右上側和左上側的漏極n+摻雜區(qū)2620和源極n+摻雜區(qū)2622。底部介電層2630在p型多晶硅基底2610上，且氮化硅層2640在底部介電層2630上。高介電材料堆疊層2650配置在氮化硅層2640上方，且p型多晶硅層2660配置在高介電材料堆疊層2650上方。向p型多晶硅層2660施加柵極電壓2670Vg，且向p型多晶硅基底2610施加基底電壓2676Vsub。向漏極n+摻雜區(qū)2620施加漏極電壓Vd 2672，且向源極n+摻雜區(qū)2622施加源極電壓Vs 2674。
圖27A到圖27C是說明用于增大在接通模式操作中使用的M(HK)NOS存儲器2500或2600的第二位裕度的第一方法的結構圖，在所述M(HK)NOS存儲器2500或2600中高介電材料堆疊層在硅基底或多晶硅基底上。圖27A是說明通過右位位置處的通道熱電子來程序化M(HK)NOS存儲器2500或2600的結構圖。方向箭頭2710指示將通道熱電子施加到右位，如以電荷陷入層2540中的電子2720繪示。施加8伏特柵極電壓Vg 2570，施加5伏特漏極電壓Vd 2574，施加0伏特源極電壓Vs 2576，且施加0伏特基底電壓Vsub 2572。這些施加的電壓的組合導致M(HK)NOS存儲器2500或2600中的右位的通道熱電子變?yōu)檎龁⑹茧妷?Vt。
圖27B是說明通過左位位置處的通道熱電子來程序化M(HK)NOS存儲器2500或2600的結構圖。方向箭頭2730指示將通道熱電子施加到左位，如以電荷陷入層2540中的電子2740繪示。施加8伏特柵極電壓Vg2570，施加0伏特漏極電壓Vd 2574，施加5伏特源極電壓Vs 2576，且施加0伏特基底電壓Vsub 2572。這些施加的電壓的組合導致M(HK)NOS存儲器2500或2600中的左位的通道熱電子變?yōu)檎龁⑹茧妷?Vt。圖27C是說明通過空穴隧穿對M(HK)NOS存儲器2500或2600進行空穴注入抹除的結構圖。在抹除操作期間，通過使空穴電荷2760a移動經過p型基底2510(p型硅基底或p型多晶硅基底)，并經過底部介電層2530而進入電荷陷入層2540，在左位上實施空穴隧穿抹除。也通過使空穴電荷2760b移動經過p型基底2510(p型硅基底或p型多晶硅基底)、底部介電層2530并進入電荷陷入層2540，在箭頭2750所示的方向上在右位上實施空穴隧穿抹除。施加-16伏特負電壓的柵極電壓Vg 2570，施加0伏特漏極電壓Vd 2574，施加0伏特源極電壓Vs 2576，且施加0伏特基底電壓Vsub 2572。這些施加的電壓的組合導致通過空穴隧穿使空穴電荷移動經過p型基底2510、底部介電層2530并進入電荷陷入層2540而進行空穴注入抹除。
圖28A到圖28C是說明用于增大在接通模式操作中使用的M(HK)NOS存儲器2500或2600的第二位裕度的第二方法的結構圖，在所述M(HK)NOS存儲器2500或2600中高介電材料堆疊層在硅基底或多晶硅基底上。圖28A是說明通過右位位置處的通道熱電子來程序化M(HK)NOS存儲器2500或2600的結構圖。方向箭頭2810指示將通道熱電子施加到右位，如以電荷陷入層2540中的電子2820繪示。施加8伏特柵極電壓Vg 2570，施加5伏特漏極電壓Vd 2574，施加0伏特源極電壓Vs 2576，且施加0伏特基底電壓Vsub 2572。這些施加的電壓的組合導致M(HK)NOS存儲器2500或2600中的右位的通道熱電子變?yōu)檎龁⑹茧妷?Vt。
圖28B是說明通過左位位置處的通道熱電子來程序化M(HK)NOS存儲器2500或2600的結構圖。方向箭頭2830指示將通道熱電子施加到左位，如以電荷陷入層2540中的電子2840繪示。施加8伏特柵極電壓Vg 2570，施加0伏特漏極電壓Vd 2574，施加5伏特源極電壓Vs 2576，且施加0伏特基底電壓Vsub 2572。這些施加的電壓的組合導致M(HK)NOS存儲器2500或2600中的左位的通道熱電子變?yōu)檎龁⑹茧妷?Vt。
圖28C是說明通過空穴隧穿對M(HK)NOS存儲器2500或2600進行空穴注入抹除的結構圖。在抹除操作期間，通過使空穴電荷2860a移動經過p型多晶硅層2560、高介電材料2550并進入電荷陷入層2540，在箭頭2850所示的方向上在左位上實施空穴隧穿抹除。也通過使空穴電荷2860b移動經過p型多晶硅層2560、高介電材料2550并進入電荷陷入層2540，在右位上實施空穴隧穿抹除。施加-8伏特負電壓的柵極電壓Vg 2570，施加8伏特漏極電壓Vd 2574，施加8伏特源極電壓Vs 2576，且施加8伏特基底電壓Vsub 2572。這些施加的電壓的組合導致通過空穴隧穿使空穴電荷移動經過p型基底2510、底部介電層2530并進入電荷陷入層2540而進行空穴注入抹除。
圖29A是說明M(HK)NOS存儲器2500或M(HK)NOS TFT存儲器2600中的左位的程序化的結構圖，且圖29B是說明第二位效應(此實例中關于右位)的單一存儲單元二位的操作裕度的相應圖表。第二位效應發(fā)生在使用兩個位操作(即，左位和右位)的存儲單元中。當程序化兩個位中的一個位時，即使只有一個位被程序化，另一位的啟始電壓也可能增大。圖29A中說明左位的程序化，其指示電荷2910在左位2912上。盡管只有左位2912被程序化，但左位2912的程序化也促使右位2914的啟始電壓增大，如圖29B中所繪示。曲線2920說明隨著左位2912被程序化，右位2914的啟始電壓增大。此現(xiàn)象稱作第二位效應。沒有第二位效應的理想曲線將包括會促使左位的啟始電壓增大的左位的持續(xù)程序化，但不會影響右位的啟始電壓，從而右位的啟始電壓將保持大體上恒定。
除了上文參照各種實施例而描述的抹除操作，本發(fā)明還可應用為如以下流程圖中所描述的預程序化抹除步驟。圖30是說明預程序化抹除SONOS型或TFT-SONOS存儲器的流程3000的流程圖。在步驟3010處，從SONOS型或TFT-SONOS存儲器使用空穴隧穿抹除，通過柵極端子施加正柵極電壓+Vg而將包括每一存儲單元具有兩個位的SONOS型或TFT-SONOS存儲器的存儲器結構預程序化抹除為負啟始電壓-Vt。在步驟3020處，通過到電荷陷入存儲器的左位和右位的通道熱電子來程序化SONOS型或TFT-SONOS存儲器。在步驟3030處，通過空穴注入技術或能帶-導帶間的熱空穴技術來抹除SONOS型或TFT-SONOS存儲器?；蛘?，在步驟3010處，在一些實施例中，使用能帶-導帶間的熱空穴抹除而不使用空穴隧穿技術來實施預程序化抹除。在其它實施例中，在步驟3010處，預程序化抹除操作中的空穴隧穿技術將SONOS型或TFT-SONOS存儲器抹除為低于初始啟始電壓Vt(i)的電壓電平。
圖31是說明預程序化抹除SONOS型或TFT-SONOS存儲器的流程3100的流程圖。在步驟3110處，從SONOS型或TFT-SONOS存儲器的基底使用空穴隧穿抹除，通過施加負柵極電壓-Vg而將包括每一存儲單元具有兩個位的SONOS型或TFT-SONOS存儲器的存儲器結構預程序化抹除為負啟始電壓-Vt。在步驟3120處，通過到存儲單元的左位和右位的通道熱電子來程序化SONOS型或TFT-SONOS存儲器。在步驟3130處，通過空穴注入技術或能帶-導帶間的熱空穴技術來抹除SONOS型或TFT-SONOS存儲器。或者，在步驟3110處，在一些實施例中，使用能帶-導帶間的熱空穴抹除而不使用空穴隧穿技術來實施預程序化抹除。在其它實施例中，在步驟3110處，預程序化抹除中的空穴隧穿技術將SONOS型或TFT-SONOS存儲器抹除為低于初始啟始電壓Vt(i)的電壓電平。
圖32是說明預程序化抹除SONOS型或TFT-SONOS存儲器的流程3200的流程圖，SONOS型或TFT-SONOS存儲器包括具有多層堆疊的頂部柵極氧化物，其中每一存儲單元每一存儲單元具有兩個位。在步驟3210處，從SONOS型或TFT-SONOS存儲器的柵極端子使用空穴隧穿抹除，通過施加正柵極電壓+Vg而將具有多層堆疊的SONOS型或TFT-SONOS存儲器結構抹除為負啟始電壓-Vt。在步驟3220處，通過到存儲單元的左位和右位的通道熱電子來程序化SONOS型或TFT-SONOS存儲器。在步驟3230處，通過空穴注入技術或能帶-導帶間的熱空穴技術來抹除SONOS型或TFT-SONOS存儲器。或者，在步驟3210處，在一些實施例中，使用能帶-導帶間的熱空穴抹除而不使用空穴隧穿技術來實施預程序化抹除。在其它實施例中，在步驟3210處，預程序化抹除中的空穴隧穿技術將SONOS型或TFT-SONOS存儲器抹除為低于初始啟始電壓Vt(i)的電壓電平。在進一步實施例中，在步驟3210處，通過施加負柵極電壓-Vg，從SONOS型或TFT-SONOS存儲器的基底處使用空穴隧穿抹除，將具有多層堆疊的SONOS型或TFT-SONOS存儲器結構抹除為負啟始電壓-Vt。
圖33是說明預程序化抹除SONOS型或TFT-SONOS存儲器的流程3300的流程圖，SONOS型或TFT-SONOS存儲器包括具有多層堆疊的底部柵極氧化物，其中每一存儲單元每一存儲單元具有兩個位。在步驟3310處，從SONOS型或TFT-SONOS存儲器的柵極端子使用空穴隧穿抹除，通過施加正柵極電壓+Vg而將具有多層堆疊的SONOS型或TFT-SONOS存儲器結構抹除為負啟始電壓-Vt。在步驟3320處，通過到存儲單元的左位和右位的通道熱電子來程序化SONOS型或TFT-SONOS存儲器。在步驟3330處，通過空穴注入技術或能帶-導帶間的熱空穴技術來抹除SONOS型或TFT-SONOS存儲器?；蛘?，在步驟3310處，在一些實施例中，使用能帶-導帶間的熱空穴抹除而不使用空穴隧穿技術來實施預程序化抹除。在其它實施例中，在步驟3310處，預程序化抹除中的空穴隧穿技術將SONOS型或TFT-SONOS存儲器抹除為低于初始啟始電壓Vt(i)的電壓電平。在進一步實施例中，在步驟3310處，通過施加負柵極電壓-Vg，從SONOS型或TFT-SONOS存儲器的基底處使用空穴隧穿抹除，將具有多層堆疊的SONOS型或TFT-SONOS存儲器結構抹除為負啟始電壓-Vt。
圖34是說明預程序化抹除SONOS型或TFT-SONOS存儲器的流程3400的流程圖，SONOS型或TFT-SONOS存儲器包括高介電材料，其中每一存儲單元每一存儲單元具有兩個位。在步驟3410處，從SONOS型或TFT-SONOS存儲器的柵極端子使用空穴隧穿抹除，通過施加正柵極電壓+Vg而將具有高介電材料的SONOS型或TFT-SONOS存儲器結構抹除為負啟始電壓-Vt。在步驟3420處，通過到存儲單元的左位和右位的通道熱電子來程序化SONOS型或TFT-SONOS存儲器。在步驟3430處，通過空穴注入技術或能帶-導帶間的熱空穴技術來抹除SONOS型或TFT-SONOS存儲器?；蛘?，在一些實施例中的步驟3410處，使用能帶-導帶間的熱空穴抹除而不使用空穴隧穿技術來實施預程序化抹除。在其它實施例中，在步驟3410處，預程序化抹除中的空穴隧穿技術將SONOS型或TFT-SONOS存儲器抹除為低于初始啟始電壓Vt(i)的電壓電平。在另外的實施例中，在步驟3410處，通過施加負柵極電壓-Vg，從SONOS型或TFT-SONOS存儲器的基底處使用空穴隧穿抹除，將具有多層堆疊的SONOS型或TFT-SONOS存儲器結構抹除為負啟始電壓-Vt。
已參照特定示范性實施例描述了本發(fā)明。例如，本發(fā)明的方法適用于任何類型或變化形式的包括N通道和P通道SONOS類型的元件的氮化物陷入存儲器和浮動柵極存儲器。在不脫離本發(fā)明的精神和范圍的情況下可進行各種修改、改變和變化。因此，說明書和附圖將被視作對本發(fā)明的原理的說明而不是限定，本發(fā)明的保護范圍當視所附的權利要求所界定者為準。
權利要求
1.一種在具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，每一存儲單元具有右位和左位，其特征在于前述方法包括以下步驟在程序化前述多位存儲單元之前，通過抹除操作將前述多位存儲單元的臨界電壓變更為為負的電壓準位，借此增大前述多位存儲單元的操作裕度；以及通過程序化操作來程序化前述多位存儲單元，每一多位存儲單元具有配置在導電層與基底之間的電荷陷入結構。
2.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述抹除操作包括從連接到前述導電層的柵極端子處進行的空穴隧穿抹除。
3.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述抹除操作包括從連接到前述基底的基底端子處進行的空穴隧穿抹除。
4.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述抹除操作包括能帶-導帶間的熱空穴抹除。
5.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述程序化操作包括對每一多位存儲單元中的右位進行通道熱電子程序化。
6.根據(jù)權利要求5所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述程序化操作包括對每一多位存儲單元中的左位進行前述通道熱電子程序化。
7.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述電荷陷入結構包括覆蓋底部介電層的電荷陷入層，前述底部介電層足以通過前述抹除操作使空穴從柵極進入前述電荷陷入層。
8.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述電荷陷入結構包括覆蓋電荷陷入層的頂部介電層及覆蓋底部介電層的前述電荷陷入層，前述頂部介電層的厚度足夠薄以便通過前述抹除操作使空穴從前述導電層移動經過前述頂部介電層并進入前述電荷陷入層。
9.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述電荷陷入結構包括覆蓋電荷陷入層的頂部介電層及覆蓋底部介電層的前述電荷陷入層，前述底部介電層的厚度足夠薄以便通過前述抹除操作使空穴從前述基底移動經過前述底部介電層并進入前述電荷陷入層。
10.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述電荷陷入結構包括覆蓋第一電荷陷入層的第一介電層；覆蓋第二介電層的前述第一電荷陷入層；覆蓋第二電荷陷入層的前述第二介電層；以及覆蓋第三介電層的前述第二電荷陷入層。
11.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其在程序化步驟之后進一步包括抹除前述多位存儲器。
12.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述基底包括硅基底。
13.根據(jù)權利要求1所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述基底包括多晶硅基底。
14.一種在具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，每一存儲單元具有右位和左位，其特征在于前述方法包括以下步驟在程序化前述多位存儲單元之前，通過抹除操作將前述多位存儲單元抹除為低于初始臨界電壓的電壓準位，借此增大前述多位存儲單元的操作裕度；以及通過程序化操作來程序化前述多位存儲單元，每一多位存儲單元具有配置在導電層與基底之間的電荷陷入結構，介電層的厚度足夠薄以便通過前述抹除操作使空穴移動經過前述介電層到達前述電荷陷入層。
15.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述抹除操作包括從連接到前述導電層的柵極端子處進行的空穴隧穿抹除。
16.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述抹除操作包括從連接到前述基底的基底端子處進行的空穴隧穿抹除。
17.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述抹除操作包括能帶-導帶間的熱空穴抹除。
18.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述程序化操作包括對每一多位存儲單元中的右位進行通道熱電子程序化。
19.根據(jù)權利要求18所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述程序化操作包括對每一多位存儲單元中的左位進行通道熱電子程序化。
20.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述電荷陷入結構包括覆蓋底部介電層的電荷陷入層，前述底部介電層足以通過前述抹除操作使空穴從柵極進入前述電荷陷入層。
21.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述電荷陷入結構包括覆蓋電荷陷入層的頂部介電層及覆蓋底部介電層的前述電荷陷入層，前述頂部介電層的厚度足夠薄以便通過前述抹除操作使空穴從前述導電層移動經過前述頂部介電層并進入前述電荷陷入層。
22.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述電荷陷入結構包括覆蓋電荷陷入層的頂部介電層及覆蓋底部介電層的前述電荷陷入層，前述底部介電層的厚度足夠薄以便通過前述抹除操作使空穴從前述基底移動經過前述底部介電層并進入前述電荷陷入層。
23.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述電荷陷入結構包括覆蓋第一電荷陷入層的第一介電層；覆蓋第二介電層的前述第一電荷陷入層；覆蓋第二電荷陷入層的前述第二介電層；以及覆蓋第三介電層的前述第二電荷陷入層。
24.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其在程序化步驟之后進一步包括抹除前述多位存儲器。
25.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述基底包括硅基底。
26.根據(jù)權利要求14所述的具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，其特征在于其中前述基底包括多晶硅基底。
27.一種在具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，每一存儲單元具有右位和左位，其特征在于前述方法包括以下步驟通過程序化操作來程序化前述多個多位存儲單元，每一多位存儲單元具有配置在導電層與基底之間的電荷陷入結構，介電層的厚度足夠薄以便通過抹除操作使空穴移動經過前述介電層到達前述電荷陷入層；以及通過前述抹除操作將前述多位存儲單元的臨界電壓變更為負的電壓準位，借此增大前述多位存儲單元的操作裕度。
28.一種在具有多個多位存儲單元的存儲器元件中增大存儲器操作裕度的方法，每一存儲單元具有右位和左位，其特征在于前述方法包括以下步驟通過程序化操作來程序化前述多個多位存儲單元，每一多位存儲單元具有配置在導電層與基底之間的電荷陷入結構，介電層的厚度足夠薄以便通過抹除操作使空穴移動經過前述介電層到達電荷陷入層；以及通過前述抹除操作將前述多位存儲單元的臨界電壓變更為低于初始臨界電壓的電壓準位，借此增大前述多位存儲單元的操作裕度。
全文摘要
本發(fā)明描述用于在具有多個存儲單元的電荷陷入存儲器中增大存儲器操作裕度的方法和結構，前述多個存儲單元中每一存儲單元能夠儲存多個位。在本發(fā)明的第一觀點，描述在單一存儲單元二位的存儲器中增大存儲器操作裕度的第一方法，其通過施加正柵極電壓+Vg將存儲單元抹除為負電壓電平來進行?；蛘?，將負柵極電壓－Vg施加到前述單一存儲單元二位的存儲器以便將存儲單元抹除為負電壓電平。增大存儲器操作裕度的第二方法是將存儲單元抹除為低于初始啟始電壓電平的電壓電平。這兩種抹除方法可在程序化步驟之前(即，預程序化抹除操作)或在程序化步驟之后(即，后程序化抹除操作)實施。
文檔編號G11C16/10GK101093726SQ200710106938
公開日2007年12月26日 申請日期2007年5月9日 優(yōu)先權日2006年6月21日
發(fā)明者吳昭誼 申請人:旺宏電子股份有限公司