專(zhuān)利名稱：在處理器之間具有主接口的可多路徑訪問(wèn)的半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件，更具體地，涉及一種在處理器 之間具有主接口的可多路徑訪問(wèn)的半導(dǎo)體存儲(chǔ)器件。
背景技術(shù)：
通常，將具有多于一個(gè)訪問(wèn)端口的半導(dǎo)體存儲(chǔ)器件稱為多端口存 儲(chǔ)器，尤其是，將具有兩個(gè)訪問(wèn)端口的存儲(chǔ)器件稱為雙端口存儲(chǔ)器。 典型的雙端口存儲(chǔ)器已公知，例如，用作具有可以以隨機(jī)順序訪問(wèn)的 RAM (隨機(jī)存取存儲(chǔ)器)端口和僅可以以串行順序訪問(wèn)的SAM (串行訪 問(wèn)存儲(chǔ)器)的圖像處理視頻存儲(chǔ)器。
另一種多端口存儲(chǔ)器包括存儲(chǔ)單元陣列，例如DRAM (動(dòng)態(tài)隨機(jī)存 取存儲(chǔ)器)單元，可通過(guò)兩個(gè)或多個(gè)端口隨機(jī)地訪問(wèn)。為了將其與端 口之一僅允許串行訪問(wèn)的多端口存儲(chǔ)器區(qū)分，將這種器件稱為可多路 徑訪問(wèn)半導(dǎo)體存儲(chǔ)器件。
在近年來(lái)發(fā)展的便攜式電子系統(tǒng)中，例如手持多媒體播放器或手 持電話或PDA等，制造商實(shí)現(xiàn)并生產(chǎn)了具有多處理器系統(tǒng)的產(chǎn)品，其中 如圖1所示，多處理器系統(tǒng)采用兩個(gè)或多個(gè)處理器來(lái)實(shí)現(xiàn)高速且平滑的 操作。
參考圖l，第一處理器10和第二處理器12通過(guò)連接線L10相連。或 非存儲(chǔ)器14和DRAM 16通過(guò)確定的總線B1-B3連接到第一處理器10，DR旭18和與非存儲(chǔ)器20通過(guò)確定的總線B4-B6連接到第二處理器20。 第一處理器10可執(zhí)行M0DEM功能，用于調(diào)制解調(diào)通信信號(hào)，而第二處理 器12可執(zhí)行應(yīng)用程序功能，例如處理通信數(shù)據(jù)、游戲、娛樂(lè)等?；蚍?存儲(chǔ)器14具有按照或非結(jié)構(gòu)配置的單元陣列，與非存儲(chǔ)器20具有按照 與非結(jié)構(gòu)配置的單元陣列?；蚍呛团c非存儲(chǔ)器均是非易失性存儲(chǔ)器， 具有浮置柵極的晶體管存儲(chǔ)單元。非易失性存儲(chǔ)器存儲(chǔ)即使在斷電時(shí) 也必須保留的數(shù)據(jù)，例如手持設(shè)備的特定代碼和存儲(chǔ)數(shù)據(jù)。DRAM 16 和18用作處理器的主存儲(chǔ)器，但是它們?cè)跀嚯姇r(shí)丟失其數(shù)據(jù)。
在如圖l所示的多處理器系統(tǒng)中，將DRAM分配給每個(gè)存儲(chǔ)器，并且 將全部具有相對(duì)低速的諸如UART、SPI或SRM1之類(lèi)的接口用于處理器之 間連接線L10上的通信。因此，難以確保令人滿意的數(shù)據(jù)傳輸速度，并 且存儲(chǔ)器配置的復(fù)雜度、尺寸和花費(fèi)增加。因此，開(kāi)發(fā)出如圖2所示的 方案，以減小尺寸、提高數(shù)據(jù)傳輸速度并減少DRAM的數(shù)目。
在圖2的系統(tǒng)中，與圖l的系統(tǒng)相比較， 一個(gè)DRAM 17通過(guò)總線B1 和B2連接到第一和第二處理器10和12。如圖2所示，為了兩個(gè)處理器通 過(guò)兩個(gè)路徑訪問(wèn)一個(gè)DRAM， DRAM必須具有兩個(gè)端口，與相應(yīng)的總線B1 和B2相連。然而，如圖3所示，通用DRAM是具有單個(gè)端口P0的存儲(chǔ)器1。
參考圖3，圖3示出了通用DRAM的結(jié)構(gòu)，存儲(chǔ)單元陣列包括第一至 第四組3、 4、 5和6，每一組與行解碼器8和列解碼器7相對(duì)應(yīng)并與之相 連。上輸入/輸出讀出放大器和驅(qū)動(dòng)器13在操作上通過(guò)復(fù)用器12、 13 與第一組3或第三組5相連，并且下輸入/輸出讀出放大器和驅(qū)動(dòng)器13 在操作上通過(guò)復(fù)用器14、 15與第二組4或第四組6相連。例如，在選擇 第一組3的存儲(chǔ)器單元和在讀取存儲(chǔ)在所選存儲(chǔ)單元中的數(shù)據(jù)中，讀取 數(shù)據(jù)的輸出過(guò)程描述如下。使所選的字線有效，并且位線讀出放大器 讀出并放大存儲(chǔ)單元中的數(shù)據(jù)，然后根據(jù)相應(yīng)列選擇線的有效，將其 傳送到本地輸入/輸出線9。通過(guò)第一復(fù)用器21的切換操作，將傳送到 本地輸入/輸出線9的數(shù)據(jù)傳送到全局輸入/輸出線GI0，并且與全局輸 入/輸出線GIO相連的第二復(fù)用器ll將數(shù)據(jù)從全局輸入/輸出線GIO傳送 到上輸入/輸出讀出放大器和驅(qū)動(dòng)器13。上輸入/輸出讀出放大器和驅(qū) 動(dòng)器13再次讀出并放大數(shù)據(jù)，然后通過(guò)路徑單元6，將其輸出到數(shù)據(jù)輸出線L5。同時(shí)，在讀取第四組6的存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)中，通過(guò)復(fù)用 器24、復(fù)用器14、下輸入/輸出讀出傳感器和驅(qū)動(dòng)器13、路徑單元6和 數(shù)據(jù)輸出線L5，并按照該順序，將數(shù)據(jù)輸出到輸出端DQ。如上所述， 圖3的DRAM l具有兩個(gè)組共享一個(gè)輸入/輸出讀出放大器和驅(qū)動(dòng)器的結(jié) 構(gòu)，并且是通過(guò)一個(gè)端口PO輸入/輸出數(shù)據(jù)的單端口存儲(chǔ)器。即，圖3 的DRAM1僅適用于圖1的系統(tǒng)，并且由于存儲(chǔ)器組和端口的結(jié)構(gòu)，并不 適用于圖2的多處理器系統(tǒng)。
在努力實(shí)現(xiàn)對(duì)于圖2之類(lèi)的多處理器系統(tǒng)足夠的存儲(chǔ)器中，在美國(guó) 公開(kāi)No. US2003/0093628中公開(kāi)了一種具有圖4所示配置的現(xiàn)有系統(tǒng)，
其中多個(gè)處理器可訪問(wèn)共享的存儲(chǔ)區(qū)。
參考圖4，圖4示出了多處理器系統(tǒng)50，存儲(chǔ)器陣列35由第一、第 二和第三部分組成。存儲(chǔ)器陣列35的第一部分33僅由第一處理器70通 過(guò)端口37訪問(wèn)，第二部分31僅由第二處理器80通過(guò)端口38訪問(wèn)，第三 部分32可由第一和第二處理器70和80訪問(wèn)。存儲(chǔ)器陣列的第一和第二 部分33和31的大小可根據(jù)第一和第二處理器70和80的工作負(fù)荷來(lái)靈活 地改變，并且存儲(chǔ)器陣列35可由任意種類(lèi)的存儲(chǔ)器或盤(pán)存儲(chǔ)實(shí)現(xiàn)。
為了實(shí)現(xiàn)DRAM的存儲(chǔ)器陣列35內(nèi)由第一和第二處理器70和80共享 的第三部分32，必須克服一些技術(shù)困難。例如，在存儲(chǔ)器陣列35和輸 入/輸出讀出放大器中正確地對(duì)存儲(chǔ)區(qū)進(jìn)行布局非常重要，并且為每個(gè) 端口的讀取/寫(xiě)入路徑控制提供足夠的技術(shù)非常重要。
此外，在傳統(tǒng)的處理器之間的通信中，例如在MODEM和應(yīng)用程序處 理器或多媒體協(xié)處理器之間，使用UART、 SPI或SRAM接口，從而產(chǎn)生諸 如操作速度低、管腳數(shù)目增加等問(wèn)題。具體地，為了充分實(shí)現(xiàn)三維游 戲或圖像通信、HDPDA、 wibro等，必須提高M(jìn)ODEM和處理器之間的數(shù)據(jù) 業(yè)務(wù)，因此對(duì)處理器之間的高速接口的需求增加。
因此，對(duì)于由低速通信接口和在DRAM存儲(chǔ)單元陣列中分配的共享
存儲(chǔ)區(qū)所引起的問(wèn)題，需要更好的解決方案。

發(fā)明內(nèi)容
本發(fā)明的一些實(shí)施例提供了一種能夠平穩(wěn)地訪問(wèn)DRAM存儲(chǔ)單'元
陣列的共享存儲(chǔ)區(qū)的多處理器系統(tǒng)。
本發(fā)明的一些實(shí)施例提供了一種可多路徑訪問(wèn)半導(dǎo)體存儲(chǔ)器件， 其具有由兩個(gè)或多個(gè)處理器共享的存儲(chǔ)區(qū)，并且能夠給處理器提供
DRAM接口而不是存儲(chǔ)器外部的接口。此外，可通過(guò)使用共享的存儲(chǔ)區(qū) 和與指示一部分共享存儲(chǔ)區(qū)的特定地址相對(duì)應(yīng)的接口單元，高速執(zhí)行 處理器之間的數(shù)據(jù)通信。
本發(fā)明的一些實(shí)施例提供了一種多處理器系統(tǒng)或DRAM，其可變地 分配行地址，以使共享存儲(chǔ)區(qū)的預(yù)定字線對(duì)于DRAM芯片中的寄存器可 用，從而相應(yīng)的處理器可識(shí)別主接口使用共享存儲(chǔ)區(qū)的許可、請(qǐng)求獲 得許可的許可請(qǐng)求和通過(guò)分配行地址而進(jìn)行的數(shù)據(jù)傳送消息。
本發(fā)明的一些實(shí)施例提供了一種可多路徑訪問(wèn)半導(dǎo)體存儲(chǔ)器件和 處理器之間的接口方法，在兩個(gè)或多個(gè)處理器共享共享存儲(chǔ)區(qū)時(shí)，其 能夠執(zhí)行接口，而不需使用處理器外部的主接口。
根據(jù)本發(fā)明的一些實(shí)施例， 一種半導(dǎo)體存儲(chǔ)器件包括存儲(chǔ)單元 陣列，存儲(chǔ)單元陣列具有在操作上與兩個(gè)或多個(gè)端口相連的共享存儲(chǔ) 區(qū)，所述兩個(gè)或多個(gè)端口可獨(dú)立地由兩個(gè)或多個(gè)處理器訪問(wèn)；訪問(wèn)路 徑形成單元，用于響應(yīng)于處理器所施加的外部信號(hào)，在端口之一和共 享存儲(chǔ)區(qū)之間形成數(shù)據(jù)訪問(wèn)路徑；以及接口單元，具有共享存儲(chǔ)區(qū)中 可由這兩個(gè)或多個(gè)處理器訪問(wèn)的標(biāo)志區(qū)和郵箱區(qū)，以便為這兩個(gè)或多 個(gè)處理器之間的通信提供接口功能。
根據(jù)本發(fā)明的一些實(shí)施例， 一種便攜式通信系統(tǒng)包括第一處理 器，用于執(zhí)行第一確定任務(wù)；第二處理器，用于執(zhí)行第二確定任務(wù)； 以及隨機(jī)存取存儲(chǔ)區(qū)，包括存儲(chǔ)單元陣列、第一和第二端口、訪問(wèn)路 徑形成單元和寄存器單元，該存儲(chǔ)單元陣列具有可由第一和第二處理 器訪問(wèn)的共享存儲(chǔ)區(qū)和僅可由第一和第二處理器分別訪問(wèn)的第一和第 二專(zhuān)有存儲(chǔ)區(qū)，第一和第二端口每個(gè)均與第一和第二處理器的相應(yīng)總 線相連，訪問(wèn)路徑形成單元用于響應(yīng)于第一和第二處理器施加的外部 信號(hào)，在端口之一和共享存儲(chǔ)區(qū)之間形成數(shù)據(jù)訪問(wèn)路徑，寄存器單元 具有可對(duì)立地(opposedly)訪問(wèn)的標(biāo)志區(qū)和郵箱區(qū)，以便為第一和第 二處理器之間的通信提供接口功能。
根據(jù)本發(fā)明的一些實(shí)施例， 一種在處理器之間提供主接口的方法 包括將處理器與具有共享存儲(chǔ)區(qū)的可多路徑訪問(wèn)半導(dǎo)體存儲(chǔ)器件相 連；以及通過(guò)具有可由處理器共同訪問(wèn)的標(biāo)志區(qū)和郵箱區(qū)的接口單元, 在處理器之間執(zhí)行數(shù)據(jù)通信。在一些實(shí)施例中，共享存儲(chǔ)區(qū)僅可由處 理器中獲得了對(duì)共享存儲(chǔ)區(qū)的控制權(quán)的一個(gè)處理器訪問(wèn)，郵箱區(qū)在任 意時(shí)刻均可由兩個(gè)處理器訪問(wèn)，與控制權(quán)無(wú)關(guān)。
根據(jù)本發(fā)明的一些實(shí)施例， 一種半導(dǎo)體存儲(chǔ)器件包括至少一個(gè) 存儲(chǔ)單元陣列，具有在操作上與兩個(gè)或多個(gè)端口相連的共享存儲(chǔ)區(qū)，
這兩個(gè)或多個(gè)端口可獨(dú)立地由兩個(gè)或多個(gè)處理器訪問(wèn)；以及接口單元， 具有響應(yīng)于共享存儲(chǔ)區(qū)的特定地址而獨(dú)立訪問(wèn)的標(biāo)志區(qū)、郵箱區(qū)和檢 査區(qū)，以便為處理器之間的通信提供接口功能。
根據(jù)本發(fā)明的一些實(shí)施例， 一種半導(dǎo)體存儲(chǔ)器件包括至少一個(gè) 存儲(chǔ)單元陣列，具有在操作上與兩個(gè)或多個(gè)端口相連的共享存儲(chǔ)區(qū)，
這兩個(gè)或多個(gè)端口可獨(dú)立地由兩個(gè)或多個(gè)處理器訪問(wèn)， 以及接口單元， 具有可獨(dú)立訪問(wèn)的標(biāo)志區(qū)和郵箱區(qū)，以便為處理器之間的通信提供接 口功能，其中，接口單元給第一端口提供第一中斷信號(hào)，而給第二端 口提供相應(yīng)的第一檢查信號(hào)，并且接口單元給第二端口提供第二中斷 信號(hào)，而給第一端口提供相應(yīng)的第二檢查信號(hào)。
根據(jù)上述本發(fā)明的一些實(shí)施例，通過(guò)存儲(chǔ)器內(nèi)部，提供處理器之 間的主接口，多個(gè)處理器可高速訪問(wèn)所分配的共享存儲(chǔ)區(qū)。因此，可 以提高數(shù)據(jù)傳輸和處理速度，可減小系統(tǒng)尺寸，可減少存儲(chǔ)器數(shù)目， 從而極大地降低系統(tǒng)中存儲(chǔ)器的成本。


參考附圖，從下面的說(shuō)明中，本發(fā)明實(shí)施例的上述和其它特征將 顯而易見(jiàn)，附圖中
圖l是在便攜式通信設(shè)備中采用的傳統(tǒng)多處理器系統(tǒng)的方框圖； 圖2是采用可多路徑訪問(wèn)存儲(chǔ)器的傳統(tǒng)多處理器系統(tǒng)的方框圖； 圖3是示出了傳統(tǒng)DRAM的輸入/輸出路徑結(jié)構(gòu)的方框圖； 圖4是示出了傳統(tǒng)多處理器系統(tǒng)的存儲(chǔ)器陣列部分的方框圖；。
圖5是根據(jù)本發(fā)明一些實(shí)施例的具有可多路徑訪問(wèn)DR認(rèn)的多處理 器系統(tǒng)的方框圖6是示出了根據(jù)本發(fā)明一些實(shí)施例的具有端口和內(nèi)部緩沖器的 可多路徑訪問(wèn)DRAM的存儲(chǔ)區(qū)布局的方框圖7和8示出了根據(jù)本發(fā)明一些實(shí)施例的獲得主接口對(duì)共享存儲(chǔ)區(qū) 的控制權(quán)的方法；
圖9是示出了根據(jù)本發(fā)明一些實(shí)施例的獲得主接口對(duì)共享存儲(chǔ)區(qū) 的控制權(quán)和進(jìn)行數(shù)據(jù)處理的方法的流程圖10和11示出了根據(jù)本發(fā)明一些實(shí)施例的圖6所示的DRAM的與主
接口有關(guān)的寫(xiě)入/讀取操作的時(shí)序示例；以及
圖12是示出了根據(jù)本發(fā)明一些實(shí)施例的圖6電路的一些示例實(shí)現(xiàn)
方式細(xì)節(jié)的方框圖。
圖13是示出了根據(jù)本發(fā)明另一些實(shí)施例的例如圖5所示的具有端 口和內(nèi)部緩沖器的DRAM的存儲(chǔ)區(qū)的方框圖。
圖14是示出了具有圖13所示DMM結(jié)構(gòu)的圖5的處理器之間的檢查
區(qū)和郵箱區(qū)的接口操作的方框圖。
圖15是示出了根據(jù)本發(fā)明另一些實(shí)施例的具有可多路徑訪問(wèn)DRAM
的多處理器系統(tǒng)的方框圖。
圖16是示出了圖15中的用于在處理器之間傳送郵箱的檢査信息的
接口操作的方框圖。
圖17是示出了圖14和圖16的設(shè)備的示例操作的時(shí)序圖。 圖18是示出了圖5的DRAM的寄存器訪問(wèn)電路的實(shí)施例的方框圖。
具體實(shí)施例方式
下面參考圖5至圖18來(lái)更加詳細(xì)地描述本發(fā)明的實(shí)施例，在圖5 至圖18中示出了本發(fā)明的示例實(shí)施例。然而，本發(fā)明可以以多種其它 方式來(lái)實(shí)現(xiàn)，并且不應(yīng)該理解為受限于這里給出的實(shí)施例。而是，提 供這些實(shí)施例，以使本公開(kāi)徹底且詳盡，并且向本領(lǐng)域技術(shù)人員完整 地傳達(dá)本發(fā)明的范圍。
除非另有說(shuō)明，否則這里所用的所有術(shù)語(yǔ)(包括技術(shù)和學(xué)術(shù)術(shù)語(yǔ))
具有本發(fā)明所述領(lǐng)域的普通技術(shù)人員通常理解的意義。還應(yīng)該理解， 這里所用的術(shù)語(yǔ)應(yīng)該被理解為具有與本說(shuō)明書(shū)的上下文和有關(guān)技術(shù)一 致的意義，而不應(yīng)該以理想或過(guò)分形式化的方式來(lái)理解，除非這里特
意指出。下面參考圖5至圖18來(lái)更加詳細(xì)地描述本發(fā)明的示例性實(shí)施 例。然而，本發(fā)明可以以多種其它方式來(lái)實(shí)現(xiàn)，并且不應(yīng)該理解為受 限于這里給出的實(shí)施例；而是，提供這些實(shí)施例，以使本公開(kāi)徹底且 詳盡，并且向本領(lǐng)域技術(shù)人員完整地傳達(dá)本發(fā)明的范圍。
下面參考附圖，描述根據(jù)本發(fā)明一些實(shí)施例的在處理器之間具有 接口功能的可多路徑訪問(wèn)半導(dǎo)體存儲(chǔ)器件。
圖5是根據(jù)本發(fā)明一些實(shí)施例的具有可多路徑訪問(wèn)DRAM的多處理 器系統(tǒng)的方框圖。參考圖5， 一種便攜式通信系統(tǒng)包括第一處理器IO， 用于執(zhí)行第一確定任務(wù)；第二處理器12，用于執(zhí)行第二確定任務(wù)；以 及DRAM 17，在存儲(chǔ)單元陣列中具有可由第一和第二處理器10和12訪問(wèn) 的存儲(chǔ)區(qū)。該便攜式通信系統(tǒng)還包括通過(guò)分離的總線與第一和第二處 理器IO、 12相連的閃存101和102。
在本示例中，DRAM 17被示為雙端口組合的SRAM和DRAM，例如三星 的OneDRAMTM器件，但是本發(fā)明的原理適用于其它類(lèi)型的雙端口RAM器 件。
這里將輸出輸出信號(hào)INTa的端口A稱為第一端口，將輸出輸出信號(hào) INTb的端口B稱為第二端口。第一端口通過(guò)通用輸入/輸出(GPIO)線 與第一處理器10相連，第二端口通過(guò)通用輸入/輸出(GPIO)線與第二 處理器12相連。第一處理器10可具有M0DEM功能，即調(diào)制和解調(diào)通信信 號(hào)，或者基帶處理功能，作為處理任務(wù)。第二處理器12可具有應(yīng)用功 能，處理通信數(shù)據(jù)或處理游戲、運(yùn)動(dòng)圖像、娛樂(lè)等，作為處理任務(wù)。 如果需要，第二處理器12可以是多媒體協(xié)處理器。
閃存101和102是非易失性存儲(chǔ)器，在存儲(chǔ)單元陣列的單元連接配 置中具有或非或者與非結(jié)構(gòu)，其中存儲(chǔ)單元由具有浮置柵極的MOS晶體 管構(gòu)成。非易失性存儲(chǔ)器101和102存儲(chǔ)即使在斷電時(shí)也必須保留的數(shù) 據(jù)，例如手持設(shè)備的特定代碼和存儲(chǔ)數(shù)據(jù)。在本示例中，閃存被示為 或非/與非器件，具有或非型接口的與非型存儲(chǔ)結(jié)構(gòu)，例如三星的
OneNA腦TM器件，但是本發(fā)明的原理適用于其它類(lèi)型的非易失性存儲(chǔ) 器。
圖5所示的具有雙端口的DRAM 17可用于存儲(chǔ)要在處理器10和12中 執(zhí)行的命令和數(shù)據(jù)。此外，DRAM17控制第一和第二處理器10和12之間 的接口功能。盡管下面將給出更加詳細(xì)的說(shuō)明，但是DRAM接口用于處 理器10和12之間的通信，而不是外部接口。處理器10和12通過(guò)可共同 訪問(wèn)的共享存儲(chǔ)區(qū)，通過(guò)使用DRAM中具有標(biāo)志區(qū)和郵箱區(qū)的接口單元， 來(lái)執(zhí)行數(shù)據(jù)通信。當(dāng)通過(guò)存儲(chǔ)器內(nèi)部提供了處理器之間的主接口時(shí)， 多個(gè)處理器可高速訪問(wèn)所分配的共享存儲(chǔ)區(qū)，從而提高了緊湊型系統(tǒng) 中的數(shù)據(jù)傳輸和處理速度。
圖5的系統(tǒng)可以是便攜式計(jì)算設(shè)備或便攜式通信設(shè)備，如移動(dòng)通信
設(shè)備(例如蜂窩電話)、雙向無(wú)線電通信系統(tǒng)、單向?qū)ず魴C(jī)、雙向?qū)ず?機(jī)、個(gè)人通信系統(tǒng)或便攜式計(jì)算機(jī)。本領(lǐng)域的技術(shù)人員可理解，本發(fā) 明的范圍和應(yīng)用并不局限于此。
在圖5的系統(tǒng)中，可將處理器的數(shù)目增加為大于等于三個(gè)。系統(tǒng)的 處理器可以是微處理器、CPU、數(shù)字信號(hào)處理器、微控制器、縮減命令 集計(jì)算機(jī)、復(fù)雜命令集計(jì)算機(jī)等。但是應(yīng)該理解，本發(fā)明的范圍不受 系統(tǒng)內(nèi)處理器數(shù)目的限制。此外，在處理器彼此相同或不同時(shí)，本發(fā) 明的范圍不受處理器的特定組合的限制。
在下面的說(shuō)明中，僅作為示例，參考部分示出了存儲(chǔ)器件內(nèi)部的 附圖，提供圖5的DRAM 17內(nèi)的接口單元和共享存儲(chǔ)區(qū)以及處理器之間 的數(shù)據(jù)通信操作的細(xì)節(jié)，以便徹底且詳盡地理解本發(fā)明。
圖6是示出了具有端口和內(nèi)部緩沖器的例如圖5所示的可多路徑訪 問(wèn)DRAM的存儲(chǔ)區(qū)的方框圖。參考附圖，四個(gè)存儲(chǔ)區(qū)B1-B4位于存儲(chǔ)單元 陣列中。A組存儲(chǔ)區(qū)B1可由第一處理器10通過(guò)第一端口A訪問(wèn)，C和D組 存儲(chǔ)區(qū)B3和B4可由第二處理器12通過(guò)第二端口B訪問(wèn)。此外，B組存儲(chǔ) 區(qū)B2可由第一和第二處理器10和12通過(guò)第一和第二端口A、 B訪問(wèn)。艮P， B組存儲(chǔ)區(qū)B2是共享存儲(chǔ)區(qū)，A、 C和D組存儲(chǔ)區(qū)B1、 B3和B4是僅可由每 一個(gè)相應(yīng)處理器訪問(wèn)的專(zhuān)有存儲(chǔ)區(qū)。四個(gè)存儲(chǔ)區(qū)B1-B4中的每一個(gè)均(可 在每個(gè)DRAM中以組為單位構(gòu)成， 一組可具有例如64MB、 128MB、 256MB
或1024MB的存儲(chǔ)器存儲(chǔ)量。
在圖6中，可在DR認(rèn)中采用例如寄存器或緩沖器等的接口單元，以 通過(guò)DRAM來(lái)在處理器之間提供接口。接口單元具有處理系統(tǒng)開(kāi)發(fā)者所 熟悉的標(biāo)志區(qū)和郵箱區(qū)?？勺兊貙⒂肈R認(rèn)內(nèi)共享存儲(chǔ)區(qū)的一個(gè)可選 行的特定行地址(1FFF800h lFFFFFFh， 2KB大小二1行大小)分配給作 為接口單元的內(nèi)部寄存器。因此，當(dāng)施加地址(1FFF800h lFFFFFFh) 時(shí)，禁用共享存儲(chǔ)區(qū)的相應(yīng)特定字線，而啟用接口單元。因此，通過(guò) 使用直接地址映射方法，可系統(tǒng)地訪問(wèn)接口單元的標(biāo)志區(qū)和郵箱區(qū)， 并且在DRAM內(nèi)部，對(duì)訪問(wèn)相應(yīng)禁用地址的命令進(jìn)行解碼，并映射到DRAM 內(nèi)的寄存器。因此，芯片組的存儲(chǔ)控制器按照與其它存儲(chǔ)器中存儲(chǔ)單 元相同的方法，創(chuàng)建命令，從而避免由具有開(kāi)放策略的控制器所引起 的預(yù)充電。
在圖6中，在標(biāo)志區(qū)分配有16比特的內(nèi)部寄存器中，郵箱A至B區(qū)分 配有16比特，郵箱B至A區(qū)分配有16比特，并且預(yù)備區(qū)Rvd可由特定行地 址共同啟用，并且根據(jù)所施加的列地址而被單獨(dú)訪問(wèn)/映射。g卩，當(dāng)施 加特定行地址(1FFF800h lFFFFFFh)時(shí)，禁用共享存儲(chǔ)區(qū)的相應(yīng)區(qū) 域部分A2，而啟用DRAM內(nèi)的寄存器，從而給處理器提供DRAM接口。
在寄存器中分配的標(biāo)志區(qū)中指示出共享存儲(chǔ)區(qū)的控制權(quán)，并且將 根據(jù)預(yù)定傳輸方向而賦予相應(yīng)處理器的例如權(quán)利請(qǐng)求、數(shù)據(jù)傳送、命 令傳輸?shù)鹊南?xiě)入郵箱區(qū)。具體地，為了通過(guò)郵箱區(qū)將消息傳送給 相應(yīng)處理器，使用郵箱寫(xiě)入命令。在產(chǎn)生寫(xiě)入命令時(shí)，DRAM創(chuàng)建輸出 信號(hào)(下面稱為INTa、 INTb)，以使預(yù)定方向上的相應(yīng)處理器執(zhí)行中斷 處理服務(wù)，并且輸出信號(hào)在硬件上與相應(yīng)處理器的GPIO或UART相連。
圖7和8示出了在圖5所示的DRAM中執(zhí)行主接口時(shí)獲得對(duì)共享存儲(chǔ) 區(qū)的控制權(quán)的方法。圖7和8提供了如下示例處理器通過(guò)使用標(biāo)志和 郵箱來(lái)獲得控制權(quán)，啟用共享存儲(chǔ)區(qū)，作為處理器的共享資源，而沒(méi) 有彼此的沖突。在DRAM存儲(chǔ)器的一般復(fù)位操作中，執(zhí)行自動(dòng)刷新操作 兩次，然后設(shè)置MRS (模式寄存器組)信號(hào)，但是這里在完成存儲(chǔ)器的 復(fù)位之前設(shè)置MRS信號(hào)，因此不能夠執(zhí)行自動(dòng)刷新。為了能夠執(zhí)行自動(dòng) 刷新，作為缺省將對(duì)共享存儲(chǔ)區(qū)B2的控制權(quán)分配給一個(gè)處理器(下齒
稱為"AP/MC")。然后，在沒(méi)有控制權(quán)的另一處理器(下面稱為 "MODEM")請(qǐng)求使用共享存儲(chǔ)區(qū)B2時(shí)，通過(guò)圖中附圖標(biāo)記①表示的箭 頭所示出的路徑，將請(qǐng)求權(quán)利的郵箱消息發(fā)送到具有權(quán)利的處理器。-MODEM 10通過(guò)附圖標(biāo)記②表示的箭頭所示出的路徑，周期性地監(jiān)視標(biāo) 志區(qū)，以便檢查對(duì)控制權(quán)的獲取。此時(shí)，DRAM17理解相應(yīng)的郵箱寫(xiě)入 命令，然后通過(guò)附圖標(biāo)記(D表示的箭頭所示出的路徑，產(chǎn)生輸出，以 產(chǎn)生AP/MC 12的中斷，并且AP/MC 12的中斷控制器15在通過(guò)附圖標(biāo)記 ④表示的箭頭所示出的路徑接收到相應(yīng)郵箱讀取命令時(shí)，將有效信號(hào) 轉(zhuǎn)換為無(wú)效信號(hào)。然后，AP/MC 12的CPU 14執(zhí)行中斷服務(wù)例程，并在 最初的工作結(jié)束時(shí)，通過(guò)附圖標(biāo)記⑤表示的箭頭所示出的路徑，釋放 標(biāo)志，以使處理器10可使用標(biāo)志。因此，周期性監(jiān)視該操作的MODEMIO 檢查并確認(rèn)通過(guò)路徑⑤標(biāo)志的釋放，并確保對(duì)共享存儲(chǔ)區(qū)B2的訪問(wèn)權(quán)。 圖9是示出了通過(guò)圖6的DRAM的圖5的處理器之間的數(shù)據(jù)流的流程 圖。圖10和ll示出了圖6所示的DRAM的與主接口功能有關(guān)的寫(xiě)入/讀取 操作的時(shí)序。
圖9至11示出了方法的示例實(shí)施例，其中，第二處理器最初具有對(duì) 共享存儲(chǔ)區(qū)B2的訪問(wèn)權(quán)，然后第一處理器MODEM IO獲得訪問(wèn)權(quán)，并將 數(shù)據(jù)發(fā)送到第二處理器AP 12。圖10和11的時(shí)序圖詳細(xì)示出了如下示 例在MODEM 10將數(shù)據(jù)寫(xiě)入圖12所示的共享存儲(chǔ)器組A1并且AP 12從中 讀取數(shù)據(jù)時(shí)，使用在圖12的內(nèi)部寄存器50中設(shè)置的標(biāo)志和郵箱。
在描述通過(guò)DRAM的內(nèi)部接口進(jìn)行數(shù)據(jù)傳輸之前，參考圖12，如下 描述可多路徑訪問(wèn)的DRAM的多路徑訪問(wèn)操作，圖12是詳細(xì)示出了圖6
的電路的方框圖。
例如，在圖12中，在第一處理器10可通過(guò)第一端口500訪問(wèn)共享存 儲(chǔ)器組A1時(shí)，第二處理器12可同時(shí)通過(guò)第二端口 510來(lái)訪問(wèn)另一存儲(chǔ) 區(qū)?？梢酝ㄟ^(guò)訪問(wèn)路徑形成單元來(lái)實(shí)現(xiàn)這種多路徑訪問(wèn)操作，在訪問(wèn) 路徑形成單元中，基本采用圖12的路徑判定單元200。
在可由第一和第二處理器10和12訪問(wèn)的共享存儲(chǔ)器組A1的示例 中，共享存儲(chǔ)區(qū)A1內(nèi)的全局輸入/輸出線GIO可選擇性地與第一和第二 端口500和510之一相連，第一和第二端口500和510每個(gè)均相應(yīng)地、與第
一和第二處理器相連?？赏ㄟ^(guò)路徑判定單元200的控制操作來(lái)實(shí)現(xiàn)該選 擇性連接。
訪問(wèn)路徑形成單元的路徑判定單元200響應(yīng)于第一和第二處理器 10和12所施加的外部信號(hào)IN-A和IN-B，產(chǎn)生路徑判定信號(hào)MA、 MB，以 在端口A和B之一與共享存儲(chǔ)區(qū)A1之間形成數(shù)據(jù)訪問(wèn)路徑。該外部信號(hào) 可包括行地址選通信號(hào)RASB、寫(xiě)入啟用信號(hào)WEB和組選擇地址BA，這些 信號(hào)的每一個(gè)均通過(guò)第一和第二端口500和510施加。
訪問(wèn)路徑形成單元包括行和列地址復(fù)用器28、 38、第一和第二全 局復(fù)用器120和121以及輸入/輸出有關(guān)路徑單元。
行和列地址復(fù)用器28、 38響應(yīng)于路徑判定信號(hào)MA、 MB，從通過(guò)第 一和第二端口500、510施加的行和列地址A—ADD、B—ADD、A—CADD、B—CADD 中選擇一個(gè)行和列地址A—ADD、 A—CADD，并且每個(gè)將地址提供給與共享 存儲(chǔ)區(qū)A1相連的行解碼器30和列解碼器40。
第一和第二全局復(fù)用器120和121響應(yīng)于路徑判定信號(hào)MA、 MB，將 共享存儲(chǔ)區(qū)A1的全局輸入/輸出線GI0與第一或第二端口相連。
輸入/輸出有關(guān)路徑單元包括連接在第一全局復(fù)用器120和第一端 口500之間的第一輸入/輸出有關(guān)電路130、 300以及連接在第二全局復(fù) 用器121和第二端口510之間的第二輸入/輸出有關(guān)電路131、 310。
第一輸入/輸出有關(guān)電路可包括輸入/輸出讀出放大器和數(shù)據(jù)輸入 /輸出驅(qū)動(dòng)器，輸入/輸出讀出放大器在操作上與第一全局復(fù)用器120 相連。
共享存儲(chǔ)區(qū)A1的行列矩陣中的多個(gè)存儲(chǔ)單元可以是DRAM存儲(chǔ)單
元，其中每個(gè)單元包括一個(gè)訪問(wèn)晶體管和存儲(chǔ)電容器。
對(duì)于圖12所示的一個(gè)共享存儲(chǔ)區(qū)Al，設(shè)置兩個(gè)輸入/輸出讀出放大
器和寫(xiě)入驅(qū)動(dòng)器130和131，并且第一和第二全局復(fù)用器120和121具有
互補(bǔ)的切換操作。
第一和第二處理器10和12共享設(shè)置在全局輸入/輸出線GIO與存儲(chǔ)
單元之間的電路器件和線路來(lái)執(zhí)行訪問(wèn)操作，并獨(dú)立地使用從每個(gè)端 口到全局復(fù)用器120、 121的輸入/輸出有關(guān)電路器件和線路。
第一和第二處理器10和12通過(guò)第一和第二端口 ，共享共享存儲(chǔ)區(qū)
Al的全局輸入/輸出線GIO、在操作上與全局輸入/輸出線相連的本地輸 入/輸出線li0、通過(guò)列選擇信號(hào)csl在操作上與本地輸入/輸出線相連 的位線bu連接在位線上的用于讀出并放大位線信號(hào)的位線讀出放大 器、以及與訪問(wèn)晶體管at相連在位線上形成存儲(chǔ)單元的存儲(chǔ)單元。
路徑判定單元200由多個(gè)邏輯門(mén)構(gòu)成，并接收通過(guò)第一、第二端口 500、 510施加的行地址選通信號(hào)rasb—a、 rasb—b、寫(xiě)入啟用信號(hào)web—a、 web—b和組選擇地址ba—a、 ba一b。在首先通過(guò)端口之一施加行地址選通 信號(hào)rasb時(shí)，路徑判定單元200產(chǎn)生路徑判定信號(hào)ma、 mb，以便可通過(guò) 信號(hào)輸入的一個(gè)端口來(lái)訪問(wèn)共享存儲(chǔ)區(qū)a1。如果同時(shí)施加行地址選通 信號(hào)rasb，則處理器希望具有訪問(wèn)共享存儲(chǔ)區(qū)a1的優(yōu)先權(quán)，直到根據(jù) 系統(tǒng)的規(guī)定而斷開(kāi)為止。
如果第一處理器10訪問(wèn)作為共享組的共享存儲(chǔ)區(qū)a1，并且操作模 式是讀取操作，則圖12的路徑判定單元200在邏輯上組合從第一處理器 io施加的外部信號(hào)，并使路徑判定信號(hào)ma有效，并使路徑判定信號(hào)mb 無(wú)效。行地址復(fù)用器28選擇通過(guò)第一端口a施加的行地址a—add，并將 其提供給行解碼器30。行解碼器30使共享存儲(chǔ)區(qū)a1內(nèi)第一處理器10要 訪問(wèn)的字線WLi有效。當(dāng)字線WLi有效時(shí)，使其中訪問(wèn)晶體管的柵極與 相同字線相連的存儲(chǔ)單元的數(shù)據(jù)呈現(xiàn)在相應(yīng)位線上。位線讀出放大器 讀出并放大所呈現(xiàn)的信號(hào)，然后輸出數(shù)據(jù)。在與有效列選擇信號(hào)csl 相對(duì)應(yīng)的列選通門(mén)導(dǎo)通時(shí)，將位線數(shù)據(jù)傳送到相應(yīng)的本地輸入/輸出線 LIO。列選通門(mén)的導(dǎo)通操作如下。使字線WLi有效，從而存儲(chǔ)單元的數(shù) 據(jù)以高或低電平電位出現(xiàn)在位線上，然后列地址復(fù)用器38選擇第一端 口a的列地址aj:add，并將其輸出到列解碼器40。列解碼器40使列選擇 信號(hào)有效，選擇要由第一處理器10訪問(wèn)的列。
在構(gòu)成第一復(fù)用器f-mux 20的晶體管導(dǎo)通時(shí)，將以電位電平出現(xiàn) 的本地輸入/輸出線lio的數(shù)據(jù)傳送到全局輸入/輸出線gi0。這里通常 施加在晶體管柵極上的切換信號(hào)可以是響應(yīng)于從行解碼器30輸出的解
碼信號(hào)而產(chǎn)生的信號(hào)。在這種情況下，以有效狀態(tài)輸出路徑判定信號(hào) ma，因此通過(guò)第二復(fù)用器120，將傳送到全局輸入/輸出線gio的數(shù)據(jù)傳 送到輸入/輸出讀出放大器和寫(xiě)入驅(qū)動(dòng)器130。輸入/輸出讀出放大器再
次將在通過(guò)這些路徑的傳送操作期間衰減的數(shù)據(jù)電平放大，并通過(guò)復(fù)
用器和驅(qū)動(dòng)器300將其傳送到第一端口500。
另一方面，在這種情況下，禁用第二復(fù)用器121并且切斷第二處理 器12對(duì)共享存儲(chǔ)區(qū)A1的訪問(wèn)操作。但是，第二處理器12可通過(guò)第二端 口510來(lái)訪問(wèn)共享存儲(chǔ)區(qū)A1之外的其它存儲(chǔ)區(qū)。這里，可根據(jù)第一和第
二處理器的工作負(fù)荷來(lái)可變地確定存儲(chǔ)區(qū)的大小或數(shù)目。
輸入/輸出讀出放大器和寫(xiě)入驅(qū)動(dòng)器133是構(gòu)成位于第一端口500
與共享存儲(chǔ)區(qū)組之外的存儲(chǔ)區(qū)組之間的輸入/輸出有關(guān)電路的部件，并 具有與輸入/輸出讀出放大和寫(xiě)入驅(qū)動(dòng)器300相同的結(jié)構(gòu)。類(lèi)似地，輸 入/輸出讀出放大器和寫(xiě)入驅(qū)動(dòng)器134是構(gòu)成位于第二端口510與共享 存儲(chǔ)區(qū)組之外的存儲(chǔ)區(qū)組之間的輸入/輸出有關(guān)電路的部件，并具有與 輸入/輸出讀出放大器和寫(xiě)入驅(qū)動(dòng)器300相同的結(jié)構(gòu)。此外，列解碼器 42與共享存儲(chǔ)器組之外的存儲(chǔ)器組相連。
回來(lái)參考圖9至11，以下描述MODEM IO將數(shù)據(jù)寫(xiě)入共享存儲(chǔ)器組AI 并且AP 12讀取數(shù)據(jù)的示例。
首先參考圖9的S91，作為缺省，B端口具有訪問(wèn)許可。因此，圖IO 表示權(quán)利的信號(hào)AUT示出為"B-master"。此時(shí)，即使通過(guò)MODEM 10 周期性地讀取圖12所示的內(nèi)部寄存器50的標(biāo)志區(qū)51， AP 12仍然具有該 權(quán)利。此時(shí)，在與A端口相連的MODEM IO請(qǐng)求訪問(wèn)許可時(shí)，如圖9的步 驟S94所示，將請(qǐng)求權(quán)利的數(shù)據(jù)寫(xiě)入A至B郵箱52。 g卩，在步驟S93中通 過(guò)檢查訪問(wèn)許可而確定端口B具有權(quán)利之后，執(zhí)行步驟S94。在步驟S96 中，根據(jù)訪問(wèn)請(qǐng)求結(jié)果，如圖10的箭頭A1所示，將DRAM17的輸出信號(hào) INTb以低電平施加到AP 12。然后，AP 12的中斷控制器15辨認(rèn)出存在 來(lái)自處理器10的訪問(wèn)請(qǐng)求。AP12首先在圖10的時(shí)間點(diǎn)S1處停止對(duì)共享 存儲(chǔ)區(qū)A1的訪問(wèn)操作，并執(zhí)行預(yù)充電，以避免共享存儲(chǔ)區(qū)A1的存儲(chǔ)單 元中存儲(chǔ)的數(shù)據(jù)的消失。在步驟S97中，AP 12讀取M0DEM IO寫(xiě)入數(shù)據(jù) 的A至B郵箱52，并以高電平狀態(tài)清除DRAM 17的輸出信號(hào)INTb。因此， 如圖10的箭頭A2所示，波形INTb的電平恢復(fù)為高電平。在從圖10的R1 至R2的時(shí)間段期間，AP 12再次恢復(fù)預(yù)充電和對(duì)共享存儲(chǔ)區(qū)的訪問(wèn)權(quán)， 然后在時(shí)間點(diǎn)R2之后，將指示"Bmaster釋放"的數(shù)據(jù)寫(xiě)入標(biāo)志區(qū)51。
在這種情況下，例如，標(biāo)志區(qū)51中表示為"1"的數(shù)據(jù)改變?yōu)?0"， 從而M0DEM IO可辨認(rèn)出AP 12被授予訪問(wèn)權(quán)。包括標(biāo)志區(qū)51的內(nèi)部寄 存器或緩沖器具有存儲(chǔ)單元，例如觸發(fā)器或鎖存器，因此并不需要預(yù) 充電操作。緊接在時(shí)間點(diǎn)R2過(guò)去之后完成圖9的步驟S98。在圖10的時(shí) 間段a4，周期性地檢查標(biāo)志區(qū)51的M0DEM 10在時(shí)間點(diǎn)R2之后讀取標(biāo)志 區(qū)51，然后辨認(rèn)出訪問(wèn)權(quán)屬于MODEM自身。圖10和圖11的時(shí)序參數(shù)是具 有脈沖時(shí)間4、 CAS延遲3和WL1的DRAM的示例，其中WL表示與圖10所示 的一個(gè)時(shí)鐘周期相對(duì)應(yīng)的時(shí)間段a2。圖10中的時(shí)間段al、 a3、 a4、 a5、 a6和a7表示tRCD、 BL/2+tWR、訪問(wèn)許可獲取時(shí)間段、tRP、 tRCD和 CL+BL/2。時(shí)間段a4與圖9的M0DEM 10在執(zhí)行步驟S95中花費(fèi)的時(shí)間相對(duì) 應(yīng)。因此，采用圖9所有的各個(gè)步驟和圖10的時(shí)序圖，根據(jù)本發(fā)明的一 個(gè)實(shí)施例描述了MODEM 10，其中MODEM IO作為第一處理器，用于從缺 省具有訪問(wèn)許可的AP 12獲取訪問(wèn)許可。
在下面對(duì)圖9和圖11的數(shù)據(jù)處理中包含的各個(gè)步驟的描述中， MODEM IO獲取訪問(wèn)許可并寫(xiě)入數(shù)據(jù)，然后將所寫(xiě)數(shù)據(jù)傳送到AP 12。
艮口，通過(guò)圖9的步驟S98獲得了訪問(wèn)許可的M0DEM10按照?qǐng)D9的步驟 SIOO、 S101和S102的順序，執(zhí)行這些步驟。通過(guò)將數(shù)據(jù)寫(xiě)入DRAM的共 享存儲(chǔ)區(qū)、將消息數(shù)據(jù)寫(xiě)入相應(yīng)處理器的郵箱、并釋放標(biāo)志區(qū)51，來(lái) 按照順序執(zhí)行步驟SIOO、 S101和S102。在圖11中，在整個(gè)時(shí)間段的前 半部分中，指示權(quán)利的信號(hào)AUT被示為"A-master"，并在整個(gè)時(shí)間段 的后半部分中，指示權(quán)利的信號(hào)AUT被示為"B-master"。在指示tRP 的時(shí)間段bl之后的時(shí)間段b2內(nèi)，MODEM IO將傳輸數(shù)據(jù)寫(xiě)入共享存儲(chǔ)區(qū) Al。通過(guò)上述多路徑訪問(wèn)操作來(lái)執(zhí)行該寫(xiě)操作。在完成了寫(xiě)操作之后， 在時(shí)間段t3開(kāi)始之前，MODEM 10將消息數(shù)據(jù)寫(xiě)入B至A郵箱53。例如， 消息數(shù)據(jù)可以表示如下請(qǐng)求如果AP12有時(shí)間，則AP 12讀取M0DEM 10 所寫(xiě)的傳輸數(shù)據(jù)。然后，MODEM 10在指示時(shí)間段b3的結(jié)束時(shí)間的時(shí)間 點(diǎn)R3處改變標(biāo)志區(qū)51的許可權(quán)數(shù)據(jù)。
在MODEM 10將消息寫(xiě)入B至A郵箱53時(shí)，AP 12接收?qǐng)D11所示的DRAM 17的低電平的中斷輸出信號(hào)INTb。因此，AP12在步驟S104處，在時(shí)間 點(diǎn)R4處對(duì)中斷輸出信號(hào)做出響應(yīng)。AP 12在步驟S105中讀取B至A郵箱
53，并以高電平狀態(tài)清除DRAM17的輸出信號(hào)INTb。因此，如圖ll的箭 頭A4所示，波形INTb的電平恢復(fù)為高電平。AP 12在步驟S106中讀取標(biāo) -志區(qū)51。在圖11的時(shí)間點(diǎn)R5處，AP12再次恢復(fù)預(yù)充電和對(duì)共享存儲(chǔ)區(qū) Al的訪問(wèn)權(quán)。在步驟S107中，AP 12從M0DEM中讀取寫(xiě)入共享存儲(chǔ)區(qū)A1 的數(shù)據(jù)。在圖ll的時(shí)間段b5內(nèi)執(zhí)行步驟S107。通過(guò)B端口，通過(guò)上述多 路徑訪問(wèn)操作，來(lái)執(zhí)行對(duì)存儲(chǔ)在共享存儲(chǔ)區(qū)內(nèi)的數(shù)據(jù)的讀取操作。
在數(shù)據(jù)傳輸之后，在步驟S108中，AP12將消息數(shù)據(jù)寫(xiě)入郵箱，并 且在步驟S109中，AP12釋放標(biāo)志，以便釋放訪問(wèn)權(quán)。響應(yīng)于步驟S108， 在步驟S110中，MODEM IO接收從DRAM發(fā)送來(lái)的中斷輸出信號(hào)，并在步 驟S111中，從郵箱讀取消息數(shù)據(jù)。
如上所述，通過(guò)DRAM的內(nèi)部寄存器來(lái)執(zhí)行接口操作，并由另一個(gè) 相應(yīng)處理器讀取一個(gè)處理器寫(xiě)入的數(shù)據(jù)。
通過(guò)郵箱來(lái)發(fā)送數(shù)據(jù)的一些優(yōu)點(diǎn)如下。僅允許獲得了對(duì)共享存儲(chǔ) 區(qū)的控制權(quán)的處理器訪問(wèn)共享存儲(chǔ)區(qū)，但是兩個(gè)處理器在任何時(shí)間均 可以訪問(wèn)郵箱區(qū)，與控制權(quán)無(wú)關(guān)。S卩，兩個(gè)處理器分配特定比特，因 此可向相應(yīng)處理器發(fā)送數(shù)據(jù)或命令?？山邮詹⒋鎯?chǔ)與郵箱的尺寸相對(duì) 應(yīng)的數(shù)據(jù)，通過(guò)郵箱發(fā)送數(shù)據(jù)或命令，不需要浪費(fèi)時(shí)間來(lái)請(qǐng)求控制權(quán)。
圖13是示出了例如圖5所示的具有端口和內(nèi)部緩沖器的可多路徑 訪問(wèn)DRAM的存儲(chǔ)區(qū)的另一個(gè)實(shí)施例的方框圖。
如圖13所示，該實(shí)施例還在接口區(qū)中包括檢查區(qū)，這與圖6不同。 檢查區(qū)存儲(chǔ)指示在將另一處理器的消息存儲(chǔ)在郵箱區(qū)中時(shí)另一處理器 是否已經(jīng)讀取了消息的檢查信息。
在圖13中，在內(nèi)部寄存器中，標(biāo)志區(qū)分配有4比特，郵箱A至B區(qū)分 配有32比特，郵箱B至A區(qū)分配有32比特，檢查A至B區(qū)分配有1比特，檢 查B至A區(qū)分配有1比特，預(yù)備區(qū)Rvs保留用于其它可能的使用。這些區(qū) 域共同由特定行地址啟用，并根據(jù)所施加的列地址而獨(dú)立被訪問(wèn)/映 射。這里，檢查A至B區(qū)和檢查B至A區(qū)每一個(gè)均可分配有2比特，其中l(wèi) 比特可存儲(chǔ)信息，另外l比特用作預(yù)備區(qū)。作為另一個(gè)示例，如圖6所 示，標(biāo)志區(qū)、郵箱A至B區(qū)和郵箱B至A區(qū)每個(gè)均分配有16比特。
因此，在施加特定行地址lFFF800h lFFFFFFh時(shí)，禁用共享存儲(chǔ) 區(qū)的相應(yīng)區(qū)域部分A2，而啟用DRAM內(nèi)的寄存器，因此給處理器提供DRAM 接口。第一處理器10能夠在郵箱A至B區(qū)中讀和寫(xiě)，而第二處理器12僅 可在郵箱A至B區(qū)中讀，而不能夠?qū)憽Ｏ喾吹?，第二處理?能夠在郵箱 B至A區(qū)中讀和寫(xiě)，而第一處理器10僅可在郵箱B至A區(qū)中讀，而不能夠 寫(xiě)。
在寄存器中分配的標(biāo)志區(qū)中指示出對(duì)共享存儲(chǔ)區(qū)的控制權(quán)，并且 將根據(jù)預(yù)定傳輸方向而賦予相應(yīng)處理器的例如權(quán)利請(qǐng)求、數(shù)據(jù)傳送、 命令傳輸?shù)鹊南?xiě)入郵箱區(qū)。具體地，為了通過(guò)郵箱區(qū)將消息傳送 到相應(yīng)處理器，使用郵箱寫(xiě)入命令。在產(chǎn)生寫(xiě)入命令時(shí)，DRAM創(chuàng)建輸 出信號(hào)(INTa， INTb)，以使預(yù)定方向上的相應(yīng)處理器執(zhí)行中斷處理服 務(wù)，并且輸出信號(hào)在硬件上與相應(yīng)處理器的GPIO或UART相連。
下面結(jié)合檢查區(qū)的接口操作和檢查操作的獨(dú)立管腳，描述可多路 徑訪問(wèn)半導(dǎo)體存儲(chǔ)器件中通過(guò)使用上述郵箱區(qū)來(lái)發(fā)送消息的方法。已 經(jīng)在圖6-12中描述了共享存儲(chǔ)區(qū)和標(biāo)志區(qū)的讀操作或?qū)懖僮鳌?br> 圖14示出了具有圖13所示DRAM結(jié)構(gòu)的系統(tǒng)中的處理器之間的檢查 區(qū)和郵箱區(qū)的接口操作。
如圖14所示，在第一處理器10希望發(fā)送例如權(quán)利請(qǐng)求、數(shù)據(jù)傳送、 命令傳輸?shù)鹊南r(shí)，第一處理器將該消息寫(xiě)入郵箱A至B區(qū)。這里， DRAM 17啟用/產(chǎn)生中斷信號(hào)INTb，以便向第二處理器12通知已經(jīng)將消 息寫(xiě)入郵箱A至B區(qū)。在將消息寫(xiě)入郵箱A至B區(qū)中時(shí)，啟用中斷信號(hào) INTb，并在第二處理器12讀取存儲(chǔ)在郵箱A至B區(qū)中的消息時(shí)，禁用中 斷信號(hào)INTb。
接下來(lái)，第一處理器10監(jiān)視檢査A至B區(qū)，以檢査第二處理器12是 否已經(jīng)讀取了存儲(chǔ)在郵箱A至B區(qū)中的消息。檢查A至B區(qū)中的檢查寄存 器存儲(chǔ)了指示第二處理器12是否讀取了消息的信息。檢查寄存器可存 儲(chǔ)具有與中斷信號(hào)INTb相同相位或者與信號(hào)相反相位的信息。例如，
在信號(hào)具有相同相位情況下的操作如下。在以低電平啟用中斷信號(hào) INTb時(shí)，第二處理器12尚未讀取存儲(chǔ)在郵箱A至B區(qū)中的消息。因此， 在檢査A至B區(qū)中存儲(chǔ)低電平"數(shù)據(jù)0"。之后，在以高電平禁用中斷信 號(hào)INTb時(shí)，第二處理器12己經(jīng)讀取了存儲(chǔ)在郵箱A至B區(qū)中的消息。因
此，在檢查A至B區(qū)中存儲(chǔ)高電平"數(shù)據(jù)l"。第一處理器10在郵箱A至B 區(qū)中存儲(chǔ)消息，然后偶爾監(jiān)視檢查A至B區(qū)，以便檢查第二處理器12是 否讀取了存儲(chǔ)在郵箱A至B區(qū)中的消息。
在確定第二處理器12已經(jīng)讀取了存儲(chǔ)在郵箱A至B區(qū)中的消息時(shí)， 可在郵箱A至B區(qū)中寫(xiě)入另一消息。提供上述檢查A至B區(qū)避免了改寫(xiě)郵 箱A至B區(qū)中的消息。
接下來(lái)，描述第二處理器12希望向第一處理器10發(fā)送例如權(quán)利請(qǐng) 求、數(shù)據(jù)傳送、命令傳輸?shù)鹊南⒌牟僮?。在這種情況下，第二處理 器12在郵箱B至A區(qū)中寫(xiě)入消息。這里，DRAM 17啟用/產(chǎn)生中斷信號(hào) INTa，以便向第一處理器10通知己經(jīng)在郵箱B至A區(qū)中寫(xiě)入了消息。在 郵箱B至A區(qū)中寫(xiě)入消息時(shí)啟用中斷信號(hào)INTa，并在第一處理器10讀取 存儲(chǔ)在郵箱B至A區(qū)中的消息時(shí)禁用中斷信號(hào)INTa。
接下來(lái)，第二處理器12監(jiān)視檢查B至A區(qū)，以檢查第一處理器10是 否已經(jīng)讀取了存儲(chǔ)在郵箱B至A區(qū)中的消息。檢查B至A區(qū)中的檢查寄存 器存儲(chǔ)指示第一處理器10是否已經(jīng)讀取消息的信息。檢査寄存器可存 儲(chǔ)具有與中斷信號(hào)INTa相同相位或與信號(hào)相反相位的信息。
例如，信號(hào)具有相同相位的操作如下。在以低的電平啟用中斷信 號(hào)INTa時(shí)，第一處理器10尚未讀取存儲(chǔ)在郵箱B至A區(qū)中的消息。因此， 在檢查B至A區(qū)中存儲(chǔ)低電平"數(shù)據(jù)O"。之后，在以高電平禁用中斷信 號(hào)INTa時(shí)，第一處理器10已經(jīng)讀出了存儲(chǔ)在郵箱B至A區(qū)中的消息。因 此，在檢查B至A區(qū)中存儲(chǔ)高電平"數(shù)據(jù)l"。第二處理器12在郵箱B至A 區(qū)中存儲(chǔ)消息，然后偶爾監(jiān)視檢査B至A區(qū)，以便檢查第一處理器10是 否已經(jīng)讀取了存儲(chǔ)在郵箱B至A去中的消息。
在確定第一處理器10己經(jīng)讀取了存儲(chǔ)在郵箱B至A區(qū)中的消息時(shí)， 可在郵箱B至A區(qū)中寫(xiě)入另一消息。提供上述檢查區(qū)B至A區(qū)避免了改寫(xiě) 郵箱B至A區(qū)中的消息。
盡管圖14示出了兩個(gè)處理器，但是本領(lǐng)域普通技術(shù)人員可以實(shí)現(xiàn) 具有其它數(shù)目處理器的結(jié)構(gòu)。在這種情況下，可由已經(jīng)讀取了消息的 處理器之外的其它處理器來(lái)監(jiān)視檢查B至A區(qū)和檢查A至B區(qū)。
圖15和16示出了根據(jù)本發(fā)明另一些實(shí)施例，還包括分離6^輸出管
腳，但是不具有圖13和14所述的檢查區(qū)的結(jié)構(gòu)。
圖15與圖5類(lèi)似，因此下面僅描述具有不同結(jié)構(gòu)的部分。如圖15 所示，DRAM 17具有兩個(gè)獨(dú)立的端口。這里將具有輸出信號(hào)INTa、 CHb 的端口A稱為第一端口，并且第一端口與第一處理器10和第二處理器12 相連。這里，輸入第一處理器10的信號(hào)INTa用作中斷信號(hào)，而輸入第 二處理器12的信號(hào)CHb是指示第一處理器10是否已經(jīng)讀取了存儲(chǔ)在郵 箱B至A區(qū)中的消息的檢查信號(hào)。
這里將具有輸出信號(hào)INTb、 CHa的端口B稱為第二端口，并且第二 端口與第一處理器10和第二處理器12相連。這里，輸入第二處理器12 的信號(hào)INTb用作中斷信號(hào)，而輸入第一處理器10的信號(hào)Cha是告知第二 處理器12是否己經(jīng)讀取了存儲(chǔ)在郵箱A至B區(qū)中的消息的檢査信號(hào)。
在圖15中，中斷信號(hào)指示是否已經(jīng)讀取了存儲(chǔ)在相應(yīng)存儲(chǔ)器的郵 箱區(qū)中的消息。圖15中的結(jié)構(gòu)使用以下特性在處理器將消息寫(xiě)入郵 箱時(shí)，啟用中斷信號(hào)，而在相應(yīng)處理器已經(jīng)讀取了存儲(chǔ)在郵箱中的消 息時(shí)，禁用中斷信號(hào)。在這種情況下，檢查信號(hào)具有與中斷信號(hào)相同 的相位。在啟用中斷信號(hào)時(shí)禁用檢查信號(hào)，而在禁用中斷信號(hào)時(shí)啟用 檢查信號(hào)。
結(jié)合圖16，如下描述該結(jié)構(gòu)的操作。首先，在第一處理器10希望 向第二處理器12發(fā)送例如權(quán)利請(qǐng)求的消息時(shí)，第一處理器在郵箱A至B 區(qū)中寫(xiě)入消息。這里，DRAM 17以低電平啟用/產(chǎn)生中斷信號(hào)INTb，以 便向第二處理器12通知己經(jīng)在郵箱A至B區(qū)中寫(xiě)入了消息。在這種情況 下，以與中斷信號(hào)INTb相同的相位保持禁用檢查信號(hào)CHa。
然后，在第二處理器12讀取了存儲(chǔ)在郵箱A至B區(qū)中的消息時(shí)，以 高電平禁用中斷信號(hào)INTb。同時(shí)，以高電平啟用檢査信號(hào)CHa，以便向 第一處理器10通知己經(jīng)讀取了所存儲(chǔ)的消息。在檢查信號(hào)CHa指示第二 處理器12已經(jīng)讀取了存儲(chǔ)在郵箱A至B區(qū)中的消息時(shí)，第一處理器10可 在郵箱A至B區(qū)中寫(xiě)入另一消息。
接下來(lái)，在第二處理器12希望向第一處理器10發(fā)送例如權(quán)利請(qǐng)求 的消息時(shí)，第二處理器在郵箱B至A區(qū)中寫(xiě)入消息。這里，DRAM17以低 電平啟用/產(chǎn)生中斷信號(hào)INTa，以便向第一處理器10通知已經(jīng)在郵箱B
至A區(qū)中寫(xiě)入了消息。在這種情況下，以與中斷信號(hào)INTa相同的相位保 持禁用檢查信號(hào)CHb。
然后，在第一處理器10讀取了存儲(chǔ)在郵箱B至A區(qū)中的消息時(shí)，以 高電平禁用中斷信號(hào)INTa。此時(shí)，以高電平啟用檢查信號(hào)CHb，以便向 第二處理器12通知已經(jīng)讀取了所存儲(chǔ)的消息。在檢查信號(hào)CHb指示第一 處理器10已經(jīng)讀取了存儲(chǔ)在郵箱B至A區(qū)中的消息時(shí)，第二處理器12可 在郵箱B至A區(qū)中寫(xiě)入另一消息。
圖17是示出了可應(yīng)用于圖14或圖16的操作的示例實(shí)施例的時(shí)序 圖。盡管為了方便而參照?qǐng)D14和圖16來(lái)示出操作，但是實(shí)施例可具有 不同的結(jié)構(gòu)，因此其它操作可以不同。例如，圖14的實(shí)施例具有與圖 16的使用中斷信號(hào)的檢査寄存器不同的檢查寄存器。此外，圖17示出 了在第一處理器10在郵箱中存儲(chǔ)消息以及第二處理器12讀取該消息的示例。
如圖17所示，第一處理器10通過(guò)檢查區(qū)中的檢查寄存器或檢査信 號(hào)，來(lái)檢查是否可在郵箱中存儲(chǔ)消息。在這種情況下，檢查寄存器存 儲(chǔ)數(shù)據(jù)"1"，或者以高電平啟用檢查信號(hào)，并且第一處理器10在郵箱 中寫(xiě)入消息。換言之，存儲(chǔ)D0至D3的消息，在郵箱中寫(xiě)入消息之后， 第一處理器10持續(xù)地監(jiān)視檢査區(qū)或檢査信號(hào)。替代地，第一處理器可 僅在希望發(fā)送另一消息時(shí)進(jìn)行監(jiān)視。在第一處理器10在郵箱中存儲(chǔ)消 息時(shí)，DRAM使中斷信號(hào)INTb低電平啟用，并將該信號(hào)發(fā)送到第二處理 器12。此外，檢查寄存器存儲(chǔ)數(shù)據(jù)"0"，或者檢查信號(hào)改變?yōu)榻脿?態(tài)。
相應(yīng)地，第二處理器12讀取存儲(chǔ)在郵箱中的消息。檢査信息處于 禁用狀態(tài)或者是數(shù)據(jù)"0"，直到第二處理器12讀取所存儲(chǔ)的消息為 止，從而第一處理器10能夠通過(guò)檢查信息CHa來(lái)檢查是否在郵箱中寫(xiě)入 另一消息。
在通過(guò)中斷信號(hào)INTb被告知所存儲(chǔ)的消息的第二處理器12讀取所 存儲(chǔ)的消息時(shí)，以高電平禁用中斷信號(hào)INTb，并且檢查信息CHa改變?yōu)?高電平或數(shù)據(jù)"1"的啟用狀態(tài)。 ，
然后，第一處理器10通過(guò)檢查信息在郵箱中存儲(chǔ)另一消息。如上
所述，發(fā)送郵箱中的消息的處理器被告知相應(yīng)處理器是否讀取了該消 息，從而避免了任何的消息重復(fù)或者對(duì)郵箱的改寫(xiě)。
在施加特定行地址時(shí)，上述結(jié)構(gòu)也許需要分離電路來(lái)禁用與共享 存儲(chǔ)區(qū)相對(duì)應(yīng)的特定字線并啟用接口單元。這里，分離電路被稱為"寄 存器訪問(wèn)電路"。
圖18示出了寄存器訪問(wèn)電路的實(shí)施例的方框圖。
如圖18所示，寄存器訪問(wèn)電路R100包括寄存器地址確定單元
RllO、共享存儲(chǔ)區(qū)地址確定單元R120、以及寄存器訪問(wèn)信號(hào)產(chǎn)生單元
R130。
寄存器訪問(wèn)電路R100適用于避免對(duì)與特定地址相對(duì)應(yīng)的存儲(chǔ)單 元的訪問(wèn)，并啟用DRAM接口單元。寄存器地址確定單元R110確定所 施加的地址是否用于訪問(wèn)接口單元，因此在所施加的地址是特定行地 址1FFF800h lFFFFFFh時(shí)，該單元啟用第一啟用信號(hào)(REG—ADD)。換 言之，在施加特定行地址1FFF800h lFFFFFFh之外的行地址時(shí)，不產(chǎn) 生第一啟用信號(hào)REG一ADD。
共享存儲(chǔ)區(qū)地址確定單元R120確定施加用于在存儲(chǔ)區(qū)B1-B4中選
擇任意存儲(chǔ)區(qū)的存儲(chǔ)器地址是否是用于選擇共享存儲(chǔ)區(qū)的存儲(chǔ)器地 址。換言之，在施加用于選擇共享存儲(chǔ)器地址的存儲(chǔ)器地址時(shí)，共享 存儲(chǔ)區(qū)地址確定單元R120啟用第二啟用信號(hào)SB。如果共享存儲(chǔ)區(qū)由 一組存儲(chǔ)區(qū)(例如B組)構(gòu)成，則用于選擇組B2的組地址可以是用于 選擇共享存儲(chǔ)區(qū)的存儲(chǔ)器地址。將共享存儲(chǔ)區(qū)的特定行地址 1FFF800h lFFFFFFh稱為"寄存器地址"。
第二啟用信號(hào)SB存在的原因是在每一組存儲(chǔ)器中存在特定行地 址1FFF800h lFFFFFFh，因此需要檢查該地址是否是共享存儲(chǔ)區(qū)的地
址，以便指定接口單元的寄存器地址。
寄存器地址信號(hào)產(chǎn)生單元R130響應(yīng)于第一啟用信號(hào)RJEG一ADD和第 二啟用信號(hào)SB，產(chǎn)生寄存器訪問(wèn)信號(hào)REG—ACCESS。
僅在第一啟用信號(hào)REG—ADD和第二啟用信號(hào)SB兩個(gè)均被啟用時(shí)， 才產(chǎn)生寄存器訪問(wèn)信號(hào)REG—ACCESS,并且在未啟用啟用信號(hào)中的任何 一個(gè)時(shí)不產(chǎn)生寄存器訪問(wèn)信號(hào)。寄存器訪問(wèn)信號(hào)REG—ACCESS首先啟用
接口單元R170。因此啟用構(gòu)成接口單元R170的寄存器。
然后，寄存器訪問(wèn)信號(hào)REG—ACCESS使與特定行地址lFFF800h lFFFFFFh相對(duì)應(yīng)的字線啟用。換言之，寄存器訪問(wèn)信號(hào)使字線驅(qū)動(dòng)單 元R140不產(chǎn)生用于啟用字線的信號(hào)。這避免了對(duì)與對(duì)應(yīng)于特定行地址 1FFF800h lFFFFFFh的字線相連的存儲(chǔ)單元的訪問(wèn)。構(gòu)成字線驅(qū)動(dòng)單 元R140的電路可包括子字線驅(qū)動(dòng)器、正常字線啟用信號(hào)(麗E)產(chǎn)生 電路、字線選擇信號(hào)(PXI)產(chǎn)生電路等。寄存器訪問(wèn)信號(hào)REG一ACCESS 可控制子字線驅(qū)動(dòng)器、正常字線啟用信號(hào)(NWE)產(chǎn)生電路、字線選擇 信號(hào)(PXI)產(chǎn)生電路等的操作。換言之，寄存器訪問(wèn)信號(hào)REG—ACCESS 可使驅(qū)動(dòng)器和電路不工作。因此，寄存器訪問(wèn)信號(hào)避免產(chǎn)生用于啟用 驅(qū)動(dòng)器和電路的啟用信號(hào)。
然后，寄存器訪問(wèn)信號(hào)REG一ACCESS禁用用于讀取數(shù)據(jù)的讀出/傳 遞單元R150。讀出/傳遞單元R150包括讀取有關(guān)電路，讀取有關(guān)電路 包括操作用于讀取存儲(chǔ)單元中的數(shù)據(jù)的讀出放大器。在施加特定行地 址1FFF800h lFFFFFFh時(shí)，產(chǎn)生與讀出對(duì)應(yīng)于該地址的存儲(chǔ)單元的數(shù) 據(jù)有關(guān)的用于啟用讀出/傳遞單元R150的信號(hào)。相應(yīng)地，在施加特定 行地址信號(hào)1FFF800h lFFFFFFh時(shí)，寄存器訪問(wèn)信號(hào)可禁用讀出/傳 遞單元R150。盡管寄存器訪問(wèn)信號(hào)REG_ACCESS禁用讀出/傳遞單元 R150，其啟用不應(yīng)該禁用的數(shù)據(jù)傳遞單元R160，以便在構(gòu)成接口單元 R170的寄存器中存儲(chǔ)信息。如果DRAM具有適用于使讀出/傳遞單元 R150和數(shù)據(jù)傳遞單元R160同時(shí)被啟用或禁用的結(jié)構(gòu)，則寄存器訪問(wèn) 信號(hào)使用于控制單元的啟用的控制信號(hào)處于禁用狀態(tài)，并獨(dú)立地產(chǎn)生 用于啟用數(shù)據(jù)傳遞單元R160的信號(hào)。
總而言之，寄存器訪問(wèn)信號(hào)REG一ACCESS啟用與接口單元的操作有 關(guān)的電路，并禁用在啟用與特定行地址相對(duì)應(yīng)的字線時(shí)需要的電路。
如上所述，在DRAM中包括接口單元的可多路徑訪問(wèn)半導(dǎo)體存儲(chǔ)器
件中，在輸入啟用接口單元的寄存器地址時(shí)，禁用與該地址相對(duì)應(yīng)的 字線。此外，存儲(chǔ)器件可通過(guò)禁用與接口操作無(wú)關(guān)的讀出/傳遞單元， 來(lái)降低耗電。 '
盡管結(jié)合附圖描述了本發(fā)明的一些實(shí)施例，但是對(duì)于本領(lǐng)域技術(shù)
人員顯而易見(jiàn)的是，可在本發(fā)明內(nèi)進(jìn)行修改和改變，而不會(huì)背離本發(fā) 明的精神或范圍。因此，本發(fā)明意欲涵蓋本發(fā)明的這些修改和變化， 只要這些修改和變化在所附權(quán)利要求及其等同物的范圍內(nèi)。例如，可 以在不背離本發(fā)明的精神或范圍下，以多種方式改變存儲(chǔ)器內(nèi)寄存器 或組的配置、或者電路配置和訪問(wèn)方法。
例如，利用四個(gè)存儲(chǔ)區(qū)， 一個(gè)可指定為共享存儲(chǔ)區(qū)，另外三個(gè)可 指定為專(zhuān)有存儲(chǔ)區(qū)，或者所有四個(gè)指定為共享存儲(chǔ)區(qū)。此外，上面以 采用兩個(gè)處理的系統(tǒng)為例進(jìn)行了描述，但是在采用三個(gè)或更多個(gè)處理
器的系統(tǒng)中，三個(gè)或更多個(gè)端口可與一個(gè)DRAM相連，并且在特定時(shí)間， 三個(gè)處理器之一可訪問(wèn)確定的共享存儲(chǔ)器。此外，在上面的說(shuō)明中以 DR雄為例，但是本發(fā)明并不局限于此，本發(fā)明的范圍可擴(kuò)展到靜態(tài)隨 機(jī)存取存儲(chǔ)器或非易失性存儲(chǔ)器等。
如上所述，在根據(jù)本發(fā)明一些實(shí)施例的半導(dǎo)體存儲(chǔ)器件中，通過(guò) 存儲(chǔ)器內(nèi)部提供了處理器之間的主接口，因此多個(gè)處理器可高速訪問(wèn) 共享存儲(chǔ)區(qū)。因此，可提高數(shù)據(jù)傳輸和處理速度，可減小系統(tǒng)尺寸， 并且可減少存儲(chǔ)器數(shù)目，極大地降低系統(tǒng)中存儲(chǔ)器的成本。
通過(guò)為檢查操作提供檢查寄存器或獨(dú)立管腳， 一個(gè)處理器能夠辨 別出另一個(gè)處理器是否已經(jīng)讀取了存儲(chǔ)在郵箱中的消息，因此避免了 任何的消息重復(fù)或郵箱中消息的改寫(xiě)。
在附圖和說(shuō)明書(shū)中，公開(kāi)了本發(fā)明的典型實(shí)施例，盡管采用了特 定術(shù)語(yǔ)，但是是以一般化且描述性的意義而不是限制目的來(lái)使用這些 術(shù)語(yǔ)，在所附權(quán)利要求中給出了本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元陣列，具有在操作上與兩個(gè)或多個(gè)端口相連的共享存儲(chǔ)區(qū)，所述兩個(gè)或多個(gè)端口可獨(dú)立地由兩個(gè)或多個(gè)處理器訪問(wèn)；訪問(wèn)路徑形成單元，用于響應(yīng)于處理器所施加的外部信號(hào)，在端口之一和共享存儲(chǔ)區(qū)之間形成數(shù)據(jù)訪問(wèn)路徑；以及接口單元，具有共享存儲(chǔ)區(qū)中可由這兩個(gè)或多個(gè)處理器訪問(wèn)的標(biāo)志區(qū)和郵箱區(qū)，以便為這兩個(gè)或多個(gè)處理器之間的通信提供接口功能。
2. 根據(jù)權(quán)利要求l所述的器件，其中，訪問(wèn)路徑形成單元包括路徑判定單元，用于在邏輯上組合外部信號(hào)，并產(chǎn)生路徑判定信號(hào)，行和列地址復(fù)用器，用于響應(yīng)于路徑判定信號(hào)，從通過(guò)端口施加 的行和列地址中分別選擇一行和一列地址，并將該地址施加到與共享存儲(chǔ)區(qū)相連的行解碼器和列解碼器中的每一個(gè)；第一和第二全局復(fù)用器，用于響應(yīng)于路徑判定信號(hào)，將共享存儲(chǔ) 區(qū)的全局輸入/輸出線與第一數(shù)據(jù)輸入/輸出線相連，或者將共享存儲(chǔ) 區(qū)的全局輸入/輸出線與第二數(shù)據(jù)輸入/輸出線相連；以及輸入/輸出有關(guān)路徑單元，包括連接在第一全局復(fù)用器和第一端口 之間的第一輸入/輸出有關(guān)電路以及連接在第二全局復(fù)用器和第二端 口之間的第二輸入/輸出有關(guān)電路。
3. 根據(jù)權(quán)利要求2所述的器件，其中，第一輸入/輸出有關(guān)電路包括數(shù)據(jù)輸出路徑電路，包括在操作上與第一全局復(fù)用器相連的輸入/ 輸出讀出放大器、在操作上與輸入/輸出讀出放大器相連的數(shù)據(jù)復(fù)用 器、與數(shù)據(jù)復(fù)用器相連的數(shù)據(jù)輸出緩沖器以及與數(shù)據(jù)輸出緩沖器相連 以便驅(qū)動(dòng)輸出數(shù)據(jù)的數(shù)據(jù)輸出驅(qū)動(dòng)器；以及數(shù)據(jù)輸入路徑電路，包括第一端口中的數(shù)據(jù)輸入緩沖器、與數(shù)據(jù) 輸入緩沖器相連以便主要驅(qū)動(dòng)寫(xiě)入數(shù)據(jù)的第一輸入驅(qū)動(dòng)器、以及與第 一輸入驅(qū)動(dòng)器相連以便輔助驅(qū)動(dòng)寫(xiě)入數(shù)據(jù)的第二輸入驅(qū)動(dòng)器。
4. 根據(jù)權(quán)利要求3所述的器件，其中，位于共享存儲(chǔ)區(qū)的行列矩 陣中的多個(gè)存儲(chǔ)單元是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器即DRAM單元，每一個(gè)DRAM 單元包括訪問(wèn)晶體管和存儲(chǔ)電容器。
5. 根據(jù)權(quán)利要求3所述的器件，其中，共享存儲(chǔ)區(qū)中設(shè)置兩個(gè)輸 入/輸出讀出放大器。
6. 根據(jù)權(quán)利要求3所述的器件，其中，第一和第二全局復(fù)用器具 有彼此相反的切換操作。
7. 根據(jù)權(quán)利要求4所述的器件，其中，路徑判定單元在邏輯上組 合通過(guò)端口分別施加的行地址選通信號(hào)、寫(xiě)入啟用信號(hào)和組選擇地址， 并產(chǎn)生路徑判定信號(hào)。
8. 根據(jù)權(quán)利要求4所述的器件，其中，通過(guò)端口，所述兩個(gè)或多 個(gè)處理器共享共享存儲(chǔ)區(qū)的全局輸入/輸出線、在操作上與全局輸入/ 輸出線相連的本地輸入/輸出線、通過(guò)列選擇信號(hào)在操作上與本地輸入 /輸出線相連的位線、與位線相連以便從位線讀出并放大數(shù)據(jù)的位線讀 出放大器、以及與訪問(wèn)晶體管相連在位線上形成存儲(chǔ)單元的存儲(chǔ)單元。
9. 根據(jù)權(quán)利要求l所述的器件，其中，在通過(guò)特定地址訪問(wèn)接口 單元時(shí)，全部禁用與共享存儲(chǔ)區(qū)的特定字線相連的存儲(chǔ)單元。
10. 根據(jù)權(quán)利要求9所述的器件，其中，接口單元包括內(nèi)部緩沖 器，并且在特定地址是行地址時(shí)，通過(guò)列地址來(lái)訪問(wèn)標(biāo)志區(qū)和郵箱區(qū)。
11. 根據(jù)權(quán)利要求IO所述的器件，其中，標(biāo)志區(qū)和郵箱區(qū)每個(gè)均 具有16比特的存儲(chǔ)區(qū)。
12. —種便攜式通信系統(tǒng)，包括 第一處理器，用于執(zhí)行第一確定任務(wù)； 第二處理器，用于執(zhí)行第二確定任務(wù)；以及隨機(jī)存取存儲(chǔ)器，包括存儲(chǔ)單元陣列、第一和第二端口、訪問(wèn)路 徑形成單元和寄存器單元，該存儲(chǔ)單元陣列具有可由第一和第二處理 器訪問(wèn)的共享存儲(chǔ)區(qū)和僅可由第一和第二處理器分別訪問(wèn)的第一和第 二專(zhuān)有存儲(chǔ)區(qū)，第一和第二端口每個(gè)均與第一和第二處理器的相應(yīng)總 線相連，訪問(wèn)路徑形成單元用于響應(yīng)于第一和第二處理器施加的外部 信號(hào)，在端口之一和共享存儲(chǔ)區(qū)之間形成數(shù)據(jù)訪問(wèn)路徑，寄存器單元具有可對(duì)立地訪問(wèn)的標(biāo)志區(qū)和郵箱區(qū)，以便為第一和第二處理器之間 的通信提供接口功能。
13. 根據(jù)權(quán)利要求12所述的系統(tǒng)，其中，標(biāo)志區(qū)和郵箱區(qū)對(duì)應(yīng)于 共享存儲(chǔ)區(qū)的特定地址。
14. 根據(jù)權(quán)利要求12所述的系統(tǒng)，其中共享存儲(chǔ)區(qū)僅可由獲得了對(duì)共享存儲(chǔ)區(qū)的控制權(quán)的一個(gè)處理器訪 問(wèn)；以及郵箱區(qū)可在任意時(shí)間由兩個(gè)處理器訪問(wèn)，與控制權(quán)無(wú)關(guān)。
15. —種在處理器之間提供主接口的方法，包括 將處理器與具有共享存儲(chǔ)區(qū)的可多路徑訪問(wèn)半導(dǎo)體存儲(chǔ)器件相連；以及通過(guò)具有可由處理器共同訪問(wèn)的標(biāo)志區(qū)和郵箱區(qū)的接口單元，在 處理器之間執(zhí)行數(shù)據(jù)通信。
16. 根據(jù)權(quán)利要求15所述的方法，其中，接口單元映射到共享存 儲(chǔ)區(qū)內(nèi)的特定地址。
17. 根據(jù)權(quán)利要求15所述的方法，其中共享存儲(chǔ)區(qū)僅可由獲得了對(duì)共享存儲(chǔ)區(qū)的控制權(quán)的一個(gè)處理器訪 問(wèn)；以及郵箱區(qū)可在任意時(shí)間由兩個(gè)處理器訪問(wèn)，與控制權(quán)無(wú)關(guān)。
18. 根據(jù)權(quán)利要求17所述的方法，其中，第一處理器可通過(guò)以下 步驟獲得對(duì)共享存儲(chǔ)區(qū)的控制權(quán)-將數(shù)據(jù)寫(xiě)入郵箱區(qū)之一；以及 周期性地檢査標(biāo)志區(qū)。
19. 根據(jù)權(quán)利要求18所述的方法，其中，第二處理器可將數(shù)據(jù)寫(xiě)入標(biāo)志區(qū)，以便釋放對(duì)共享存儲(chǔ)區(qū)的控制。
20. 一種半導(dǎo)體存儲(chǔ)器件，包括至少一個(gè)存儲(chǔ)單元陣列，具有在操作上與兩個(gè)或多個(gè)端口相連的 共享存儲(chǔ)區(qū)，這兩個(gè)或多個(gè)端口可獨(dú)立地由兩個(gè)或多個(gè)處理器訪問(wèn)； 以及接口單元，具有響應(yīng)于共享存儲(chǔ)區(qū)的特定地址而獨(dú)立訪問(wèn)的標(biāo)志 區(qū)、郵箱區(qū)和檢查區(qū)，以便為處理器之間的通信提供接口功能。
21. 根據(jù)權(quán)利要求20所述的器件，其中，共享存儲(chǔ)區(qū)中的存儲(chǔ)單 元按照矩陣形式設(shè)置，并且包括DRAM存儲(chǔ)單元，每個(gè)單元具有訪問(wèn)晶 體管和存儲(chǔ)電容器。
22. 根據(jù)權(quán)利要求21所述的器件，其中，在通過(guò)特定地址訪問(wèn)接口單元時(shí)，禁用與共享存儲(chǔ)區(qū)的相應(yīng)字線相連的存儲(chǔ)單元。
23. 根據(jù)權(quán)利要求22所述的器件，其中，在施加特定地址時(shí)通常 啟用接口單元，并且響應(yīng)于獨(dú)立的列地址而訪問(wèn)標(biāo)志區(qū)、郵箱區(qū)和檢 查區(qū)。
24. 根據(jù)權(quán)利要求20所述的器件，其中，為每個(gè)端口提供郵箱區(qū) 和檢查區(qū)。
25. 根據(jù)權(quán)利要求24所述的器件，其中，每個(gè)郵箱區(qū)根據(jù)預(yù)定傳 輸方向存儲(chǔ)要從第一處理器發(fā)送到第二處理器的例如權(quán)利請(qǐng)求或數(shù)據(jù) /命令傳輸?shù)南ⅰ?br> 26. 根據(jù)權(quán)利要求25所述的器件，其中，產(chǎn)生中斷信號(hào)，以向第二處理器通知在郵箱中存儲(chǔ)了消息。
27. 根據(jù)權(quán)利要求26所述的器件，其中，在郵箱中寫(xiě)入消息時(shí)， 啟用中斷信號(hào)，并在第二處理器讀取了存儲(chǔ)在郵箱中的消息時(shí)禁用中 斷信號(hào)。
28. 根據(jù)權(quán)利要求27所述的器件，其中，檢查區(qū)存儲(chǔ)指示第二處理器是否讀取了存儲(chǔ)在郵箱中的消息的信息。
29. 根據(jù)權(quán)利要求28所述的器件，其中，由第二處理器之外的一個(gè)或多個(gè)其它處理器監(jiān)視檢查區(qū)中存儲(chǔ)的信息。
30. 根據(jù)權(quán)利要求20所述的器件，其中，當(dāng)半導(dǎo)體存儲(chǔ)器件具有 兩個(gè)端口時(shí)，標(biāo)志區(qū)和每一個(gè)郵箱區(qū)分別具有16比特的存儲(chǔ)區(qū)，檢查 區(qū)分別具有1或2比特的存儲(chǔ)區(qū)。
31. 根據(jù)權(quán)利要求20所述的器件，其中，在半導(dǎo)體存儲(chǔ)器件具有 兩個(gè)端口時(shí)，標(biāo)志區(qū)具有4比特的存儲(chǔ)區(qū)，郵箱區(qū)分別具有32比特的 存儲(chǔ)區(qū)，檢査區(qū)分別具有1或2比特的存儲(chǔ)區(qū)。
32. 根據(jù)權(quán)利要求22所述的器件，還包括寄存器訪問(wèn)電路，用 于避免對(duì)與特定地址相對(duì)應(yīng)的存儲(chǔ)單元的訪問(wèn)，并啟用接口單元。
33. 根據(jù)權(quán)利要求32所述的器件，其中，寄存器訪問(wèn)電路包括寄存器地址確定單元，用于確定所施加的地址是否是用于訪問(wèn)接口單元，并在該地址是特定地址時(shí)啟用第一啟用信號(hào)；共享存儲(chǔ)區(qū)地址確定單元，用于確定用于在存儲(chǔ)區(qū)中選擇任意存儲(chǔ)區(qū)的存儲(chǔ)器地址是否是用于選擇共享存儲(chǔ)區(qū)的存儲(chǔ)器地址，在該存儲(chǔ)器地址用于選擇共享存儲(chǔ)器地址時(shí)，共享存儲(chǔ)區(qū)地址確定單元啟用第二啟用信號(hào)；以及寄存器訪問(wèn)信號(hào)產(chǎn)生單元，用于響應(yīng)于第一啟用信號(hào)和第二啟用信號(hào)，產(chǎn)生寄存器訪問(wèn)信號(hào)。
34. 根據(jù)權(quán)利要求33所述的器件，其中，寄存器訪問(wèn)信號(hào)禁用包 括用于啟用與特定地址相對(duì)應(yīng)的字線的電路的字線驅(qū)動(dòng)電路，并禁用 具有包括用于讀取與該字線相連的存儲(chǔ)單元中的數(shù)據(jù)的讀出放大器的 讀取有關(guān)電路的讀出/傳遞單元，并啟用包括寫(xiě)入有關(guān)電路和用于輸入 /輸出數(shù)據(jù)的輸入/輸出線的數(shù)據(jù)傳遞單元。
35. 根據(jù)權(quán)利要求34所述的器件，其中，字線驅(qū)動(dòng)單元包括子字 線驅(qū)動(dòng)器、正常字線啟用信號(hào)產(chǎn)生電路和字線選擇信號(hào)產(chǎn)生電路。
36. 根據(jù)權(quán)利要求35所述的器件，其中，寄存器訪問(wèn)信號(hào)避免產(chǎn)生用于啟用字線驅(qū)動(dòng)單元的啟用信號(hào)。
37. —種半導(dǎo)體存儲(chǔ)器件，包括至少一個(gè)存儲(chǔ)單元陣列，具有在操作上與兩個(gè)或多個(gè)端口相連的 共享存儲(chǔ)區(qū)，這兩個(gè)或多個(gè)端口可獨(dú)立地由兩個(gè)或多個(gè)處理器訪問(wèn)； 以及接口單元，具有可獨(dú)立訪問(wèn)的標(biāo)志區(qū)和郵箱區(qū)，以便為處理器之 間的通信提供接口功能，其中，接口單元給第一端口提供第一中斷信 號(hào)，而給第二端口提供相應(yīng)的第一檢查信號(hào)，并且接口單元給第二端 口提供第二中斷信號(hào)，而給第一端口提供相應(yīng)的第二檢查信號(hào)。
38. 根據(jù)權(quán)利要求37所述的器件，其中，檢查信號(hào)具有與相應(yīng)中 斷信號(hào)相同的相位。
39. 根據(jù)權(quán)利要求37所述的器件，其中 在與第二端口相連的處理器在郵箱中寫(xiě)入消息時(shí)，啟用第一中斷信號(hào)和第一檢查信號(hào)；以及在與第一端口相連的處理器從郵箱中讀取消息時(shí)，禁用第一中斷信號(hào)和第一檢查信號(hào)。
全文摘要
一種可多路徑訪問(wèn)半導(dǎo)體存儲(chǔ)器件，在處理器之間提供接口功能。該存儲(chǔ)器件可包括存儲(chǔ)單元陣列，具有在操作上與兩個(gè)或多個(gè)端口相連的共享存儲(chǔ)區(qū)，所述兩個(gè)或多個(gè)端口可獨(dú)立地由兩個(gè)或多個(gè)處理器訪問(wèn)；訪問(wèn)路徑形成單元，用于響應(yīng)于處理器所施加的外部信號(hào)，在端口之一和共享存儲(chǔ)區(qū)之間形成數(shù)據(jù)訪問(wèn)路徑；以及接口單元，具有共享存儲(chǔ)區(qū)中可由這兩個(gè)或多個(gè)處理器訪問(wèn)的標(biāo)志區(qū)和郵箱區(qū)，以便為這兩個(gè)或多個(gè)處理器之間的通信提供接口功能。
文檔編號(hào)G11C7/10GK101114271SQ20071013679
公開(kāi)日2008年1月30日 申請(qǐng)日期2007年7月27日 優(yōu)先權(quán)日2006年7月28日
發(fā)明者孫漢求, 樸鐘旭, 李東奕, 李彰浩, 李英敏, 李鎬哲, 申蓮姬, 金中植, 金美調(diào) 申請(qǐng)人:三星電子株式會(huì)社