專利名稱：設計具有個別vss的靜態(tài)隨機存取存儲器的制作方法
技術領域：
本發(fā)明大體涉及半導體裝置，特別涉及存儲陣列，甚至更特別涉具有靜 態(tài)隨機存取存儲器存儲單元的陣列的設計與制造。
背景技術：
靜態(tài)隨機存取存儲器(SRAM)通常使用于集成電路中，靜態(tài)隨機存取存儲 器存儲單元(cell)具有保持存儲數(shù)據(jù)不需要更新的優(yōu)點。靜態(tài)隨機存取存儲器 存儲單元可包含不同數(shù)量的晶體管，通常依照晶體管數(shù)量作為參照，舉例來 說，六晶體管(6T)靜態(tài)隨機存取存儲器、八晶體管(8T)靜態(tài)隨機存取存儲器等 等。晶體管通常形成數(shù)據(jù)閂鎖(datalatch)以存儲一位元?？杉尤腩~外的晶體管 用于控制晶體管的存取。靜態(tài)隨機存取存儲器存儲單元通常排列成具有列與 行的陣列，典型地，靜態(tài)隨機存取存儲器存儲單元的每一列連接至一字線 (word-line),以決定此靜態(tài)隨機存取存儲器存儲單元是否被選擇。靜態(tài)隨機 存取存儲器存儲單元的每一行連接至一位線(bit-line)，此位線用于將位元存儲 于靜態(tài)隨機存取存儲器存儲單元內(nèi)，或用于讀取靜態(tài)隨機存取存儲器存儲單 元。隨著集成電路規(guī)模變大，集成電路的操作電壓變小，存儲器電路的操作 電壓也隨之變小。因此，測量出靜態(tài)隨機存取存儲器存儲單元的位元能被讀 取與寫入的可靠度的靜態(tài)隨機存取存儲器存儲單元的讀寫極限分別減少。由 于存在靜態(tài)噪聲的存在，讀取與寫入極限的減少，分別在讀取與寫入動作時 會導致錯誤的產(chǎn)生。按照慣例，為增進讀寫的極限，會提供動態(tài)電源，即在 讀與寫動作時提供不同的電源供應電壓VDD。舉例來說，藉由于寫入操作期 間減少電源供應電壓VDD,可增進寫入極限。藉由于讀取操作期間增加電源 供應電壓VDD，可增進讀取極限。然而，此解決方案有其缺點，即由于產(chǎn)生 雙電源所導致的延遲會影響陣列的效能。此外，須設計復雜的電路以提供動 態(tài)電源，而此電路會占用芯片的空間。因此，需要一種新的靜態(tài)隨機存取存儲器存儲單元陣列，同時可增進讀 與寫的極限的，并可克服先前技術的缺點。發(fā)明內(nèi)容根據(jù)本發(fā)明的一方面， 一靜態(tài)隨機存取存儲器(SRAM)存儲單元陣列，排 列成多個列與多個行，該陣列包含多個連接至靜態(tài)隨機存取存儲器存儲單 元VSS節(jié)點的VSS線。每一 VSS線連接至同一行的所述靜態(tài)隨機存取存儲 器存儲單元。多個VSS線包含第一VSS線，連接至所述靜態(tài)隨機存取存儲 器存儲單元的第一行；以及第二VSS線，連接至所述靜態(tài)隨機存取存儲器存 儲單元的第二行，且第一 VSS線與第二 VSS線互相不連接。根據(jù)本發(fā)明的又一方面， 一種排列成多個列與多個行的靜態(tài)隨機存取存 儲器(SRAM)存儲單元陣列，包含連接至所述靜態(tài)隨機存取存儲器存儲單元的 VSS節(jié)點的多個VSS線，每一 VSS線連接至同一行的所述靜態(tài)隨機存取存 儲器存儲單元，且多個VSS線不互相連接。根據(jù)本發(fā)明的又一方面，集成電路結(jié)構包含排列成多個列與多個行的靜 態(tài)隨機存取存儲器(SRAM)存儲單元陣列，該陣列包含多個連接至所述靜態(tài)隨 機存取存儲器存儲單元的VSS節(jié)點，每一 VSS線連接至同一行的所述靜態(tài)隨 機存取存儲器存儲單元，其中，多個條VSS線包含連接至所述靜態(tài)隨機存取 存儲器存儲單元第一行的第一 VSS線。該陣列更包含具有連接至第一 VSS 線的第一輸出的電源電路，其中，電源電路用于提供不同的VSS電壓至第一vss線。根據(jù)本發(fā)明的又一方面， 一種靜態(tài)隨機存取存儲器存儲單元陣列的操作 方法包含，提供包含排列成多個列與多個行的靜態(tài)隨機存取存儲器存儲單元的陣列。該陣列包含多個vss線連接至所述靜態(tài)隨機存取存儲器存儲單元的 vss節(jié)點，每一vss線連接至同一行的所述靜態(tài)隨機存取存儲器存儲單元。 多個vss線包含，連接至所述靜態(tài)隨機存取存儲器存儲單元第一行的第一vss線，以及連接至所述靜態(tài)隨機存取存儲器存儲單元第二行的第二 vss線，且第一 vss線與第二 vss線不互相連接。此方法更包含提供第一電壓至第一vss線，以及提供不同于第一電壓的第二電壓至第二 vss線。根據(jù)本發(fā)明又一方面， 一種靜態(tài)隨機存取存儲器存儲單元陣列的操作方 法，包含提供包含排期成多個列與多個行的靜態(tài)隨機存取存儲器存儲單元，該陣列包含，多個連接至所述靜態(tài)隨機存取存儲器存儲單元的VSS節(jié)點的vss線，每一個VSS線連接至同一行的所述靜態(tài)隨機存取存儲器存儲單元。 其中多個VSS線，包含連接至第一行所述靜態(tài)隨機存取存儲器存儲單元的第一vss線。此方法更包含提供第一電壓至第一 vss線，以及提供不同于給第一 VSS線的第一電壓的第二電壓。藉由提供可變電壓至靜態(tài)隨機存取存儲器存儲單元陣列的VSS線，以增進讀與寫的極限。


為更完全了解本發(fā)明及其的優(yōu)點，敬請參考以下敘述并結(jié)合伴隨的圖式，其中-.圖1是一般六晶體管靜態(tài)隨機存取存儲器存儲單元的示意圖； 圖2及圖3為本發(fā)明的實施例，其中在靜態(tài)隨機存取存儲器(SRAM)陣列 中，連接至靜態(tài)隨機存取存儲器存儲單元的VSS節(jié)點的VSS線不互相連接。
具體實施方式
本發(fā)明較佳實施例的制造及使用詳細討論于下，雖然，可知本發(fā)明提供 許多適當?shù)陌l(fā)明概念可以特定的上下文加以廣泛的變化，特定的實施例的討 論僅僅說明本發(fā)明特定的制造及使用方法，非用于限制本發(fā)明的范圍。圖1所示是一典型六晶體管(6T)靜態(tài)隨機存取存儲器(SRAM)的示范電路 圖，其包含通過通過柵極(pass-gate)金屬氧化物半導體(MOS)裝置(亦指為晶體 管)IO與24，上拉式(pull-up)金屬氧化物半導體裝置12與16，及下拉式 (pull-down)金屬氧化物半導體裝置14與18。通過通過柵極金屬氧化物半導體 裝置10與24的個別通過柵極極2與4藉由字線WL所控制，字線決定是否 選擇此靜態(tài)隨機存取存儲器存儲單元。上拉式金屬氧化物半導體裝置12與 16及下拉式金屬氧化物半導體裝置14與18形成的閂鎖用于存儲一位元。藉 由位線BBL與BLB讀取此存儲的位元。電壓節(jié)點VDD及VSS提供操作靜 態(tài)隨機存取存儲器存儲單元所需的電壓。如本技術所知，節(jié)點VDD的電壓高 于節(jié)點VSS的電壓。圖2所示本發(fā)明的一實施例，包含一靜態(tài)隨機存取存儲器陣列鄰，其具 有排列成多個列與多個行的多個靜態(tài)隨機存取存儲器存儲單元，每個靜態(tài)隨機存取存儲器存儲單元是以方塊符號表示，可具有如圖1所示的結(jié)構，或其 它常用靜態(tài)隨機存取存儲器存儲單元結(jié)構，例如，具有不同數(shù)量的金屬氧化 物半導體裝置。以討論的目的來說，假設靜態(tài)隨機存取存儲器存儲單元陣列40包含從1列到m列編號的m列，及從1行到n行編號的n行，因此，共 有m乘以n(m^)個靜態(tài)隨機存取存儲器存儲單元。總括本敘述，若選擇讀取 自或?qū)懭胫烈混o態(tài)隨機存取存儲器存儲單元，此靜態(tài)隨機存取存儲器存儲單 元即為一所選擇的靜態(tài)隨機存取存儲器存儲單元，且此所選擇的靜態(tài)隨機存靜態(tài)隨機存取存儲器存儲單元陣列40更包含，多個以行的方向布局的位 線BL與BLB(參考圖1)。此外，每一行具有連接至每一個靜態(tài)隨機存取存儲 器存儲單元VDD節(jié)點的一 VDD線，為簡單起見，位線BL、 BLB及VDD 線連接至靜態(tài)隨機存取存儲器存儲單元，未顯示于圖二。每一列靜態(tài)隨機存取存儲器存儲單元連接至字線WL至WLm其中，字 線連接至一字線電壓電路。字線電壓電路提供字線電壓至字線。此外，其可 基于此列是否被選擇而調(diào)整提供至每一字線的電壓。舉例來說，若讀取自或 寫入至所選擇的靜態(tài)隨機存取存儲器存儲單元，供應到連接至所選擇的靜態(tài) 隨機存取存儲器存儲單元字線的字線電壓會被抑制，即相較正規(guī)電壓更為減 少。未被選擇列的字線可施以O伏特(V)。另一實施例中，可提供連接至所選 擇的靜態(tài)隨機存取存儲器存儲單元的字線正常的VDD，此VDD與提供至靜 態(tài)隨機存取存儲器存儲單元的VDD節(jié)點的電壓相同。有標示為VSS,至VSSn的n個VSS線。在一實施例中，VSS!至VSS。的每個 VSS線與其它VSS線不相連。電源電路提供所需的VSS電壓以操作靜態(tài)隨 機存取存儲器存儲單元。電源電路較佳地具有標示為輸出1至輸出n的多個 輸出，且每一輸出皆連接至VSS!至VSSn的VSS線其中之一?？偫ǘ?，連 接至所選擇的靜態(tài)隨機存取存儲器存儲單元的VSS線稱為所選擇的VSS線， 連接至所選擇的靜態(tài)隨機存取存儲器存儲單元的字線稱為所選擇的字線。靜態(tài)隨機存取存儲器存儲單元的讀取與寫入搡作說明如下。假設讀取與 寫入操作執(zhí)行于所選擇的靜態(tài)隨機存取存儲器存儲單元cellj」，其中，i為列 數(shù)，且j為行數(shù)。在較佳實施例中，在讀取與寫入l喿作期間，^是供至靜態(tài)隨 機存取存儲器存儲單元的VDD電壓保持固定。在另一實施例中，連蕃至靜態(tài)隨機存取存儲器存儲單元每一行的VDD電壓為動態(tài)的，以增進讀與寫的極 限，雖然，這樣的架構會在芯片區(qū)域產(chǎn)生較高成本并犧牲效能。在所選擇的靜態(tài)隨機存取存儲器存儲單元celli」的讀取操作中，負電壓 VSS—1施加于所選擇的VSS線VSSj。在一示范的實施例中，負電壓VSS—1 的絕對值介于若VDD約0.8V時的約-50mv及若VDD約1.5V時的-100mv之 間。當施加負電壓VSS一1時，施加至所選擇的靜態(tài)隨機存取存儲器存儲單元 celljj的電壓分布等于(VDD-VSS一1),此電壓分布增加超過現(xiàn)有電壓分布(即 VDD)。如此與增加VDD電壓有相同的效果，結(jié)果可增加讀取極限。在所選擇的存儲單元cellu讀取操作期間，當施加負VSS到所選擇的列, 未選擇的VSS線最好連接至接地(GND)以避免無用的讀取干擾。在所選擇的靜態(tài)隨機存取存儲器存儲單元cellu的寫入操作時，所選擇的 VSS線VSSj施加一正電壓VSS—3。在一示范的實施例中，正電壓VSS—3較 佳地介于若VDD約0.8V時的200mv與若VDD約1.5V時的450mv之間。 當施加正電壓VSS—3時，介于電壓VDD與VSS—3的電壓分布減少，與減少 VDD電壓具有相同的效果，結(jié)果可增加寫入極限。在所選擇的靜態(tài)隨機存取存儲器存儲單元cellj」的寫入操作時，所選擇列 施加正VSS—3，未選擇的VSS線較佳地連接至接地(GND)，以避免無用的讀 取干擾。在待命模式，沒有讀取與寫入的操作于靜態(tài)隨機存取存儲器存儲單元時， VSS,至VSSn的VSS線可連接至一正電壓，此正電壓值與VSS—2電壓實質(zhì)上 相同。在另一實施例中，VSS,至VSSn的VSS線可為接地，因此其值為OV。本發(fā)明第二實施例，如圖3所示，除VSS線成組配置且每一組VSS線施 加相同的VSS電壓外，本實施例相似于圖2所示的實施例。舉例來說，VSSj 與VSSj+1的VSS線為互相連接。在j或j+l行上的任何靜態(tài)隨機存取存儲器 存儲單元于讀取操作期間，其相應的VSS線，VSSj與VSSj+,，連接至負電壓VSS—1，而連接至靜態(tài)隨機存取存儲器存儲單元其余行的vss線施以正電壓VSS—2,或者接地。在任何于j或j+l行上的靜態(tài)隨機存取存儲器存儲單元的 寫入操作期間，其相對應的VSS線，VSSj與VSSjw，連接至正電壓VSS—3,而連接至靜態(tài)隨機存取存儲器存儲單元其余行的vss線也施加正電壓VSS 2,或者接地。在又一實施例中，每一組行(其VSS線系為連接)可包含4行、8行或其 它選擇數(shù)目的行。因為較少個別獨立的線需要控制，將VSS線組成一組可減 少電源電路設計的復雜度，然而，需要在減少漏電流的優(yōu)點上妥協(xié)。每一組 理想的數(shù)目需要依照設計需要來決定。在又一實施例中，在靜態(tài)隨機存取存儲器陣列40中的所有靜態(tài)隨機存取 存儲器存儲單元是連至相同的VSS線，因此，VSS線的行沒有個別獨立的電 壓。在本實施例中，待命的靜態(tài)隨機存取存儲器存儲單元沒有減少漏電流的 優(yōu)點，然而，仍可改善讀取與寫入的極限，對讀取操作來說，仍可藉由施加 負電壓VSS至所選擇的靜態(tài)隨機存取存儲器存儲單元而增進，對寫入操作來 說，可施加一正電壓VSS至所選擇的存儲單元。在此應明了 ，此負電壓VSS—1與正電壓VSS一3 <又為范例。在本發(fā)明另一 實施例中，每一 VSS—1與VSS—3電壓可為正或負，只要是VSS—3電壓高于 VSS—1電壓。此字線電壓電路提供抑制的字線電壓至所選擇的字線。在所選擇的靜態(tài) 隨機存取存儲器存儲單元celli」案例中，字線WLi具一低于VDD的值，而未 選^f奪的字線施加0伏特。此架構可幫助減少在與所選4奪的存^f諸單元celli」同一 列的靜態(tài)隨機存取存儲器存儲單元的漏電流。然而，抑制字線電壓會引起所 選擇的存儲單元cellij讀取與寫入速度的降低。本發(fā)明有利的特色為，改善讀 取及寫入的極限以增進個別操作速度，至少可部份補償因抑制字線電壓所造 成的速度損失。本發(fā)明實施例的另一優(yōu)點特色為，相較于先前技術具有動態(tài)VDD電源， 改變VSS電壓的電路更為簡單。舉例來說，藉由利用晶體管柵極與源極間電 壓的不同，晶體管可用來減少或增加VSS。在另一實施例，電荷泵可用于提 供不同的VSS電壓。電源電路因而較提供動態(tài)VDD電壓占用較少的芯片面積。如本技術一般人所知，靜態(tài)隨機存取存儲器存儲單元具有許多變化，舉 例來說，六晶體管(6T)、八晶體管(8T)、十二晶體管(12T)及十四晶體管(14T) 皆為靜態(tài)隨機存取存儲器的常用結(jié)構。熟知此技術者可了解，以上所說明對 具有不同數(shù)目的MOS裝置的靜態(tài)隨機存取存儲器為有效。雖然已詳細敘述本發(fā)明及其優(yōu)點，應可了解其各種不同的變花、替代及 改變皆不脫離本發(fā)明所提出的權利要求所界定的精神與范圍。此外，本發(fā)明應用范圍不被限制于特定工藝、機構、制造的特定實施例，以及本說明書所 述的組成物、組成手段、組成方法及步驟。本技術領域者可從本發(fā)明所揭露 完全了解，工藝、機構、制造、組成物、組成手段、組成方法或步驟，現(xiàn)在 所存在或稍后所要發(fā)展者，呈現(xiàn)出根據(jù)本發(fā)明的本實施例所述實質(zhì)上有相同 功能或?qū)嵸|(zhì)上可達到相同結(jié)果。因此，所提出的權利要求意欲包含如工藝、 機構、制造、組成物、組成手段、組成方法及步驟的范圍。
權利要求
1. 一種排列成多個列與多個行的靜態(tài)隨機存取存儲器存儲單元的陣列，其中，該陣列包含多個VSS線，連接至所述靜態(tài)隨機存取存儲器存儲單元的VSS節(jié)點，每一VSS線連接至同一行的所述靜態(tài)隨機存取存儲器存儲單元，該多個VSS線包含一第一VSS線，連接至所述靜態(tài)隨機存取存儲器存儲單元的一第一行；以及一第二VSS線，連接至所述靜態(tài)隨機存取存儲器存儲單元的一第二行，其中，該第一VSS線與該第二VSS線互相不連接。
2. 如權利要求1所述的陣列，其特征在于，該第一 VSS線與該第二 VSS線分別連接至一電源電路的一第一輸出與一第二輸出，且在該第一輸出的一 第一電壓與在該第二輸出的一第二電壓不同。
3. 如權利要求2所述的陣列，其特征在于，該第一電壓與該第二電壓各 為一電壓，該電壓是選自于一組實質(zhì)上包含一O伏特與一小于IOO毫伏特的 負電壓。
4 . 如權利要求2所述的陣列，其特征在于，該電源電^各提供正電壓與負 電壓至該第一 VSS線與該第二 VSS線的每一個。
5. 如權利要求l所述的陣列，其特征在于，更包含一第三VSS線，連 接至所述靜態(tài)隨機存取存儲器存儲單元的一第三行，該第三VSS線電連接 至該第一 VSS線。
6. 如權利要求l所述的陣列，其特征在于，更包含多個字線，連接至所 述靜態(tài)隨機存取存儲器存儲單元，每一字線連接至同 一列的所述靜態(tài)隨機存 取存儲器存儲單元，該多個字線連接至用于提供不同電壓至不同字線的一字 線電壓電路。
7. 如權利要求1所述的陣列，其特征在于，所有該多個VSS線不互相 連接。
8. —種排列成多個列與多個行的靜態(tài)隨機存取存儲器存儲單元的陣列， 其中，該陣列包含多個VSS線，連接至所述靜態(tài)隨機存取存儲器存儲單元的VSS節(jié)點，每一 vss線連接至同 一行的所述靜態(tài)隨機存取存儲器存儲單元，該多個vss 線不互相連接。
9. 如權利要求8所述的陣列，其特征在于，該多個VSS線連接至一電 源電路，該電源電路用于提供不同電壓至該多個VSS線的每一個。
10. 如權利要求9所述的陣列，其特征在于，該電源電路用于提供一正 電壓或一負電壓至該多個VSS線的每一個。
11. 如權利要求8所述的陣列，其特征在于，更包含多個字線連接至所 述靜態(tài)隨機存取存儲器存儲單元，每一字線連接至同 一列的所述靜態(tài)隨機存 取存儲器存儲單元，該多個字線連接至用于提供不同電壓至不同字線的一字 線電壓電3各。
12 —種集成電路結(jié)構，包含一排列成多個列與多個行的靜態(tài)隨機存取存儲器存儲單元的陣列，該陣 列包含多個VSS線，連接至所述靜態(tài)隨機存取存儲器存儲單元的vss節(jié)點， 每一 vss線連接至同一行的所述靜態(tài)隨機存取存儲器存儲單元，該多個vss線包含一第一 vss線，連接至所述靜態(tài)隨機存取存儲器存儲單元的一第一 行；以及一電壓電路，具有一第一輸出連接至該第一 VSS線，該電源電路用于提供不同VSS電壓至該第一 vss線。
13. 如權利要求12所述的集成電路結(jié)構，其特征在于，更包含一第二 VSS線連接至所述靜態(tài)隨機存取存儲器存儲單元的一第二行，該第一 VSS 線與該第二 vss線不互相連接，且該電壓電路用于提供不同電壓至該第一vss線與該第二 vss線。
14. 如權利要求12所述的集成電路結(jié)構，其特征在于，該電源電路包含 多個輸出，每一電壓輸出各連接至該多個VSS線其中之一。
15. 如權利要求12所述的集成電路結(jié)構，其特征在于，該陣列更包含一 第三VSS線連接至該第一 VSS線。
全文摘要
本發(fā)明提供一種排列成多個列與多個行的靜態(tài)隨機存取存儲器(SRAM)存儲單元的陣列，包含多個VSS線連接至所述靜態(tài)隨機存取存儲器存儲單元的VSS節(jié)點，每一VSS線連接至同一行的所述靜態(tài)隨機存取存儲器存儲單元。此多個VSS線包含連接至所述靜態(tài)隨機存取存儲器存儲單元第一行的第一VSS線；以及連接至所述靜態(tài)隨機存取存儲器存儲單元第二行的第二VSS線，其中第一VSS線與第二VSS線不互相連接。
文檔編號G11C11/413GK101256832SQ20071013836
公開日2008年9月3日 申請日期2007年8月1日 優(yōu)先權日2007年3月2日
發(fā)明者吳瑞仁, 王屏薇, 陳炎輝, 黃懷瑩 申請人:臺灣積體電路制造股份有限公司