專利名稱：非易失性半導(dǎo)體存儲裝置及其存取評價方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種帶糾錯功能的非同步式非易失性半導(dǎo)體存儲裝置 (以下稱為"非易失性存儲器")、及進(jìn)行用于保證其糾正延遲的糾錯延 遲評價的存取評價方法。
背景技術(shù)：
以往，關(guān)于具有使用奇偶校驗位的糾錯電路(Ermr-Correcting-Circuit,以下稱為"ECC")的非同步式非易失性存儲器(例如掩模只讀 存儲器(以下稱為"掩模ROM")、可編程ROM (以下稱為"PROM")、 電可編程只讀存儲器(以下稱為"EPROM")、電可擦除只讀存儲器(以 下稱為"EEPROM")、鐵電隨機存取存儲器(以下稱為"FeRAM")、閃 存等)的相關(guān)技術(shù)，例如已知下面文獻(xiàn)等中記載的技術(shù)。專利文獻(xiàn)1日本特開平10—334696號公報專利文獻(xiàn)2日本特開2005—346887號公報圖11是表示專利文獻(xiàn)1、 2等記載的以往的帶糾錯功能的非同步式 非易失性存儲器的概況的結(jié)構(gòu)圖。該帶糾錯功能的非同步式非易失性存儲器具有存儲數(shù)據(jù)用的存儲單 元陣列10。存儲單元陣列IO例如具有多個字線WL、和與其正交的多個 位線BL，在這些字線WL和位線BL的交叉部位分別連接著非易失性的 存儲單元11，并且這些存儲單元11排列成矩陣狀。各個存儲單元11例 如由晶體管構(gòu)成，該晶體管的控制柵極連接字線WL，源極連接位線BL， 漏極通過未圖示的開關(guān)元件連接電源端子等，根據(jù)浮柵是否被注入電子， 而寫入數(shù)據(jù)"0"或"1"。在多個字線WL上連接著行(row)地址譯碼器12，在多個位線BL 上連接著列(column)地址譯碼器13。行地址譯碼器12是選擇(A+l)位的輸入地址Ain[A:0](A-0，l,2,…)內(nèi)的任意行地址而控制(激活)字線 WL的電路。列地址譯碼器13是選擇輸入地址Ain[A:O]內(nèi)的任意列地址 而控制(激活)位線BL的電路，在其輸出側(cè)連接著讀出放大電路(以下 稱為"讀出放大器")14。讀出放大器14是將來自由列地址譯碼器13控制的位線BL的讀出 信號放大、并輸出被放大的信號AMP一OUT[N:0](N^0,l,2，…)的電路，在 其輸出側(cè)連接著數(shù)據(jù)鎖存電路15。數(shù)據(jù)鎖存電路15是鎖存被放大的信號 AMP—OUT[N:O]、并輸出被鎖存的信號LATCHJXJT[N:0]的電路，在其 輸出側(cè)連接著ECC 16。 ECC 16是例如像專利文獻(xiàn)1的圖4記載的電路 那樣，由多個"異或"門(以下稱為"XOR門")和"與"門(以下稱為 "AND門")構(gòu)成，輸入被鎖存的信號LATCH_OUT[N:0]，根據(jù)數(shù)據(jù)位 和奇偶校驗位來檢測有無1位的錯誤，如果沒有錯誤，則直接把輸入信 號LATCHJ3UT[N:0]作為輸出數(shù)據(jù)DATA—OUT[N:O]而輸出，如果有錯 誤，則通過糾正運算進(jìn)行l(wèi)位的糾錯，并輸出輸出數(shù)據(jù)DATAJ3UT[N:0] 的電路。圖12是表示圖11中的非易失性存儲器的存儲單元11內(nèi)不存在錯誤 時的讀出動作的時序圖。在對存儲單元陣列10進(jìn)行讀出動作的情況下，在時刻tl當(dāng)被提供 了輸入數(shù)據(jù)Ain[A:O]時，通過行地址譯碼器12和列地址譯碼器13選擇 存儲單元陣列10內(nèi)的存儲單元11。從所選擇的存儲單元11讀出的電流 在時刻t2通過讀出放大器14被放大，并被判定為期待值，該判定結(jié)果的 期待值信號AMP一OUT[N:0]在時刻t3，被數(shù)據(jù)鎖存電路15保持。通過將 期待值信號，_011丁[^0]保持在數(shù)據(jù)鎖存電路15中，從而將穩(wěn)定后的 信號LATCH—OUT[N:0]輸入ECC 16。在輸入到ECC 16中的信號 LATCH一OUT[N:O]中不存在期待值錯誤(存儲單元11內(nèi)不存在期待值錯 誤)時，EEC 16不執(zhí)行糾正運算，所以信號LATCH—OUT[N:O]和ECC 16 的輸出數(shù)據(jù)ECC—OUT[N:O]幾乎看不到延遲。因此，根據(jù)從ECC16到外 部輸出的數(shù)據(jù)傳送延遲，在時刻t4作為數(shù)據(jù)DATA—OUT[N:O]輸出。圖13是表示圖11中的非易失性存儲器的存儲單元11內(nèi)存在錯誤時的讀出動作的時序圖。假定在輸入到ECC 16中的信號LATCH—OUT[N:0]存在期待值錯誤 (存儲單元ll內(nèi)存在期待值錯誤)時，在ECC 16內(nèi)為了糾正期待值錯 誤而實施運算，所以在時刻t3 t4產(chǎn)生延遲直到ECC 16的輸出數(shù)據(jù) ECCJ3UT[N:0]確定。因此，在時刻t5，數(shù)據(jù)輸出DATA一OUT[N:O]也收 到ECC16的糾正延遲，輸出的確定被延遲。在圖11所示的以往的帶糾錯功能的非同步式非易失性存儲器中，如 圖13所示，在輸入到ECC 16的信號LATCH一OUT[N:O]存在期待值錯誤 時，在時刻t5，數(shù)據(jù)輸出DATA一OUT[N:O]也收到ECC 16的糾正延遲， 輸出的確定被延遲。因此，例如在從存儲器生產(chǎn)商向用戶出貨之前，需 要實施包含了 ECC 16的糾正延遲的存取評價。即，需要在包含了 ECC 16 的糾正延遲的存取定時，來評價構(gòu)成非易失性存儲器的各個存儲單元11 的讀出數(shù)據(jù)。其原因如下，例如，根據(jù)構(gòu)成非易失性存儲器的各個存儲單元U的 浮柵是否被注入電子，而寫入數(shù)據(jù)"0"或"1"。在由被寫入了這些數(shù)據(jù) 中的任一方的各個存儲單元11構(gòu)成的非易失性存儲器出廠(批量出廠) 后，由于保持(Retention)特性的變化，有時注入到浮柵的電子被消去， 導(dǎo)致本來應(yīng)該被寫入的值發(fā)生變化。要推測這種現(xiàn)象發(fā)生于哪個存儲單 元ll是很困難的。換言之，無論在哪個存儲單元ll，都有可能產(chǎn)生因保 持特性的變化造成的數(shù)據(jù)的變化。由于需要假定這種產(chǎn)品出廠后的保持 特性發(fā)生了變化時的狀況，所以在產(chǎn)品出廠之前，需要在設(shè)定為構(gòu)成非 易失性存儲器的各個存儲單元11的數(shù)據(jù)發(fā)生了變化(產(chǎn)生了錯誤)的狀 態(tài)后進(jìn)行讀出數(shù)據(jù)的評價(產(chǎn)生這種錯誤的狀態(tài)伴隨有ECC 16的糾正延 遲)。但是，在以往的非易性存儲器中，存儲器生產(chǎn)商事先通過存儲器測 試去除次品，所以在產(chǎn)品出廠前在存儲單元11內(nèi)一般不存在期待值錯誤， 只實施圖12所示的定時的存取評價。另外，存在以下課題即對存儲在 存儲單元11內(nèi)的隨機圖案(pattern)的所有期待值錯誤圖案，不能在包 含了由于ECC 16的運算產(chǎn)生的糾正延遲的圖13所示的定時進(jìn)行存取評價。發(fā)明內(nèi)容本發(fā)明的目的在于，例如為了在產(chǎn)品出廠前實施包含了ECC的糾正 延遲的存取評價，而附加有意使讀出數(shù)據(jù)產(chǎn)生錯誤、即有意地使讀出數(shù) 據(jù)發(fā)生改變的功能，由此解決以往的課題。本發(fā)明的非易失性存儲器具有排列有多個非易失性存儲單元的存 儲單元陣列；根據(jù)輸入地址，非同步地讀出存儲在所述存儲單元陣列中的數(shù)據(jù)并輸出的讀出單元；鎖存所述讀出單元的輸出數(shù)據(jù)并輸出鎖存后 的數(shù)據(jù)的數(shù)據(jù)鎖存電路；檢測所述數(shù)據(jù)鎖存電路的輸出數(shù)據(jù)的錯誤并糾 正的ECC;根據(jù)所述輸入地址，選擇錯誤位置并輸出錯誤位置選擇信號 的錯誤位置選擇電路；和錯誤產(chǎn)生電路。所述錯誤產(chǎn)生電路是如下電路其輸入表示測試模式的測試模式信 號，在所述測試模式信號為激活狀態(tài)時，響應(yīng)所述錯誤位置選擇信號， 使所述讀出單元的輸出數(shù)據(jù)中的一部分?jǐn)?shù)據(jù)或所述數(shù)據(jù)鎖存電路的輸出 數(shù)據(jù)中的一部分?jǐn)?shù)據(jù)變?yōu)殄e誤數(shù)據(jù)，提供給后面的電路，在所述測試模 式信號為非激活狀態(tài)時，直接將所述讀出單元的輸出數(shù)據(jù)或所述數(shù)據(jù)鎖 存電路的輸出數(shù)據(jù)傳送給所述后面的電路。本發(fā)明的非易失性存儲器的存取評價方法包括第1步驟，在該步 驟中，根據(jù)輸入地址，非同步地讀出存儲在排列有多個非易失性存儲單 元的存儲單元陣列中的數(shù)據(jù)；第2步驟，在該步驟中，在測試模式時， 響應(yīng)表示根據(jù)所述輸入地址而選擇的1位的錯誤位置的錯誤位置選擇信 號，使所述非同步地讀出的數(shù)據(jù)中的1位數(shù)據(jù)為錯誤數(shù)據(jù)，鎖存包含該 錯誤數(shù)據(jù)的所述讀出的數(shù)據(jù)；第3步驟，在該步驟中，將所述鎖存的數(shù) 據(jù)輸入到ECC中，通過所述ECC檢測1位的錯誤并糾正；以及第4步 驟，在該步驟中，重復(fù)所述第1步驟 第3步驟，進(jìn)行包含了輸入到所 述ECC中的所有錯誤圖案(pattern)或預(yù)定的錯誤圖案的延遲的存取評 價。本發(fā)明的另一非易失性存儲器的存取評價方法包括第1步驟，在該步驟中，根據(jù)輸入地址，非同步地讀出存儲在排列有多個非易失性存儲單元的存儲單元陣列中的數(shù)據(jù)；第2步驟，在該步驟中，鎖存所述非 同步地讀出的數(shù)據(jù)，在測試模式時，響應(yīng)表示根據(jù)所述輸入地址而選擇 的1位的錯誤位置的錯誤位置選擇信號，使所述鎖存的數(shù)據(jù)中的1位數(shù) 據(jù)為錯誤數(shù)據(jù)，輸出包含該錯誤數(shù)據(jù)的所述鎖存的數(shù)據(jù)；第3步驟，在 該步驟中，將包含該錯誤數(shù)據(jù)的所述鎖存的數(shù)據(jù)輸入到ECC中，通過所 述ECC檢測l位的錯誤并糾正；以及第4步驟，在該步驟中，重復(fù)所述 第1步驟 第3步驟，進(jìn)行包含了輸入到所述ECC中的所有錯誤圖案或 預(yù)定的錯誤圖案的延遲的存取評價。根據(jù)本發(fā)明的非易失性存儲器及其存取評價方法，有意地使讀出數(shù) 據(jù)產(chǎn)生錯誤，所以能夠?qū)Υ鎯υ诖鎯卧獌?nèi)的隨機圖案中的所有期待值 錯誤圖案、或預(yù)定的期待值錯誤圖案，在包含了由于ECC的運算產(chǎn)生的 糾正延遲的預(yù)定定時可靠地進(jìn)行存取評價。


圖1是表示本發(fā)明的實施例1的帶糾錯功能的非同步式非易失性存 儲器的概要結(jié)構(gòu)圖。圖2是表示圖1中的1位錯誤位置選擇電路40的一例的概要結(jié)構(gòu)圖。 圖3是表示圖1中的1位錯誤產(chǎn)生電路50的一例的概要結(jié)構(gòu)圖。 圖4是表示圖1中的非易失性存儲器的存取評價方法的概要流程圖。 圖5是通過圖1中的1位錯誤產(chǎn)生電路50產(chǎn)生1位的錯誤時的時序圖。圖6是表示圖4中的存取評價方法的具體處理步驟的流程圖。圖7是表示本發(fā)明的實施例2的帶糾錯功能的非同步式非易失性存儲器的概要結(jié)構(gòu)圖。圖8是表示圖7中的1位錯誤產(chǎn)生電路50A的一例的概要結(jié)構(gòu)圖。 圖9是表示圖7中的非易失性存儲器的存取評價方法的概要流程圖。 圖10是表示本發(fā)明的實施例3的存取評價方法的具體處理步驟的流程圖。圖11是表示以往的帶糾錯功能的非同步式非易失性存儲器的概要結(jié) 構(gòu)圖。圖12是表示圖11中的非易失性存儲器的存儲單元11內(nèi)不存在錯誤 時的讀出動作的時序圖。圖13是表示圖11中的非易失性存儲器的存儲單元11內(nèi)存在錯誤時的讀出動作的時序圖。 標(biāo)號說明20存儲單元陣列；21存儲單元；25行地址譯碼器；30列地址譯碼 器；32讀出放大器(讀出放大電路)；40 l位錯誤位置選擇電路；45測試命令電路；50、 50Al位錯誤產(chǎn)生電路；58數(shù)據(jù)鎖存電路；59ECC(糾 錯電路)。
具體實施方式
非易失性存儲器具有排列有多個非易失性存儲單元的存儲單元陣列；根據(jù)輸入地址，非同步地讀出存儲在所述存儲單元陣列中的數(shù)據(jù)并輸出的讀出單元；根據(jù)所述輸入地址，選擇錯誤位置并輸出錯誤位置選 擇信號的錯誤位置選擇電路；輸入表示測試模式的測試模式信號，在所 述測試模式信號為激活狀態(tài)時，響應(yīng)所述錯誤位置選擇信號，使所述讀 出單元的輸出數(shù)據(jù)中的一部分?jǐn)?shù)據(jù)為錯誤數(shù)據(jù)并輸出，在所述測試模式 信號為非激活狀態(tài)時，直接輸出所述讀出單元的輸出數(shù)據(jù)的錯誤產(chǎn)生電 路；鎖存所述錯誤產(chǎn)生電路的輸出數(shù)據(jù)并輸出鎖存后的數(shù)據(jù)的數(shù)據(jù)鎖存 電路；檢測所述數(shù)據(jù)鎖存電路的輸出數(shù)據(jù)的錯誤并糾正的ECC。[實施例1] (實施例1的結(jié)構(gòu))圖1是表示本發(fā)明的實施例1的帶糾錯功能的非同步式非易失性存 儲器的概要結(jié)構(gòu)圖。該帶糾錯功能的非同步式非易失性存儲器由EPROM等構(gòu)成，具有 數(shù)據(jù)存儲用的存儲單元陣列20。存儲單元陣列20具有(X+l)條的多 個字線WL(X-1,2，3，…)(例如127+1 = 128條字線WL0 WL127)，和與它們正交的(Y+l)條的多個位線BL(Y-1，2，3，…)(例如127+1 = 128 條位線BL0 BL127)，非易失性存儲單元21 ( =21[Y:0]-0 21[Y:0]-X， 例如 21[127:0]-0 21[127:127]-0,21[127:0]-1 21[127:127]誦1，…， 21[127:0]-127 21[127:127]-127)分別連接在這些字線WL和位線BL的 交叉位置，并排列成矩陣狀。各個存儲單元21例如由MOS晶體管構(gòu)成， 該晶體管的控制柵極連接字線WL，源極連接位線BL，漏極經(jīng)由未圖示 的開關(guān)元件連接電源端子等，根據(jù)浮柵是否被注入電子，來寫入數(shù)據(jù)"0" 或"1"。在多條字線WL上連接著行(row)地址譯碼器25，在多條位線BL 上也連接著列(column)地址譯碼器30。行地址譯碼器25是從輸入地址 Ain[A:O]中選擇任意的行地址并控制(激活)字線WL的電路。列地址譯 碼器30是從輸入地址Ain[A:0]中選擇任意的列地址并控制(激活)位線 BL的電路，例如，由根據(jù)所選擇的列地址而變?yōu)閷?dǎo)通狀態(tài)的多個(M+ l)MOS晶體管31 (二31-0 31-M(M-1,2，3,…),例如31-0 31-127)構(gòu)成， 在其輸出側(cè)連接著讀出放大器32。利用這些行地址譯碼器25、列地址譯 碼器30和讀出放大器32構(gòu)成讀出單元。讀出放大器32是將來自由列地址譯碼器30控制的位線BL的讀出 信號放大、并輸出被放大的信號AMP—OUT[N:0]的電路，在其輸出側(cè)上 連接著由錯誤位置選擇電路(例如1位錯誤位置選擇電路)40、和測試 命令電路45的輸出信號來控制的錯誤產(chǎn)生電路(例如(N+1"[N:0]個1位 錯誤產(chǎn)生電路)50。 1位錯誤位置選擇電路40是從輸入地址Ain[A:0]中 選擇l位錯誤產(chǎn)生位置，向(N+l)個1位錯誤產(chǎn)生電路50輸出l位錯 誤位置選擇信號FailJ it—Select[N:O]的電路。測試命令電路45是向(N+ 1)個1位錯誤產(chǎn)生電路50輸出表示測試模式的測試模式信號 ECCFUNCTION的電路。(N+l)個1位錯誤產(chǎn)生電路50是如下的電路其輸入測試模式信 號ECCFUNCTION，在該測試模式信號ECCFUNCTION為激活狀態(tài)時， 響應(yīng)1位錯誤位置選擇信號FaiLbit—Select[N:O]，輸出使被放大的讀出信 號AMPJ)UT[N:0]中的一部分(例如1位)的數(shù)據(jù)為錯誤數(shù)據(jù)的1位錯誤信號Error—signal 、和其他N位的讀出信號即鎖存輸入信號 LATCH—IN[N-1:0]，在測試模式信號ECCFUNCTION為非激活狀態(tài)時， 把被放大的讀出信號AMP—OUT[N:0]直接作為鎖存輸入信號 LATCH—IN[N力]來輸出，在其輸出側(cè)連接著數(shù)據(jù)鎖存電路58。數(shù)據(jù)鎖存 電路58是如下的電路其在預(yù)定的定時鎖存(N+l)個1位錯誤產(chǎn)生電 路50的輸出信號，并輸出(N+l)位的ECC輸入信號ECC—IN[N:0]或 (1位錯誤信號Error—signal+N位的ECC輸入信號ECCJN[N-l:O])，在 其輸出側(cè)連接著ECC 59。ECC 59例如像專利文獻(xiàn)1的圖4記載的那樣，由多個XOR門和AND 門等構(gòu)成，是如下的電路其輸入數(shù)據(jù)鎖存電路58的輸出信號，根據(jù)數(shù) 據(jù)位和奇偶校驗位來檢測例如有無1位的錯誤，如果沒有錯誤，則直接 把輸入信號作為輸出數(shù)據(jù)DATA一OUT[N:0]來輸出，如果有錯誤，則通過 糾正運算進(jìn)行1位的錯誤糾正，輸出作為ECC輸出信號ECC—OUT[N:0] 的輸出數(shù)據(jù)DATA一OUT[N:O]。圖2是表示圖1中的1位錯誤位置選擇電路40的一例的概要結(jié)構(gòu)圖。 該1位錯誤位置選擇電路40由以下部分構(gòu)成將(A+l)位的輸入 地址Ain[A:0](-Ain
，Ain[l]，Ain[2]，…)反轉(zhuǎn)的(A + l)個反相器 41(=41-0 41-N);求出(A+l)位的輸入地址Ain[A:O]與(A+l)個反 相器41的輸出信號的預(yù)定組合的"與非"值的2Aw個(A+l)輸入的 "與非"門(以下稱為"NAND門")42(=42-0 42-2A+1);將各個NAND 門42的輸出信號反轉(zhuǎn)并輸出(2A+1 + 1)(其中，2A+1=N)位的錯誤位置 選 擇 信 號 Fail—bit_Select[N:0](=Fail—bit—Select[O]， Fail_bit—Select[l]，F(xiàn)ai1—bit—Select[2],Fail_bit—Select[3],…)的2A+1個反相器 43(-43-0,43-l，43-2,43-3，…)。圖3是表示圖1中的1位錯誤產(chǎn)生電路50的一例的概要結(jié)構(gòu)圖。 該1位錯誤產(chǎn)生電路50由以下部分構(gòu)成求出測試模式信號 ECCFUNCTION與錯誤位置選擇信號Fail_bit—Sdect[N:O]的"與非"值的 2輸入的NAND門51;將該NAND門51的輸出信號反轉(zhuǎn)的反相器52; 將被放大的讀出信號AMPJDUT[N]反轉(zhuǎn)的反相器53;求出反相器52和53的輸出信號的"與非"值的2輸入的NAND門54;求出NAND門51 的輸出信號與讀出信號AMP一OUT[N]的"與非"值的2輸入的NAND門 55;求出該NAND門54和55的"與非"值，并輸出鎖存輸入信號 LATCHJN[N]的2輸入的NAND門56。 (實施例1的動作)圖4是表示圖1中的非易失性存儲器的存取評價方法的概要流程圖， 圖5是通過圖1中的1位錯誤產(chǎn)生電路50產(chǎn)生1位的錯誤時的時序圖。當(dāng)從外部提供了輸入地址Ain[N:O]而開始讀出動作時(圖4中的步 驟Sl ，圖5中的時刻tl )，通過行地址譯碼器25和列地址譯碼器30選擇 任意的存儲單元21，存儲在該存儲單元21中的數(shù)據(jù)被讀出(圖4中的步 驟S2)，該讀出的數(shù)據(jù)通過讀出放大器32被放大，輸出被放大的讀出信 號AMP_OUT[N:0](圖4中的步驟S3，圖5中的時刻t2)。根據(jù)輸入地 址Ain[N:O]，從圖2中的1位錯誤位置選擇電路40輸出錯誤位置選擇信 號Fail一bit一Select[N:O]。在正常的讀出動作的情況下(圖4中的步驟S4的"是")，從測試命 令電路45輸出的測試模式信號ECCFUNCTION未被激活，在圖3中的1 位錯誤產(chǎn)生電路50中，被放大的讀出信號AMP一OUT[N]通過ANAD門 55、 56被直接傳送，輸出鎖存輸入信號LATCHJN[N]，并保持在數(shù)據(jù)鎖 存電路58中(圖4中的步驟S6)。如果從數(shù)據(jù)鎖存電路58輸出的數(shù)據(jù) ECC—IN[N:O]有錯誤，則通過ECC 59糾正1位的錯誤(圖4中的步驟S7)， 如果數(shù)據(jù)ECCJN[N:O]沒有錯誤，則不進(jìn)行糾正(圖4中的步驟S8的 "否")，而直接作為輸出數(shù)據(jù)DATAJ3UT[N:0]來輸出。這樣，在正常的 讀出動作的情況下，被放大的讀出信號AMP一OUT[N:O]通過1位錯誤產(chǎn) 生電路50被直接傳送給數(shù)據(jù)鎖存電路58，所以正常的讀出動作可以沒有 問題地順利執(zhí)行。與此相對，在不正常的讀出動作的情況下(圖4中的步驟S4的"否")， 從測試命令電路45輸出的測試模式信號ECCFUNCTION被激活，選擇 任意的圖3中的1位錯誤產(chǎn)生電路50。在所選擇的圖3中的1位錯誤產(chǎn) 生電路50中，被放大的讀出信號AMP—OUT[N]通過反相器53和ANAD門54、 56被反轉(zhuǎn)，輸出鎖存輸入信號LATCHJN[N](圖4中的步驟S5)， 所以保持在數(shù)據(jù)鎖存電路58中的數(shù)據(jù)成為包含1位錯誤的信號(圖4中 的步驟S6，圖5中的時刻t3)。因此，輸入到ECC 59中的數(shù)據(jù)ECC—IN[N:O]也成為包含1位錯誤的 信號，在ECC 59中發(fā)生用于糾正錯誤的運算(圖4中的步驟S7，圖5 中的時刻t4)，所以能夠在圖5中的時刻t5所示的包含了延遲的存取定時 進(jìn)行輸出數(shù)據(jù)DATA—OUT[N:O]的評價(圖4中的步驟S8)。另外，由于 能夠通過任意的1位錯誤產(chǎn)生電路50使任意的1位產(chǎn)生錯誤，所以能夠 重復(fù)針對其他存儲單元21的讀出動作(從圖4中的步驟S9返回步驟S2)， 進(jìn)行包含了輸入到ECC 59中的所有錯誤圖案的延遲的存取評價(圖4中 的步驟S9的評價結(jié)果)。圖6是表示圖4中的存取評價方法的具體處理步驟的流程圖。在圖1的非易失性存儲器中，1位錯誤位置選擇電路40可以選擇任 意的位置，所以能夠?qū)σ粋€數(shù)據(jù)塊(例如，在字線WL1上連接了柵極的 存儲單元21[Y:0]-1 21[Y:Y]-1中，在Y=127時，128位數(shù)據(jù)[127:0]-1 為一個數(shù)據(jù)塊)，進(jìn)行1位糾正延遲評價。艮口，圖1中的ECC 59構(gòu)成為糾正(N+l)位內(nèi)的1位錯誤信號 Eir0r_signal，所以1位錯誤產(chǎn)生電路50和數(shù)據(jù)鎖存電路58的輸出信號 均成為1位錯誤信號Error—signal和N位的鎖存瑜出信號ECC—IN[N-l:0]。因此，在一個數(shù)據(jù)塊(例如，當(dāng)存在(X+l) =128個與一個字線 WLO連接的存儲單元21時，為128個數(shù)據(jù)的數(shù)據(jù)塊)的情況下，通過(X + 1) =128個的1位錯誤產(chǎn)生電路50，使第1個存儲單元21[127:0〗-0 產(chǎn)生錯誤并進(jìn)行ECC輸出后(圖6中的步驟S10 S13)，使第2個存儲 單元21[127:1]-0產(chǎn)生錯誤并再次進(jìn)行ECC輸出(圖6中的步驟S14、S15)。 同樣使第3個存儲單元21[127:2]-0、第4個存儲單元21[127:3]-0、…第 128個存儲單元21[127:127]-0產(chǎn)生錯誤并分別進(jìn)行ECC輸出(圖6中的 步驟S14 S20)。并且，在各個步驟S13、 S15、 S17、 S19中判定為"否" 時，判斷為是次品(FAIL)。這樣，在包含了糾正延遲的定時，進(jìn)行來自 針對一個字線WL0的所有存儲單元21[127:0]-0 21[127:127]-0的讀出數(shù)據(jù)的評價。另外，關(guān)于字線WL1、 WL2、 WL3、…、WLX的讀出數(shù)據(jù) 的評價，也進(jìn)行與關(guān)于上述字線WLO的讀出數(shù)據(jù)的評價相同的評價(圖 6中的步驟S21)。(實施例l的效果)根據(jù)本實施例1,在讀出放大器32和數(shù)據(jù)鎖存電路58之間設(shè)置1 位錯誤產(chǎn)生電路50，因而可以使輸入到ECC 59中的數(shù)據(jù)ECC一IN[N:0] 任意地產(chǎn)生1位錯誤信號Err0r_Signal。因此，通過在產(chǎn)品出廠前事前評 價ECC 59的糾正延遲，從而可以進(jìn)行滿足存取規(guī)格的樣品的評價。[實施例2] (實施例2的結(jié)構(gòu))圖7是表示本發(fā)明的實施例2的帶糾錯功能的非同步式非易失性存 儲器的概要結(jié)構(gòu)圖，對與表示實施例1的圖1中的要素相同的要素賦予 相同的標(biāo)號。在實施例1的非易失性存儲器中，將1位錯誤產(chǎn)生電路50配置在讀 出放大器32和數(shù)據(jù)鎖存電路58之間，所以在正常讀出時，被放大的讀 出信號AMPJ3UT[N:0]在被輸入數(shù)據(jù)鎖存電路58之前必須通過1位錯誤 產(chǎn)生電路50,所以被放大的讀出信號AMP一OUT[N:O]有可能不能穩(wěn)定地 保持在數(shù)據(jù)鎖存電路50中。因此，在本實施例2的非易失性存儲器中，變更實施例1的1位錯 誤產(chǎn)生電路50的配置，將結(jié)構(gòu)與其相同的1位錯誤產(chǎn)生電路50A配置在 數(shù)據(jù)鎖存電路58和ECC 59之間。存在與ECC輸入信號ECCJN[N:O]對 應(yīng)的數(shù)量的1位錯誤產(chǎn)生電路50A，與實施例1相同，其分別被輸入由1 位錯誤位置選擇電路40產(chǎn)生的1位錯誤位置選擇信號 Error—bit—select[N:O]、和由測試命令電路45產(chǎn)生的測試模式信號 ECCFUNCTION。其他結(jié)構(gòu)與實施例1相同。圖8是表示圖7中的1位錯誤產(chǎn)生電路50A的一例的概要結(jié)構(gòu)圖， 對與實施例1的圖3中的要素相同的要素賦予相同標(biāo)號。該1位錯誤產(chǎn)生電路50A由以下部分構(gòu)成求出測試模式信號 ECCFUNCTION與錯誤位置選擇信號Fail—bit—Select[N:O]的"與非"值的2輸入的NAND門51;將該NAND門51的輸出信號反轉(zhuǎn)的反相器52; 將鎖存輸出信號LATCH—OUT[N]反轉(zhuǎn)的反相器53;求出反相器52和53 的輸出信號的"與非"值的2輸入的NAND門54;求出NAND門51的 輸出信號與讀出信號LATCH—OUT[N]的"與非"值的2輸入的NAND門 55;求出該NAND門54和55的"與非"值并輸出ECC輸入信號ECC—IN[N] 的2輸入的NAND門56。 (實施例2的動作)圖9是表示圖7中的非易失性存儲器的存取評價方法的概要流程圖， 對與表示實施例1的圖4中的要素相同的要素賦予相同標(biāo)號。當(dāng)從外部提供了輸入地址Ain[N:O]而幵始讀出動作時(圖9中的步 驟S1，圖5中的時刻tl)，通過行地址譯碼器25和列地址譯碼器30選擇 任意的存儲單元21，存儲在該存儲單元21中的數(shù)據(jù)被讀出(圖9中的步 驟S2)。讀出的數(shù)據(jù)通過讀出放大器32被放大，輸出被放大的讀出信號 AMPJXJT[N:0](圖9中的步驟S3，圖5中的時刻t2)，并保持在數(shù)據(jù)鎖 存電路58中(圖9中的步驟S6，圖5中的時刻t3)。根據(jù)輸入地址Ain[A:O〗， 從1位錯誤位置選擇電路40輸出錯誤位置選擇信號Fail—bit_Select[N:0]。在正常的讀出動作的情況下(圖9中的步驟S4的"是")，從測試命 令電路45輸出的測試模式信號ECCFUNCTION未被激活，在圖8中的1 位錯誤產(chǎn)生電路50A中，鎖存輸出數(shù)據(jù)LATCHJ3UT[N:0]通過ANAD門 55、 56被直接傳送，輸出ECC輸入數(shù)據(jù)ECCJN[N:O]。如果ECC輸入 數(shù)據(jù)ECC—IN[N:O]中有錯誤，則通過ECC59糾正1位的錯誤(圖9中的 步驟S7)，如果數(shù)據(jù)ECC—IN[N:O]中沒有錯誤，則不進(jìn)行糾正(圖9中的 步驟S8的"否")，而直接作為輸出數(shù)據(jù)DATA—OUT[N:O]來輸出。這樣， 在正常的讀出動作的情況下，鎖存輸出數(shù)據(jù)LATCHJ)UT[N:0]通過1位 錯誤產(chǎn)生電路50A被直接傳送給ECC 59，所以正常的讀出動作可以沒有 問題地順利執(zhí)行。與此相對，在不正常的讀出動作的情況下(圖9中的步驟S4的"否")， 從測試命令電路45輸出的測試模式信號ECCFUNCTION被激活，選擇 任意的圖8中的1位錯誤產(chǎn)生電路50A。在所選擇的圖8中的1位錯誤產(chǎn)生電路50A中，鎖存輸出數(shù)據(jù)LATCHJDUT[N]通過反相器53和ANAD 門54、 56被反轉(zhuǎn)，輸出ECC輸入數(shù)據(jù)ECC—IN[N](圖9中的步驟S5)， 所以該數(shù)據(jù)ECC—IN[N]成為包含1位錯誤的信號。因此，輸入到ECC 59中的數(shù)據(jù)ECC—IN[N:O]也成為包含1位錯誤的 信號，在ECC 59中發(fā)生用于糾正錯誤的運算(圖9中的步驟S7，圖5 中的時刻t3 t4)，所以能夠在圖5中的時刻t5所示的包含了延遲的存取 定時進(jìn)行輸出數(shù)據(jù)DATAJ3UT[N:0]的評價(圖9中的步驟S8)。另外， 由于能夠通過任意的1位錯誤產(chǎn)生電路50A使任意的1位產(chǎn)生錯誤，所 以能夠重復(fù)針對其他存儲單元21的讀出動作(從圖9中的步驟S9返回 步驟S2)，進(jìn)行包含了輸入到ECC 59中的所有錯誤圖案的延遲的存取評 價(圖9中的步驟S9的評價結(jié)果)。另外，圖9的存取評價方法的具體處理步驟與實施例1的圖6所示 的流程圖大致相同地執(zhí)行。 (實施例2的效果)根據(jù)本實施例2，在數(shù)據(jù)鎖存電路58和ECC 59之間設(shè)置了 1位錯 誤產(chǎn)生電路50A，所以能夠?qū)⑼ㄟ^讀出放大器32放大的讀出信號 AMPJ)UT[N:0]穩(wěn)定地保持在數(shù)據(jù)鎖存電路58中。另外，可以使輸入到 ECC 59中的數(shù)據(jù)ECC—IN[N:0]任意地產(chǎn)生1位錯誤信號Error_signal，所 以通過在產(chǎn)品出廠前事前評價ECC 59的糾正延遲，可以實現(xiàn)滿足存取規(guī) 格的樣品的評價。 (實施例3)在分別表示實施例1、 2的圖1、圖7的非易失性存儲器中，1位錯 誤位置選擇電路40可以選擇任意的位置，所以如圖6中的流程圖所示， 可以對一個數(shù)據(jù)塊(例如，在字線WLO上連接了柵極的存儲單元 21[Y:0]-0 21[Y:Y]-0中，在Y-127時，128位數(shù)據(jù)[127:0]-1為一個數(shù)據(jù) 塊)，進(jìn)行l(wèi)位糾正延遲評價。但是，在這種存取評價方法中，因為例如 單純地對一個數(shù)據(jù)塊實施128次糾正動作，所以糾正延遲測試時間成為 128倍，不僅測試時間延長，電路規(guī)模也增大。因此，在本實施例3中，為了縮短測試時間，并且縮小電路規(guī)模，對一個數(shù)據(jù)塊不實施全部位救濟測試，而按照下面所述，對每個數(shù)據(jù)塊 錯開1位錯誤位置來進(jìn)行評價。圖10是表示本發(fā)明的實施例3的存取評價方法的具體處理步驟的流程圖。在本實施例3的非易失性存儲器中，例如沿用用于選擇由多路調(diào)制 器等構(gòu)成的列地址譯碼器30的信號，作為在圖1和圖7中用于選擇1位 錯誤位置選擇電路40的信號，縮小了電路規(guī)模。因此，由l位錯誤位置 選擇電路40產(chǎn)生的1位錯誤位置選擇信號Fail—bit一Select[N:O]與列地址 譯碼器30連動，所以產(chǎn)生錯誤的位置因數(shù)據(jù)塊而不同。例如，在字線WL的數(shù)量X為128條、與各個字線WL連接的存儲 單元21為(Y+l) =128個時，通過(N+l) =128個1位錯誤產(chǎn)生電 路50 (或50A)，使第1個存儲單元21[127:0]-0產(chǎn)生錯誤，并進(jìn)行ECC 輸出(圖10中的步驟S30 S32)，使第2個存儲單元21[127:1]-1產(chǎn)生錯 誤，并再次進(jìn)行ECC輸出(圖10中的步驟S33、 S34)，…，同樣使第 128個存儲單元21[127:127]-127產(chǎn)生錯誤，并進(jìn)行ECC輸出(圖10中 的步驟S35、 S36)。這樣，在包含了糾正延遲的定時，進(jìn)行來自針對各個 字線WL0 WL127的各一個存儲單元21[127:0]-0、 21[127:1]-1、、 21[127:127]-127的讀出數(shù)據(jù)的評價(圖10中的步驟S37)。并且，在各個 步驟S32、 S34、 S36中判斷為"否"時，由于未實現(xiàn)存取，判斷為次品 (FAIL)。另外，可以對所有數(shù)據(jù)塊進(jìn)行1位糾正，測試時間與存儲單元21的 比較測試大致相同。根據(jù)本實施例3，可以縮短測試時間，并且可以減小電路規(guī)模。 (變形例)本發(fā)明不限于上述實施例1 3，可以實現(xiàn)各種應(yīng)用方式及變形。關(guān) 于這些應(yīng)用方式及變形例，例如可以列舉以下所示的(a) (c)。(a)帶糾錯功能的非同步式非易失性存儲器除了 EPROM等之外， 還可以適用于掩模ROM、 PROM、 EEPROM、 FeROM、閃存等其他非易 失性存儲器，只要相應(yīng)地將存儲單元陣列20及其周邊電路變更為圖示以外的電路結(jié)構(gòu)即可。(b) 圖2中的1位錯誤位置選擇電路40和圖3、圖8中的1位錯 誤產(chǎn)生電路50、 50A，也可以變更為圖示以外的電路結(jié)構(gòu)。(c) 圖4、圖6、圖9、圖10所示的存取評價方法的處理步驟也可 以變更為圖示以外的處理內(nèi)容。
權(quán)利要求
1. 一種非易失性半導(dǎo)體存儲裝置，其特征在于，該非易失性半導(dǎo)體存儲裝置具有存儲單元陣列，其排列有多個非易失性存儲單元；讀出單元，其根據(jù)輸入地址，非同步地讀出存儲在所述存儲單元陣列中的數(shù)據(jù)并輸出；數(shù)據(jù)鎖存電路，其鎖存所述讀出單元的輸出數(shù)據(jù)并輸出鎖存后的數(shù)據(jù)；糾錯電路，其檢測所述數(shù)據(jù)鎖存電路的輸出數(shù)據(jù)的錯誤并進(jìn)行糾正；錯誤位置選擇電路，其根據(jù)所述輸入地址，選擇錯誤位置并輸出錯誤位置選擇信號；和錯誤產(chǎn)生電路，其輸入表示測試模式的測試模式信號，在所述測試模式信號為激活狀態(tài)時，響應(yīng)所述錯誤位置選擇信號，使所述讀出單元的輸出數(shù)據(jù)中的一部分?jǐn)?shù)據(jù)或所述數(shù)據(jù)鎖存電路的輸出數(shù)據(jù)中的一部分?jǐn)?shù)據(jù)變?yōu)殄e誤數(shù)據(jù)，提供給后面的電路，在所述測試模式信號為非激活狀態(tài)時，直接將所述讀出單元的輸出數(shù)據(jù)或所述數(shù)據(jù)鎖存電路的輸出數(shù)據(jù)傳送給所述后面的電路。
2. —種非易失性半導(dǎo)體存儲裝置，其特征在于，該非易失性半導(dǎo)體 存儲裝置具有-存儲單元陣列，其排列有多個非易失性存儲單元；讀出單元，其根據(jù)輸入地址，非同步地讀出存儲在所述存儲單元陣列中的數(shù)據(jù)并輸出；錯誤位置選擇電路，其根據(jù)所述輸入地址，選擇錯誤位置并輸出錯 誤位置選擇信號；錯誤產(chǎn)生電路，其輸入表示測試模式的測試模式信號，在所述測試 模式信號為激活狀態(tài)時，響應(yīng)所述錯誤位置選擇信號，使所述讀出單元 的輸出數(shù)據(jù)中的一部分?jǐn)?shù)據(jù)變?yōu)殄e誤數(shù)據(jù)并輸出，在所述測試模式信號 為非激活狀態(tài)時，直接輸出所述讀出單元的輸出數(shù)據(jù)；數(shù)據(jù)鎖存電路，其鎖存所述錯誤產(chǎn)生電路的輸出數(shù)據(jù)并輸出鎖存后的數(shù)據(jù)；以及糾錯電路，其檢測所述數(shù)據(jù)鎖存電路的輸出數(shù)據(jù)的錯誤并迸行糾正。
3. —種非易失性半導(dǎo)體存儲裝置，其特征在于，該非易失性半導(dǎo)體 存儲裝置具有存儲單元陣列，其排列有多個非易失性存儲單元；讀出單元，其根據(jù)輸入地址，非同步地讀出存儲在所述存儲單元陣列中的數(shù)據(jù)并輸出；數(shù)據(jù)鎖存電路，其鎖存所述讀出單元的輸出數(shù)據(jù)并輸出鎖存后的數(shù)據(jù)；錯誤位置選擇電路，其根據(jù)所述輸入地址，選擇錯誤位置并輸出錯 誤位置選擇信號；錯誤產(chǎn)生電路，其輸入表示測試模式的測試模式信號，在所述測試 模式信號為激活狀態(tài)時，響應(yīng)所述錯誤位置選擇信號，使所述數(shù)據(jù)鎖存 電路的輸出數(shù)據(jù)中的一部分?jǐn)?shù)據(jù)變?yōu)殄e誤數(shù)據(jù)并輸出，在所述測試模式 信號為非激活狀態(tài)時，直接輸出所述數(shù)據(jù)鎖存電路的輸出數(shù)據(jù)；以及糾錯電路，其檢測所述錯誤產(chǎn)生電路的輸出數(shù)據(jù)的錯誤并進(jìn)行糾正。
4. 根據(jù)權(quán)利要求1 3中任一項所述的非易失性半導(dǎo)體存儲裝置， 其特征在于，所述糾錯電路檢測1位的錯誤并進(jìn)行糾正，所述錯誤位置選擇電路根據(jù)所述輸入地址，選擇1位的錯誤位置并 輸出所述錯誤位置選擇信號，所述錯誤產(chǎn)生電路在所述測試模式信號為激活狀態(tài)時，使1位的數(shù) 據(jù)變?yōu)殄e誤數(shù)據(jù)。
5. —種非易失性半導(dǎo)體存儲裝置的存取評價方法，其特征在于，該 非易失性半導(dǎo)體存儲裝置的存取評價方法包括第1步驟，在該步驟中，根據(jù)輸入地址，非同步地讀出存儲在排列有多個非易失性存儲單元的存儲單元陣列中的數(shù)據(jù)；第2步驟，在該步驟中，在測試模式時，響應(yīng)表示根據(jù)所述輸入地址而選擇的1位的錯誤位置的錯誤位置選擇信號，使所述非同步地讀出 的數(shù)據(jù)中的1位數(shù)據(jù)成為錯誤數(shù)據(jù)，鎖存包含該錯誤數(shù)據(jù)的所述讀出的數(shù)據(jù)；第3步驟，在該步驟中，將所述鎖存的數(shù)據(jù)輸入到糾錯電路中，通 過所述糾錯電路檢測1位的錯誤并進(jìn)行糾正；以及第4步驟，在該步驟中，重復(fù)所述第1步驟 第3步驟，進(jìn)行包含了輸入到所述糾錯電路中的所有錯誤圖案或預(yù)定的錯誤圖案的延遲的存 取評價。
6. —種非易失性半導(dǎo)體存儲裝置的存取評價方法，其特征在于，該 非易失性半導(dǎo)體存儲裝置的存取評價方法包括第1步驟，在該步驟中，根據(jù)輸入地址，非同步地讀出存儲在排列 有多個非易失性存儲單元的存儲單元陣列中的數(shù)據(jù)；第2步驟，在該步驟中，鎖存所述非同步地讀出的數(shù)據(jù)，在測試模 式時，響應(yīng)表示根據(jù)所述輸入地址而選擇的1位的錯誤位置的錯誤位置 選擇信號，使所述鎖存的數(shù)據(jù)中的1位數(shù)據(jù)成為錯誤數(shù)據(jù)，輸出包含該 錯誤數(shù)據(jù)的所述鎖存的數(shù)據(jù)；第3步驟，在該步驟中，將包含所述錯誤數(shù)據(jù)的所述鎖存的數(shù)據(jù)輸 入到糾錯電路中，通過所述糾錯電路檢測1位的錯誤并進(jìn)行糾正；以及第4步驟，在該步驟中，重復(fù)所述第1步驟 第3步驟，進(jìn)行包含 了輸入到所述糾錯電路中的所有錯誤圖案或預(yù)定的錯誤圖案的延遲的存 取評價。
全文摘要
本發(fā)明提供非易失性半導(dǎo)體存儲裝置及其存取評價方法。本發(fā)明對期待值錯誤圖案，在包含了由于ECC的運算產(chǎn)生的糾正延遲的預(yù)定定時可靠地進(jìn)行存取評價。非易失性存儲器具有非同步地讀出存儲在存儲單元陣列(20)中的數(shù)據(jù)的讀出單元(25、30、32)；選擇錯誤位置并輸出錯誤位置選擇信號的錯誤位置選擇電路(40)；輸入測試模式信號，在所述測試模式信號為激活狀態(tài)時，響應(yīng)所述錯誤位置選擇信號，使所述讀出單元的輸出數(shù)據(jù)中的一部分?jǐn)?shù)據(jù)成為錯誤數(shù)據(jù)并輸出，在所述測試模式信號為非激活狀態(tài)時，直接輸出所述讀出單元的輸出數(shù)據(jù)的錯誤產(chǎn)生電路(50)；鎖存所述錯誤產(chǎn)生電路(50)的輸出數(shù)據(jù)的數(shù)據(jù)鎖存電路(58)；檢測所述數(shù)據(jù)鎖存電路(58)的輸出數(shù)據(jù)的錯誤并糾正的ECC(59)。
文檔編號G11C29/44GK101231892SQ200710139098
公開日2008年7月30日 申請日期2007年7月25日 優(yōu)先權(quán)日2007年1月25日
發(fā)明者倉盛文章, 小田大輔 申請人:沖電氣工業(yè)株式會社