專利名稱：包括深度休眠模式的存儲(chǔ)器的制作方法
包括深度休眠模式的存儲(chǔ)器
背景技術(shù)：
存儲(chǔ)器中的一種為動(dòng)態(tài)隨才幾存耳又存儲(chǔ)器(DRAM)。 DRAM具 有多種模式，被設(shè)計(jì)成用于當(dāng)未存取該存儲(chǔ)裝置時(shí)降低電流消耗。 當(dāng)存儲(chǔ)裝置未一皮存取時(shí)，這些才莫式(例如，自刷新、有效^f木眠、以 及預(yù)充電休眠)降低了電流消耗。通過(guò)斜降(ramp down )內(nèi)部電源 電壓和停止所有操作，通?？梢垣@得最大的節(jié)能。這樣，雖然丟失 了存儲(chǔ)裝置中保存的數(shù)據(jù)，但電流消耗幾乎降低至零。這種模式稱 作深度休眠(deep power down, DPD)模式。
通常，使用同步DPD指令進(jìn)入DRAM中的DPD模式，該指 令可包括突發(fā)中止指令，其具有時(shí)鐘使能(CKE)信號(hào)邏輯低。Joint Electronic Device Engineering Counsel (電子i殳備工禾呈聯(lián)合委員會(huì)， JEDEC,半導(dǎo)體工程標(biāo)準(zhǔn)團(tuán)體)對(duì)l氐功率兩倍凄t據(jù)速率(DDR) DRAM提出了新的特征(feature ),以異步地將存儲(chǔ)裝置設(shè)置成DPD 模式。JEDEC提出了一種新的、專用輸入點(diǎn)(pad),當(dāng)被觸發(fā)時(shí)， 使存儲(chǔ)裝置處于DPD模式。所提出的輸入點(diǎn)將用于疊層芯片存儲(chǔ)器 的應(yīng)用，以允許共享引腳的裝置被單獨(dú)地測(cè)試或編程。JEDEC提出 了對(duì)于正常操作， 一旦被封裝，就將該輸入點(diǎn)驅(qū)動(dòng)至使該特征無(wú)效 并且防止其可一皮用戶啟用的邏輯4氐。
基于這些以及其他原因，需要做出本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的 一個(gè)實(shí)施例提供了 一種存儲(chǔ)器。本存儲(chǔ)器包括用于接 收輸入信號(hào)的輸入點(diǎn)和第一電路。第一電路被配置成響應(yīng)于輸入信 號(hào)而接收第一信號(hào)，接收第二信號(hào)，并響應(yīng)于指示進(jìn)入深度休眠模 式請(qǐng)求的第 一信號(hào)和第二信號(hào)中的至少 一個(gè)而提供第三信號(hào)。該存 儲(chǔ)器包括第二電路，被配置成響應(yīng)于第三信號(hào)而提供用于指示進(jìn)入 深度休眠模式的第四信號(hào)。


加入附圖用來(lái)才是供對(duì)本發(fā)明的進(jìn)一步理解，其構(gòu)成本說(shuō)明書的 一部分。這些附圖示出了本發(fā)明的實(shí)施例，并且與具體實(shí)施方式
一 起用于解釋本發(fā)明的原理。通過(guò)參考下面的具體說(shuō)明，將會(huì)更好地
理解本發(fā)明的其他實(shí)施例和本發(fā)明的其他優(yōu)點(diǎn)，從而更好地掌握這 些實(shí)施例和優(yōu)點(diǎn)。附圖中的各部件并不一定相互成比例。同樣的部 件對(duì)應(yīng)同樣的參考標(biāo)號(hào)。
圖1是示出了存儲(chǔ)裝置的一個(gè)實(shí)施例的框圖2是示出了休眠電路的一個(gè)實(shí)施例的框圖3是示出了假信號(hào)保護(hù)電路的一個(gè)實(shí)施例的示意圖4是示出了深度休眠檢測(cè)電路的一個(gè)實(shí)施例的示意圖5是示出了深度休眠鎖存電路的一個(gè)實(shí)施例的示意圖；以及
圖6是示出了在操作過(guò)程中休眠電路內(nèi)的信號(hào)的一個(gè)實(shí)施例的
時(shí)序圖。
具體實(shí)施例方式
下面的具體說(shuō)明是參考附圖所進(jìn)行的，附圖構(gòu)成本文的 一部分， 并且附圖中所示形式為實(shí)施本發(fā)明的具體實(shí)施例。因此，所用方向 術(shù)語(yǔ)(例如，"頂部"、"底部"、"前部"、"后部"、"前端"、"尾部" 等)是參考附圖所描繪的方向。因?yàn)楸景l(fā)明實(shí)施例的部件可朝向多 個(gè)不同的方向i文置，所以方向術(shù)i吾只出于i兌明目的，而非起限定作 用。應(yīng)該明白，在不脫離本發(fā)明范圍的情況下，可采用其他實(shí)施例 并且可估文出結(jié)構(gòu)或邏輯改變。因此，以下的具體i兌明并非用作限定， 并且本發(fā)明的范圍是由所附權(quán)利要求所限定的。
圖1是示出了存儲(chǔ)系統(tǒng)100的一個(gè)實(shí)施例的框圖。存儲(chǔ)系統(tǒng)100 包4舌主才幾102和存卩諸器106。主才幾102通過(guò)存^f諸器通信^各徑104電 連接至存儲(chǔ)器106。存儲(chǔ)器106包括休眠電路108。主機(jī)102通過(guò)存 儲(chǔ)器通信路徑104從存儲(chǔ)器106讀取數(shù)據(jù)和向存儲(chǔ)器106寫數(shù)據(jù)。 主機(jī)102還通過(guò)存儲(chǔ)器通信路徑104控制休眠電路108。
休眠電路108包括用于實(shí)現(xiàn)JEDEC所提出的深度休眠(DPD ) 輸入點(diǎn)的控制電路。當(dāng)向休眠電路108的DPD輸入點(diǎn)施加邏輯高信 號(hào)時(shí)，存儲(chǔ)器106異步地進(jìn)入深度休眠模式。為了退出深度休眠模 式，隨著時(shí)鐘使能(CKE )信號(hào)邏輯高向休眠電^各108的DPD輸入 點(diǎn)施加邏輯低信號(hào)。在一個(gè)實(shí)施例中，在存儲(chǔ)器106的測(cè)試過(guò)程中， 深度休眠模式用于疊層芯片結(jié)構(gòu)。深度休眠模式允許將疊層芯片結(jié) 構(gòu)中共享引腳的各個(gè)芯片被單獨(dú)地測(cè)試和編程。在另外的實(shí)施例中， 異步深度休眠模式控制電路可用于測(cè)試以外的目的。休眠電路108 還包括可選假信號(hào)保護(hù)，以防范施加給DPD輸入點(diǎn)的信號(hào)的正和負(fù) 假信號(hào)(glitch )。
主機(jī)102包括用于控制存儲(chǔ)器106操作的邏輯電路、固件、和 /或軟件。在一個(gè)實(shí)施例中，主機(jī)102是^:處理器或其他合適的裝置，
其能夠通過(guò)存儲(chǔ)器通信路徑104將時(shí)鐘信號(hào)、地址信號(hào)、指令信號(hào)、
和數(shù)據(jù)信號(hào)傳送給存^f諸器106,以從存^f諸器106讀lt據(jù)以及向該存 儲(chǔ)器寫數(shù)據(jù)。主機(jī)102通過(guò)存儲(chǔ)器通信路徑104將時(shí)鐘信號(hào)、地址 信號(hào)、指令信號(hào)、和數(shù)據(jù)信號(hào)傳送給存儲(chǔ)器106，以從存儲(chǔ)器106 讀數(shù)據(jù)和向該存儲(chǔ)器寫數(shù)據(jù)以及控制休眠電路108。在一個(gè)實(shí)施例
中，主機(jī)102是用于測(cè)試存儲(chǔ)器106的測(cè)試系統(tǒng)的一部分。在另外 的實(shí)施例中，主機(jī)102是用于操作存儲(chǔ)器106的另 一適合的系統(tǒng)的
一部分。
存儲(chǔ)器106包括用于通過(guò)存儲(chǔ)器通信路徑104與主機(jī)102通信 的電路、用于在存儲(chǔ)器106中讀寫數(shù)據(jù)的電路、以及用于控制休眠 電路108的電路。存儲(chǔ)器106包括隨機(jī)存取存儲(chǔ)器(RAM)，諸如 動(dòng)態(tài)隨才幾存耳又存儲(chǔ)器(DRAM)，同步動(dòng)態(tài)隨才幾存耳又存4諸器 (SDRAM )、 兩倍凄t據(jù)速率同步動(dòng)態(tài)隨才幾存耳又存儲(chǔ)器 (DDR-SDRAM)、 {氐功率SDRAM (例如，MOBILE-RAM),或其 他適合的存儲(chǔ)器。存儲(chǔ)器106響應(yīng)來(lái)自主機(jī)102的存儲(chǔ)器讀請(qǐng)求， 并傳送所請(qǐng)求的凄t據(jù)給主才幾102。存儲(chǔ)器106響應(yīng)來(lái)自主4幾102的 寫請(qǐng)求，并將從主機(jī)102傳來(lái)的數(shù)據(jù)存入存儲(chǔ)器106。存儲(chǔ)器106 還響應(yīng)來(lái)自主機(jī)102的指令信號(hào)，用于控制休眠電路108。
圖2是示出了休眠電路108的一個(gè)實(shí)施例的框圖。休眠電路108 包括DPD點(diǎn)llO、旁漏器(bleeder) 114、 4妄收器118、作I信號(hào)保護(hù) 電路124、指令解碼器130、 DPD檢測(cè)電路136、 DPD鎖存電路140、 以及〈木目民(PD )鎖存電^各146。 DPD點(diǎn)110通過(guò)信號(hào)^各徑112電連 才妄至旁漏器114的一端和^接收器118的l俞入端。旁漏器114的另一 端電連接至公共端(common)或地116。接收器118的輸出端通過(guò) 信號(hào)路徑120電連接至假信號(hào)保護(hù)電路124的第一輸入端。假信號(hào) 保護(hù)電路124的第二輸入端接收信號(hào)路徑126上的DPD點(diǎn)使能炫斷 (DPD PAD ENABLE FUSE X言號(hào)。通過(guò)DPD點(diǎn)進(jìn)入(DPD PAD IN ) 信號(hào)路徑134，假信號(hào)保護(hù)電路124的輸出端電連接至DPD檢測(cè)電
^各136的第一進(jìn)入lt入端、DPD鎖存電3各140的第一退出輸入端、 以及PD鎖存電3各146的第一進(jìn)入輸入端。在一個(gè)實(shí)施例中，通過(guò) 借助信號(hào)路徑122將信號(hào)路徑120電連接至DPD PAD IN信號(hào)路徑 134，可選;也在^木眠電3各108中去除4卓或旁游4卓1'叚1'言號(hào)1呆護(hù)電3各124。
指令解碼器130的輸入端接收信號(hào)路徑128上的指令輸入。沖旨 令解碼器130的輸出端通過(guò)DPD指令(DPD COMMAND )信號(hào)路 徑132電連接至DPD沖企測(cè)電3各136的第二進(jìn)入輸入端。DPD檢測(cè) 電路136的輸出端通過(guò)DPD已檢測(cè)(DPD DETECTED)信號(hào)路徑 138電連接至DPD鎖存電路140的進(jìn)入輸入端。DPD鎖存電^各140 的第二退出輸入端和PD鎖存電J各146的第二進(jìn)入輸入端接收CKE 信號(hào)路徑144上的時(shí)鐘使能(CKE )信號(hào)。DPD鎖存電路140的輸 出端在DPD模式(DPD MODE )信號(hào)路徑142上提供DPD MODE 信號(hào)。PD鎖存電路146的輸入端接收CLK (時(shí)鐘)信號(hào)路徑148 上的CLK信號(hào)。PD鎖存電路146的輸出端提供PD模式(PD MODE ) 信號(hào)，并通過(guò)PD MODE信號(hào)3各徑150電連4妄至DPD檢測(cè)電路136
的退出llr入端。
主^L 102通過(guò)存儲(chǔ)器通信路徑104和信號(hào)3各徑128纟是供指令輸 入給指令解碼器130。指令解碼器130將指令輸入解碼。響應(yīng)于用 于指示進(jìn)入深度休眠模式的請(qǐng)求的指令輸入，指令解碼器130在信 號(hào)路徑132上提供DPD COMMAND信號(hào)。
DPD點(diǎn)110是輸入點(diǎn)，用于接收來(lái)自外部源或來(lái)自主機(jī)102的 輸入信號(hào)，以在信號(hào)路徑112上提供用于指示存儲(chǔ)器106異步進(jìn)入 深度〗木眠模式請(qǐng)求的信號(hào)。當(dāng)施加給DPD點(diǎn)110的信號(hào)從邏輯高電 平轉(zhuǎn)變至邏輯低電平時(shí)，旁漏器114耗盡該施加的信號(hào)。接收器118 感測(cè)到并接收信號(hào)路徑112上來(lái)自DPD點(diǎn)110的外部信號(hào)，以在信 號(hào)^各徑120上才是供內(nèi)部DPD點(diǎn)已接收(DPD PAD RECEIVED )信 假信號(hào)保護(hù)電路124接收信號(hào)路徑120上的DPD PAD RECEIVED信號(hào)和信號(hào)^各徑126上的DPD PAD ENABLE FUSE信 號(hào)，以在信號(hào)路徑134上提供DPD PAD IN信號(hào)。假信號(hào)保護(hù)電路 124防范信號(hào)路徑120上的DPD PAD RECEIVED信號(hào)的正和負(fù)假 信號(hào)。在一個(gè)實(shí)施例中，響應(yīng)于信號(hào)路徑126上的邏輯低DPDPAD ENABLE FUSE信號(hào)，禁用假信號(hào)保護(hù)電路124,并且傳送信號(hào)路 徑120上的DPD PAD RECEIVED信號(hào)，以通過(guò)旁路信號(hào)路徑122 在信號(hào)^各徑134上才是供DPD PAD IN信號(hào)。在另 一 實(shí)施例中，響應(yīng) 于信號(hào)-各徑126上的邏輯^氐DPD PAD ENABLE FUSE信號(hào)，禁用 假信號(hào)保護(hù)電路124，以禁用休眠電路108的異步部分。在其他實(shí) 施例中，通過(guò)使用休眠電路108的其它部分中(例如信號(hào)路徑112 或信號(hào)路徑134中)的熔斷器和/或金屬選件，禁用Y木眠電路108的 異步部分。
DPD片企測(cè)電3各136 4妄收信號(hào)^各徑132上的DPD COMMAND信 號(hào)、信號(hào)路徑134上的DPD PAD IN信號(hào)、以及信號(hào)路徑150上的 PD MODE信號(hào)，以在信號(hào)路徑138上提供DPD DETECTED信號(hào)。 響應(yīng)于指示進(jìn)入深度休眠模式請(qǐng)求的邏輯高DPD COMMAND信號(hào) 或邏輯高DPD PAD IN信號(hào)，DPD檢測(cè)電路136提供邏輯高DPD DETECTED信號(hào)。響應(yīng)于邏輯4氐PD MODE信號(hào)、邏輯低DPD COMMAND信號(hào)、以及邏輯^f氐DPD PAD IN信號(hào)，DPD氺企測(cè)電i 各 136 ^是供邏輯^f氐DPD DETECTED信號(hào)。
DPD鎖存電路140接收信號(hào)路徑138上的DPD DETECTED信 號(hào)、信號(hào)路徑134上的DPD PAD IN信號(hào)、信號(hào)路徑144上的CKE 信號(hào)，以在信號(hào)路徑142上提供DPD MODE信號(hào)。響應(yīng)于邏輯高 DPD DETECTED信號(hào)，DPD鎖存電路140提供邏輯高DPD MODE 信號(hào)以進(jìn)入深度休眠模式。在深度休眠模式中，禁用存儲(chǔ)器106內(nèi) 的電路(例如，發(fā)生器和接收器，并且存儲(chǔ)器106中保存的數(shù)據(jù)丟
失。響應(yīng)于邏輯低DPD PAD IN信號(hào)和邏輯高CKE信號(hào)，DPD鎖 存電路140提供邏輯低DPD MODE信號(hào)，從而退出深度休眠模式。
PD鎖存電路146接收信號(hào)路徑134上的DPD PAD IN信號(hào)、 信號(hào)路徑144上的CKE信號(hào)、以及信號(hào)路徑148上的CLK信號(hào)， 以在信號(hào)路徑150上提供PD MODE信號(hào)。響應(yīng)于邏輯高DPD PAD IN信號(hào)和邏輯低CKE信號(hào)，PD鎖存電路146提供邏輯高PD MODE 信號(hào)以進(jìn)入休眠模式。在休眠模式中，禁用存儲(chǔ)器106內(nèi)的電路(例 如，指令接收器和地址接收器)。響應(yīng)于邏輯高CKE信號(hào)，PD鎖存 電路146提供與CLK信號(hào)同步的邏輯低PD MODE信號(hào)，從而退出 休眠模式。
在操作過(guò)程中，由指令解碼器130從主機(jī)102接收指令輸入信 號(hào)或?qū)⑦壿嫺咝盘?hào)施加給DPD點(diǎn)110，以指示進(jìn)入深度休眠模式的 請(qǐng)求。如果由指令解碼器130接收到該進(jìn)入深度休眠模式的請(qǐng)求， 則指令解碼器130提供邏輯高DPD COMMAND信號(hào)。如果將進(jìn)入 深度〗木眠才莫式的i青求施加給DPD點(diǎn)110，則由4妄收器118 4妻收該施 加的信號(hào)，并且如果施加的信號(hào)是個(gè)真請(qǐng)求而非假信號(hào)，則假信號(hào) 保護(hù)電路124提供邏輯高DPD PAD IN信號(hào)。
響應(yīng)于邏輯高DPD COMMAND信號(hào)或邏輯高DPD PAD IN信 號(hào)，DPD檢測(cè)電路136提供邏輯高DPD DETECTED信號(hào)。響應(yīng)于 DPD DETECTED信號(hào)，DPD鎖存電路140提供用于對(duì)存儲(chǔ)器106 觸發(fā)深度Y水眠才莫式的這輯高DPD MODE信號(hào)。同樣響應(yīng)于DPD PAD IN信號(hào)，PD鎖存電路146提供用于對(duì)存儲(chǔ)器106觸發(fā)休眠模 式的邏輯高PD MODE信號(hào)。響應(yīng)于邏輯高CKE信號(hào)、施加給DPD 點(diǎn)110的邏輯低信號(hào)，并且沒(méi)有請(qǐng)求深度休眠模式的指令輸入，DPD 鎖存電路140提供邏輯低DPD MODE信號(hào)，以解除深度休眠模式， 并且PD鎖存電路146提供邏輯低PD MODE信號(hào)以解除休眠模式。 在其他實(shí)施例中，翻轉(zhuǎn)這些信號(hào)的邏輯電平。
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圖3是示出了假信號(hào)保護(hù)電路124的一個(gè)實(shí)施例的示意圖。假 信號(hào)保護(hù)電路124包括NAND門200和212、延遲模塊204、 206、 224、和226、 NOR門232、晶體管216和236、反相器238和240、 以及緩沖器244。 NAND門200的第一輸入端接收信號(hào)路徑126上 的DPD PAD ENABLE FUSE信號(hào)。NAND門200的第二輸入端接 收信號(hào)3各徑120上的DPD PAD RECEIVED信號(hào)。NAND門200的 輸出端通過(guò)信號(hào)路徑202電連接至NAND門212的第一輸入端、延 遲模塊204的輸入端、延遲模塊206的輸入端、NOR門232的第一 輸入端、延遲模塊224的輸入端、以及延遲模塊226的輸入端。
延遲模塊204的輸出端通過(guò)信號(hào)路徑208電連接至NAND門 212的第二輸入端。延遲模塊206的輸出端通過(guò)信號(hào)路徑210電連 接至NAND門212的第三輸入端。NAND門212的輸出端通過(guò)信 號(hào)路徑214電連接至晶體管216的柵極。延遲才莫塊224的輸出端通 過(guò)信號(hào)路徑228電連接至NOR門232的第二輸入端。延遲模塊226 的輸出端通過(guò)信號(hào)路徑230電連接至NOR門232的第三輸入端。 NOR門232的輸出端通過(guò)信號(hào)路徑234電連接至晶體管236的柵極。
晶體管216的源極-漏才及路徑的一端電連4妻至參考電壓218。晶 體管216的源極-漏極^4圣的另 一端通過(guò)信號(hào)路徑220電連接至反相 器238的輸出端、反相器240的輸入端、以及晶體管236的源極-漏極的一端。晶體管236的源極-漏極的另一端電連接至公共端或地 116。反相器240的輸出端通過(guò)信號(hào)路徑242電連接至反相器238 的輸入端和緩沖器244的輸入端。緩沖器244的輸出端在信號(hào)路徑 134上才是供DPD PAD IN 4言號(hào)。
NAND門20(M妻收信號(hào)^各徑126上的DPD PAD ENABLE FUSE 信號(hào)和信號(hào)^各徑120上的DPD PAD RECEIVED信號(hào)，以在信號(hào)路 徑202上提供信號(hào)。響應(yīng)于邏輯高DPD PAD ENABLE FUSE信號(hào) 和邏輯高DPD PAD RECEIVED信號(hào)，NAND門200在信號(hào)路徑202
上輸出邏輯低信號(hào)。響應(yīng)于邏輯低DPD PAD ENABLE FUSE信號(hào) 或邏輯低DPD PAD RECEIVED信號(hào)，NAND門200在信號(hào)^各徑202 上輸出邏輯高信號(hào)。
延遲模塊204延遲信號(hào)路徑202上的信號(hào)，以在信號(hào)路徑208 上提供信號(hào)。延遲模塊206延遲信號(hào)路徑202上的信號(hào)，以在信號(hào) 路徑210上提供信號(hào)。在一個(gè)實(shí)施例中，延遲才莫塊206的延遲大于 延遲模塊204的延遲。延遲模塊224延遲信號(hào)路徑202上的信號(hào)， 以在信號(hào)路徑228上提供信號(hào)。延遲纟莫塊226延遲信號(hào)路徑202上 的信號(hào)，以在信號(hào)路徑230上提供信號(hào)。在一個(gè)實(shí)施例中，延遲模 塊226的延遲大于延遲模塊224的延遲。在一個(gè)實(shí)施例中，延遲模 塊204的延遲等于延遲模塊224的延遲，延遲模塊206的延遲等于 延遲模塊226的延遲。在其他實(shí)施例中，可以采用其他適合的延遲 長(zhǎng)度。
NAND門212接收信號(hào)路徑202上的信號(hào)、信號(hào)路徑208上的 信號(hào)、和信號(hào)路徑210上的信號(hào)，以在信號(hào)路徑214上提供信號(hào)。 響應(yīng)于信號(hào)路徑202上的邏輯高信號(hào)、信號(hào)路徑208上的邏輯高信 號(hào)、以及信號(hào)路徑210上的邏輯高信號(hào)，NAND門212在信號(hào)路徑 214上輸出邏輯低信號(hào)。響應(yīng)于信號(hào)路徑202上的邏輯低信號(hào)、信 號(hào)路徑208上的邏輯低信號(hào)、或信號(hào)路徑210上的邏輯低信號(hào)， NAND門212在信號(hào)^各徑214上輸出邏輯高信號(hào)。
在一個(gè)實(shí)施例中，晶體管216是p溝道金屬氧化物半導(dǎo)體 (MOS )場(chǎng)效應(yīng)晶體管(FET)。響應(yīng)于信號(hào)路徑214上的邏輯低信 號(hào)，晶體管216導(dǎo)通(連通)以將參考電壓218連接至信號(hào)路徑220， 從而在信號(hào)路徑220上提供邏輯高信號(hào)。響應(yīng)于信號(hào)^各徑214上的 邏輯高信號(hào)，晶體管216截止(不連通)。
NOR門232接收信號(hào)路徑202上的信號(hào)、信號(hào)路徑228上的信 號(hào)、以及信號(hào)路徑230上的信號(hào)，以在信號(hào)路徑234上提供信號(hào)。 響應(yīng)于信號(hào)路徑202上的邏輯低信號(hào)、信號(hào)路徑228上的邏輯低信 號(hào)、以及信號(hào)路徑230上的邏輯低信號(hào)，NOR門232在信號(hào)路徑 234上輸出邏輯高信號(hào)。響應(yīng)于信號(hào)路徑202上的邏輯高信號(hào)、信 號(hào)路徑228上的邏輯高信號(hào)、或信號(hào)路徑230上的邏輯高信號(hào)，NOR 門232在信號(hào)路徑234上輸出邏輯低信號(hào)。
在一個(gè)實(shí)施例中，晶體管236是n溝道MOSFET。響應(yīng)于信號(hào) 路徑234上的邏輯高信號(hào)，晶體管236導(dǎo)通以將公共端或地116連 接至信號(hào)路徑220，從而在信號(hào)路徑220上提供邏輯低信號(hào)。響應(yīng) 于信號(hào)路徑234上的邏輯低信號(hào)，晶體管236截止。
反相器240 4吏信號(hào)路徑220上的信號(hào)反相，以在信號(hào)路徑242 上提供信號(hào)。晶體管238使信號(hào)路徑242上的信號(hào)反相，以在信號(hào) 路徑220上纟是供信號(hào)。反相器238和240鎖存信號(hào)^各徑220上的信 號(hào)。緩沖器244緩存信號(hào)路徑242上的信號(hào)，以在信號(hào)路徑134上 提供DPD PAD IN信號(hào)。
在才喿作過(guò)程中，響應(yīng)于邏輯j氐DPD PAD ENABLE FUSE信號(hào)， 禁用假信號(hào)保護(hù)電路124，并且DPD PAD IN信號(hào)保持邏輯低。響 應(yīng)于邏輯高DPD PAD ENABLE FUSE信號(hào)，啟動(dòng)假信號(hào)保護(hù)電路 124。隨著，i信號(hào)〗呆護(hù)電^各124啟動(dòng)，響應(yīng)于邏輯高DPD PAD RECEIVED信號(hào)，晶體管216被NAND門212的輸出截止。如果 DPD PAD RECEIVED信號(hào)將邏輯高保持到延遲模塊224和226所 確定的那么久，則晶體管236被NOR門232的輸出導(dǎo)通。隨著晶 體管236導(dǎo)通，DPDPADIN信號(hào)轉(zhuǎn)變至邏輯高。
隨著々i信號(hào)〗呆護(hù)電^各124啟動(dòng)，并響應(yīng)于邏輯〗氐DPD PAD RECEIVED 4言號(hào)，晶體管236被NOR門232的豐lr出截止。如果DPD
PAD RECEIVED信號(hào)將邏輯低保持到延遲才莫塊204和206所確定的 那么久，則晶體管216 ^皮NAND門212的llr出導(dǎo)通。隨著晶體管 216導(dǎo)通，DPD PAD IN信號(hào)轉(zhuǎn)變至邏輯低。因此，如果DPD PAD RECEIVED信號(hào)不是假信號(hào)，則隨著假信號(hào)保護(hù)電路124啟動(dòng)，DPD PAD IN信號(hào)的邏輯電平等于DPD PAD RECEIVED信號(hào)的邏輯電 平。
圖4是示出了 DPD檢測(cè)電路136的一個(gè)實(shí)施例的示意圖。DPD 檢測(cè)電3各136包括鎖存電^各250、 NAND門254和262、以及反相 器258、 264、和268。鎖存電路250的輸入端接收信號(hào)路徑132上 的DPD COMMAND信號(hào)。鎖存電路250的輸出端通過(guò)信號(hào)^各徑252 電連4妄至NAND門262的第一4lT入端和NAND門254的l敘出端。 反相器258的輸入端4妻收信號(hào)^各徑134上的DPD PAD IN信號(hào)。反 相器258的輸出端通過(guò)信號(hào)路徑260電連接至NAND門262的第二 輸入端。NAND門262的輸出端通過(guò)信號(hào)^各徑256電連4妄至NAND 門254的第一輸入端和反相器264的llr入端。NAND門254的第二 輸入端^妻收信號(hào)^各徑150上的PD MODE信號(hào)。反相器264的輸出 端通過(guò)信號(hào)路徑266電連接至反相器268的輸入端。反相器268的 輸出端在信號(hào)^各徑138上提供DPD DETECTED信號(hào)。
鎖存電路250接收信號(hào)路徑132上的DPD COMMAND信號(hào)， 以在信號(hào)路徑252上提供信號(hào)。鎖存電路250將DPD COMMAND 信號(hào)鎖存和反相。響應(yīng)于邏輯高DPD COMMAND信號(hào)，鎖存電路 250在信號(hào)路徑252上才是供邏輯j氐信號(hào)。響應(yīng)于邏輯4氐DPD COMMAND信號(hào)，鎖存電路250在信號(hào)路徑252上提供邏輯高信 力一。
反相器258 ^/[言號(hào)^各徑134上的DPD PAD IN信號(hào)反相，以在 信號(hào)路徑260上提供信號(hào)。NAND門262接收信號(hào)路徑252上的信 號(hào)和信號(hào)路徑260上的信號(hào)，以在信號(hào)路徑256上提供信號(hào)。響應(yīng)于信號(hào)路徑252上的邏輯高信號(hào)和信號(hào)路徑260上的邏輯高信號(hào)， NAND門262在^f言號(hào)^各徑256上|#出邏輯<氐信號(hào)。響應(yīng)于信號(hào)^各徑 252上的邏輯低信號(hào)或信號(hào)路徑260上的邏輯低信號(hào)，NAND門262 在信號(hào)路徑256上輸出邏輯高信號(hào)。
NAND門254接收信號(hào)路徑150上的PD MODE信號(hào)和信號(hào)路 徑256上的信號(hào)，以在信號(hào)i 各徑252上l是供信號(hào)。響應(yīng)于邏輯高PD MODE信號(hào)和信號(hào)3各徑256上的邏輯高信號(hào)，NAND門254在信號(hào) 路徑252上輸出邏輯低信號(hào)。響應(yīng)于邏輯低PD MODE信號(hào)或信號(hào) 路徑256上的邏輯低信號(hào)，NAND門254在信號(hào)路徑252上輸出邏 輯高信號(hào)。NAND門254和262形成復(fù)位/i殳置(reset/set, RS )NAND 鎖存器。反相器264使信號(hào)路徑256上的信號(hào)反相，以在信號(hào)路徑 266上沖是供信號(hào)。反相器268 ^f吏信號(hào)^"徑266上的信號(hào)反相，以在 信號(hào)路徑138上提供DPD DETECTED信號(hào)。
在才喿作過(guò)程中，響應(yīng)于邏輯高DPD COMMAND信號(hào)或邏輯高 DPD PAD IN信號(hào)，NAND門262在信號(hào)^各徑256上輸出邏輯高信 號(hào)。響應(yīng)于信號(hào)路徑256上的邏輯高信號(hào)，提供用于指示進(jìn)入深度 <木眠才莫式請(qǐng)求的邏輯高DPD DETECED信號(hào)。響應(yīng)于DPD PAD IN 信號(hào)和邏輯4氐PD MODE信號(hào)，NAND門262在信號(hào)i 各徑256上輸 出邏輯低信號(hào)。響應(yīng)于信號(hào)路徑256上的邏輯低信號(hào)，提供邏輯低 DPD DETECTED信號(hào)。
圖5是示出了 DPD鎖存電路140的一個(gè)實(shí)施例的示意圖。DPD 鎖存電路140包括反相器302、 306、 318、 324、 344、和348、 NOR 門310、延遲才莫^: 314和322、以及NAND門328、 332、 336、和 340。反相器302的輸入端接收信號(hào)3各徑138上的DPD DETECTED 信號(hào)。反相器302的輸出端通過(guò)信號(hào)路徑304電連接至NOR門310 的第一輸入端。反相器306的輸入端接收信號(hào)路徑300上的通電 (POWER ON )信號(hào)。反相器306的輸出端通過(guò)信號(hào)路徑308電連
接至NOR門310的第二輸入端。NOR門310的輸出端通過(guò)信號(hào)^各 徑312電連接至延遲模塊314的輸入端。
延遲才莫塊314的賴r出端通過(guò)4言號(hào)5l4圣316電連4妄至NAND門 332的第一輸入端和反相器318的輸入端。反相器318的輸出端通 過(guò)信號(hào)路徑320電連接至延遲模塊322的輸入端。延遲模塊322的 輸出端通過(guò)信號(hào)3各徑323電連接至NAND門332的第二輸入端。 NAND門332的第三llT入端和NAND門340的第一輸入端接收信 號(hào)^各徑350上的初始化(INIT)信號(hào)。NAND門332的輸出端通過(guò) 信號(hào)3各徑334電連接至NAND門336的第一輸入端。
反相器324的輸入端接收信號(hào)路徑134上的DPD PAD IN信號(hào)。 反相器324的輸出端通過(guò)信號(hào)路徑326電連接至NAND門328的第 一輸入端。NAND門328的第二輸入端接收信號(hào)路徑144上的CKE 信號(hào)。NAND門328的輸出端通過(guò)信號(hào)^各徑330電連接至NAND 門340的第二輸入端。NAND門340的輸出端通過(guò)信號(hào)^各徑342電 連接至NAND門336的第二輸入端。NAND門336的輸出端通過(guò) 信號(hào)^各徑338電連4妄至NAND門340的第三輸入端和反相器344的 輸入端。反相器344的輸出端通過(guò)信號(hào)路徑346電連接至反相器348 的輸入端。反相器348的輸出端在信號(hào)路徑142上提供DPD MODE 信號(hào)。
反相器302 ^f吏信號(hào)路徑138上的DPD DETECTED信號(hào)反相， 以在信號(hào)路徑304上提供信號(hào)。反相器306使信號(hào)路徑300上的 POWER ON信號(hào)反相，以在信號(hào)路徑308上提供信號(hào)。NOR門接 收信號(hào)路徑304上的信號(hào)和信號(hào)路徑308上的信號(hào)，以在信號(hào)路徑 312上提供信號(hào)。響應(yīng)于信號(hào)路徑304上的邏輯低信號(hào)和信號(hào)路徑 308上的邏輯低信號(hào)，NOR門310在信號(hào)^各徑312上輸出邏輯高信 號(hào)。響應(yīng)于信號(hào)路徑304上的邏輯高信號(hào)或信號(hào)路徑308上的邏輯 高信號(hào)，NOR門310在信號(hào)路徑312上輸出邏輯低信號(hào)。
延遲才莫塊314延遲信號(hào)^^徑312上的信號(hào)，以在信號(hào)i 各徑316 上提供信號(hào)。反相器318使信號(hào)路徑318上的信號(hào)反相，以在信號(hào) 路徑320上提供信號(hào)。延遲模塊322延遲信號(hào)路徑320上的信號(hào)， 以在信號(hào)^各徑323上提供信號(hào)。
NAND門332接收信號(hào)路徑316上的信號(hào)、信號(hào)路徑323上的 信號(hào)、以及信號(hào)路徑350上的INIT信號(hào)，以在信號(hào)路徑334上提供 信號(hào)。響應(yīng)于信號(hào)路徑316上的邏輯高信號(hào)、信號(hào)路徑323上的邏 輯高信號(hào)、以及邏輯高INIT信號(hào)，NAND門332在信號(hào)3各徑334 上輸出邏輯低信號(hào)。響應(yīng)于信號(hào)路徑316上的邏輯低信號(hào)、信號(hào)路 徑323上的邏輯^f氐信號(hào)、或邏輯低INIT信號(hào)，NAND門332在信 號(hào)路徑334上輸出邏輯高信號(hào)。
反相器324使信號(hào)路徑134上的DPDPADIN信號(hào)反相，以在 信號(hào)路徑326上提供信號(hào)。NAND門328接收信號(hào)路徑144上的 CKE信號(hào)和信號(hào)路徑326上的信號(hào)，以在信號(hào)路徑330上提供信號(hào)。 響應(yīng)于邏輯高CKE信號(hào)和信號(hào)3各徑326上的邏輯高信號(hào)，NAND 門328在信號(hào)路徑330上輸出邏輯低信號(hào)。響應(yīng)于邏輯低CKE信號(hào) 或信號(hào)3各徑326上的邏輯低信號(hào)，NAND門328在信號(hào)路徑330上 輸出邏輯高信號(hào)。
NAND門336接收信號(hào)路徑334上的信號(hào)和信號(hào)路徑342上的 信號(hào)，以在信號(hào)路徑338上提供信號(hào)。響應(yīng)于信號(hào)路徑334上的邏 輯高信號(hào)和信號(hào)^各徑342上的邏輯高信號(hào)，NAND門336在信號(hào)^各 徑338上輸出邏輯低信號(hào)。響應(yīng)于信號(hào)路徑334上的邏輯低信號(hào)或 信號(hào)路徑342上的邏輯低信號(hào)，NAND門336在信號(hào)路徑338上輸 出邏輯高信號(hào)。
NAND門340接收信號(hào)路徑338上的信號(hào)、信號(hào)路徑350上的 INIT信號(hào)、和信號(hào)路徑330上的信號(hào)，以在信號(hào)路徑342上提供信
號(hào)。響應(yīng)于信號(hào)路徑338上的邏輯高信號(hào)、邏輯高INIT信號(hào)、和信 號(hào)路徑330上的邏輯高信號(hào)，NAND門340在信號(hào)路徑342上輸出 邏輯低信號(hào)。響應(yīng)于信號(hào)路徑338上的邏輯低信號(hào)、邏輯低INIT 信號(hào)、或信號(hào)^各徑330上的邏輯^f氐信號(hào)，NAND門340在信號(hào)^各徑 342上輸出邏輯高信號(hào)。NAND門336和340形成RS NAND鎖存 器。反相器344使信號(hào)路徑338上的信號(hào)反相，以在信號(hào)路徑346 上提供信號(hào)。反相器348使信號(hào)路徑346上的信號(hào)反相，以在信號(hào) ^各徑142上才是供DPD MODE信號(hào)。
在操作過(guò)程中，POWER ON信號(hào)是邏輯高，以指示存儲(chǔ)器106 —皮通電；是邏輯^氐，以指示存儲(chǔ)器106^皮^木眠。在初始化或復(fù)位程 序過(guò)程中，INIT信號(hào)跳至邏輯低以將由NAND門336和340形成 的RS NAND鎖存器復(fù)位，以將DPD MODE信號(hào)設(shè)置成邏輯低。 在初始化或復(fù)位程序之后，INIT信號(hào)保持邏輯高。隨著邏輯高 POWER ON信號(hào)和邏輯J氐DPD DETECTED信號(hào)，DPD MODE信 號(hào)保持邏輯低。響應(yīng)于邏輯高POWER ON信號(hào)和邏輯高DPD DETECTED信號(hào)，NOR門310在信號(hào)路徑312上提供邏輯高信號(hào)。 響應(yīng)于信號(hào)路徑312上的邏輯高信號(hào)，NAND門332在信號(hào)路徑334 上輸出邏輯低脈沖，以設(shè)置NAND門336和340形成的RS NAND 鎖存器。隨著NAND門336和340形成的RS NAND鎖存器被設(shè)置， DPD MODE信號(hào)轉(zhuǎn)變至邏輯高，以激活深度〗木眠才莫式。
DPD MODE信號(hào)保持邏輯高與CKE信號(hào)保持邏輯低以及DPD PAD IN信號(hào)保持邏輯高同樣久。響應(yīng)于邏輯高CKE信號(hào)和邏輯低 DPD PAD IN信號(hào)，NAND門328在信號(hào)^各徑330上4是供邏輯低信 號(hào)，以復(fù)位NAND門336和340形成的RS NAND鎖存器。隨著 NAND門336和340形成的RS NAND鎖存器尋皮復(fù)位，DPD MODE 信號(hào)轉(zhuǎn)變至邏輯低，以解除深度休眠模式。
圖6是示出了在操作過(guò)程中休眠電路108內(nèi)的信號(hào)的一個(gè)實(shí)施 例的時(shí)序圖400。時(shí)序圖400包^^f言號(hào)3各徑148上的CLK信號(hào)402、 DPD點(diǎn)110上的DPD PAD信號(hào)404、信號(hào)路徑134上的DPD PAD IN信號(hào)406、信號(hào)路徑144上的CKE信號(hào)408、信號(hào)路徑138上的 DPD DETECTED信號(hào)410、信號(hào)路徑142上的DPD MODE信號(hào) 412、以及信號(hào)路徑150上的PD MODE信號(hào)414。
施加給DPD點(diǎn)110的外部DPD PAD信號(hào)404在410處轉(zhuǎn)變至 邏輯高，用于指示進(jìn)入深度休眠模式的請(qǐng)求。由于響應(yīng)于DPDPAD 信號(hào)404的上升沿418的進(jìn)入深度休眠模式請(qǐng)求是異步請(qǐng)求，所以 時(shí)鐘信號(hào)402的值如在416處所指示那樣無(wú)關(guān)緊要。響應(yīng)于DPD PAD信號(hào)404的上升沿418,假信號(hào)保護(hù)電路124或者接收器118 (如果假信號(hào)保護(hù)電路124被旁路)提供DPD PAD IN信號(hào)406的 上升沿420。隨著DPD PAD IN信號(hào)406為邏輯高，CKE信號(hào)408 的值如在422處所指示那樣無(wú)關(guān)緊要。
響應(yīng)于DPD PAD IN信號(hào)406的上升沿420， DPD 4企測(cè)電^各136 沖是供DPD DETECTED信號(hào)410的上升沿424，并且PD鎖存電路 146才是供PD MODE^f言號(hào)414的上升沿428。響應(yīng)于DPD DETECTED 信號(hào)410的上升沿424， DPD鎖存電路140提供DPD MODE信號(hào) 412的上升沿426。隨著PDMODE信號(hào)414為邏輯高，啟動(dòng)存4諸器 106的休眠模式。隨著DPD MODE信號(hào)412為邏輯高，啟動(dòng)存儲(chǔ)器 106的深度〗木眠才莫式。
施加給DPD點(diǎn)110的外部DPD PAD信號(hào)404在432處轉(zhuǎn)變至 邏輯低，用于指示退出深度休眠模式的請(qǐng)求。主機(jī)102提供CKE 信號(hào)408的上升沿436。響應(yīng)于CKE信號(hào)408的上升沿436，在430 處啟用時(shí)鐘信號(hào)402。響應(yīng)于DPD PAD信號(hào)404的下降沿432 ， 4叚 信號(hào)保護(hù)電路124或者接收器118 (如果假信號(hào)保護(hù)電路124被旁 路)提供DPD PAD IN信號(hào)406的下降沿434。響應(yīng)于CKE信號(hào)408 的上升沿436和DPD PAD IN信號(hào)406的下降沿434, DPD鎖存電 路140提供DPD MODE信號(hào)412的下降沿440。響應(yīng)于CKE信號(hào) 408的上升沿436和時(shí)鐘信號(hào)402的上升沿444， PD鎖存電路146 才是供PD MODE信號(hào)414的下卩爭(zhēng)沿442。響應(yīng)于PD MODE信號(hào)414 的下降沿442, DPD檢測(cè)電路136提供DPD DETECTED信號(hào)410 的下降沿438。隨著PD MODE信號(hào)414為邏輯l氐，使存儲(chǔ)器106 的休眠模式失效。隨著DPD MODE信號(hào)426為邏輯低，使存儲(chǔ)器 106的深度Y木眠才莫式失效。
本發(fā)明的實(shí)施例提供了 一種用于存儲(chǔ)器(例如，低功耗DRAM ) 的異步深度休眠模式。深度休眠模式電路包括可選的假信號(hào)保護(hù)電 路和控制電路，用于異步地進(jìn)入和退出深度休眠才莫式?；谑┘咏o 深度休眠輸入點(diǎn)的外部信號(hào)而異步地進(jìn)入和退出該深度休眠模式。
盡管在這里描述并說(shuō)明了特定的實(shí)施例，但本領(lǐng)域普通技術(shù)人 員應(yīng)該明了，在不背離本發(fā)明范圍的情況下，多種替換和/或等效的 實(shí)施方式均可替換所示以及所說(shuō)明的這些特定的實(shí)施例。其用于覆 蓋這里所i侖述的特定實(shí)施例的4壬^p[多改形式或變體。因此，應(yīng)該理 解，本發(fā)明僅由權(quán)利要求和其等效替換來(lái)限定。
權(quán)利要求
1.一種存儲(chǔ)器，包括輸入點(diǎn)，用于接收輸入信號(hào)；第一電路，用于響應(yīng)于所述輸入信號(hào)來(lái)接收第一信號(hào)，并接收第二信號(hào)，以及響應(yīng)于指示進(jìn)入深度休眠模式請(qǐng)求的所述第一信號(hào)和所述第二信號(hào)中的至少一個(gè)來(lái)提供第三信號(hào)；以及第二電路，用于響應(yīng)于所述第三信號(hào)來(lái)提供用于指示進(jìn)入所述深度休眠模式的第四信號(hào)。
2. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中，所述第二電路用于響應(yīng) 于有效時(shí)鐘使能信號(hào)和非指示進(jìn)入所述深度休眠模式的請(qǐng)求 的所述第 一信號(hào)來(lái)提供用于指示退出所述深度休眠模式的第 四信號(hào)。
3. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器，還包括假信號(hào)保護(hù)電路，用于響應(yīng)于在預(yù)定周期內(nèi)具有恒定邏輯 電平的所述輸入信號(hào)來(lái)提供所述第 一信號(hào)。
4. 根據(jù)權(quán)利要求3所述的存儲(chǔ)器，其中，所述假信號(hào)保護(hù)電路響 應(yīng)于熔斷使能信號(hào)而禁用。
5. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器，還包括指令解碼器，用于提供所述第二信號(hào)。
6. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器，還包括旁漏器，連接至所述輸入點(diǎn)。
7. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器，還包括第三電路，用于響應(yīng)于指示進(jìn)入所述深度^f木眠^(guò)^莫式請(qǐng)求的 所述第一信號(hào)，提供用于指示進(jìn)入休眠模式的第五信號(hào)。
8. 根據(jù)權(quán)利要求7所述的存儲(chǔ)器，其中，所述第一電路用于響應(yīng) 于指示退出所述休眠模式的所述第五信號(hào)，提供指示退出所述 深度休眠模式的所述第三信號(hào)。
9. 一種存儲(chǔ)器，包括輸入點(diǎn)，用于接收指示進(jìn)入深度休眠模式請(qǐng)求的輸入信假信號(hào)保護(hù)電路，用于響應(yīng)于所述輸入信號(hào)來(lái)提供第一信 號(hào)，而不受假信號(hào)影響；深度休眠檢測(cè)電路，用于響應(yīng)于所述第一信號(hào)和第二信號(hào) 中的至少一個(gè)來(lái)提供深度休眠已檢測(cè)信號(hào)；以及深度休眠鎖存電路，用于響應(yīng)于所述深度休眠已檢測(cè)信 號(hào)，啟用深度休眠模式信號(hào)。
10. 根據(jù)權(quán)利要求9所述的存儲(chǔ)器，還包括指令解碼器，用于提供所述第二信號(hào)。
11. 根據(jù)權(quán)利要求9所述的存儲(chǔ)器，還包括休眠鎖存電路，用于響應(yīng)于所述第一信號(hào)，啟用休眠模式 信號(hào)。
12. 根據(jù)權(quán)利要求9所述的存儲(chǔ)器，其中，所述深度休眠鎖存電路 用于響應(yīng)于未指示進(jìn)入所述深度休眠模式的請(qǐng)求的所述第一 信號(hào)以及有效時(shí)鐘使能信號(hào)，使所述深度休眠模式信號(hào)失效。
13. 根據(jù)權(quán)利要求9所述的存儲(chǔ)器，其中，所述存儲(chǔ)器包括動(dòng)態(tài)隨 機(jī)存取存儲(chǔ)器。
14. 一種存儲(chǔ)器，包括用于接收輸入信號(hào)的裝置；用于響應(yīng)于所述輸入信號(hào)接收第一信號(hào)并響應(yīng)于解碼的 指令來(lái)接收第二信號(hào)，以及響應(yīng)于指示進(jìn)入所述深度休眠模式 的請(qǐng)求的所述第一信號(hào)和所述第二信號(hào)中的至少一個(gè)來(lái)提供深度休眠已才企測(cè)信號(hào)的裝置；以及用于響應(yīng)于所述深度休眠已檢測(cè)信號(hào)來(lái)啟用深度休眠模 式信號(hào)以及響應(yīng)于有效時(shí)鐘使能信號(hào)和非指示進(jìn)入所述深度 休眠模式的請(qǐng)求的所述第一信號(hào)來(lái)使所述深度休眠模式信號(hào) 失效的裝置。
15. 根據(jù)權(quán)利要求14所述的存儲(chǔ)器，還包括信號(hào)來(lái)提供所述第一信號(hào)的裝置。
16. 根據(jù)權(quán)利要求15所述的存儲(chǔ)器，還包括用于將提供所述第一信號(hào)的所述裝置選擇性地啟用以及 選擇性地禁用兩者中的 一種的裝置。
17. 根據(jù)權(quán)利要求14所述的存儲(chǔ)器，還包括用于響應(yīng)于指示進(jìn)入所述深度休眠模式的請(qǐng)求的所述第 一信號(hào)來(lái)提供休眠模式信號(hào)的裝置。
18. —種用于操作存儲(chǔ)器的方法，所述方法包括以下步驟接收輸入信號(hào)；響應(yīng)于所述輸入信號(hào)，接收第一信號(hào)；響應(yīng)于已解碼的指令信號(hào)，接收第二信號(hào)；響應(yīng)于指示進(jìn)入深度休眠模式請(qǐng)求的所述第一信號(hào)和所 述第二信號(hào)中的至少一個(gè)，提供第三信號(hào)；以及響應(yīng)于所述第三信號(hào)，啟用第四信號(hào)，以進(jìn)入所述深度^木 眠模式。
19. 根據(jù)權(quán)利要求18所述的方法，還包括響應(yīng)于在預(yù)定周期內(nèi)具有恒定邏輯電平的所述輸入信號(hào)， 提供所述第一信號(hào)。
20. 根據(jù)權(quán)利要求18所述的方法，還包括響應(yīng)于指示進(jìn)入所述深度休眠模式的請(qǐng)求的所述第一信 號(hào)，提供第五信號(hào)，以進(jìn)入休眠模式。
21. 4艮據(jù)—又利要求18所述的方法，還包括響應(yīng)于有效時(shí)鐘使能信號(hào)和非指示進(jìn)入所述深度休眠模 式的請(qǐng)求的所述第一信號(hào)，禁用所述第四信號(hào)，以退出所述深 度休眠模式。
22. —種用于4喿作存儲(chǔ)器的方法，所述方法包括以下步驟接收用于指示異步進(jìn)入深度休眠模式的請(qǐng)求的外部輸入 信號(hào)；響應(yīng)于所述外部輸入信號(hào)來(lái)提供第一信號(hào)，而不受假信號(hào) 的影響；響應(yīng)于所述第 一信號(hào)和第二信號(hào)中的至少 一個(gè)來(lái)提供深 度休眠已檢測(cè)信號(hào)，其中，響應(yīng)于已解碼的指令信號(hào)來(lái)接收所 述第二信號(hào)；以及 響應(yīng)于所述深度休眠已檢測(cè)信號(hào)，啟用深度休眠模式信
23. 根據(jù)權(quán)利要求22所述的方法，還包括響應(yīng)于從邏輯高電平轉(zhuǎn)變至邏輯低電平的所述外部輸入 信號(hào)，將所述外部輸入信號(hào)旁漏。
24. 根據(jù)權(quán)利要求22所述的方法，還包括響應(yīng)于指示進(jìn)入所述深度休眠模式的請(qǐng)求的所述第一信 號(hào)，提供休眠模式信號(hào)。
25. 根據(jù)權(quán)利要求22所述的方法，還包括響應(yīng)于有效時(shí)鐘使能信號(hào)和非指示進(jìn)入所述深度休眠模 式的請(qǐng)求的所述第一信號(hào)，使所述深度休眠模式信號(hào)失效。
全文摘要
本發(fā)明提供了一種存儲(chǔ)器，包括用于接收輸入信號(hào)的輸入點(diǎn)和第一電路。第一電路用于響應(yīng)于輸入信號(hào)來(lái)接收第一信號(hào)，并接收第二信號(hào)，以及響應(yīng)于指示進(jìn)入深度休眠模式請(qǐng)求的第一信號(hào)和第二信號(hào)中的至少一個(gè)來(lái)提供第三信號(hào)。該存儲(chǔ)器包括第二電路，用于響應(yīng)于第三信號(hào)，提供用于指示進(jìn)入深度休眠模式的第四信號(hào)。
文檔編號(hào)G11C11/4063GK101183560SQ20071016646
公開日2008年5月21日 申請(qǐng)日期2007年11月13日 優(yōu)先權(quán)日2006年11月13日
發(fā)明者瑪格麗特·克拉克·弗里伯恩 申請(qǐng)人:奇夢(mèng)達(dá)北美公司