專利名稱：編碼裝置、解碼裝置、振幅調(diào)整裝置、記錄信息讀取裝置、信號處理裝置、以及存儲系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及糾錯編碼/解碼技術，特別涉及對存儲在存儲介質(zhì)中的數(shù)據(jù) 進行糾錯編碼/解碼的編碼裝置、解碼裝置、振幅調(diào)整裝置、記錄信息讀取 裝置、信號處理裝置、以及存儲系統(tǒng)。
背景技術：
近年來，使用了硬盤的存儲裝置正在成為個人計算機、硬盤記錄器、 攝像機、便攜式電話等各種領域中必需的裝置。使用了硬盤的存儲裝置因 所適用的領域不同，所要求的規(guī)格也多種多樣。例如，對于安裝在個人計 算機中的硬盤，要求高速性、大容量性。為提高高速性、大容量性，需要 進行修正能力高的糾錯編碼。然而，越是高速化，每單位時間內(nèi)操作的數(shù) 據(jù)量就越增加，所以每單位時間的誤碼也成比例增加。這樣，若使用糾錯 能力低的糾錯方式，則發(fā)生對硬盤的再次讀入，所以訪問硬盤所需要的時 間就增多，成為高速化的發(fā)展瓶頸。
一般，作為糾錯編碼對象的信號序列，希望是降低或者除去了直流分量(以下記為"DC-free，，或者"DC-free性")的信號序列。所謂DC-free,是 指頻率為0、即直流分量的頻譜為0。換言之，是指在調(diào)制前的信號序列 所包含的多個比特中，0和1的比率相等等意思。通過使信號序列具有 DC-free性，從存儲在存儲介質(zhì)中的調(diào)制數(shù)據(jù)的記錄模式得到的再現(xiàn)信號 的平均電平，不論調(diào)制前的信號序列的模式如何，都具有在預定的信號序 列長度范圍內(nèi)總是恒定的性質(zhì)，抗噪性提高了。即，在DC-free性低的信 號序列中，在使用了維特比算法(Viterbi algorithm )的數(shù)據(jù)檢測中檢測概 率會下降。由此，低密度奇偶校驗解碼、里德-索羅蒙(Reed-Solomon)解 碼中的修正能力也被降低。另外， 一般為確保釆樣時間與數(shù)據(jù)的同步而采 用游程長度受限編碼(Rim-Length-Limited codes )。所謂游程長度受限編 碼，是限制0的最大連續(xù)長度和1的最大連續(xù)長度的編碼。
以往，作為既滿足信號序列的DC-free性，又進行游程長度受限編碼 的方法，提出有對附加了相互不同的冗余比特的信號序列執(zhí)行游程長度受 限編碼，在被編碼后的多個序列中選擇具有接近DC-free特性的序列的方 法(例如參照專利文獻1 )。另外，還提出有執(zhí)行多個具有不同性質(zhì)的游程 長度受限編碼，在被編碼后的多個序列中選擇具有接近DC-free特性的序 列的方法(例如參照專利文獻2)。
專利文獻1:特開2002 - 100125號公報
專利文獻2:特開2004 - 213863號公報

發(fā)明內(nèi)容
〔發(fā)明所要解決的課題〕
本發(fā)明人在這樣的狀況下認識到以下課題。在通過從多個編碼序列中 選擇DC-free特性良好的序列來實現(xiàn)DC-free編碼時，有時在成為選擇對 象的多個編碼序列中不存在DC-free特性良好的編碼序列。即，存在如下 課題必須要有能夠生成使選擇對象的編碼序列中至少有一個以上 DC-free特性良好的序列的結構，對電路規(guī)模、存儲容量都有影響。
本發(fā)明是鑒于這樣的課題而設計的，其總體目的在于提供一種能以更 小的電路規(guī)模既滿足游程長度受限，又能提高DC-free特性的編碼裝置、 解碼裝置、信號處理裝置、編碼方法、以及存儲系統(tǒng)。 〔用于解決課題的手段〕
為解決上述課題，本發(fā)明的一個方案的編碼裝置包括第1游程長度 受限編碼部、信號處理部、第2游程長度受限編碼部、直流分量除去編碼 部。第1游程長度受限編碼部通過對數(shù)字信號序列進行游程長度受限編碼， 生成第l編碼序列。信號處理部不改變數(shù)字信號序列中所包含的多個比特 的個數(shù)地、對數(shù)字信號序列執(zhí)行預定的信號處理。第2游程長度受限編碼 部通過對由信號處理部執(zhí)行了預定的信號處理的數(shù)字信號序列進行游程 長度受限編碼，生成第2編碼序列。直流分量除去編碼部從由第1游程長 度受限編碼部生成的第1編碼序列和由上述第2游程長度受限編碼部生成 的第2編碼序列中，選擇任一者進行輸出。
這里，所謂"直流分量除去編碼部"，包括除去或降低所輸入的序列的 直流分量的電路等，還包括輸出DC-free性高的序列的電路等。另外，"第
1游程長度受限編碼部，，和"第2游程長度受限編碼部"可以是具有相同性質(zhì) 的游程長度受限編碼電路。另外，當是具有相同性質(zhì)的游程長度受限編碼
電路時，"第1游程長度受限編碼部"和"第2游程長度受限編碼部"可以通
過時分割地執(zhí)行 一 個游程長度受限編碼電路來實現(xiàn)。
根據(jù)該方案，由于是對不同的兩個序列執(zhí)行游程長度受限編碼，所以 能夠得到完全不同的兩個編碼序列。通過不增加成為游程長度受限編碼的 對象的序列所包含的比特個數(shù)地執(zhí)行預定的信號處理，能夠不降低整體編
碼率地得到編碼序列。由于兩個編碼序列完全不同，所以在選擇DC-free 性較高的編碼序列時，能夠成為更理想的選項。通過從更理想的選項中選 擇DC-free性高的編碼序列，能夠提高所能選擇DC-free性更高的編碼序 列的可能性。另外，通過使用同一個游程長度受限編碼電路，能夠簡化電 路結構，還能降低規(guī)模。
信號處理部可以對數(shù)字信號序列所包含的多個比特分別執(zhí)行比特反 轉處理。另外，信號處理部也可以重排數(shù)字信號序列所包含的多個比特的 順序。另外，信號處理部還可以對數(shù)字信號序列所包含的多個比特分別執(zhí) 行比特反轉處理后，執(zhí)行重排比特順序處理。根據(jù)該方案，通過進行比特 反轉處理和/或重排比特順序，能夠不增加成為游程長度受限編碼的對象的 序列所包含的比特個數(shù)地生成不同的序列。另外，由于序列所包含的比特 個數(shù)沒有增加，所以能夠不降低整體的編碼率地得到編碼序列。另外，通 過采用比特反轉處理和/或重排比特順序的處理來作為為生成不同的序列 而執(zhí)行的預定處理，能夠以簡單的電路結構實現(xiàn)預定的處理。
直流分量除去編碼部可以包括編碼序列選擇部，選擇第l編碼序列 和第2編碼序列中的任一個編碼序列；選擇識別信息生成部，生成表示編 碼序列選擇部所選擇的編碼序列的選擇識別信息；識別信息附加部，在由 編碼序列選擇部選擇的編碼序列的任意位置附加由選擇識別信息生成部 生成的選擇識別信息。另外，編碼序列選擇部可以包括第1連接部，使 由該編碼序列選擇部已選擇過的編碼序列和上述第1編碼序列連接起來； 第2連接部，使由該編碼序列選擇部已選擇過的編碼序列和上述第2編碼 序列連接起來。編碼序列選擇部可以以由第1連接部連接起來的序列作為 新的第l編碼序列，以由第2連接部連接起來的序列作為新的第2編碼序 列，選擇任一個編碼序列。可以還包括第l附加部，在從第1游程長度受限編碼部輸出的第1編碼序列的任意位置附加第1判定比特；第2附加 部，在從第2游程長度受限編碼部輸出的第2編碼序列的任意位置附加將 上述第1判定比特進行比特反轉后的第2判定比特。
這里，所謂"附加"，包括加法運算、乘法運算、插入等。另外，所謂 "使已選擇過的編碼序列和上述第l編碼序列連接起來"，包括使過去所選 擇的編碼序列和當前成為候選的序列連接起來等。根據(jù)該方案，通過將表
示選擇了哪個編碼序列的信息附加給編碼序列，在解碼方能夠容易地判別 所選擇的編碼序列。
編碼序列選擇部可以包括第1比率計算部、第2比率計算部、選擇輸 出部。第l比率計算部計算由第1游程長度受限編碼部生成的、或者由第 l連接部連接起來的第1編碼序列所包含的多個比特中、表示0的比特和 表示1的比特的比率。第2比率計算部計算由第2游程長度受限編碼部生 成的、或者由第2連接部連接起來的第2編碼序列所包含的多個比特中、 表示O的比特和表示1的比特的比率。選擇輸出部，選擇由第1比率計算 部計算出的比率和由第2比率計算部計算出的比率中較接近50%的比率 所對應的編碼序列進行輸出。根據(jù)該方案，通過選擇表示0的比特和表示 1的比特的比率接近50%的編碼序列，能夠選擇DC-free性高的編碼序列。
編碼序列選擇部可以包括第1合計部、第2合計部、編碼序列檢測部、 選擇輸出部。第l合計部對由第1游程長度受限編碼部生成的、或者由第 1連接部連接起來的第1編碼序列所包含的多個比特進行合計，生成第1 合計值。第2合計部對由第2游程長度受限編碼部生成的、或者由第2連 接部連接起來的第2編碼序列所包含的多個比特進行合計，生成第2合計 值。編碼序列檢測部對由第l合計部生成的第l合計值的絕對值與由第2 合計部生成的第2合計值的絕對值進行比較，檢測出第1編碼序列和第2 編碼序列中對應于較小的合計值的編碼序列。選擇輸出部選擇第1編碼序
這里，所謂"合計值"，包括將序列所包含的比特加起來等。另外，所 謂"序列所包含的多個比特"，包括表示0或1的比特等，另外，也包括將 表示0的比特置換成+l、將表示1的比特置換成-1時的比特等。根據(jù)該方 案，通過對編碼序列所包含的多個比特進行合計，并選擇對應于較小的合 計值的序列，能夠選擇DC-free性較高的編碼序列。
編碼序列選擇部可以包括第1移動加法部、第1最大值4企測部、第2 移動加法部、第2最大值檢測部、編碼序列檢測部、選擇輸出部。第l移 動加法部通過對由第1游程長度受限編碼部生成的、或者由第1連接部連 接起來的第1編碼序列所包含的多個比特進行移動加法運算，生成與多個 比特數(shù)量相同的第1移動加法值。第1最大值檢測部檢測出由第1移動加法部生成的多個第l移動加法值中的最大值。第2移動加法部通過對由第 2游程長度受限編碼部生成的、或者由第2連接部連接起來的第2編碼序 列所包含的多個比特進行移動加法運算，生成與上述多個比特數(shù)量相同的 第2移動加法值。第2最大值檢測部檢測出由第2移動加法部生成的多個 第2移動加法值中的最大值。編碼序列檢測部對由第1最大值檢測部檢測 出的最大值和由第2最大值檢測部檢測出的最大值進行比較，選擇第l編 碼序列和第2編碼序列中與較小的最大值對應的編碼序列。選擇輸出部選擇第1編碼序列和第2編碼序列中由序列檢測部檢測出得編碼序列進行選出。
這里，所謂"移動加法運算"，包括移動相加，并計算絕對值等。根據(jù) 該方案，通過使用對編碼序列所包含的多個比特進行移動相加后的結果中 的最大值來選擇序列，能夠選擇DC-free性高的編碼序列。
本發(fā)明的另一方案是解碼裝置。該裝置包括輸入部、判定比特取得部、 游程長度受限解碼部、信號處理部。輸入部輸入被附加了預定的判定比特 的編碼序列。判定比特取得部取得附加在由輸入部輸入的編碼序列中的預 定的判定比特。游程長度受限解碼部通過對由輸入部輸入的編碼序列進行 游程長度受限解碼，生成數(shù)字信號序列。信號處理部根據(jù)由判定比特取得 部取得的判定比特，對由游程長度受限解碼部生成的數(shù)字信號序列，執(zhí)行 將數(shù)字信號序列所包含的多個比特分別進行比特反轉后輸出的處理、或者 原樣輸出數(shù)字信號序列所包含的多個比特的處理的任一個處理。另外，信 號處理部可以以執(zhí)行重新排列數(shù)字信號序列所包含的多個比特的順序的 處理，來替代將數(shù)字信號序列所包含的多個比特分別進行比特反轉后輸出 的處理。根據(jù)該方案，通過執(zhí)行與在編碼方所執(zhí)行的DC-free編碼對應的 處理，能夠解碼出原來的數(shù)字信號序列。
本發(fā)明的另一方案是信號處理裝置。該裝置是具有編碼部和解碼部的 信號處理裝置。編碼部包括第1游程長度受限編碼部、第l信號處理部、第2游程長度受限編碼部、第l附加部、第2附加部、直流分量除去編碼 部。第1游程長度受限編碼部通過對數(shù)字信號序列進行游程長度受限編碼， 生成第l編碼序列。第l信號處理部不改變數(shù)字信號序列所包含的多個比 特的個數(shù)地、對數(shù)字信號序列所包含的多個比特分別進行比特反轉處理。
第2游程長度受限編碼部通過對由信號處理部執(zhí)行了比特反轉處理的數(shù)字 信號序列進行游程長度受限編碼，生成第2編碼序列。第1附加部在從第 1游程長度受限編碼部輸出的第l編碼序列的任意位置附加第l判定比特。 第2附加部在從第2游程長度受限編碼部輸出的第2編碼序列的任意位置 附加將第1判定比特進行比特反轉后的第2判定比特。直流分量除去編碼 部從由第l附加部附加了第l判定比特的第1編碼序列和由第2附加部附 加了第2判定比特的第2編碼序列中，選擇任一者進行輸出。解碼部包括 輸入部、判定比特取得部、游程長度受限解碼部、第2信號處理部。輸入 部輸入被附加了第1判定比特或第2判定比特的任一者的編碼序列。判定 比特取得部取得附加在由輸入部輸入的編碼序列中的第1判定比特或第2 判定比特的任一個判定比特。游程長度受限解碼部通過對由輸入部輸入的 編碼序列進行游程長度受限解碼，生成解碼信號序列。當由判定比特取得 部取得的判定比特是第l判定比特時，第2信號處理部原樣輸出由游程長 度受限解碼部生成的數(shù)字信號序列。另外，當由判定比特取得部取得的判 定比特是第2判定比特時，第2信號處理部輸出通過對由游程長度受限解 碼部生成的解碼信號序列所包含的多個比特執(zhí)行比特反轉處理而生成的 信號序列。
根據(jù)該方案，由于是對不同的兩個序列執(zhí)行游程長度受限編碼，所以 能夠得到完全不同的兩個編碼序列。通過不增加成為游程長度受限編碼的 對象的序列所包含的比特個數(shù)地執(zhí)行預定的信號處理，能夠不降低整體編 碼率地得到編碼序列。由于兩個編碼序列完全不同，所以在選擇DC-free 性較高的編碼序列時，能夠成為更理想的選項。通過從更理想的選項中選 擇DC-free性高的編碼序列，能夠提高所能選擇DC-free性更高的編碼序 列的可能性。另外，通過在解碼方執(zhí)行與在編碼方所執(zhí)行的DC-free編碼 對應的處理，能夠解碼出原來的數(shù)字信號序列。
本發(fā)明的另 一方案是存儲系統(tǒng)。該存儲系統(tǒng)是具有向存儲裝置寫入數(shù) 據(jù)的寫通道和讀出存儲裝置所存儲的數(shù)據(jù)的讀通道的信號存儲系統(tǒng)。寫通
道包括第l編碼部，對數(shù)據(jù)進行游程長度編碼；第2編碼部，對由第1 編碼部編碼后的數(shù)據(jù)，使用低密度奇偶校驗碼進行編碼；寫入部，將由第 2編碼部編碼后的數(shù)據(jù)寫入存儲裝置。讀通道包括輸入部，輸入從存儲 裝置輸出的模擬信號；模數(shù)轉換部，將從輸入部輸入的模擬信號轉換成數(shù) 字信號進行輸出；軟輸出檢測部，計算從模數(shù)轉換部輸出的數(shù)字信號的似 然度，輸出軟判定值；對應于第2編碼部的第l解碼部，對從軟輸出檢測 部輸出的數(shù)據(jù)進行解碼；對應于第l編碼部的第2解碼部，對由第1解碼 部解碼后的數(shù)據(jù)進行解碼。第l編碼部包括第l游程長度受限編碼部， 通過對數(shù)字信號序列進行游程長度受限編碼，生成第l編碼序列；信號處 理部，不改變數(shù)字信號序列所包含的多個比特的個數(shù)地、對數(shù)字信號序列 執(zhí)行預定的信號處理；第2游程長度受限編碼部，通過對由信號處理部執(zhí) 行了預定的信號處理的數(shù)字信號序列進行游程長度受限編碼，生成第2編 碼序列；直流分量除去編碼部，從由第1游程長度受限編碼部生成的第1 編碼序列和由第2游程長度受限編碼部生成的第2編碼序列中，選擇任一 者進行輸出。第2解碼部包括游程長度受限解碼部，通過對由第l解碼 部解碼后的數(shù)據(jù)進行游程長度受限解碼，生成數(shù)字信號序列；信號處理部， 根據(jù)直流分量除去編碼部中的選擇，對由游程長度受限解碼部生成的數(shù)字 信號序列，執(zhí)行將數(shù)字信號序列所包含的多個比特分別進行比特反轉后輸 出的處理、或者原樣輸出數(shù)字信號序列所包含的多個比特的處理的任一個 處理。根據(jù)該方案，通過執(zhí)行DC-free性較高的編碼處理，能夠更加快速 地訪問存儲系統(tǒng)。
本發(fā)明的另 一方案也是存儲系統(tǒng)。該存儲系統(tǒng)還包括:存儲數(shù)據(jù)的存儲 裝置；控制對存儲裝置的寫入和從存儲裝置的讀出的控制部。讀通道按照 控制部的指示讀出存儲在存儲裝置中的數(shù)據(jù)；寫通道按照控制部的指示將 編碼后的數(shù)據(jù)寫入存儲裝置。根據(jù)該方案，通過執(zhí)行DC-free性較高的編 碼處理，能夠更加快速地訪問存儲系統(tǒng)。
本發(fā)明的另 一方案是編碼裝置。該裝置被一體集成在一個半導體襯底 上。根據(jù)該方案，能夠高效地執(zhí)行DC-free性高的編碼處理，且無須安裝 多余的硬件，所以能夠?qū)崿F(xiàn)小規(guī)模的半導體集成電路。
另外，將以上結構要件的任意組合、本發(fā)明的結構要件以及表達方式 在方法、裝置、系統(tǒng)等之間相互置換的方案，作為本發(fā)明的實施方式也是
有效的。


圖l是表示本發(fā)明第1實施方式的存儲系統(tǒng)的結構的圖。
圖2是表示圖1的R/W通道的結構的圖。
圖3的(a)和(b)是表示本發(fā)明第1實施方式的DC-free特性的例 子的圖。
圖4是表示圖2的RLL/DC-free編碼部的結構例的圖。
圖5是表示圖4的直流分量除去編碼部的結構例的圖。
圖6的(a) ~ (c)是表示圖5的編碼序列選擇部的第1 ~第3結構 例的圖。
圖7是表示圖6的(b)和(c)分別所示的編碼序列選擇部的動作差 異的圖。
圖8是表示圖2的RLL/DC-free解碼部的結構例的圖。
圖9是表示本發(fā)明第2實施方式的存儲系統(tǒng)的結構的圖。
圖10是表示圖9的R/W通道的結構的圖。
圖ll的(a) ~ (b)是表示本發(fā)明第2實施方式的DC-free特性的例
子的圖。
圖12是表示圖IO的RLL/DC-free/RS編碼部的結構例的圖。
圖13是表示圖12的RLL/DC-free編碼部的結構例的圖。
圖14是表示圖13的直流分量除去編碼部的結構例的圖。
圖15的(a) ~ (c)是表示圖14的編碼序列選擇部1074的第1 ~第 3結構例的圖。
圖16是表示圖15的(b)和(c)分別所示的編碼序列選擇部的動作 差異的圖。
圖17是表示圖12的RLL/DC-free/RS編碼部的動作例子的圖。
圖18是表示圖12的RLL/DC-free/RS編碼部的動作例子的流程圖。
圖19是表示圖IO的RLL/DC-free/RS解碼部的結構例的圖。
圖20是表示圖19的RLL/DC-free解碼部的結構例的圖。
圖21是表示本發(fā)明第3實施方式的存儲系統(tǒng)的結構的圖。
圖22是表示圖21的R/W通道的結構的圖。
圖23的(a) ~ (b)是表示本發(fā)明第3實施方式的DC-free特性的例 子的圖。
圖24是表示圖22的RLL/DC-free編碼部的結構例的圖。 圖25是表示圖24的直流分量除去編碼部的結構例的圖。 圖26的(a) ~ (c)是表示圖25的編碼序列選擇部的第1 ~第3結 構例的圖。
圖27是表示圖26的(b)和(c)分別所示的編碼序列選擇部的動作 差異的圖。
圖28是表示圖22的RLL/DC-free解碼部的結構例的圖。 圖29是表示本發(fā)明第4實施方式的磁盤裝置的結構的圖。 圖30是表示圖29的R/W通道的結構的圖。
圖31的(a)是表示圖29的頭的輸入輸出特性的例子的圖；圖31的 (b)是表示圖30的LPF的輸出特性的例子的圖；圖31的(c)是表示圖 29的頭的輸出波形的例子的圖。
圖32的(a) ~ (c)是表示圖30的ADC的輸入輸出特性的例子的圖。
圖33是表示圖30的ADC的結構例的圖。
圖34的(a) ~ (c)是表示圖30的軟輸出檢測部的輸出信號的特性 的例子的圖。
圖35是表示圖30的ADC的結構的變形例的圖。
圖36是表示圖33的電阻元件的結構的變形例的圖。
圖37是表示圖33的前置調(diào)整部的結構的變形例的圖。
圖38是表示本發(fā)明第5實施方式的存儲系統(tǒng)的結構例的圖。
圖39是表示圖38的R/W通道的結構的圖。
圖40是表示圖39的軟輸出檢測部的結構例的圖。
圖41是表示圖40的數(shù)據(jù)檢測部的結構例的圖。
圖42是表示圖38的ECC控制部的結構例的圖。
圖43是表示圖40的選擇部和圖42的ECC控制部的動作例子的流程圖。
圖44是表示圖40的生成部的動作例子的流程圖。 〔標號說明〕
1 HDC, 2 CPU, 3R/W通道，4VCM/SPM控制部，5 DE， 11主控 制部，12數(shù)據(jù)才各式控制部，13ECC控制部，14緩沖RAM， 21 FROM， 22 RAM, 31寫通道，32讀通道，50盤介質(zhì)，51頭，52 VCM， 53 SPM， 54前置放大器，60第1RLL編碼部，62第l信號處理部，64第2RLL 編碼部，66直流分量除去編碼部，68判定比特取得部，70RLL解碼部， 72第2信號處理部，74編碼序列選4奪部，76選4奪識別信息生成部，78識 別信息附加部，80第1比率計算部，82第2比率計算部，84選擇輸出 部，86第1合計部，88第2合計部，卯第1移動加法部，92第1最大 值檢測部，94第2移動加法部，96第2最大值;險測部，100存儲系統(tǒng)， 200第l特性，210第3特性，300第2特性，301字節(jié)接口部，302擾 碼器，303 RLL/DC-free編碼部，304 LDPC編碼部，305寫預補償部，306 驅(qū)動器，310第4特性，311VGA， 312LPF， 313ADC， 314頻率合成器， 315濾波器，316插值濾波器，317AGC, 318零相位重啟部，319時間 控制部，320軟輸出檢測部，321同步信號檢測部，322 LDPC迭代解碼 部，323 RLL/DC-free解調(diào)部，324反擾碼器
具體實施方式
(第1實施方式)
在具體說明第1實施方式之前，先說明本第1實施方式的存儲系統(tǒng)100 的概要。本第1實施方式的存儲系統(tǒng)IOO具有硬盤控制器、磁盤裝置、以 及包含讀通道和寫通道的讀寫通道。在寫通道中，作為編碼，進行游程長 度受限編碼、DC-free編碼、LDPC編碼。另外，在讀通道中，進行使用了 維特比算法等的數(shù)據(jù)檢測和LDPC解碼。已知在該數(shù)據(jù)檢測中若存在DC 分量則檢測精度下降。并且由于檢測精度下降，LDPC解碼的修正能力也 下降。因此，在本發(fā)明的第1實施方式中，采用了在進行LDPC編碼前的 階段進行減少DC分量的DC-free編碼的結構。另外，本第1實施方式的 存儲系統(tǒng)100不限于LDPC編碼，也可以是執(zhí)行其他糾錯編碼方式、例如 Turbo編碼或巻積編碼的結構。
DC-free編碼是通過在兩個不同的序列中選4奪DC-free性較高的序列 來實現(xiàn)的。為了生成兩個不同的序列，若執(zhí)行兩個具有不同的性質(zhì)的RLL 編碼，則需要第二個RLL編碼電路，電路規(guī)模會變大。另外，即使是不
存在電路規(guī)模問題的應用軟件的情況下，執(zhí)行兩個具有不同的性質(zhì)的RLL 編碼，結果也未必就會是兩個序列的DC-free性都很好。因此，在本發(fā)明 的第l實施方式中，采用執(zhí)行同一個RLL編碼的方式。
這里，在執(zhí)行同一個RLL編碼時，需要避免成為選擇對象的序列變 得相同。另外，也需要避免不存在DC-free特性良好的受限編碼序列的情 況。因此，在本發(fā)明的第1實施方式中，在進行RLL編碼前，以任意的 信號序列和對任意的信號序列執(zhí)行預定的信號處理后的兩個序列為對象。 由此，所生成的序列完全不同，因而能夠生成統(tǒng)計上DC-free性良好的序
免編碼增益的減少。進而，通過任意改變信號處理的處理內(nèi)容，能夠生成 各種各樣的序列，所以能擴展選擇范圍。因而能夠生成DC-free特性良好 的序列。因此，本發(fā)明的第1實施方式在硬盤那樣的不能把編碼率設定得 較低的應用中是適合的。詳細情況在后面敘述。
以下利用附圖詳細說明本發(fā)明的第1實施方式。
圖l表示本發(fā)明第1實施方式的存儲系統(tǒng)IOO的結構。圖1的存儲系 統(tǒng)100大致由硬盤控制器1 (以下簡稱為"HDCl，，)、中央處理運算裝置2
(以下簡稱為"CPU2")、讀寫通道3(以下簡稱"R/W通道3")、音圏(voice coil)電機/主軸電機控制部4 (以下筒稱"VCM/SPM控制部4")、以及盤 盒(disk enclosure) 5 (以下簡稱"DE5")構成。 一般，HDC1、 CPU2、 R/W 通道3以及VCM/SPM控制部4被構成在同 一基板上。
HDC1包括控制HDC1整體的主控制部11、數(shù)據(jù)格式控制部12、糾 錯編碼控制部13 (以下簡稱"ECC控制部13")、以及緩沖RAM14。 HDC1 經(jīng)由未圖示的接口部與主才幾系統(tǒng)連接。另外，還經(jīng)由R/W通道3與DE5 相連接，通過主控制部ll的控制，進行主機與DE5之間的數(shù)據(jù)傳輸。該 HDC1被輸入在R/W通道3中生成的讀基準時鐘(RRCK)。數(shù)據(jù)格式控 制部12將從主機傳送來的數(shù)據(jù)轉換成適合于記錄在盤介質(zhì)50上的格式， 反過來，將從盤介質(zhì)50再現(xiàn)出來的數(shù)據(jù)轉換成適合于傳送給主機的格式。 盤介質(zhì)50包括例如磁盤。ECC控制部13為了能進行從盤介質(zhì)50再現(xiàn)出 的數(shù)據(jù)中所包含的誤碼的修正和檢測，將要記錄的數(shù)據(jù)作為信,包、符號
(symbol),附加冗余符號。另外，ECC控制部13判斷所再現(xiàn)出的數(shù)據(jù)中 是否產(chǎn)生了誤碼，在有誤碼時進行修正或者檢測。但是，能夠進行糾錯的符號數(shù)是有限的，與冗余數(shù)據(jù)的長度有關。即，若附加較多的冗余數(shù)據(jù)， 則格式效率變差，所以與能夠糾錯的符號數(shù)要進行權衡。在利用里德-索羅
蒙(RS)編碼作為ECC來進行糾錯時，最多能夠修正(冗余符號數(shù)/2) 個誤碼。緩沖RAM14暫時保存從主機傳送來的數(shù)據(jù)，并在適當?shù)臅r刻傳 送給R/W通道3。反過來，還暫時保存從R/W通道3傳送來的讀數(shù)據(jù)， 在ECC解碼處理等結束后，在適當?shù)臅r刻傳送給主機。
CPU2包括閃存ROM21 (以下簡稱"FROM21")和RAM22,與HDC1 、 R/W通道3、 VCM/SPM控制部4、以及DE5相連接。FROM21中保存有 CPU2的動作程序。
R/W通道3大致分為寫通道31和讀通道32,與HDC1之間進行所要 記錄的數(shù)據(jù)及再現(xiàn)出的數(shù)據(jù)的傳送。另外，R/W通道3與DE5相連接， 進行記錄信號的發(fā)送、再現(xiàn)信號的接收。詳細情況在后面敘述。
VCM/SPM控制部4控制DE5中的音圈電機52 (以下簡稱"VCM52") 和主軸電機53 (以下簡稱"SPM53")。
DE5與R/W通道3相連接，進行記錄信號的接收、再現(xiàn)信號的發(fā)送。 另外，DE5與VCM/SPM控制部4相連接。DE5具有盤介質(zhì)50、頭51、 VCM52、 SPM53、以及前置放大器54等。在圖1的存儲系統(tǒng)100中，是 假定有一張盤介質(zhì)50，并且頭51僅配置在盤介質(zhì)50的一側的情況，但也 可以是層疊配置有多個盤介質(zhì)50的結構。另外，頭51—般是對應.于盤介 質(zhì)50的各面而設置的。由R/W通道3發(fā)送出的記錄信號經(jīng)由DE5內(nèi)的前 置放大器54被提供給頭51，由頭51記錄在盤介質(zhì)50上。反過來，由頭 51從盤介質(zhì)50再現(xiàn)出的信號經(jīng)由前置放大器54被送往R/W通道3。 DE5 內(nèi)的VCM52為使頭51定位在盤介質(zhì)50上的目標位置而使頭51沿盤介質(zhì) 50的半徑方向移動。另外，SPM53使盤介質(zhì)50旋轉。
這里，使用圖2說明R/W通道3。圖2是表示圖1的R/W通道3的 結構的圖。R/W通道3大致來分的話，由寫通道31和讀通道32構成。
寫通道31包括字節(jié)接口部301、擾碼器302、游程長度受限和DC-free 編碼部303 (以下簡稱"RLL/DC-free編碼部303，，)、 4氐密度奇偶校驗編碼 部304 (以下簡稱"LDPC編碼部304，，)、寫入補償部305 (以下簡稱"寫預 補償部305")、驅(qū)動器306。
在字節(jié)接口部301中，從HDC1傳送來的數(shù)據(jù)被作為輸入數(shù)據(jù)處理。要寫入到介質(zhì)中的數(shù)據(jù)被按1扇區(qū)(sector)單位從HDC1輸入。此時不 僅是1扇區(qū)量的用戶數(shù)據(jù)(512字節(jié))，由HDC1附加的ECC字節(jié)也被同 時輸入。數(shù)據(jù)總線通常是1字節(jié)(8比特)，由字節(jié)接口部301作為輸入數(shù) 據(jù)進行處理。擾碼器302將寫數(shù)據(jù)轉換成隨機的序列。反復進行相同規(guī)則 的數(shù)據(jù)操作，是為了防止對讀時的檢測性能帶來不好的影響、使誤碼率變 差。
RLL/DC-free編碼部303是用于限制0的最大連續(xù)長度的裝置。通過 限制0的最大連續(xù)長度，使之成為適合于自動增益控制部317 (以下簡稱 "AGC317")等的數(shù)據(jù)序列。進而減少直流分量，謀求數(shù)據(jù)檢測能力的提 高，并謀求糾錯能力的提高。詳細情況在后面敘述。
LDPC編碼部304具有對數(shù)據(jù)序列進行LDPC編碼，生成包含作為冗 余比特的奇偶校驗位的序列的作用。LDPC編碼是通過對被稱為生成矩陣 的kxn矩陣左乘長度為k的數(shù)據(jù)序列來進行的。與該生成矩陣對應的校驗 矩陣H中所包含的各元素是O或者1，由于1的數(shù)量比0的數(shù)量少，所以 稱之為低密度奇偶校驗碼(Low Density Parity Check Codes )。利用該1和 0的配置，能夠在LDPC迭代解碼部中高效地進行糾錯。
寫預補償部305是補償介質(zhì)上的磁化躍遷的連續(xù)所造成的非線性畸變 的電路。從寫數(shù)據(jù)中檢測出補償所需要的規(guī)則，預先調(diào)整寫電流波形，使 得在正確的位置產(chǎn)生磁化躍遷。驅(qū)動器306是輸出與模擬ECL電平對應 的信號的驅(qū)動器。來自驅(qū)動器306的輸出被送往未圖示的DE5,并通過前 置放大器54送往頭51，將寫數(shù)據(jù)記錄在盤介質(zhì)50上。
讀通道32由可變增益放大器311 (以下簡稱"VGA311")、低通濾波器 312(以下簡稱"LPF312，，)、 AGC317、模數(shù)轉換器313(以下簡稱"ADC313，，)、 頻率合成器314、濾波器315、軟輸出檢測部320、 LDPC迭代解碼部322、 同步信號檢測部321、游程長度受限/DC-free解碼部323 (以下簡稱 "RLL/DC-free解碼部323")、反擾碼器324構成。
VGA311和AGC317對從未圖示的前置放大器54送來的數(shù)據(jù)的讀波 形的振幅進行調(diào)整。AGC317對理想的振幅和實際的振幅進行比較，確定 應對VGA311設定的增益。LPF312能夠調(diào)整截止頻率和提升(boost)量， 負責高頻噪聲的減少和向局部響應(Partial Response ，以下簡稱"PR")波 形的均衡(equalization)的一部分。雖然由LPF312進行對PR波形的均
衡，但由于頭的上移量變動、介質(zhì)的不均勻性、電機的旋轉變動等諸多因
素，由模擬的LPF進行完全的均衡是很難的，所以使用配置在后級、更具 適應性的濾波器315來再次對PR波形進行均衡。濾波器315可以具有自 適應地調(diào)整其抽頭(tap)系數(shù)的功能。頻率合成器314生成ADC313的采
樣用時鐘。
ADC313是通過AD轉換直接得到同步采樣的結構。另外，除該結構 外，也可以是通過AD轉換得到非同步采樣的結構。此時，只要在ADC313 的后級再設置零相位重啟部、時間(timing)控制部以及插值濾波器即可。 需要從非同步采樣得到同步采樣，這些電路塊承擔該作用。零相位重啟部 是用于確定初始相位的電路塊，為盡早得到同步采樣而被使用。在確定了 初始相位后，由時間控制部比較理想的采樣值和實際的采樣值，；險測相位 的偏差。通過用這個來確定插值濾波器的參數(shù)，能夠得到同步采樣。
軟輸出檢測部320為避免碼間干擾所導致的解碼特性的變差而使用作 為維特比算法的 一種的軟輸出維特比算法(Soft-Output Viterbi Algorithm， 以下簡稱"SOVA")。即，為解決隨著近年來磁盤裝置的記錄密度的提高， 所記錄的碼間的干擾變大、解碼特性變差這樣的課題，作為克服該問題的 方式，采用利用了碼間干擾所產(chǎn)生的局部響應的最大似然解碼(Partial Response Maximum Likeihood,以下簡稱"PRML，，)方式。PRML是求取使 再現(xiàn)信號的局部響應的似然度最大的信號序列的方式。
在使用SOVA方式作為軟輸出檢測部320時，輸出軟判定值。例如， 作為SOVA的輸出，假定輸出了 (-0.71， +0.18， +0.45， -0.45， -0.9)這 樣的軟判定值。這些值以數(shù)值來表示為0的可能性大還是為1的可能性大。 例如，第一個值"-0.71"表示為1的可能性大，第二個值"+0.18"表示為0的 可能性大，但為l的可能性也不小。以往的維特比檢波器的輸出是硬值， 是硬判定SOVA的輸出的。在上述例子的情況下，是(l， 0, 0, 1, 1)。 硬值僅表示是為0還是為1，失去了為哪種值的可能性高這樣的信息。因 此，向LDPC迭代解調(diào)部322輸入軟判定值更能提高解碼性能。
LDPC迭代解碼部322具有從已被LDPC編碼的數(shù)據(jù)序列復原回 LDPC編碼前的序列的功能。作為解碼的方法，主要有sum-product解碼 法和min-sum解碼法，在解碼性能方面sum-product解碼法比較好，但 min-sum解碼法具有容易由硬件實現(xiàn)這樣的特征。在使用LDPC編碼的實際的解碼操作中，通過在軟輸出4企測部320和LDPC迭代解碼部322之間 進行迭代解碼，能夠得到非常好的解碼性能。為此，實際上需要采用排列 多級軟輸出^r測部320和LDPC迭代解碼部322的結構。同步信號^f企測部 321具有檢測被附加在數(shù)據(jù)開頭的同步信號(SyncMark)，并識別數(shù)據(jù)的 開頭位置的功能。
RLL/DC-free解碼部323對從LDPC迭代解碼部322輸出的數(shù)據(jù)進行 寫通道31的RLL/DC-free編碼部303的逆操作，還原成原來的數(shù)據(jù)序列。 詳細情況在后面敘述。
反擾碼器324進行寫通道31的擾碼器302的逆操作，還原成原來的 數(shù)據(jù)序列。這里所生成的數(shù)據(jù)被傳送給HDC1。
這里，說明"DC-free"。圖3的(a)和(b)是表示本發(fā)明第1實施方 式的DC-free特性的例子的圖。圖3的(a)是表示DC-free時和非DC-free 時的軟判定值的分布例子的圖。橫軸表示個數(shù)，縱軸表示軟判定值。另外， 縱軸是以士O為中心、包含正側和負側兩者的軟判定值的軸。實線所示的第 1特性200表示DC-free時的分布。虛線所示的第2特性300表示非DC-free 時的分布例子。所謂DC-free，如前所述是表示序列中所包含的0和1的 比特個數(shù)的比率為50%。換言之，是指如圖3的(a)的第l特性200所 示，在圖2的LDPC迭代解碼部322中的軟判定值分布中，±1/2成為中心 值，土O附近的分布量較少等。另一方面，在非DC-free時，例如如圖3的 (a)的第2特性300所示，在軟判定值的分布中，士O附近的分布量增加 了。
圖3的(b)是表示DC-free時和非DC-free時的誤碼率特性的例子的 圖。橫軸表示信噪比(Signal to Noise Ratio )，縱軸表示誤碼率(Bit Error Rate)。實線所示的第3特性210表示DC-free時的誤碼率特性。虛線所示 的第4特性310表示非DC-free時的誤碼率特性。如圖所示，在非DC-free 時，與DC-free時相比誤碼率變差了 。
圖4是表示圖2的RLL/DC-free編碼部303的結構例的圖。 RLL/DC-free編碼部303包括第1RLL編碼部60、第1信號處理部62、第 2RLL編碼部64、直流分量除去編碼部66。
第1RLL編碼部60通過對從擾碼器302輸出的數(shù)字信號序列進行游 程長度受限編碼，來生成第l編碼序列。第1信號處理部62不改變從擾
碼器302輸出的數(shù)字信號序列中所包含的多個比特的個數(shù)地對數(shù)字信號序 列執(zhí)行預定的信號處理。預定的信號處理只要是不改變數(shù)字信號序列中所 包含的多個比特的個數(shù)，可以是任意處理。例如，可以是對數(shù)字信號序列 中所包含的多個比特分別執(zhí)行比特反轉處理的處理。另外，也可以重新排 列數(shù)字信號序列中所包含的多個比特的順序。還可以進行比特反轉處理和
重排比特順序這兩個處理。第2RLL編碼部64通過對從第1信號處理部
長度受限編碼，來生成第2編碼序列。直流分量除去編碼部66從由第1RLL 編碼部60生成的第l編碼序列、和由第2RLL編碼部64生成的第2編碼 序列中，選擇DC-free性高的某一個進行輸出。
下面以具體例子來說明。在要處理的數(shù)字信號序列是由300比特構成 的情況下，RLL/DC-free編碼部303以30比特為1組，分10次進行處理。 這里，在第1RLL編碼部60、第2RLL編碼部64的編碼率為30/31時，分 別從第1RLL編碼部60、第2RLL編碼部64輸出的每一次的序列的比特 數(shù)為31比特。
圖5是表示圖4的直流分量除去編碼部66的結構例的圖。直流分量 除去編碼部66包括編碼序列選擇部74、選擇識別信息生成部76、識別信 息附加部78。編碼序列選擇部74從由第1RLL編碼部60生成的第1編碼 序列、和由第2RLL編碼部64生成的第2編碼序列中選^K壬一個編碼序 列。選擇識別信息生成部76生成表示由編碼序列選擇部74選擇的編碼序 列的選擇識別信息。識別信息附加部78在由編碼序列選擇部74選擇的編 碼序列的任意位置附加由選擇識別信息生成部76生成的選擇識別信息。
下面具體進行說明。在由編碼序列選擇部74選擇了第1編碼序列時， 在識別信息附加部78中附加給第1編碼序列的選擇識別信息成為"O"。另 一方面，在由編碼序列選擇部74選擇了第2編碼序列時，在識別信息附 加部78中附加給第1編碼序列的選擇識別信息成為"l"。換言之，附加了 選擇識別信息"O"的第l編碼序列、或者附加了選擇識別信息"l"的第2編 碼序列被輸出到LDPC編碼部304。另外，由識別信息附加部78附加選擇 識別信息的位置可以是編碼序列中的任意的固定位置，例如可以附加在編 碼序列的最末尾。詳細情況在后面敘述，這里所附加的選擇識別信息是判 定比特，在解碼方通過解析被附加判定比特的位置和判定比特的內(nèi)容，來實現(xiàn)合適的解碼處理。在前述的具體例子中，每一次中對31比特的編碼序列附加1比特的選擇識別信息，輸出共計32比特的序列。即， RLL/DC-free編碼部303中的編碼率成為30/32。
另外，編碼序列選擇部74也可以包括未圖示的第1連接部和第2連 接部。第1連接部使已經(jīng)由該編碼序列選擇部74選擇的編碼序列與上述 第1編碼序列連接起來。另外，第2連接部使已經(jīng)由該編碼序列選擇部74 選擇的編碼序列與上述第2編碼序列連接起來。此時，編碼序列選擇部74 可以以由第1連接部連接起來的序列作為新的第l編碼序列，以由第2連 接部連接起來的序列作為新的第2編碼序列，選擇任意一個編碼序列。即， 編碼序列選擇部74以將過去所選擇的編碼序列和作為當前選擇的候選的 編碼序列連接起來后的序列為對象，進行選擇判定，由此能夠提高長區(qū)間 的DC-free特性。
圖6的(a) ~ (c)是表示圖5的編碼序列選擇部74的第1 ~第3結 構例的圖。圖6的(a)是表示圖5的編碼序列選擇部74的第1結構例的 圖。第1結構例中的編碼序列選擇部74包括第1比率計算部80、第2比 率計算部82、選擇輸出部84。
第1比率計算部so計算第1編碼序列所包含的多個比特中、表示0 的比特和表示1的比特的比率。第2比率計算部82計算第2編碼序列所 包含的多個比特中、表示0的比特和表示1的比特的比率。選擇輸出部84 選擇由第1比率計算部80計算出的比率和由第2比率計算部82計算出的 比率中更接近50 %的比率所對應的編碼序列進行輸出。
下面用具體例子進行說明。首先，假定在時刻t= 1時，從第1RLL編 碼部60、第2RLL編碼部64分別輸出了 31比特的編碼序列。此時，第1 比率計算部80、第2比率計算部82解析各編碼序列中所包含的比特，計 算比率。這里，當被輸入到第1比率計算部80的編碼序列所包含的比特 中，表示0的比特有14比特，表示1的比特有17比特時，比率由第1比 率計算部80按下式算出。
比率t-1=(表示0的比特數(shù)+1 ) / (編碼序列的比特數(shù)+l ) = (14+1) / ( 31 + 1 ) ≈46.9%
另外，當輸入到第2比率計算部82的編碼序列所包含的比特中、表 示0的比特有l(wèi)2比特、表示1的比特有19比特時，比率由第2比率計算部82如下式那樣算出。此時，第1編碼序列的比率更接近50% ,所以在 t=l時，由選擇輸出部84選擇第1編碼序列。另外，存儲所選擇的第1 編碼序列的表示0的比特數(shù)"14"。另外，之所以在上式和下式的右邊的分 子中分別加上"l"和"O",是因為將各自的選擇識別信息分別假定為了"0" 和'T，。另外，在上式和下式的右邊分母中加"l",是為了計算包含選擇識 別信息的序列的0的個數(shù)的比例。
比率<formula>see original document page 43</formula>
接下來，在t = 2時也和t= 1時一樣，假定從第1RLL編碼部60、第 2RLL編碼部64分別輸出了 31比特的編碼序列。這里，在輸入到第1比 率計算部80的編碼序列所包含的比特中、表示0的比特有11比特，表示 1的比特有20比特時，比率如下這樣計算。
比率<formula>see original document page 43</formula>
上述與t= 1時不同，第1比率計算部80對由第1連接部將在t= 1時 選擇的編碼序列與t = 2時的第1編碼序列連接起來后的序列計算比率。即， t= 1時選擇的第1編碼序列中表示0的比特的個數(shù)"14+1"、和t= 2時第1 編碼序列中的表示0的比特的個數(shù)"11 + 1"在上式的分子中被加起來了 。另 外，上式中的分母成為兩組編碼序列的比特數(shù)。
另外，當輸入到第2比率計算部82的編碼序列所包含的比特中、表 示0的比特有17比特、表示1的比特有14比特時，由第2比率計算部82 如下這樣計算比率。此時，第2編碼序列的比率更接近50% ，所以在t二2 時，由選#^輸出部84選#^第2編碼序列。
比率<formula>see original document page 43</formula>
以下，同樣地在t-3以后也計算比率。這里，t:k時的比率如下那樣 表示。但k是l以上的整數(shù)。另外，所謂Nbit(m),是表示在t-m時選 擇的編碼序列所包含的比特中、表示O的比特的個數(shù)。但Nbit(k)表示 成為計算比率的對象的編碼序列所包含的比特中、表示0的比特的個數(shù)。 假定成為計算比率的對象的編碼序列中也包含選擇識別信息。
比率<formula>see original document page 43</formula>
圖6的(b)是表示圖5的編碼序列選擇部74的第2結構例的圖。第 2結構中的編碼序列選擇部74包括第1合計部86、第2合計部88、選擇 輸出部84。第l合計部86對第1編碼序列所包含的多個比特進行合計， 生成第l合計值。第2合計部88對第2編碼序列所包含的多個比特進行 合計，生成第2合計值。編碼序列檢測部對由第1合計部86生成的第1 合計值和由第2合計部88生成的第2合計值進行比較，斗全測出第1編碼 序列和第2編碼序列中與較小的合計值對應的編碼序列。選擇輸出部84 從第1編碼序列和第2編碼序列中選擇由序列檢測部檢測出的編碼序列進 行輸出。
下面用具體例子進行說明。首先，在t=l日于，假定從第1RLL編碼部 60、第2RLL編碼部64分別輸出了 31比特的編碼序列。此時，第1合計 部86、第2合計部88分別對各編碼序列所包含的比特進行合計。在合計 中，可以將0置換成"+l",并將1置換成"-r，來合計。通過這樣合計，當 表示0和1的比特的個數(shù)相等時，合計值變成O。因此，在選擇輸出部84 中，只要選擇合計值接近0的編碼序列即可，例如只要選擇合計值的絕對 值較小的編碼序列即可。另外，該方法也被稱為連續(xù)數(shù)字加法(Running Digital Summation,以下簡稱"RDS，，)。
這里，在t= 1時，當輸入到第1合計部86的編碼序列所包含的31 個比特中、表示0的比特有14比特，表示1的比特有17比特時，比率如 下這樣計算。另外，在右邊第1項中加"l"，是因為將選擇識別信息假定 為了 0。
RDSabs = I ( 14+1 ) x ( +1 ) +nx ( -l ) l = 2
另外，當輸入到第2合計部88的編碼序列所包含的比特中、表示0 的比特有12比特，表示1的比特有19比特時，比率如下這樣計算。此時， 因為第1編碼序列的RDS較小，所以在t=1時由選擇輸出部84選擇第1 編碼序列。另外，在這里，計算絕對值前的針對第1編碼序列的RDS被 作為"RDS, = -2，，存儲。另外，之所以在右邊第2項加"1"，是因為將選擇 識別信息假定為1。
RDSabs= |12x ( +1 ) + ( 19+1 ) x ( -l ) I = 6
接下來，在t = 2時，與t = 1時一樣，假設從第1RLL編碼部60、第 2RLL編碼部64分別輸出了 31比特的編碼序列。這里，當輸入到第l合計部86的編碼序列所包含的比特中、表示0的比特有11比特，表示1的 比特有20比特時，RDS如下這樣計算。與t-l時不同，在1 = 2時，將t =1時所選擇的編碼序列的比特數(shù)也考慮進去進行計算。
RDSabs= IRDS,十(11 + 1 ) x ( +1 )十20x (-1 ) | = |-2+ (-8 ) | = 10
另外，當輸入到第2合計部88的編碼序列所包含的比特中、表示0 的比特有17比特，表示1的比特有14比特時，比率如下這樣計算。此時， 因為第2編碼序列的RDS較小，所以在t = 2時由選擇輸出部84選擇第1 編碼序列。另外，存儲RDS2-0。
RDSabs = IRDS,+17x ( +1 ) + ( 14+1 ) x ( -i ) | =卜2+ ( +2 ) | = 0
以下，同樣地對t= 3以后的情況進行RDS如的計算。這里，t-k時 的RDSabs(k)如下這樣表示。但t是1以上的整數(shù)。另外，所謂NbitO(m)， 是表示在t = m時選擇的編碼序列和選擇識別信息所包含的比特中、表示0 的比特的個數(shù)。另外，所謂Nbitl (m)，是表示在t = m時選擇的編碼序 列和選擇識別信息所包含的比特中、表示l的比特的個數(shù)。但NbitO(k)、 Nbitl (k)分別表示成為計算合計值的對象的編碼序列所包含的比特中、 表示O的比特的個數(shù)和表示1的比特的個數(shù)。
RDSabs ( k ) = |RDS ( k-l )十NbitO ( k ) x ( +1 ) +Nbitl ( k ) x ( -l ) | =|Skm=! ( NbitO ( m ) x ( +l )十Nbitl ( m ) x (-1 )) 1
上述中的編碼序列選擇部74的動作的特征在于，在某時刻既進行區(qū) 間運算處理，又在過去的連續(xù)時刻間進行移動(moving)運算處理。這樣， 通過組合區(qū)間處理和移動處理，在長區(qū)間、例如300比特序列整體中 DC-free性被提高了。
另外，關于第1合計部86、第2合計部88中的合計處理，也可以原 樣地對編碼序列所包含的表示0或1的比特進行合計。此時，在選擇輸出 部84中，成為選擇與合計值更接近編碼序列的個數(shù)的一半的值對應的編 碼序列。
圖6的(c)是表示圖5的編碼序列選擇部74的第3結構例的圖。第 3結構中的編碼序列選擇部74包括第1移動加法部90、第1最大值檢測 部92、第2移動加法部94、第2最大值一企測部96、選4奪輸出部84。第1 移動加法部90通過對第1編碼序列所包含的多個比特進行移動加法運算， 生成與多個比特相同個數(shù)的第1移動加法值。第1最大值檢測部92檢測
由第1移動加法部90生成的多個第1移動加法值中的最大值。第2移動
加法部94通過對第2編碼序列所包含的多個比特進行移動加法運算，生 成與多個比特相同個數(shù)的第2移動加法值。第2最大值檢測部96檢測由 第2移動加法部94生成的多個第2移動加法值中的最大值。編碼序列檢 測部對由第1最大值檢測部92檢測出的最大值和由第2最大值檢測部96 檢測出的最大值進行比較，檢測出第1編碼序列和第2編碼序列中與較小 的最大值對應的編碼序列。選擇輸出部84選擇第1編碼序列和第2編碼
編碼序列選擇部74的第3結構例同第2結構例一樣，選擇輸出部84 通過在第1移動加法部90、第2移動加法部94中分別計算各編碼序列的 RDS來選擇編碼序列。在第3結構例中，選擇32比特的RDS的計算過程 中的最大值較小的編碼序列，這一點與僅考慮32比特的RDS計算的最終 計算值來選擇接近0的編碼序列的第2結構例是不同的。換言之，第3結 構例在預定的區(qū)間中、在多個區(qū)間中，都通過移動運算進行選擇處理。通 過這樣的方案，在區(qū)間中途也能選擇DC-free性良好的序列。
這里，在每個時刻t都如下那樣導出"RDS的計算過程中的最大值"。 所謂Min(y(O)， y(l)}，是表示選擇較小的值，并輸出所選擇的那個 序列的編號的函數(shù)。例如，當y(0)〉y(l)時，S(t)成為1。另外， 所謂max(x)，是表示檢測x中的最大值的函數(shù)。另夕卜，k表示32x(t-l) + 1 ~32xt的范圍的值。另外，Bit (m， j)在第j編碼序列中第m個比特 為0時表示+ 1、在其為1時表示-1。
S (t) = Min { MaxRDS ( 1 )， MaxRDS ( 2 )}
MaxRDS ( 1 ) = max (RDS ( k, 1 )}
MaxRDS ( 2 ) = max { RDS ( k, 2 )}
RDS (k， 1) =|2kmMBit (m， 1)|
RDS (k, 2) = |SkmMBit (m， 2) |
另外，Bit(m, 1)、 Bit(m， 2)在t每次增加時，如下這樣置換所選 擇的序列的比特，然后進行計算。
Bit ( m， 1 ) = Bit ( m， 2 ) = Bit ( m, S (t-1 )) :m = (t-1 ) x32+l ~ t><32， t#l
這里，對于圖6的(c)所示的編碼序列選擇部74的第3結構例的動
作，與圖6的(b)所示的編碼序列選擇部74的第2結構例的動作進行比 較。圖7是表示圖6的(b)和圖6的(c)分別所示的編碼序列選擇部74 的動作的差異的圖。橫軸表示時間，縱軸表示RDS。這里，400A表示第 1編碼序列中的RDS的變化趨勢。另外，400B表示第2編碼序列中的RDS 的變化趨勢。在圖6的(b)所示的編碼序列選擇部74的第2結構例中， 比較作為RDS的區(qū)間運算的最終值的RDSa和RDSb，選擇較小的那個編 碼序列。在圖7中，因為是RDSA<RDSB，所以選擇輸出部84選#^第1編 碼序列。另一方面，在圖6的(c)所示的編碼序列選擇部74的第3結構 例中，各比特中的RDS、即對32個比特順次進行移動運算處理后的絕對 值中，比較最大值，選擇較小的那個編碼序列。在圖7中，對于第l編碼 序列，MaxA是最大值；對于第2編碼序列，MaxB是最大值。這里，由 于MaxA〉MaxB,所以選擇輸出部84選擇第2編碼序列。將任一個結構例 適用于編碼序列選^^部74，都能選4奪DC-free性高的編碼序列。
圖8是表示圖2的RLL/DC-free解碼部323的結構例的圖。 RLL/DC-free解碼部323包括判定比特取得部68、 RLL解碼部70、第2 信號處理部72。判定比特取得部68取得附加在由LDPC迭代解碼部322 輸入的編碼序列中的預定的判定比特。RLL解碼部70通過對由LDPC迭 代解碼部322輸入的編碼序列進行游程長度受限解碼，來生成數(shù)字信號序 列。第2信號處理部72對于由RLL解碼部70生成的數(shù)字信號序列，根 據(jù)由判定比特取得部68取得的判定比特執(zhí)行如下處理執(zhí)行與在第l信 號處理部62中執(zhí)行的預定的信號處理相反的信號處理并輸出。例如，當 在圖4的第1信號處理部62中進行了比特反轉處理和/或改變比特順序的 處理時，則執(zhí)行比特的反轉處理和/或?qū)⒃摳淖兞隧樞虻男蛄谢謴偷皆瓉頎?態(tài)的順序改變處理。或者根據(jù)由判定比特取得部68取得的判定比特，第2 信號處理部72執(zhí)行原樣輸出數(shù)字信號序列所包含的多個比特的處理。
上述這些結構，硬件方面可以由任意的計算機的CPU、存儲器及其他 LSI來實現(xiàn)，軟件方面可以由載入到存儲器中的具有通信功能的程序等來 實現(xiàn)，但這里，描述軟硬件相結合來實現(xiàn)的功能塊。因此，本領域技術人 員能夠理解這些功能塊可以僅由硬件實現(xiàn)，也可以僅由軟件實現(xiàn)，或者由 它們的組合等各種各樣的形式來實現(xiàn)。
根據(jù)本第1實施方式，通過執(zhí)行同一個RLL編碼，能夠不增大電路規(guī)模地生成DC-free性良好的序列。在RLL編碼前，以任意的信號序列、 和對任意的信號序列執(zhí)行預定的信號處理后的序列這兩個序列為對象，從 而所生成的序列完全不同，所以能夠生成統(tǒng)計上DC-free性良好的序列。
編碼增益的減少。進而，通過任意改變信號處理的處理內(nèi)容，能夠生成各 種各樣的序列，所以擴大了選擇范圍。所以能夠生成DC-free特性更好的 序列。因此，在硬盤那樣的不能把編碼率設定得較低的應用中是有效的。 另外，通過使用同一個RLL編碼電路，能夠筒化電路結構，并能夠降低 電路規(guī)模。
另外，通過進行比特反轉處理和/或重排比特順序，能夠不增加作為游 程長度受限編碼的對象的序列所包含的比特個數(shù)地生成不同的序列。另 外，由于序列所包含的比特個數(shù)沒有增加，所以能不降低整體的編碼率地 得到編碼序列。另外，通過以比特反轉處理和/或重排比特順序的處理作為 為生成不同的序列而執(zhí)行的預定處理，能夠以簡單的電路結構實現(xiàn)預定的 處理。另外，通過將表示哪個編碼序列被選中了這一情況的信息附加給編 碼序列，在解碼方能夠容易地判別所選中的編碼序列。
編碼序列選擇部74以將過去選擇過的編碼序列和當前成為候選的編 碼序列連接起來的序列為對象，進行選擇判定，從而能夠提高長區(qū)間的 DC-free特性。在編碼序列選擇部74中，通過組合區(qū)間處理和移動處理地 計算RDS，能夠在長區(qū)間、例如300比特的序列整體中提高DC-free性。 另夕卜，通過選擇表示O的比特和表示1的比特的比率接近50%的序列，能 夠選擇DC-free性高的編碼序列。另外，通過對編碼序列所包含的多個比 特進行合計，并選擇與較小的合計值對應的序列，能夠選擇DC-free性高 的編碼序列。另外，通過使用對編碼序列所包含的多個比特進行移動加法 運算后的結果中的最大值來選擇序列，能夠選擇DC-free性高的編碼序列。 通過執(zhí)行與在編碼方所執(zhí)行的DC-free編碼對應的處理，能夠解碼出原來 的數(shù)字信號序列。通過執(zhí)行DC-free性高的編碼處理，能夠更加快速地訪 問存儲系統(tǒng)。另外，由于不需要安裝多余的硬件，所以能夠?qū)崿F(xiàn)小規(guī)模的 半導體集成電路。
在本第1實施方式中，R/W通道3可以;故一體集成在一個半導體襯底 上。另外，在本第1實施方式的編碼序列選擇部74中，說明了區(qū)間運算
處理或者移動運算處理。但不限于此，也可以通過進行區(qū)間平均處理或者
移動平均處理來進行DC-free性高的編碼序列的選擇。此時也能得到同樣 的效果。另外，在RLL/DC-free編碼部303的結構中，說明了使用執(zhí)行預 定的信號處理的第1信號處理部62來生成兩個不同的信號序列的情況， 但不限于此，也可以使用多個信號處理部來生成多個信號序列。例如，可 以具備分別執(zhí)行比特反轉處理、改變比特順序的處理、比特反轉處理以及 改變比特順序的處理的信號處理裝置。此時，通過使表示四個序列中哪個 被選中這一情況的判定比特為兩比特，能夠在解碼方實現(xiàn)適當?shù)慕獯a處 理。另外，也可以包含不進行信號處理的序列，生成四個不同的序列。另 外，由于增加了選擇項，所以能夠提高DC-free性高的序列被生成的可能 性。
(第2實施方式)
第2實施方式涉及糾錯編碼/解碼技術，特別涉及對存儲在存儲介質(zhì)中 的數(shù)據(jù)進行糾錯編碼或修正誤碼的信號編碼裝置、信號解碼裝置、信號處 理裝置、以及存儲系統(tǒng)。
首先，說明與第2實施方式相關的背景技術。
近年來，使用了硬盤的存儲裝置正在成為個人計算機、硬盤記錄器、 攝像機、便攜式電話等各種領域所必需的裝置。使用了硬盤的存儲裝置因 所適用的領域不同，所要求的規(guī)格也多種多樣。例如，對于安裝在個人計 算機中的硬盤，要求高速性、大容量性。為提高高速性、大容量性，需要 進行修正能力高的糾錯編碼。然而，越是高速化，每單位時間內(nèi)操作的數(shù) 據(jù)量就越增加，所以每單位時間的誤碼也成比例增加。這樣，若不使用具 有高糾錯能力的修正方式，則會發(fā)生對硬盤的再次讀入，因而訪問硬盤所 需要的時間就增多，成為高速化的發(fā)展瓶頸。
一般，作為糾錯編碼對象的信號序列，希望是降低或者除去了直流分 量(以下記為"DC-free，，或者"DC-free性，，)的信號序列。所謂DC-free,是 指頻率為0、即直流分量的頻譜為0。換言之，是指在調(diào)制前的信號序列 所包含的多個比特中，0和1的比率相等等意思。通過使信號序列具有 DC-free性，從存儲在存儲介質(zhì)中的調(diào)制數(shù)據(jù)的記錄模式得到的再現(xiàn)信號 的平均電平不論調(diào)制前的信號序列的模式如何，都具有在預定的信號序列
長度范圍內(nèi)總是恒定的性質(zhì)，抗噪性提高了。即，在DC-free性低的信號序列中，在使用了維特比算法的數(shù)據(jù)檢測中檢測概率會下降。由此，低密度奇偶校驗解碼、里德-索羅蒙(Reed-Solomon)解碼中的修正能力也被降低。另外， 一般為確保釆樣時間與數(shù)據(jù)的同步而采用游程長度受限編碼。 所謂游程長度受限編碼，是限制0的最大連續(xù)長度和1的最大連續(xù)長度的編碼。
以往，作為既滿足信號序列的DC-free性，又進行游程長度受限編碼的方法，提出有對附加了相互不同的冗余比特的信號序列執(zhí)行游程長度受限編碼，在被編碼后的多個序列中選擇具有接近DC-free的特性的序列的方法(例如參照日本特開2002 - 100125號公報)。另外，還提出有執(zhí)行多個具有不同性質(zhì)的游程長度受限編碼，在被編碼后的多個序列中選擇具有接近DC-free的特性的序列的方法(例如參照日本特開2004 - 213863號公報)。
下面敘述第2實施方式所要解決的課題。
本發(fā)明人在這樣的狀況下認識到以下課題。即，在編碼方，在通過從多個編碼序列中選擇DC-free特性良好的序列來實現(xiàn)DC-free編碼時，有時成為選擇對象的多個編碼序列中不存在DC-free特性良好的編碼序列。 另外，存在如下課題在解碼方，在判斷編碼方所選擇的編碼序列時，由于該判斷出錯，而導致誤碼增多。
本發(fā)明的第2實施方式是鑒于這樣的情況而設計的，其總體目的在于提供一種能以更小的電路規(guī)模，既滿足游程長度受限，又提高DC-free特性的信號編碼裝置、信號解碼裝置、信號處理裝置以及存儲系統(tǒng)。
下面敘述用于解決第2實施方式中的課題的手段。
為解決上述課題，第2實施方式的一個方案的信號編碼裝置包括游程長度受限編碼部，通過對預定的信號序列進行游程長度受限編碼，生成游程長度編碼序列；里德-索羅蒙編碼部，對由游程長度受限編碼部生成的游程長度編碼序列進行里德-索羅蒙編碼。里德-索羅蒙編碼部包括冗余序列生成部，生成用于對游程長度編碼序列進行里德-索羅蒙編碼的冗余序列；冗余序列附加部，將由冗余序列生成部生成的冗余序列附加到上述游程長度編碼序列中。
這里，所謂"附加"，包括加法運算、乘法運算、插入等。根據(jù)該方案，通過在進行游程長度受限編碼后進行里德-索羅蒙編碼，在解碼方，成為對 進行了里德-索羅蒙編碼后的信號序列進行游程長度受限解碼，所以能夠提 高糾錯能力。
本發(fā)明第2實施方式的另一方案也是信號編碼裝置。該裝置包括第1游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼，生成第l游程長度編碼序列；信號處理部，不改變數(shù)字信號序列所包含的多 個比特的個數(shù)地、對數(shù)字信號序列執(zhí)行預定的信號處理；第2游程長度受 限編碼部，通過對由信號處理部執(zhí)行了預定的信號處理的數(shù)字信號序列進 行游程長度受限編碼，生成第2游程長度編碼序列；直流分量除去編碼部， 從由第1游程長度受限編碼部生成的第1游程長度編碼序列和由第2游程 長度受限編碼部生成的第2游程長度編碼序列中，選擇任一者進行輸出； 里德-索羅蒙編碼部，通過對由直流分量除去編碼部輸出的游程長度編碼序 列進行里德-索羅蒙編碼，生成冗余序列；冗余序列附加部，將由里德-索 羅蒙編碼部生成的冗余序列附加到由直流分量除去編碼部輸出的游程長 度編碼序列中。
這里，所謂"直流分量除去編碼部"，包括除去或降低所輸入的序列的 直流分量的電路等，還包括輸出DC-free性高的序列的電路等。另外，"第 1游程長度受限編碼部"和"第2游程長度受限編碼部"可以是具有相同性質(zhì) 的游程長度受限編碼電路。另外，當是具有相同性質(zhì)的游程長度受限編碼 電路時，"第1游程長度受限編碼部"和"第2游程長度受限編碼部，，可以通 過時分割地執(zhí)行一 個游程長度受限編碼電路來實現(xiàn)。
根據(jù)該方案，由于是對不同的兩個序列執(zhí)行游程長度受限編碼，所以 能夠得到完全不同的兩個編碼序列。通過不增加成為游程長度受限編碼的碼率地得到編碼序列。由于兩個編碼序列完全不同，所以在選擇DC-free 性較高的編碼序列時，能夠成為更理想的選項。通過從更理想的選項中選 擇DC-free性高的編碼序列，能夠提高所能選擇DC-free性更高的編碼序 列的可能性。另外，通過使用同一個游程長度受限編碼電路，能夠簡化電 路結構，還能降低規(guī)模。另外，通過在進行游程長度受限編碼后進行里德 -索羅蒙編碼，在解碼方,成為對進行了里德-索羅蒙解碼后的信號序列進 行游程長度受限解碼。換言之，對由里德-索羅蒙解碼進行了糾錯的序列執(zhí)
行游程長度受限解碼。這樣，能夠正確判別在編碼方選擇的編碼序列，能 夠提高整體的糾錯能力。
信號處理部可以對數(shù)字信號序列所包含的多個比特分別執(zhí)行比特反 轉處理。另外，信號處理部也可以重排數(shù)字信號序列所包含的多個比特的 順序。另外，信號處理部還可以對數(shù)字信號序列所包含的多個比特分別執(zhí) 行比特反轉處理后，執(zhí)行重排比特順序處理。根據(jù)該方案，通過進行比特 反轉處理和/或重排比特順序，能夠不增加成為游程長度受限編碼的對象的 序列所包含的比特個數(shù)地生成不同的序列。另外，由于序列所包含的比特 個數(shù)沒有增加，所以能夠不降低整體的編碼率地得到編碼序列。另外，通 過采用比特反轉處理和/或重排比特順序的處理來作為為生成不同的序列 而執(zhí)行的預定處理，能夠以簡單的電路結構實現(xiàn)預定的處理。
直流分量除去編碼部可以包括編碼序列選擇部，選擇第l編碼序列 和第2編碼序列中的任一個編碼序列；選擇識別信息生成部，生成表示編 碼序列選擇部所選擇的編碼序列的選擇識別信息；識別信息附加部，在由 編碼序列選擇部選擇的編碼序列的任意位置附加由選沖奪識別信息生成部 生成的選擇識別信息。另外，編碼序列選擇部可以包括第1連接部，使 由該編碼序列選#^部已選4奪過的編碼序列和上述第1編碼序列連接起來； 第2連接部，使由該編碼序列選擇部已選擇過的編碼序列和上述第2編碼 序列連接起來。編碼序列選擇部可以以由第1連接部連接起來的序列作為 新的第l編碼序列，以由第2連接部連接起來的序列作為新的第2編碼序 列，選"t奪任一個編碼序列?？梢赃€包括第l附加部，在從第1游程長度 受限編碼部輸出的第1編碼序列的任意位置附加第l判定比特；第2附加 部，在從第2游程長度受限編碼部輸出的第2編碼序列的任意位置附加將 第1判定比特進行比特反轉后的第2判定比特。
這里，所謂"使已選擇過的編碼序列和上述第l編碼序列連接起來"， 包括使過去所選擇的編碼序列和當前成為候選的序列連接起來等。根據(jù)該 方案，通過將表示選擇了哪個編碼序列的信息附加給編碼序列，在解碼方 能夠容易地判別所選擇的編碼序列。
編碼序列選擇部可以包括第1比率計算部、第2比率計算部、選擇輸 出部。第l比率計算部計算由第1游程長度受限編碼部生成的、或者由第 l連接部連接起來的第1編碼序列所包含的多個比特中、表示0的比特和表示1的比特的比率。第2比率計算部計算由第2游程長度受限編碼部生
成的、或者由第2連接部連接起來的第2編碼序列所包含的多個比特中、 表示O的比特和表示1的比特的比率。選擇輸出部，選擇由第1比率計算 部計算出的比率和由第2比率計算部計算出的比率中較接近50%的比率 所對應的編碼序列進行輸出。根據(jù)該方案，通過選擇表示0的比特和表示 1的比特的比率接近50%的編碼序列，能夠選纟奪DC-free性高的編碼序列。 編碼序列選擇部可以包括第1合計部、第2合計部、編碼序列纟企測部、 選擇輸出部。第l合計部對由第1游程長度受限編碼部生成的、或者由第 1連接部連接起來的第1編碼序列所包含的多個比特進行合計，生成第1 合計值。第2合計部對由第2游程長度受限編碼部生成的、或者由第2連 接部連接起來的第2編碼序列所包含的多個比特進行合計，生成第2合計 值。編碼序列檢測部對由第l合計部生成的第l合計值的絕對值與由第2 合計部生成的第2合計值的絕對值進行比較，檢測出第1編碼序列和第2 編碼序列中對應于較小的合計值的編碼序列。選擇輸出部選擇第1編碼序
這里，所謂"合計值"，包括將序列所包含的比特加起來等。另外，所 謂"序列所包含的多個比特"，包括表示0或1的比特等，另外，也包括將 表示0的比特置換成+l、將表示1的比特置換成-1時的比特等。根據(jù)該方 案，通過對編碼序列所包含的多個比特進行合計，并選擇對應于較小的合 計值的序列，能夠選擇DC-free性較高的編碼序列。
編碼序列選擇部可以包括第1移動加法部、第1最大值一企測部、第2 移動加法部、第2最大值檢測部、編碼序列檢測部、選擇輸出部。第l移 動加法部通過對由第1游程長度受限編碼部生成的、或者由第1連接部連 接起來的第1編碼序列所包含的多個比特進行移動加法運算，生成與多個 比特數(shù)量相同的第1移動加法值。第1最大值檢測部檢測出由第1移動加 法部生成的多個第l移動加法值中的最大值。第2移動加法部通過對由第 2游程長度受限編碼部生成的、或者由第2連接部連接起來的第2編碼序 列所包含的多個比特進行移動加法運算，生成與多個比特數(shù)量相同的第2 移動加法值。第2最大值檢測部檢測出由第2移動加法部生成的多個第2 移動加法值中的最大值。編碼序列檢測部對由第1最大值檢測部檢測出的 最大值和由第2最大值檢測部檢測出的最大值進行比較，選擇第1編碼序
列和第2編碼序列中與較小的最大值對應的編碼序列。選擇輸出部選擇第1編碼序列和第二編碼序列中由序列檢測部檢測出的編碼序列進行輸出.
這里，所謂"移動加法運算"，包括移動相加，并計算絕對值等。根據(jù) 該方案，通過使用對編碼序列所包含的多個比特進行移動加法運算后的結
果中的最大值來選擇序列，能夠選擇DC-free性高的編碼序列。
冗余序列附加部可以包括將由里德-索羅蒙編碼部生成的冗余序列分 割成多個組的分割部?？梢詫⒂煞指畈糠指畛龅慕M附加到游程長度編碼序 列的任意位置，所述任意位置按各組而不同。冗余序列附加部也可以將由 分割部分割后的各組，等間隔地附加到游程長度編碼序列中。根據(jù)該方案，
通過將被分割成多個組的冗余序列分散地附加到游程長度編碼序列的任 意的各自不同的位置，能夠提高附加冗余序列后的序列的RLL性和 DC-free特性。另外，通過按各組等間隔地附加，能夠進一步提高被附加 冗余序列后的序列的RLL性和DC-free特性。
分割部可以以由里德-索羅蒙編碼部生成的冗余序列所包含的多個比 特中的任意兩個以上的比特為 一組進行分割。分割部可以以由里德-索羅蒙 編碼部生成的冗余序列所包含的多個比特中的2N (N是大于或等于1的 整數(shù))個比特為一組進行分割。根據(jù)該方案，通過每組偶數(shù)個地將冗余序 列附加到游程長度編碼序列中，能夠進一步提高被附加冗余序列后的序列 的RLL性。
本發(fā)明第2實施方式的另一方案是信號解碼裝置。該裝置包括輸入 部，輸入被插入了預定的冗余序列的第l信號序列；冗余序列檢測部，檢 測由輸入部輸入的第1信號序列中的冗余序列的插入位置；冗余序列取得 部，按照由冗余序列檢測部檢測出的插入位置，從由輸入部輸入的第l信 號序列中分離出冗余序列，取得第2信號序列；里德-索羅蒙解碼部，使用 由冗余序列取得部分離出的冗余比特，修正由冗余序列取得部取得的第2 信號序列的誤碼；游程長度受限解碼部，對由里德-索羅蒙解碼部檢查到誤 碼的第2信號序列執(zhí)行游程長度受限解碼。根據(jù)該方案，通過對進行了里 德-索羅蒙解碼后的信號序列進行游程長度受限解碼，能夠提高糾錯能力。
本發(fā)明第2實施方式的另一方案也是信號解碼裝置。該裝置包括輸入 部、判定比特取得部、游程長度受限解碼部、信號處理部。輸入部輸入被 附加了預定的判定比特的編碼序列。判定比特取得部取得附加在由輸入部
輸入的編碼序列中的預定的判定比特。游程長度受限解碼部通過對由輸入 部輸入的編碼序列進行游程長度受限解碼，生成數(shù)字信號序列。信號處理 部根據(jù)由判定比特取得部取得的判定比特，對由游程長度受限解碼部生成 的數(shù)字信號序列，執(zhí)行將數(shù)字信號序列所包含的多個比特分別進行比特反 轉后輸出的處理、或者原樣輸出數(shù)字信號序列所包含的多個比特的處理的 任一個處理。另外，信號處理部可以以執(zhí)行重新排列數(shù)字信號序列所包含 的多個比特的順序的處理，來替代將數(shù)字信號序列所包含的多個比特分別 進行比特反轉后輸出的處理。根據(jù)該方案，通過執(zhí)行與在編碼方所執(zhí)行的DC-free編碼對應的處理，能夠解碼出原來的數(shù)字信號序列。
本發(fā)明的第2實施方式的另一方案是信號處理裝置。該裝置具有信號 編碼裝置和信號解碼裝置。根據(jù)該方案，通過在進行游程長度受限編碼后 進行里德-索羅蒙編碼，在解碼方，成為對進行了里德-索羅蒙解碼后的信 號序列進行游程長度受限解碼，所以能夠提高糾錯能力。
本發(fā)明第2實施方式的另一方案是存儲系統(tǒng)。該存儲系統(tǒng)是具有向存 儲裝置寫入數(shù)據(jù)的寫通道和讀出存儲裝置所存儲的數(shù)據(jù)的讀通道的信號 存儲系統(tǒng)，其中，寫通道包括第1編碼部，對數(shù)據(jù)執(zhí)行游程長度受限編 碼，進而對游程長度受限編碼后的數(shù)據(jù)執(zhí)行里德-索羅蒙編碼；第2編碼部， 對由第1編碼部編碼后的數(shù)據(jù)，使用低密度奇偶校驗碼進行編碼；寫入部， 將由第2編碼部編碼后的數(shù)據(jù)寫入存儲裝置，上述讀通道包括輸入部， 輸入從存儲裝置輸出的模擬信號；模數(shù)轉換部，將從輸入部輸入的模擬信 號轉換成數(shù)字信號進行輸出；軟輸出檢測部，計算從模數(shù)轉換部輸出的數(shù) 字信號的似然度，輸出軟判定值；對應于第2編碼部的第1解碼部，對從 軟輸出檢測部輸出的數(shù)據(jù)進行解碼；對應于第1編碼部的第2解碼部，對 由第1解碼部解碼后的數(shù)據(jù)進行解碼。第l編碼部包括游程長度受限編 碼部，通過對數(shù)據(jù)進行游程長度受限編碼，生成游程長度編碼序列；里德 -索羅蒙編碼部，通過對由游程長度受限編碼部生成的游程長度編碼序列進 行里德-索羅蒙編碼，生成冗余序列；冗余序列附加部，將由里德-索羅蒙 編碼部生成的冗余序列附加到由游程長度受限編碼部生成的游程長度編 碼序列中。第2解碼部包括輸入部，輸入由第1解碼部解碼后的數(shù)據(jù)； 冗余序列一企測部， 一企測由輸入部輸入的第1信號序列中的冗余序列的插入 位置；冗余序列取得部，按照由冗余序列檢測部檢測出的插入位置，從由
輸入部輸入的第l信號序列中分離出冗余序列，取得第2信號序列；里德
-索羅蒙解碼部，使用由冗余序列取得部分離出的冗余比特，修正由冗余序
列取得部取得的第2信號序列的誤碼；游程長度受限解碼部，對由里德-索羅蒙解碼部修正了誤碼的第2信號序列執(zhí)行游程長度受限解碼。
根據(jù)該方案，通過在進行了游程長度受限編碼后進行里德-索羅蒙編 碼，在解碼方，成為對進行了里德-索羅蒙解碼后的信號序列進行游程長度 受限解碼，所以能夠提高糾錯能力。另外，由于能夠提高糾錯能力，所以 能夠更加快速地訪問存儲系統(tǒng)。
本發(fā)明第2實施方式的另一方案也是存儲系統(tǒng)。該存儲系統(tǒng)還包括存 儲數(shù)據(jù)的存儲裝置，和控制對存儲裝置的寫入和從存儲裝置的讀出的控制 部。讀通道按照控制部的指示讀出存儲在存儲裝置中的數(shù)據(jù)；寫通道按照 控制部的指示將編碼后的數(shù)據(jù)寫入存儲裝置。根據(jù)該方案，通過在進行了 游程長度受限編碼后進行里德-索羅蒙編碼，在解碼方成為對進行了里德-索羅蒙解碼后的信號序列進行游程長度受限解碼，所以能夠提高糾錯能 力。另外，由于能夠提高糾錯能力，所以能夠更加快速地訪問存儲系統(tǒng)。
本發(fā)明第2實施方式的另一方案是信號編碼裝置。該裝置可以被一體 集成在一個半導體襯底上。根據(jù)該方案，能夠高效地執(zhí)行DC-free性和游 程長度特性高的編碼處理，并且不必安裝多余的硬件，所以能夠?qū)崿F(xiàn)小規(guī) 模的半導體集成電路。
另外，將以上結構要件的任意組合、本發(fā)明的結構要件及表達方式在 方法、裝置、系統(tǒng)等間相互變換的方案，作為本發(fā)明的技術方案也是有效 的。
在具體說明本發(fā)明的第2實施方式之前，先敘述本第2實施方式的存 儲系統(tǒng)1100的概要。本第2實施方式的存儲系統(tǒng)1100具有硬盤控制器、 磁盤裝置、以及包含讀通道和寫通道的讀寫通道。在寫通道中，作為糾錯 編碼，進行里德-索羅蒙編碼、游程長度受限編碼、DC-free編碼、LDPC 編碼。該里德-索羅蒙編碼(以下簡稱"RS編碼")可以與安裝讀通道的半 導體一體地安裝，也可以安裝在其他半導體中。另外，在讀通道中，進行
使用了維特比算法等的數(shù)據(jù)檢測和LDPC解碼。已知在該數(shù)據(jù)檢測中若存 在DC分量則檢測精度下降。并且由于檢測精度下降，LDPC解碼的修正 能力也下降。因此，在本發(fā)明的第2實施方式中，采用了在進行LDPC編碼前的階段進行減少DC分量的DC-free編碼的結構。另外，本第2實施 方式的存儲系統(tǒng)1100不限于LDPC編碼，也可以是執(zhí)行其他糾錯編碼方 式、例如Turbo編；馬或巻積編；馬的結構。
DC-free編碼是通過在兩個不同的序列中選擇DC-free性較高的序列 來實現(xiàn)的。為了生成兩個不同的序列，若執(zhí)行兩個具有不同性質(zhì)的RLL 編碼，則需要第二個RLL編碼電路，電路規(guī)模會變大。另外，即使是不 存在電路規(guī)模問題的應用軟件的情況下，執(zhí)行兩個具有不同性質(zhì)的RLL 編碼，結果也未必就是兩個序列的DC-free性都很好。因此，在本發(fā)明的 第2實施方式中，采用執(zhí)行同一個RLL編碼的方式。
這里，在執(zhí)行同一個RLL編碼時，需要避免成為選擇對象的序列變 得相同。另外，也需要避免不存在DC-free特性良好的受限編碼序列的情 況。因此，在本發(fā)明的第2實施方式中，在進行RLL編碼前，以任意的 信號序列和對任意的信號序列執(zhí)行預定的信號處理后的兩個序列為對象。 由此，所生成的序列完全不同，因而能夠生成統(tǒng)計上DC-free性良好的序 列。另外，通過不改變信號序列的比特數(shù)地執(zhí)行該預定的信號處理，來避 免編碼增益的減少。進而，通過任意改變信號處理的處理內(nèi)容，能夠生成 各種各樣的序列，所以能擴展選擇范圍。因而能夠提高生成DC-free特性 更好的序列的可能性。因此，本發(fā)明的第2實施方式在硬盤那樣的不能把 編碼率設定得較低的應用中是適合的。
在選擇多個被RLL編碼了的序列中的某一個時，在解碼方有可能錯 誤地以與在編碼方所選擇的序列不同的序列為對象。此時，誤碼會增多。 一般，里德-索羅蒙編碼在RLL編碼之前就已被執(zhí)行。在該情況下，在解 碼方，RLL解碼將在里德-索羅蒙解碼(以下簡稱"RS解碼，，)之前被執(zhí)行， 判定所選擇的序列時出現(xiàn)錯誤的可能性不低。因此，在本發(fā)明的第2實施 方式中，在編碼方按RLL編碼和/或DC-free編碼、RS編碼的順序進行糾 錯編碼。在解碼方，按照RS解碼、RLL解碼的順序進行糾錯解碼。
然而，在編碼方，當按RLL編碼和/或DC-free編碼、RS編碼的順序 進行了糾錯編碼時，在RS編碼中所附加的冗余比特將不滿足RLL性和/ 或DC-free特性。一^:,在RS編碼中生成并附加在RLL編碼序列中的冗 余比特的個數(shù)與被附加的序列相比是1/10左右，所以因不滿足RLL性和/ 或DC-free特性所引起的弊端較大。因此，在本發(fā)明的第2實施方式中，采用對在RS編碼中生成的冗余序列進行分割，分散地附加到RLL編碼序 列中的方法。由此，被附加冗余序列后的編碼序列將滿足RLL性、DC-free 特性。詳細情況在后面敘述。
以下，使用附圖詳細說明本發(fā)明的第2實施方式。
圖9是表示本發(fā)明第2實施方式的存儲系統(tǒng)1100的結構的圖。圖9 的存儲系統(tǒng)1100大致來分的話，由硬盤控制器1001 (以下簡稱為 "HDC1001")、中央處理運算裝置1002 (以下簡稱為"CPU1002")、讀寫通 道1003 (以下簡稱"R/W通道1003")、音圏(voice coil)電機/主軸電機控 制部1004(以下簡稱"VCM/SPM控制部1004")、以及盤盒(disk enclosure ) 1005 (以下簡稱"DE1005")構成。 一般，HDC1001、 CPU1002、 R/W通 道1003以及VCM/SPM控制部1004 4皮構成在同一基板上。
HDC1001包括控制HDC1001整體的主控制部1011、數(shù)據(jù)格式控制部 1012、以及緩沖RAM1014。 HDC1001經(jīng)由未圖示的接口部與主機系統(tǒng)連 接。另外，還經(jīng)由R/W通道1003與DE1005相連接，通過主控制部1011 的控制，進行主機與DE1005之間的數(shù)據(jù)傳送。該HDC1001被輸入在R/W 通道1003中生成的讀基準時鐘(RRCK)。數(shù)據(jù)格式控制部1012將從主機 傳送來的數(shù)據(jù)轉換成適合于記錄在盤介質(zhì)1050上的格式，反過來，將從 盤介質(zhì)1050再現(xiàn)出來的數(shù)據(jù)轉換成適合于傳送給主機的格式。盤介質(zhì) 1050包括例如》茲盤。緩沖RAM1014暫時保存從主機傳送來的數(shù)據(jù)，并在 適當?shù)臅r刻傳送給R/W通道1003。反過來，還暫時保存從R/W通道1003 傳送來的讀數(shù)據(jù)，并在適當?shù)臅r刻傳送給主機。
CPU1002包括閃存ROM1021 (以下簡稱"FROM1021")和RAM1022， 與HDC1001、 R/W通道1003、 VCM/SPM控制部1004以及DE1005相連 接。FROM1021中保存有CPU1002的動作程序。
R/W通道1003大致分為寫通道1031和讀通道1032,與HDC1001之 間進行所要記錄的數(shù)據(jù)及再現(xiàn)出的數(shù)據(jù)的傳送。另外，R/W通道1003與 DE1005相連接，進行記錄信號的發(fā)送、再現(xiàn)信號的接收。詳細情況在后 面敘述。
VCM/SPM控制部1004控制DE1005中的音圈電機1052 (以下簡稱 "VCM1052")和主軸電機1053 (以下簡稱"SPM1053")。
DE1005與R/W通道1003相連接，進行記錄信號的接收、再現(xiàn)信號
的發(fā)送。另外，DE1005與VCM/SPM控制部1004相連接。DE1005具有 盤介質(zhì)1050、頭1051、 VCM1052、 SPM1053、以及前置放大器1054等。 在圖9的存儲系統(tǒng)1100中，是假定有一張盤介質(zhì)1050，并且頭1051僅配 置在盤介質(zhì)1050的一側的情況，但也可以是層疊配置有多個盤介質(zhì)1050 的結構。另外，頭1051 —般是對應于盤介質(zhì)1050的各面而設置的。由 R/W通道1003發(fā)送出的記錄信號經(jīng)由DE1005內(nèi)的前置放大器1054被提 供給頭1051，由頭1051記錄在盤介質(zhì)1050中。反過來，由頭1051從盤 介質(zhì)1050再現(xiàn)出的信號經(jīng)由前置放大器1054被送往R/W通道1003。 DE1005內(nèi)的VCM1052為使頭1051定位在盤介質(zhì)1050上的目標位置而使 頭1051沿盤介質(zhì)1050的半徑方向移動。另外，SPM1053使盤介質(zhì)1050 旋轉。
這里，使用圖10說明R/W通道1003。圖IO是表示圖9的R/W通道 1003的結構的圖。R/W通道1003大致來分的話，由寫通道1031和讀通 道1032構成。
寫通道1031包括字節(jié)接口部1301、擾碼器1302、游程長度受限 /DC-free/RS編碼部1303 (以下簡稱"RLL/DC-free/RS編碼部1303")、低 密度奇偶校驗編碼部1304 (以下簡稱"LDPC編碼部1304")、寫入補償部 1305 (以下簡稱"寫預補償部1305，，)、驅(qū)動器1306。
在字節(jié)接口部1301中，從HDC1001傳送來的數(shù)據(jù)被作為輸入數(shù)據(jù)處 理。要寫入到介質(zhì)中的數(shù)據(jù)被按1扇區(qū)(sector)單位從HDCIOOI輸入。 數(shù)據(jù)總線通常是l字節(jié)(8比特)，由字節(jié)接口部1301作為輸入數(shù)據(jù)進行 處理。擾碼器1302將寫數(shù)據(jù)轉換成隨機的序列。相同規(guī)則的數(shù)據(jù)的反復， 是為了防止對讀時的檢測性能帶來不好的影響、使誤碼率變差。
RLL/DC-free/RS編碼部1303為了能進行從盤介質(zhì)1050再現(xiàn)出來的數(shù) 據(jù)所包含的誤碼的修正和檢測，將要記錄的數(shù)據(jù)作為信息符號，附加冗余 符號。RS編碼判斷所再現(xiàn)的數(shù)據(jù)中是否產(chǎn)生了誤碼，當有誤碼時進行修 正或檢測。但是，能夠進行糾錯的符號數(shù)是有限的，與冗余數(shù)據(jù)的長度有 關。即，若附加較多的冗余數(shù)據(jù)，則格式效率變差，所以與能夠修正誤碼 的符號數(shù)要進行權衡。在利用RS編碼作為ECC來進行糾錯時，最多能夠 修正(冗余符號數(shù)/2)個誤碼。另外，RLL/DC-free/RS編碼部1303限制0 的最大連續(xù)長度。通過限制0的最大連續(xù)長度，使之成為適合于自動增益控制部1317 (以下簡稱"AGC1317")等的數(shù)據(jù)序列。進而減少直流分量， 謀求糾錯能力的提高。詳細情況在后面敘述。
LDPC編碼部1304具有對數(shù)據(jù)序列進行LDPC編碼，生成包含作為冗 余比特的奇偶校驗位的序列的作用。LDPC編碼是通過對被稱為生成矩陣 的kxn矩陣左乘長度為k的數(shù)據(jù)序列來進行的。與該生成矩陣對應的校驗 矩陣H中所包含的各元素是O或者1，由于1的數(shù)量比0的數(shù)量少，所以 稱之為低密度奇偶校驗碼(Low Density Parity Check Codes )。利用該1和 0的配置，能夠在LDPC迭代解碼部中高效地進行誤碼修正。
寫預補償部1305是補償介質(zhì)上的磁化躍遷的連續(xù)所造成的非線性畸 變的電路。從寫數(shù)據(jù)中檢測出補償所需要的規(guī)則，預先調(diào)整寫電流波形， 使得在正確的位置產(chǎn)生磁化躍遷。驅(qū)動器1306是輸出與模擬ECL電平對 應的信號的驅(qū)動器。來自驅(qū)動器1306的輸出被送往未圖示的DE1005,并 通過前置放大器1054送往頭1051，將寫數(shù)據(jù)記錄在盤介質(zhì)1050上。
讀通道1032由可變增益放大器1311 (以下簡稱"VGA1311")、低通濾 波器1312 (以下簡稱"LPF1312")、 AGC1317、模數(shù)轉換器1313 (以下簡 稱"ADC1313")、頻率合成器1314、濾波器1315、軟輸出檢測部1320、LDPC 迭代解碼部1322、同步信號檢測部1321、游程長度受限/DC-free/RS解碼 部1323 (以下簡稱"RLL/DC-free/RS解碼部1323")、反擾碼器1324構成。
VGA1311和AGC1317對從未圖示的前置放大器1054送來的數(shù)據(jù)的 讀波形的振幅進行調(diào)整。AGC1317對理想的振幅和實際的振幅進行比較， 確定應對VGA1311設定的增益。LPF1312能夠調(diào)整截止頻率和提升 (boost)量，負責高頻噪聲的減少和向局部響應(Partial Resp ons6; 以下 簡稱"PR")波形的均衡的 一部分。雖然由LPF1312進行對PR波形的均衡， 但由于頭的上移量變動、介質(zhì)的不均勻性、電機的旋轉變動等諸多因素， 由模擬的LPF進行完全的均衡是很難的，所以使用配置在后級、更具適應 性的濾波器1315來再次對PR波形進行均衡。濾波器1315可以具有自適 應地調(diào)整其抽頭(tap)系數(shù)的功能。頻率合成器1314生成ADC1313的采 樣用時鐘。
ADC1313是通過AD轉換直接得到同步采樣的結構。另外，除該結構 外，也可以是通過AD轉換得到非同步采樣的結構。此時，只要在ADC1313 的后級再設置零相位重啟部、時間(timing)控制部以及插值濾波器即可。
需要從非同步采樣得到同步采樣，這些電路塊承擔該作用。零相位重啟部 是用于確定初始相位的電路塊，為盡早得到同步采樣而被使用。在確定了 初始相位后，由時間控制部比較理想的采樣值和實際的采樣值，-險測相位 的偏差。通過用這個來確定插值濾波器的參數(shù)，能夠得到同步采樣。
軟輸出檢測部1320為避免碼間干擾所導致的解碼特性的變差而使用 作為維特比算法的 一 種的軟輸出維特比算法(Soft-Output Viterbi Algorithm,以下簡稱"SOVA")。即，為解決隨著近年來^f茲盤裝置的記錄密 度的提高，所記錄的碼間的干擾變大，解碼特性變差這樣的課題，作為克 服該問題的方式，采用利用了碼間干擾所產(chǎn)生的局部響應的最大似然解碼 (Partial Response Maximum Likeihood，以下簡稱"PRML，，)方式。PRML 是求取使再現(xiàn)信號的局部響應的似然度最大的信號序列的方式。
在使用SOVA方式作為軟輸出檢測部1320時，輸出軟判定值。例如， 作為SOVA的輸出，假定輸出了 (-0.71， +0.18， +0.45, -0.45， -0.9)這 樣的軟判定值。這些值以數(shù)值來表示為0的可能性大還是為1的可能性大。 例如，第一個值"-0.71"表示為1的可能性大；第二個值"+0.18"表示為0的 可能性大，但為l的可能性也不小。以往的維特比檢波器的輸出是硬值， 是硬判定SOVA的輸出的。在上述例子的情況下，是(l， 0, 0， 1, 1)。 硬值僅表示是為0還是為1,失去了為哪種值的可能性高這樣的信息。因 此，向LDPC迭代解碼部1322輸入軟判定值更能提高解碼性能。
LDPC迭代解碼部1322具有從已被LDPC編碼的數(shù)據(jù)序列復原回 LDPC編碼前的序列的功能。作為解碼的方法，主要有sum-product解碼 法和min-sum解碼法，在解碼性能方面sum-product解碼法比較好，但 min-sum解碼法具有容易由硬件實現(xiàn)這樣的特征。在使用LDPC編碼的實 際的解碼沖喿作中，通過在軟輸出才企測部1320和LDPC迭代解碼部1322之 間進行迭代解碼，能夠得到非常好的解碼性能。為此，實際上需要采用排 列多級軟輸出檢測部1320和LDPC迭代解碼部1322的結構。同步信號檢 測部1321具有檢測被附加在數(shù)據(jù)開頭的同步信號(Sync Mark),并識別 數(shù)據(jù)的開頭位置的作用。
RLL/DC-free/RS解碼部1323對從LDPC迭代解碼部1322輸出的數(shù)據(jù) 進行寫通道1031的RLL/DC-free/RS編碼部1303的逆操作，還原成原來 的數(shù)據(jù)序列。詳細情況在后面敘述。
反擾碼器1324進行寫通道1031的擾碼器1302的逆操作，還原成原 來的數(shù)據(jù)序列。這里所生成的數(shù)據(jù)被傳送給HDC1001。
這里，說明"DC-free"。圖11的(a)和(b)是表示本發(fā)明第2實施 方式的DC-free特性的例子的圖。圖11的(a)是表示DC-free時和非DC-free 時的軟判定值的分布例子的圖。橫軸表示個數(shù)，縱軸表示軟判定值。另夕卜， 縱軸是以士O為中心、包含正側和負側兩者的軟判定值的軸。實線所示的第 1特性1200表示DC-free時的分布。虛線所示的第2特性1300表示非 DC-free時的分布例子。所謂DC-free，如前所述是表示序列中所包含的0 和1的比特個數(shù)的比率為50%。換言之，是指如圖11的(a)的第1特性 1200所示，在圖10的LDPC迭代解碼部1322中的軟判定值分布中，±1/2 成為中心值，士O附近的分布量較少等。另一方面，在非DC-free時，例如
如圖11的(a)的第2特性1300所示，在軟判定值的分布中，士O附近的 分布量增加了。
圖11的(b)是表示DC-free時和非DC-free時的誤碼率特性的例子 的圖。橫軸表示信噪比(Signal to Noise Ratio )，縱軸表示誤碼率(Bit Error Rate)。實線所示的第3特性1210表示DC-free時的誤碼率特性。虛線所 示的第4特性i3io表示非DC-free時的誤碼率特性。如圖所示，在非 DC-free時，與DC-free時相比誤碼率變差了 。
圖12是表示圖10的RLL/DC-free/RS編碼部1303的結構例的圖。 RLL/DC-free/RS編碼部1303包括RLL/DC-free編碼部1040、 RS編碼部 1042、冗余序列附加部1044。 RLL/DC-free編碼部1040通過對預定的信 號序列進行游程長度受限編碼和DC-free編碼，生成具有DC-free性的游 程長度受限編碼序列(以下簡稱"RLL序列")。RS編碼部1042通過對由 RLL/DC-free編碼部1040生成的RLL序列進行RS編碼，生成冗余序列。 冗余序列附加部1044將由RS編碼部1042生成的冗余序列分散地附加到 由RLL/DC-free編碼部1040生成的RLL編碼序列中。
圖13是表示圖12的RLL/DC-free編碼部1040的結構例的圖。 RLL/DC-free編碼部1403包括第1RLL編碼部1060、第l信號處理部1062、 第2RLL編碼部1064、直流分量除去編碼部1066。
第1RLL編碼部1060通過對從擾碼器1302輸出的數(shù)字信號序列進行 游程長度受限編碼，來生成第1編碼序列。第1信號處理部1062不改變從擾碼器1302輸出的數(shù)字信號序列中所包含的多個比特的個數(shù)地對數(shù)字 信號序列執(zhí)行預定的信號處理。預定的信號處理只要是不改變數(shù)字信號序 列中所包含的多個比特的個數(shù)，可以是任意的處理。例如，可以是對數(shù)字 信號序列中所包含的多個比特分別執(zhí)行比特反轉處理的處理。另外，也可 以重新排列數(shù)字信號序列中所包含的多個比特的順序。還可以進行比特反轉處理和重排比特順序這兩個處理。第2RLL編碼部1064通過對從第1 信號處理部1062輸出的、由信號處理部執(zhí)行了預定的信號處理的數(shù)字信 號序列進行游程長度受限編碼，來生成第2編碼序列。直流分量除去編碼 部1066從由第1RLL編碼部1060生成的第1編碼序列、和由第2RLL編 碼部1064生成的第2編碼序列中，選擇DC-free性高的某一個進行輸出。
下面以具體例子來說明。在要處理的數(shù)字信號序列是由300比特構成 的情況下，RLL/DC-free編碼部1040以30比特為1組，分10次進行處理。 這里，在第1RLL編碼部1060、第2RLL編碼部1064的編碼率為30/31 時，分別從第1RLL編碼部1060、第2RLL編碼部1064輸出的每一次的 序列的比特數(shù)為31比特。
圖14是表示圖13的直流分量除去編碼部1066的結構例的圖。直流 分量除去編碼部1066包括編碼序列選4奪部1074、選4奪識別信息生成部 1076、識別信息附加部1078。編碼序列選擇部1074 從由第1RLL編碼部 1060生成的第1編碼序列、和由第2RLL編碼部1064生成的第2編碼序 列中選擇任一個編碼序列。選擇識別信息生成部1076生成表示由編碼序 列選擇部1074選擇的編碼序列的選擇識別信息。識別信息附加部1078在 由編碼序列選擇部1074選擇的編碼序列的任意位置附加由選擇識別信息 生成部1076生成的選擇識別信息。
下面具體進行說明。在由編碼序列選擇部1074選4奪了第1編碼序列 時，在識別信息附加部1078中附加給第1編碼序列的選擇識別信息成為 "0"。另 一 方面，在由編碼序列選4奪部1074選4奪了第2編碼序列時，在識 別信息附加部1078中附加給第1編碼序列的選擇識別信息成為'T，。換言 之，附加了選#^只別信息"0"的第1編碼序列、或者附加了選擇識別信息'T， 的第2編碼序列被輸出到LDPC編碼部1304。另外，由識別信息附加部 1078附加選擇識別信息的位置可以是編碼序列中的任意的固定位置，例如 可以附加在編碼序列的最末尾。詳細情況在后面敘述，這里所附加的選擇
識別信息是判定比特，在解碼方通過解析被附加判定比特的位置和判定比 特的內(nèi)容，來實現(xiàn)合適的解碼處理。在前述的具體例子中，每一次中對31比特的編碼序列附加1比特的選擇識別信息，輸出共計32比特的序列。 即，RLL/DC-free編碼部1040中的編碼率成為30/32。
另外，編碼序列選擇部1074也可以包括未圖示的第1連接部和第2 連接部。第1連接部使已經(jīng)由該編碼序列選擇部1074選4奪過的編碼序列 與上述第1編碼序列連接起來。另外，第2連接部使已經(jīng)由該編碼序列選 擇部1074選擇過的編碼序列與上述第2編碼序列連接起來。此時，編碼 序列選擇部1074可以以由第1連接部連接起來的序列作為新的第1編碼 序刮，以由第2連接部連接起來的序列作為新的第2編碼序列，選擇任意 一個編碼序列。即，編碼序列選4奪部1074以將過去所選擇的編碼序列和 作為當前選擇的候選的編碼序列連接起來后的序列為對象，進行選擇判 定，由此能夠提高長區(qū)間的DC-free特性。
圖15的(a) ~ (c)是表示圖14的編碼序列選^^部1074的第1 ~第 3結構例的圖。圖15的(a)是表示圖14的編碼序列選擇部1074的第1 結構例的圖。第1結構中的編碼序列選擇部1074包括第1比率計算部 1080、第2比率計算部1082、選擇輸出部1084。
第1比率計算部1080計算第1編碼序列所包含的多個比特中、表示0 的比特和表示1的比特的比率。第2比率計算部1082計算第2編碼序列 所包含的多個比特中、表示0的比特和表示1的比特的比率。選擇輸出部 1084選擇由第1比率計算部1080計算出的比率和由第2比率計算部1082 計算出的比率中更接近50 %的比率所對應的編碼序列進行輸出。
下面用具體例子進行說明。首先，假定在時刻t-l日寸，從第1RLL編 碼部1060、第2RLL編碼部1064分別輸出了 31比特的編碼序列。此時， 第1比率計算部1080、第2比率計算部1082解析各編碼序列中所包含的 比特，計算比率。這里，當被輸入到第1比率計算部1080的編碼序列所 包含的比特中，表示0的比特有14比特，表示1的比特有17比特時，比 率由第1比率計算部1080按下式算出。
比率t-1=(表示0的比特數(shù)+l)/(編碼序列的比特數(shù)+l) = (14+1) / ( 31 + 1 ) ≈46.9%
另外，當輸入到第2比率計算部1082的編碼序列所包含的比特中、表示0的比特有12比特、表示1的比特有19比特時，比率由第2比率計
算部1082如下式那樣算出。此時，第1編碼序列的比率更接近50% ，所 以在1=1時，由選擇輸出部1084選擇第1編碼序列。另外，存儲所選擇 的第1編碼序列的表示0的比特數(shù)"14"。另外，之所以在上式和下式的右 邊的分子中分別加上"1"和"0"，是因為將各自的選擇識別信息分別假定為 了"0"和"1"。另外，在上式和下式的右邊分母中加"l"，是為了計算包含選 擇識別信息的序列的0的個數(shù)的比例。
比率t=1 =(表示0的比特數(shù)+0)/(編碼序列的比特數(shù)+1 ) = 12/( 31 + 1 ) -37.5 %
接下來，在t = 2時也和t= 1時一樣，假定從第1RLL編碼部1060、 第2RLL編碼部1064分別輸出了 31比特的編碼序列。這里，在輸入到第 1比率計算部1080的編碼序列所包含的比特中、表示0的比特有11比特， 表示1的比特有20比特時，比率如下這樣計算。
比率t = 2=(表示0的比特數(shù)+1 ) / ((編碼序列的比特數(shù)+1 ) xt)= (14+1 + 11 + 1 ) / ((31 + 1 ) x2) -42.2%
上述與t= 1時不同，第1比率計算部1080對由第1連接部將在t= 1 時選擇的編碼序列與t = 2時的第1編碼序列連接起來后的序列進行比率的 計算。即，t= 1時選擇的第1編碼序列中表示0的比特的個數(shù)"14+1"、和 t = 2時第1編碼序列中的表示0的比特的個數(shù)"11 + 1"在上式的分子中被加 起來了。另外，上式中的分母成為兩組編碼序列的比特數(shù)。
另外，當輸入到第2比率計算部1082的編碼序列所包含的比特中、 表示0的比特有17比特、表示1的比特有14比特時，由第2比率計算部 1082如下這樣計算比率。此時，第2編碼序列的比率更接近50% ,所以 在t = 2時，由選4奪輸出部1084選擇第2編碼序列。
比率t-2=(表示0的比特數(shù)+0) / ((編碼序列的比特數(shù)+l ) xt)= (14+1 + 17+0) / ((31 + 1 ) x2) ≈50.0%
以下，在t= 3以后也同樣地計算比率。這里，t:k時的比率如下那樣 表示。k取l以上的整數(shù)。另外，所謂Nbit(m),是表示在t-m時選擇 的編碼序列所包含的比特中、表示O的比特的個數(shù)。但Nbit(k)表示成 為計算比率的對象的編碼序列所包含的比特中、表示O的比特的個數(shù)。假 定成為計算比率的對象的編碼序列中也包含選擇識別信息。
比率<formula>see original document page 66</formula>
圖15的(b)是表示圖14的編碼序列選擇部1074的第2結構例的圖。 第2結構中的編碼序列選擇部1074包括第l合計部1086、第2合計部1088、 選擇輸出部1084。第l合計部1086對第1編碼序列所包含的多個比特進 行合計，生成第l合計值。第2合計部1088對第2編碼序列所包含的多 個比特進行合計，生成第2合計值。編碼序列檢測部對由第1合計部1086 生成的第l合計值和由第2合計部1088生成的第2合計值進行比較，檢 測出第1編碼序列和第2編碼序列中與較小的合計值對應的編碼序列。選 擇輸出部1084從第1編碼序列和第2編碼序列中選擇由序列檢測部檢測 出的編碼序列進行輸出。
下面用具體例子進行說明。首先，在{=1時，假定從第1RLL編碼部 1060、第2RLL編碼部1064分別輸出了 31比特的編碼序列。此時，第1 合計部1086、第2合計部1088分別對各編碼序列所包含的比特進行合計。 在合計中，可以將0置換成"+l"，并將1置換成"-l"來合計。通過這樣合 計，當表示0和1的比特的個數(shù)相等時，合計值變成O。因此，在選擇輸 出部1084中，只要選擇合計值接近0的編碼序列即可，例如只要選擇合 計值的絕對值較小的編碼序列即可。另外，該方法也被稱為連續(xù)數(shù)字加法 (Running Digital Summation,以下簡稱"RDS")。
這里，在1=1時，當輸入到第1合計部1086的編碼序列所包含的31 個比特中、表示0的比特有14比特，表示1的比特有17比特時，比率如 下這樣計算。另外，在右邊第1項中加"l",是因為將選擇識別信息假定 為了 0。
RDSabs = |( 14+1 ) x ( +1 ) +I7x ( -1 ) | = 2
另外，當輸入到第2合計部1088的編碼序列所包含的比特中、表示0 的比特有12比特，表示1的比特有19比特時，比率如下這樣計算。此時， 因為第1編碼序列的RDS較小，所以在t = 1時由選4奪輸出部1084選擇第 l編碼序列。另外，在這里，計算絕對值前的針對第1編碼序列的RDS被 作為"RDS廣-2"來保存。另外，之所以在右邊第2項加"1"，是因為將選 擇識別信息假定為1。
RDSabs = |12x ( +1 ) + ( 19+1 ) x (-1 ) I = 6
接下來，在t=2時，與t= 1時一樣，假設從第1RLL編碼部1060、
第2RLL編碼部1064分別輸出了 31比特的編碼序列。這里，當輸入到第
1合計部1086的編碼序列所包含的比特中、表示0的比特有11比特，表
示1的比特有20比特時，RDS如下這樣計算。與t = 1時不同，在t = 2
時，將1= 1時所選擇的編碼序列的比特數(shù)也考慮進去進行計算。
RDSabs = |RDS,+ ( 11 + 1 ) x (+1 ) +20x (-1 ) | = |-2+ (-8) |= 10
另外，當輸入到第2合計部1088的編碼序列所包含的比特中、表示0
的比特有17比特，表示1的比特有14比特時，比率如下這樣計算。此時，
因為第2編碼序列的RDS較小，所以在t = 2時由選擇輸出部1084選擇第
l編碼序列。另夕卜，存儲RDS2二0。
RDSabs = IRDS1+17x ( +1 ) + ( 14+1 ) x ( -l ) | = |-2+ ( +2 ) | = 0
以下，同樣地在t = 3以后也進行RDSabs的計算。這里，t二 k時的RDSabs
(k)如下這樣表示。t取l以上的整數(shù)。另外，所謂NbitO(m)，是表示
在t = m時選擇的編碼序列和選擇識別信息所包含的比特中、表示0的比
特的個數(shù)。另外，所謂Nbitl (m),是表示在t=m時選^^的編碼序列和
選擇識別信息所包含的比特中、表示1的比特的個數(shù)。但NbitO(k)、 Nbitl
(k )分別表示成為計算合計值的對象的編碼序列所包含的比特中、表示0
的比特的個數(shù)和表示1的比特的個數(shù)。
RDSaba(k) = IRDS (k-1 )+Nb i t0 (k) x (+1) +Nb i t1 (k) x (-1) |
=|Et,(NbitO(m)x( + l)+Nbit1(m)x(-1))|
上述中的編碼序列選擇部1074的動作的特征在于，在某時刻既進行 區(qū)間運算處理，又在過去的連續(xù)時刻間進行移動運算處理。這樣，通過組 合區(qū)間處理和移動處理，在長區(qū)間、例如300比特序列整體中DC-free性 被提高了。
另外，關于第1合計部1086、第2合計部1088中的合計處理，也可 以原樣地對編碼序列所包含的表示0或1的比特進行合計。此時，在選擇 輸出部1084中，成為選擇與合計值更接近編碼序列的個數(shù)的一半的值對 應的編碼序列。
圖15的(c)是表示圖14的編碼序列選擇部1074的第3結構例的圖。 第3結構中的編碼序列選才奪部1074包括第1移動加法部IO卯、第1最大 值檢測部1092、第2移動加法部1094、第2最大值檢測部1096、選擇輸 出部1084。第1移動加法部1090通過對第1編碼序列所包含的多個比特進行移動加法運算，生成與多個比特相同個數(shù)的第l移動加法值。第l最大值檢測部1092檢測由第1移動加法部1090生成的多個第1移動加法值 中的最大值。第2移動加法部1094通過對第2編碼序列所包含的多個比 特進行移動加法運算，生成與多個比特相同個數(shù)的第2移動加法值。第2 最大值檢測部1096檢測由第2移動加法部1094生成的多個第2移動加法 值中的最大值。編碼序列檢測部對由第1最大值檢測部1092檢測出的最 大值和由第2最大值檢測部1096檢測出的最大值進行比較，檢測出第1 編碼序列和第2編碼序列中與較小的最大值對應的編碼序列。選擇輸出部 1084選擇第1編碼序列和第2編碼序列中的由序列檢測部檢測出的編碼序 列進行輸出。
編碼序列選擇部1074的第3結構例同第2結構例一樣，選擇輸出部 1084通過在第l移動加法部1090、第2移動加法部1094中分別計算各編 碼序列的RDS來選擇編碼序列。在第3結構例中，選擇32比特的RDS 的計算過程中的最大值較小的編碼序列，這一點與僅考慮32比特的RDS 計算的最終計算值來選擇接近O的編碼序列的第2結構例是不同的。換言 之，第3結構例在預定的區(qū)間中、在多個區(qū)間中，都通過移動運算進行選 擇處理。通過這樣的方案，在區(qū)間中途也能選擇DC-free性良好的序列。
這里，"RDS的計算過程中的最大值"在每個時刻t如下那樣導出。所 謂Min(y(O)， y(l))，是表示選擇較小的值，并輸出所選擇的那個序 列的編號的函數(shù)。例如，當y (0) >y ( 1 )時，S (t)成為1。另外，所 謂max(x)，是表示檢測x中的最大值的函數(shù)。另外，k表示32x(t-l) + 1 ~ 32xt的范圍的值。另外，Bit ( m， j )在第j編碼序列中第m個比特 為0時表示+ 1、在其為1時表示-1。
S (t) = Min { MaxRDS ( 1 )， MaxRDS ( 2 )}
MaxRDS ( 1 ) = max {RDS ( k, 1 )}
MaxRDS ( 2 ) = max {RDS ( k， 2 )}
<formula>see original document page 68</formula>
另外，Bit(m， 1)、 Bit(m， 2)在t每次增加時，如下這樣置換所選
擇的序列的比特，然后計算上述式等。
Bit(m, 1) =Bit(m, 2) = Bit( m, S(t-l)):m= (t-1 ) x32 ~ tx32，t ≠ 1
這里，對于圖15的(c)所示的編碼序列選擇部1074的第3結構例 的動作，與圖15的(b)所示的編碼序列選擇部1074的第2結構例的動 作進行比較。圖16是表示圖15的(b)和圖15的(c)分別所示的編碼 序列選擇部1074的動作的差異的圖。橫軸表示時間，縱軸表示RDS。這 里，1400A表示第1編碼序列中的RDS的變化趨勢。另外，1400B表示第 2編碼序列中的RDS的變化趨勢。在圖15的(b)所示的編碼序列選擇部 1074的第2結構例中，比較作為RDS的區(qū)間運算的最終值的RDSa和 RDSb,選擇較小的那個編碼序列。在圖16中，因為是RDSA<RDSB，所 以選擇輸出部1084選擇第1編碼序列。另一方面，在圖15的(c)所示 的編碼序列選擇部1074的第3結構例中，各比特中的RDS、即對32個比 特順次進行移動運算處理后的絕對值中，比較最大值，選擇較小的那個編 碼序列。在圖16中，對于第l編碼序列，MaxA是最大值；對于第2編碼 序列，MaxB是最大值。這里，由于MaxA〉MaxB，所以選擇輸出部1084 選擇第2編碼序列。將任一個結構例適用于編碼序列選擇部1074，都能選 擇DC-free性高的編碼序列。
回到圖12。冗余序列附加部1044包括未圖示的分割部。分割部將由 RS編碼部1042生成的冗余序列分割成多個組。將分割部所分割的組附加 在RLL/DC-free編碼序列的任意處，并且該任意處是按每組而相互不同的。 冗余序列附加部1044按由分割部所分割的各組，以等間隔、例如每隔L 個碼地附加到RLL/DC-free編碼序列中。分割部以由RS編碼部1042生成 的冗余序列所包含的多個比特中任意兩個以上的比特為l組進行分割。分 割部以由RS編碼部1042生成的冗余序列所包含的多個比特中任意2N( N 是正整數(shù))個比特為l組進行分割。
下面具體說明圖12所示的RLL/DC-free/RS編碼部1303的動作。圖 17是表示圖12的RLL/DC-free/RS編碼部1303的動作例子的圖。首先， RLL/DC-free編碼部1040生成RLL/DC-free編碼序歹'J 1400。接著，RS編 碼部1042對RLL/DC-free編碼序列1400執(zhí)行RS編碼，生成冗余序列1500。 接著，冗余序列附加部1044的分割部將冗余序列1500分割成M個部分冗余序列1510。部分冗余序列1510記為第1部分信息序列1510a、第2
部分信息序列1510b.......第M部分信息序列1510c。各個部分冗余序列
1510分別包含2N個比特。冗余序列附加部1044按各部分冗余序列1510 分別分散地附加到RLL/DC-free編碼序列1400的相互不同的位置。另夕卜， 冗余序列附加部1044將部分冗余序列1510等間隔地附加到RLL/DC-free 編碼序列1400中。由此，冗余序列1500所包含的所有比特被附加到 RLL/DC-free編碼序列1400中,生成RLL/DC-free/RS編碼序列1600。
這里，RLL/DC-free編碼序列1400、冗余序列1500、 RLL/DC-free/RS 編碼序列1600的長度如下這樣表示。此處，L表示附加部分冗余序列1510 的間隔。另外，N、 s、 a、卩為正整數(shù)。
RLL/DC-free編碼序列1400的長度=sL+a
冗余序列1500的長度=2NM+(3
RLL/DC-free/RS編碼序列1600的長度=RLL/DC-free編碼序列1400 的長度+冗余序列1500的長度
接下來，說明RLL/DC-free/RS編碼部1303的具體動作過程。圖18 是表示圖12的RLL/DC-free/RS編碼部1303的動作例子的流程圖。首先， RLL/DC-free編碼部1040生成RLL/DC-free編碼序列1400 ( SIOIO)。然 后，RS編碼部1042對RLL/DC-free編碼序列1400執(zhí)行RS編碼，生成冗 余序列1500 (S1012)。接下來，冗余序列附加部1044的分割部將冗余序 列1500分割成M個部分冗余序列1510，將每個部分冗余序列1510等間 隔地附加到相互不同的位置(S1014~ S1020 )。
在S14 S20中，首先將關于RLL/DC-free編碼序列1400的計數(shù)器i 設定成L,將關于冗余序列1500的計數(shù)器j設定成1 (S1014)。接著，在 從RLL/DC-free編碼序列1400的開頭起往后第i個比特的后面附加冗余序 列1500的第j 第(j+2N)個比特(S1016)。但是，當冗余序列1500中 不存在第(j+1) ~第(j+2N)的任一個比特時，在附加所有存在的比特 后，進入S1018步驟。接下來，使計數(shù)器i前進L個，并使計數(shù)器j前進 2N個(S1018)。這里，當j在2NM以下時(S1020為N),判斷為還有應 進行附加的RLL/DC-free編碼序列1400，反復進行S1016 ~ S1020的處理。 另一方面，當j是比2NM大的值時(S1020為Y),即判斷為所有冗余序 列1500都已被附加了時，結束處理。
下面用具體例子進行說明。RLL/DC-free編碼部1040進行編碼，使得 在yO (m)中限制表示O的比特的連續(xù)性，其中，y0 (m)是由x (n)中 的偶數(shù)號位置的多個比特所構成的比特序列，上述x( n)代表RLL/DC-free 編碼序列1400。另外，RLL/DC-free編碼部1040進行編碼，使得在yl ( m ) 中限制表示0的比特的連續(xù)性，其中，yl (m)是由x (n)中的奇數(shù)號位 置的多個比特所構成的比特序列。例如，x(n)、 yO(m)、 yl (m)如下 所示。這里，將0的最大連續(xù)長度假定為3。
x(n) = {01110010100110010001} y0 (m) =x (2n) = {0101101000} yl ( m) = x ( 2n+l ) = { 1100010101 }
另外，DC-free編碼一般是指進行編碼，使得在RLL/DC-free編碼序 列1400的預定區(qū)間中表示O或1的比特的比率接近50%等。換言之，在 比預定的區(qū)間短的區(qū)間內(nèi)，不成為DC-free也可以。在上述的x(n)中， 表示0的比特的個數(shù)有11個，而表示1的個數(shù)為9個，所以可以說幾乎 滿足DC-free性。
這里，對在冗余序列附加部1044中向RLL/DC-free編碼序列1400附 加冗余序列1500時，表示成串地附加的第lRLL/DC-free/RS編碼序列1610 的x， (n)、和表示分散地附加的第2RLL/DC-free/RS編碼序列1620的x'(n)的RLL性、DC-free性進行比較。另外，假設所附加的冗余序列1500 是4比特，分別為A、 B、 C、 D。另外，yO' (m)、 yl' (m)分別表示x， (n )中的偶數(shù)號位置和奇數(shù)號位置的多個比特所構成的比特序列，其中x， (n)代表第lRLL/DC-free/RS編碼序列1610。另外，yO''( m )、 yl''(m) 分別表示x'(n)中的偶數(shù)號位置和奇數(shù)號位置的比特序列，其中x"(n) 代表第2RLL/DC-free/RS編碼序列1620。
冗余序列1500 = (A， B， C, D}
x'(n) = {01110010100110010001ABCD}
y0'(m) = {0101101000AC}
yl'( m) = { 1100010101BD}
x''(n) = {01110AB0101001100CD10001 }
yO''(m) = {010B11010D00}
yl''(m) = {11A00010C101}
根據(jù)上述的x， (n)、 y0， (m)、 yl， (m)的式子，在成串地附加時的 yO， (m)、 yl， (m)中，若A是表示O的比特，則0的最大連續(xù)長度為4。 另外，若A和C都是表示O的比特，則0的最大連續(xù)長度為5。被成串地 附加的冗余序列沒有被施加RLL編碼，所以成了這樣的結果。而根據(jù)上 述的x"(n)、 y0，， (m)、 yl" (m)的式子，在分散地附加時的y0，， ( m )、 yl，，(m)中，除A或D是O的情況外，0的最大連續(xù)長度僅為3。另夕卜， 即使A、 D是表示O的比特，0的最大連續(xù)長度也僅是4。換言之，可以 說即使以偶數(shù)個比特為1組附加到RLL/DC-free編碼序列中，RLL性也不 會變差很多。再換種說法，可以說通過將冗余序列分散地附加到 RLL/DC-free編碼序列中，能夠得到與對冗余序列進行RLL編碼等價的效 果。
另外，討論DC-free性，當A、 B、 C、 D全都是表示O的比特時，x" (n)中表示0的比特有15個，表示1的比特有9個，DC-free性略微變 差。而當A、 B、 C、 D全都是表示l的比特時，x"(n)中表示O的比特 有11個，表示1的比特有13個，DC-free性略微變差。然而，全部冗余 比特都表示同一比特的情況非常少。并且冗余比特的長度與游程長度編碼 序列的長度相比是1/10左右，在這樣的情況下，盡管DC-free性有時在局 部會較差，但作為RLL/DC-free/RS編碼序列1600整體，幾乎不會變差。
因此，通過以2N個冗余比特為1組等間隔地附加到RLL序列中，被 附加冗余序列后的RLL序歹'J 、即RLL/DC-free/RS編碼序列1600能夠滿足 RLL性、DC-free特性。另外，也未必一定要等間隔地附加，但等間隔附 加具有處理較容易的效果。另外，與沒有分散地附加的情況相比，能夠極 大地提高冗余序列部分的RLL性。
圖19是表示圖10的RLL/DC-free/RS解碼部1323的結構例的圖。 RLL/DC-free/RS解碼部1323包括冗余序列檢測部1034、冗余序列取得部 1036、 RS解碼部1038、 RLL/DC-free解碼部1046。冗余序列檢測部1034 檢測由LDPC迭代解碼部1322輸入的第1信號序列中冗余序列的插入位 置。具體來說，是考慮冗余序列的插入間隔、每l組的比特數(shù)，來檢測插 入位置。
冗余序列取得部1036按照由冗余序列檢測部1034檢測出的插入位 置，從由LDPC迭代解碼部1322輸入的第1信號序列中分離冗余序列，取得第2信號序列。RS解碼部1038使用由冗余序列取得部1036分離出 的冗余比特，修正由冗余序刮取得部1036取得的第2信號序列的誤碼。 RLL/DC-free解碼部1046對由RS解碼部1038修正了誤碼的第2信號序 列執(zhí)行游程長度受限解碼。具體來說，是按與圖12所示的RLL/DC-free/RS 編碼部1303的動作相反的順序進行處理。
圖20是表示圖19的RLL/DC-free解碼部1046的結構例的圖。 RLL/DC-free解碼部1046包括判定比特取得部1068、 RLL解碼部1070、 第2信號處理部1072。判定比特^取得部1068:取得附加在由RS解碼部1038 修正了誤碼的第2信號序列中的預定的判定比特。RLL解碼部1070通過 對RS解碼部1038修正了誤碼的第2信號序列(除去判定比特)進行游程 長度受限解碼，來生成數(shù)字信號序列。第2信號處理部1072對由RLL解 碼部1070生成的數(shù)字信號序列執(zhí)行如下處理根據(jù)由判定比特取得部 1068取得的判定比特，執(zhí)行與在第1信號處理部1062中執(zhí)行的預定的信 號處理相反的信號處理并輸出。例如，當在圖13的第1信號處理部1062 中進行了比特反轉處理和/或改變比特順序的處理時，執(zhí)行比特的反轉處理 和/或?qū)⒃摳淖兞隧樞虻男蛄谢謴偷皆瓉頎顟B(tài)的順序改變處理?；蛘吒鶕?jù)由 判定比特取得部1068取得的判定比特，第2信號處理部1072執(zhí)行原樣輸 出數(shù)字信號序列所包含的多個比特的處理。
上述這些結構，硬件方面可以由任意的計算機的CPU、存儲器及其他LSI來實現(xiàn)，軟件方面可以由載入到存儲器中的具有通信功能的程序等來 實現(xiàn)，但這里，描述軟硬件相結合來實現(xiàn)的功能塊。因此，本領域技術人 員能夠理解這些功能塊可以僅由硬件實現(xiàn)，也可以僅由軟件實現(xiàn)，或者由 它們的組合等各種各樣的形式來實現(xiàn)。
根據(jù)本第2實施方式，在進行游程長度受限編碼后進行RS編碼，從 而在解碼方成為對進行RS解碼后的信號序列進行游程長度受限解碼。換 言之，對由RS解碼修正了誤碼的序列執(zhí)行游程長度受限解碼。這樣，在 編碼方能夠正確判別所選擇的編碼序列，能夠提高整體的糾錯能力。另夕卜， 通過在游程長度受限編碼序列的任意位置，將被分割成多個組的冗余序列 附加到相互不同的地方，能夠提高被附加冗余序列后的序列的RLL性和 DC-free特性。另外，通過按各組等間隔地附加，能夠進一步提高被附加 冗余序列后的序列的RLL性和DC-free特性。通過對游程長度受限編碼序列按每組偶數(shù)個地附加冗余序列，能夠進一步提高被附加冗余序列后的序列的RLL性?？梢哉f即使以偶數(shù)個比特為1組附加到RLL/DC-free編碼序 列中，RLL性也沒有變差很多。再換種說法，通過將冗余序列分散地附加 到RLL/DC-free編碼序列中，能夠得到與對冗余序列進行RLL編碼等價的 效果。冗余比特的長度與游程長度受限編碼序列的長度相比是1/10左右， 所以DC-free性幾乎不變差，而且與沒有分散地附加的情況相比，能夠極 大地提高冗余序列部分的RLL性。
另外，通過執(zhí)行同 一個RLL編碼，能夠不增大電路規(guī)模地生成DC-free 性良好的序列。在RLL編碼前，是以任意的信號序列、和對任意的信號 序列執(zhí)行預定的信號處理后的序列這兩個序列為對象的，因而所生成的序 列完全不同，所以能夠生成統(tǒng)計上DC-free性良好的序列。另外，通過不 改變信號序列的比特數(shù)地執(zhí)行該預定的信號處理，能夠避免編碼增益的減 少。進而，通過任意改變信號處理的處理內(nèi)容，能夠生成各種各樣的序列， 所以擴大了選擇范圍。所以能夠生成DC-free特性更好的序列。因此，在 硬盤那樣的不能把編碼率設定得較低的應用中是有效的。另外，通過使用 同一個RLL編碼電路，能夠簡化電路結構，并能夠降低電路規(guī)模。
另外，通過進行比特反轉處理和/或重排比特順序，能夠不增加作為游 程長度受限編碼的對象的序列所包含的比特個數(shù)地生成不同的序列。另 外，由于序列所包含的比特個數(shù)沒有增加，所以能不降低整體的編碼率地 得到編碼序列。另外，通過以比特反轉處理和/或重排比特順序的處理作為 為生成不同的序列而執(zhí)行的預定處理，能夠以簡單的電路結構實現(xiàn)預定的 處理。另外，通過將表示哪個編碼序列被選中了這一情況的信息附加給編 碼序列，在解碼方能夠容易地判別所選中的編碼序列。
編碼序列選^t奪部1074以將過去選擇過的編碼序列和當前成為候選的 編碼序列連接起來的序列為對象，進行選擇判定，從而能夠提高長區(qū)間的 DC-free特性。在編碼序列選擇部1074中，通過組合區(qū)間處理和移動處理 來計算RDS,能夠在長區(qū)間、例如300比特的序列整體中提高DC-free性。 另外，通過選擇表示0的比特和表示1的比特的比率接近50%的序列，能 夠選擇DC-free性高的編碼序列。另外，通過對編碼序列所包含的多個比 特進行合計，并選擇與較小的合計值對應的序列，能夠選擇DC-free性高 的編碼序列。另外，通過使用對編碼序列所包含的多個比特進行移動加法
運算后的結果中的最大值來選擇序列，能夠選擇DC-free性高的編碼序列。 通過執(zhí)行與在編碼方所執(zhí)行的DC-free編碼對應的處理，能夠解碼出原來 的數(shù)字信號序列。通過執(zhí)行DC-free性高的編碼處理，能夠更加快速地訪 問存儲系統(tǒng)。另外，由于不需要安裝多余的硬件，所以能夠?qū)崿F(xiàn)小規(guī)模的 半導體集成電路。
在本第2實施方式中，R/W通道1003可以被一體集成在一個半導體 襯底上。另外，在本第2實施方式的編碼序列選4奪部1074中，以區(qū)間運 算處理或者移動運算處理進行了說明。但不限于此，也可以通過進行區(qū)間 平均處理或者移動平均處理來進行DC-free性高的編碼序列的選擇。此時 也能得到同樣的效果。另外，在RLL/DC-free/RS編碼部1303的結構中， 說明了使用執(zhí)行預定的信號處理的第1信號處理部1062來生成兩個不同 的信號序列的情況。但不限于此，也可以使用多個信號處理部來生成多個 信號序列。例如，可以具備分別執(zhí)行比特反轉處理、改變比特順序的處理、 比特反轉處理以及改變比特順序的處理的信號處理裝置。此時，通過使表 示四個序列中哪個被選中這一情況的判定比特為兩比特，能夠在解碼方實 現(xiàn)適當?shù)慕獯a處理。另外，也可以包含不進行信號處理的序列，生成四個 不同的序列。另外，由于增加了選^t奪項，所以能夠提高DC-free性高的序 列被生成的可能性。
另外，作為糾錯方式，說明了使用RS編碼的情況，但不限于此，也 可以是其他組織碼，例如LDPC碼或turbo碼。顯然在這些情況下也能得 到與上述情況相同的效果。
另外，在圖12和與圖12相關的說明中，是使RS編碼部1042和冗余 序列附加部1044為不同的電路塊的，但不限于此，RS編碼部1042也可 以是包含冗余序列附加部1044的結構。另外，在圖17和圖18中，說明 了在最初設置L個間隔后，對RLL/DC-free編碼序列1400附加部分冗余 序列1510的情況。但不限于此，可以改成任意值、例如改成a或0來執(zhí) 行這些處理。另外，在S20中，說明了基于j是否大于2NM來進行結束 判斷的情況。但不限于此，也可以以i是否大于sL為條件來進行結束判斷。 顯然在這些情況下也能取得與上述情況相同的效果。
(第3實施方式)
本發(fā)明的第3實施方式涉及糾錯編碼/解碼技術，特別涉及對存儲在存 儲介質(zhì)中的數(shù)據(jù)進行糾錯編碼/解碼的編碼裝置、解碼裝置、信號處理裝置、 以及存儲系統(tǒng)。
首先，說明與第3實施方式相關的背景技術。
近年來，使用了硬盤的存儲裝置正在成為個人計算機、硬盤記錄器、 攝像機、便攜式電話等各種領域所必需的裝置。使用了硬盤的存儲裝置因 所適用的領域不同，所要求的規(guī)格也多種多樣。例如，對于安裝在個人計 算機中的硬盤，要求高速性、大容量性。為提高高速性、大容量性，需要 進行修正能力高的糾錯編碼。然而，越是高速化，每單位時間內(nèi)操作的數(shù) 據(jù)量就越增加，所以每單位時間的誤碼也成比例增加。這樣，若使用糾錯 能力低的糾錯方式，則會發(fā)生對硬盤的再次讀入，因而訪問硬盤所需要的 時間就增多，成為高速化的發(fā)展瓶頸。
一般，作為糾錯編碼對象的信號序列，希望是降低或者除去了直流分
量(以下記為"DC-free"或者"DC-free性")的信號序列。所謂DC-free，是 指頻率為0、即直流分量的頻譜為0。換言之，是指在調(diào)制前的信號序列 所包含的多個比特中，0和1的比率相等等意思。通過使信號序列具有 DC-free性，從存儲在存儲介質(zhì)中的調(diào)制數(shù)據(jù)的記錄模式得到的再現(xiàn)信號 的平均電平不論調(diào)制前的信號序列的模式如何，都具有在預定的信號序列 長度范圍內(nèi)總是恒定的性質(zhì)，抗噪性提高了。即，在DC-free性低的信號 序列中，在使用了維特比算法的數(shù)據(jù)檢測中檢測概率會下降。由此，低密 度奇偶校驗解碼、里德-索羅蒙(Reed-Solomon )解碼中的修正能力也被降 低。另外， 一般為確保采樣時間與數(shù)據(jù)的同步而采用游程長度受限編碼。 所謂游程長度受限編碼，是限制0的最大連續(xù)長度和1的最大連續(xù)長度的 編碼。
以往，作為既滿足信號序列的DC-free性，又進行游程長度受限編碼 的方法，提出有對附加了相互不同的冗余比特的信號序列執(zhí)行游程長度受 限編碼，在被編碼后的多個序列中選擇具有接近DC-free的特性的序列的 方法(例如參照日本特開2002 - 100125號公報)。另外，還提出有執(zhí)行多 個具有不同性質(zhì)的游程長度受限編碼，在被編碼后的多個序列中選擇具有 接近DC-free的特性的序列的方法(例如參照日本特開2004 - 213863號公 報)。
下面說明第3實施方式所要解決的課題。
本發(fā)明人在這樣的狀況下認識到以下課題。即，在通過從多個編碼序列中選擇DC-free特性良好的序列來實現(xiàn)DC-free編碼時，有時成為選擇 對象的多個編碼序列中不存在DC-free特性良好的編碼序列。即，存在如 下課題需要能夠生成使作為選擇對象的編碼序列中至少存在一個以上 DC-free特性良好的序列的結構，對電路規(guī)模、存儲容量帶來影響。
本發(fā)明的第3實施方式是鑒于這樣的情況而設計的，其總體目的在于 提供一種能以更小的電路規(guī)模，既滿足游程長度受限，又提高DC-free特 性的編碼裝置、解碼裝置、信號處理裝置以及存儲系統(tǒng)。
為解決上述課題，本發(fā)明第3實施方式的一個方案的編碼裝置包括 游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼，生成 第l編碼序列；信號處理部，不改變第1編碼序列所包含的多個比特的個 數(shù)地、對第1編碼序列執(zhí)行預定的信號處理，生成第2編碼序列；直流分 量除去編碼部，從由游程長度受限編碼部生成的第l編碼序列和由信號處 理部生成的第2編碼序列中，選擇任一者進行輸出。這里，所謂"直流分 量除去編碼部"，包括除去或者降低所輸入的序列的直流分量的電路等， 還包括輸出DC-free性高的序列的電路等。
根據(jù)該方案，通過生成用游程長度受限編碼生成的序列和對該序列進 行信號處理后的序列，能夠生成完全不同的兩個序列。另外，通過不增加 序列所包含的比特的個數(shù)地執(zhí)行預定的信號處理，能夠不降低整體編碼率 地得到編碼序列。由于兩個編碼序列相互反轉，所以在選擇DC-free性較 高的編碼序列時，成為更理想的選項。通過從更理想的選項中選擇DC-free 性高的編碼序列，能夠提高所能選擇DC-free性更高的編碼序列的可能性。 另外，通過使用單一的游程長度受限編碼電路，能夠簡化電路結構，還能
游程長度受限編碼部可以如下這樣生成第l編碼序列，即，使得第1 編碼序列所包含的多個比特中表示0的比特連續(xù)存在至少一個以上的O連 續(xù)區(qū)間中、具有最大長度的O連續(xù)區(qū)間的長度在0以上、第l容許連續(xù)長 度以下，并且，使得第1編碼序列所包含的多個比特中表示1的比特連續(xù) 存在至少一個以上的1連續(xù)區(qū)間中、具有最大長度的1連續(xù)區(qū)間的長度在 O以上、第2容許連續(xù)長度以下。根據(jù)該方案，通過利用游程長度受限編碼部限制第1編碼序列所包含的O的連續(xù)長度和1的連續(xù)長度這兩者，在 第2編碼序列中該限制也被維持。
游程長度受限編碼部可以使第1容許連續(xù)長度和第2容許連續(xù)長度為 相同長度地生成第l編碼序列。根據(jù)該方案，在游程長度受限編碼部的后 級，即使對限制了 1的連續(xù)長度和0的連續(xù)長度的編碼序列執(zhí)行比特反轉 處理，也能維持關于連續(xù)長度的限制。信號處理部可以對數(shù)字信號序列所 包含的多個比特分別執(zhí)行比特反轉處理。根據(jù)該方案，通過進行比特反轉 處理，能夠不增加序列所包含的比特的個數(shù)地生成不同的序列。另外，由 于序列所包含的比特的個數(shù)沒有增加，所以能夠不降低整體的編碼率地得定處理，能夠以簡單的電路結構實現(xiàn)預定的處理。
直流分量除去編碼部可以包括編碼序列選擇部，選擇第l編碼序列 和第2編碼序列中的任一個編碼序列；選擇識別信息生成部，生成表示編 碼序列選擇部所選擇的編碼序列的選擇識別信息；識別信息附加部，在由 編碼序列選擇部選擇的編碼序列的任意位置附加由選擇識別信息生成部 生成的選擇識別信息。編碼序列選擇部可以包括第l連接部，使由該編 碼序列選擇部已選擇過的編碼序列和第1編碼序列連接起來；第2連接部， 使由該編碼序列選擇部已選擇過的編碼序列和第2編碼序列連接起來。編 碼序列選擇部可以以由第1連接部連接起來的序列作為新的第1編碼序 列，以由第2連接部連接起來的序列作為新的第2編碼序列，選擇任一個 新的編碼序列?？梢赃€包括第1附加部，在從游程長度受限編碼部輸出 的第1編碼序列的任意位置附加第l判定比特；第2附加部，在從信號處 理部輸出的第2編碼序列的任意位置附加將第1判定比特進行比特反轉后 的第2判定比特。
這里，所謂"附加"，包括加法運算、乘法運算、插入等。另外，所謂 "使已選擇過的編碼序列和上述第l編碼序列連接起來"，包括使過去所選 擇的編碼序列和當前成為候選的序列連接起來等。根據(jù)該方案，通過將表 示選擇了哪個編碼序列的信息附加給編碼序列，在解碼方能夠容易地判別所選擇的編碼序列。
編碼序列選擇部可以包括第l比率計算部，計算第l編碼序列所包 含的多個比特中、表示0的比特和表示1的比特的比率；第2比率計算部，計算第2編碼序列所包含的多個比特中、表示0的比特和表示1的比特的
比率；選擇輸出部，選擇由第1比率計算部計算出的比率和由第2比率計 算部計算出的比率中較接近50 %的比率所對應的編碼序列進行輸出。根據(jù) 該方案，通過選擇表示0的比特和表示1的比特的比率更接近50%的編碼 序列，能夠選擇DC-free性高的編碼序列。
編碼序列選擇部可以包括第l合計部，對第l編碼序列所包含的多 個比特進行合計，生成第l合計值；第2合計部，對第2編碼序列所包含 的多個比特進行合計，生成第2合計值；編碼序列檢測部，對由第l合計 部生成的第l合計值的絕對值與由第2合計部生成的第2合計值的絕對值 進行比較，檢測出第1編碼序列和第2編碼序列中對應于較小的合計值的 編碼序列；選擇輸出部，選擇第1編碼序列和第2編碼序列中由序列檢測 部檢測出的編碼序列進行輸出。這里，所謂"合計值"，包括將序列所包含 的比特加起來等。另外，所謂"序列所包含的多個比特"，包括表示0或1 的比特等，另外，也包括將表示0的比特置換成+1、將表示l的比特置換 成-l時的比特等。根據(jù)該方案，通過對編碼序列所包含的多個比特進行合 計，并選擇對應于較小的合計值的序列，能夠選擇DC-free性較高的編碼 序列。
編碼序列選擇部可以包括第l移動加法部，通過對第l編碼序列所 包含的多個比特進行移動加法運算，生成與多個比特數(shù)量相同的第l移動 加法值；第l最大值檢測部，檢測出由第l移動加法部生成的多個第l移 動加法值中的最大值；第2移動加法部，通過對第2編碼序列所包含的多 個比特進行移動加法運算，生成與多個比特數(shù)量相同的第2移動加法值； 第2最大值檢測部，檢測出由第2移動加法部生成的多個第2移動加法值 中的最大值；編碼序列檢測部，對由第1最大值檢測部檢測出的最大值和 由第2最大值檢測部檢測出的最大值進行比較，選擇第1編碼序列和第2 編碼序列中與較小的最大值對應的編碼序列；選擇輸出部，選擇第1編碼
所謂"移動加法運算"，包括移動相加，并計算絕對值等。根據(jù)該方案，通 過使用對編碼序列所包含的多個比特進行移動相加后的結果中的最大值 來選擇序列，能夠選擇DC-free性高的編碼序列。
本發(fā)明第3實施方式的另一方案是解碼裝置。該裝置包括輸入部，輸入附加了預定的判定比特的編碼序列；判定比特取得部，取得附加在由輸入部輸入的編碼序列中的預定的判定比特；信號處理部，根據(jù)由判定比 特取得部取得的判定比特，對由輸入部輸入的編碼序列，執(zhí)行將編碼序列 所包含的多個比特分別進行比特反轉、輸出成為解碼對象的信號序列的處 理，或者將編碼序列作為成為解碼對象的信號序列、原樣進行輸出的處理 中的任一個處理；游程長度受限解碼部，通過對由信號處理部輸出的成為 解碼對象的信號序列進行游程長度受限解碼，生成數(shù)字信號序列。根據(jù)該 方案，通過執(zhí)行與在編碼方所執(zhí)行的DC-free編碼對應的處理，能夠解碼 出原來的數(shù)字信號序列。
本發(fā)明第3實施方式的另一方案是信號處理裝置。該裝置是具有編碼 部和解碼部的信號處理裝置，其中，編碼部包括游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼，生成第l編碼序列；信號處 理部，對第1編碼序列所包含的多個比特分別執(zhí)行比特反轉處理，生成第 2編碼序列；第l附加部，在從游程長度受限編碼部輸出的第1編碼序列 的任意位置附加第1判定比特；第2附加部，在從信號處理部輸出的第2 編碼序列的任意位置附加將第1判定比特進行比特反轉后的第2判定比 特；直流分量除去編碼部，從由第1附加部附加了第1判定比特的第1編 碼序列和由第2附加部附加了第2判定比特的第2編碼序列中，選擇任一 者進行輸出。上述解碼部包括輸入部，輸入被附加了第l判定比特或第 2判定比特的任一者的編碼序列；判定比特取得部，取得附加在由輸入部 輸入的編碼序列中的判定比特；信號處理部，根據(jù)由判定比特取得部取得 的判定比特，對由輸入部輸入的編碼序列，執(zhí)行將數(shù)字信號序列所包含的 多個比特分別進行比特反轉、輸出成為解碼對象的信號序列的處理，或者 將編碼序列作為成為解碼對象的信號序列、原樣進行輸出的處理中的任一 個處理;游程長度受限解碼部，通過對由信號處理部輸出的成為解碼對象 的信號序列進行游程長度受限解碼，生成數(shù)字信號序列。
根據(jù)該方案，通過不增加序列所包含的比特的個數(shù)地執(zhí)行反轉處理， 能夠不降低整體編碼率地得到編碼序列。由于兩個編碼序列是邏輯反轉的 關系，所以在選擇DC-free性較高的編碼序列時，成為更理想的選項。通 過從更理想的選項中選擇DC-free性高的編碼序列，能夠提高所能選擇 DC-free性更高的編碼序列的可能性。另外，通過在解碼方執(zhí)行與在編碼
方所執(zhí)行的DC-free編碼對應的處理，能夠解碼出原來的數(shù)字信號序列。
本發(fā)明第3實施方式的另一方案是存儲系統(tǒng)。該存儲系統(tǒng)是具有向存 儲裝置寫入數(shù)據(jù)的寫通道和讀出存儲裝置所存儲的數(shù)據(jù)的讀通道的信號 存儲系統(tǒng)，其中，寫通道包括第l編碼部，對數(shù)據(jù)進行游程長度編碼； 第2編碼部，對由第l編碼部編碼后的數(shù)據(jù)，使用低密度奇偶校驗碼進行 編碼；寫入部，將由第2編碼部編碼后的數(shù)據(jù)寫入存儲裝置，上述讀通道 包括輸入部，輸入從存儲裝置輸出的模擬信號；模數(shù)轉換部，將從輸入 部輸入的模擬信號轉換成數(shù)字信號進行輸出；軟輸出檢測部，計算從模數(shù) 轉換部輸出的數(shù)字信號的似然度，輸出軟判定值；對應于第2編碼部的第 1解碼部，對從軟輸出檢測部輸出的數(shù)據(jù)進行解碼；對應于第l編碼部的 第2解碼部，對由第1解碼部解碼后的數(shù)據(jù)進行解碼。第l編碼部包括 游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼，生成 第l編碼序列；信號處理部，對第1編碼序列所包含的多個比特分別執(zhí)行 比特反轉處理，生成第2編碼序列；第1附加部，在從游程長度受限編碼 部輸出的第1編碼序列的任意位置附加第l判定比特；第2附加部，在從 信號處理部輸出的第2編碼序列的任意位置附加將第1判定比特進行比特 反轉后的第2判定比特；直流分量除去編碼部，從由第1附加部附加了第 1判定比特的第1編碼序列和由第2附加部附加了第2判定比特的第2編 碼序列中，選擇任一者進行輸出。第2解碼部包括輸入部，輸入被附加 了第1判定比特或第2判定比特的任一者的編碼序列；判定比特取得部， 取得附加在由輸入部輸入的編碼序列中的判定比特；信號處理部，根據(jù)由 判定比特取得部取得的判定比特，對由輸入部輸入的編碼序列，執(zhí)行將數(shù) 字信號序列所包含的多個比特分別進行比特反轉、輸出成為解碼對象的信 號序列的處理，或者將編碼序列作為成為解碼對象的信號序列原樣進行輸 出的處理的任一個處理；游程長度受限解碼部，通過對由信號處理部輸出 的成為解碼對象的信號序列進行游程長度受限解碼，生成數(shù)字信號序列。 根據(jù)該方案，通過執(zhí)行DC-free性高的編碼處理，能夠更加快速地訪問存 儲系統(tǒng)。
本發(fā)明第3實施方式的另一方案也是存儲系統(tǒng)。該存儲系統(tǒng)還包括 存儲數(shù)據(jù)的存儲裝置；控制對存儲裝置的寫入和從存儲裝置的讀出的控制 部。讀通道按照控制部的指示讀出存儲在存儲裝置中的數(shù)據(jù)；寫通道按照控制部的指示將編碼后的數(shù)據(jù)寫入存儲裝置。根據(jù)該方案，通過執(zhí)行
DC-free性高的編碼處理，能夠更加快速地訪問存儲系統(tǒng)。
本發(fā)明第3實施方式的另一方案是編碼裝置。該裝置可以被一體集成 在一個半導體襯底上。根據(jù)該方案，能夠高效地執(zhí)行DC-free性高的編碼 處理，且無須安裝多余的硬件，所以能夠?qū)崿F(xiàn)小規(guī)模的半導體集成電路。
本發(fā)明第3實施方式的另一方案是游程長度受限編碼方法。該方法是 通過對數(shù)字信號序列進行游程長度受限編碼，生成編碼序列的游程長度受 限編碼方法，如下這樣生成第1編碼序列，即，使得編碼序列所包含的多 個比特中表示0的比特連續(xù)存在至少一個以上的O連續(xù)區(qū)間中、具有最大 長度的O連續(xù)區(qū)間的長度在0以上、第l容許連續(xù)長度以下，并且，使得 編碼序列所包含的多個比特中表示1的比特連續(xù)存在至少一個以上的1連 續(xù)區(qū)間中、具有最大長度的1連續(xù)區(qū)間的長度比第2容許連續(xù)長度短。另 外，游程長度受限編碼方法可以使第1容許連續(xù)長度和第2容許連續(xù)長度 具有相同長度地生成編碼序列。根據(jù)該方案，通過利用游程長度受限編碼 部限制編碼序列所包含的O的連續(xù)長度和1的連續(xù)長度這兩者，能夠生成
對連續(xù)長度有更良好的控制的編碼序列。
另外，將以上結構要件的任意組合、本發(fā)明的結構要件以及表達方式 在方法、裝置、系統(tǒng)等之間相互置換的方案，作為本發(fā)明的實施方式也是 有效的。
在具體說明本發(fā)明的第3實施方式之前，先敘述本第3實施方式的存 儲系統(tǒng)的概要。本第3實施方式的存儲系統(tǒng)具有硬盤控制器、磁盤裝置、 以及包含讀通道和寫通道的讀寫通道。在寫通道中，作為編碼，進行游程 長度受限編碼、DC-free編碼、LDPC編碼。另外，在讀通道中，進行使用 了維特比算法等的數(shù)據(jù)檢測和LDPC解碼。已知在該數(shù)據(jù)檢測中若存在 DC分量則檢測精度下降。并且由于檢測精度下降，LDPC解碼的修正能 力也下降。因此，在本發(fā)明的第3實施方式中，采用了在進行LDPC編碼 前的階段進行減少DC分量的DC-free編碼的結構。另外，本第3實施方 式的存儲系統(tǒng)不限于LDPC編碼，也可以是執(zhí)行其他糾錯編碼方式、例如 Turbo編碼或巻積編碼的結構。
DC-free編碼是通過在兩個不同的序列中選擇DC-free性較高的序列 來實現(xiàn)的。為了生成兩個不同的序列，若執(zhí)行兩個具有不同的性質(zhì)的RLL編碼，則需要第二個RLL編碼電路，電路規(guī)模會變大。另外，即使是不
存在電路規(guī)模問題的應用軟件的情況下，執(zhí)行兩個具有不同的性質(zhì)的RLL 編碼，結果也未必就是兩個序列的DC-free性都很好。因此，在本發(fā)明的 第3實施方式中，采用執(zhí)行同一個RLL編碼的方式。
這里，在執(zhí)行同一個RLL編碼時，需要避免成為選擇對象的序列變 得相同。另外，也需要避免不存在DC-free特性良好的受限編碼序列的情 況。因此，在本第3實施方式中，以由RLL編碼得到的序列、和將該序 列反轉后的序列這兩個序列作為選擇對象。另外，在RLL編碼中，不僅 是0，對1的連續(xù)長度也進行限制。由此，不僅RLL編碼所得到的序列， 在被反轉后的序列中，也能保證其RLL特性。另外，雖然所生成的兩個 序列實質(zhì)上具有相同的DC-free性，但通過對每數(shù)區(qū)間進行平均化，能夠 生成統(tǒng)計上DC-free性良好的序列。因此，本第3實施方式中的編碼裝置 能夠同時提高RLL特性和DC-free性。另外，本第3實施方式的編碼裝置 是以單一的RLL編碼部和反轉部等簡單結構來實現(xiàn)的，所以能夠減小電 路規(guī)模。進而本第3實施方式的編碼裝置能夠不較低地設定編碼率地生成 具有高DC-free性的編碼序列，所以在硬盤那樣的不能把編碼率設定得較 低的應用中是適合的。詳細情況在后面敘述。
以下，使用附圖詳細說明本發(fā)明的第3實施方式。
圖21是表示本發(fā)明第3實施方式的存儲系統(tǒng)2100的結構的圖。圖" 的存儲系統(tǒng)2100大致來分的話，由硬盤控制器2001 (以下簡稱為 "HDC2001")、中央處理運算裝置2002 (以下簡稱為"CPU2002")、讀寫通 道2003 (以下簡稱"R/W通道2003，，)、音圈電機/主軸電機控制部2004 (以 下簡稱"VCM/SPM控制部2004，，)、以及盤盒2005 (以下簡稱"DE2005") 構成。 一般，HDC2001、 CPU2002、 R/W通道2003以及VCM/SPM控制 部2004被構成在同一基板上。
HDC2001包括控制HDC2001整體的主控制部2011、數(shù)據(jù)格式控制部 2012、糾錯編碼控制部2013 (以下簡稱"ECC控制部2013")、以及緩沖 RAM2014。 HDC2001經(jīng)由未圖示的4妄口部與主才幾系統(tǒng)連接。另外，還經(jīng) 由R/W通道2003與DE2005相連接，通過主控制部2011的控制，進行主 機與DE2005之間的數(shù)據(jù)傳送。該HDC2001被輸入在R/W通道2003中生 成的讀基準時鐘(RRCK)。數(shù)據(jù)格式控制部2012將從主機傳送來的數(shù)據(jù)轉換成適合于記錄在盤介質(zhì)2050上的格式，反過來，將從盤介質(zhì)2050再 現(xiàn)出來的數(shù)據(jù)轉換成適合于傳送給主機的格式。盤介質(zhì)2050包括例如眉茲 盤。ECC控制部2013為了能修正和檢測從盤介質(zhì)2050再現(xiàn)出的數(shù)據(jù)中所 包含的誤碼，將要記錄的數(shù)據(jù)作為信息符號(symbol )，附加冗余符號。 另外，ECC控制部2013判斷所再現(xiàn)出的數(shù)據(jù)中是否產(chǎn)生了誤碼，在有誤 碼時進行修正或檢測。但是，能夠進行糾錯的符號數(shù)是有限的，與冗余數(shù) 據(jù)的長度有關。即，若附加較多的冗余數(shù)據(jù)，則格式效率變差，所以與能 夠修正誤碼的符號數(shù)要進行權衡。在利用里德-索羅蒙(RS)編碼作為ECC 來進行糾錯時，最多能夠修正(冗余符號數(shù)/2)個誤碼。緩沖RAM2014 暫時保存從主機傳送來的數(shù)據(jù)，并在適當?shù)臅r刻傳送給R/W通道2003。 反過來，還暫時保存從R/W通道2003傳送來的讀數(shù)據(jù)，并在ECC解碼處 理等結束后，在適當?shù)臅r刻傳送給主機。
CPU2002包括閃存ROM2021 (以下簡稱"FROM2021")和RAM2022， 與HDC2001、 R/W通道2003、 VCM/SPM控制部2004以及DE2005相連 接。FROM2021中保存有CPU2002的動作程序。
R/W通道2003大致分為寫通道2031和讀通道2032,與HDC2001之 間進行所要記錄的數(shù)據(jù)及再現(xiàn)出的數(shù)據(jù)的傳送。另外，R/W通道2003與 DE2005相連接，進行記錄信號的發(fā)送、再現(xiàn)信號的接收。詳細情況在后 面敘述。
VCM/SPM控制部2004控制DE2005中的音圈電機2052 (以下簡稱 "VCM2052")和主軸電機2053 (以下簡稱"SPM2053")。
DE2005與R/W通道2003相連接，進行記錄信號的接收、再現(xiàn)信號 的發(fā)送。另外，DE2005與VCM/SPM控制部2004相連接。DE2005具有 盤介質(zhì)2050、頭2051、 VCM2052、 SPM2053、以及前置放大器2054等。 在圖21的存儲系統(tǒng)2100中，是假定有一張盤介質(zhì)2050，并且頭2051僅 配置在盤介質(zhì)2050的一側的情況，但也可以是層疊配置有多個盤介質(zhì) 2050的結構。另外，頭2051 —般是對應于盤介質(zhì)2050的各面而設置的。 由R/W通道2003發(fā)送出的記錄信號經(jīng)由DE2005內(nèi)的前置放大器2054被 提供給頭2051，由頭2051記錄在盤介質(zhì)2050中。反過來，由頭2051從 盤介質(zhì)2050再現(xiàn)出的信號經(jīng)由前置放大器2054被送往R/W通道2003。 DE2005內(nèi)的VCM2052為使頭2051定位在盤介質(zhì)2050上的目標位置而使頭2051沿盤介質(zhì)2050的半徑方向移動。另外，SPM2053使盤介質(zhì)2050 旋轉。
這里，使用圖22說明R/W通道2003。圖22是表示圖21的R/W通 道2003的結構的圖。R/W通道2003大致來分的話，由寫通道2031和讀 通道2032構成。
寫通道2031包括字節(jié)接口部2301、擾碼器2302、游程長度受限和 DC-free編碼部2303 (以下簡稱"RLL/DC-free編碼部2303")、低密度奇偶 校驗編碼部2304 (以下簡稱"LDPC編碼部2304")、寫入補償部2305 (以 下簡稱"寫預補償部2305")、驅(qū)動器2306。
在字節(jié)接口部2301中，從HDC2001傳送來的數(shù)據(jù)被作為輸入數(shù)據(jù)處 理。要寫入到介質(zhì)中的數(shù)據(jù)被按1扇區(qū)(sector )單位從HDC2001輸入。 此時不僅是1扇區(qū)量的用戶數(shù)據(jù)(512字節(jié))，由HDC2001附加的ECC字 節(jié)也同時被輸入。數(shù)據(jù)總線通常是1字節(jié)(8比特)，由字節(jié)接口部2301 作為輸入數(shù)據(jù)進行處理。擾碼器2302將寫數(shù)據(jù)轉換成隨機的序列。反復 進行相同規(guī)則的數(shù)據(jù)操作，是為了防止對讀時的檢測性能帶來不好的影 響、使誤碼率變差。
RLL/DC-free編碼部2303是用于限制0和1的最大連續(xù)長度的裝置。 通過限制O的最大連續(xù)長度和1的最大連續(xù)長度，使之成為適合于自動增 益控制部2317(以下筒稱"AGC2317")等的數(shù)據(jù)序列。進而減少直流分量， 謀求數(shù)據(jù)檢測能力的提高，并謀求糾錯能力的提高。詳細情況在后面敘述。
LDPC編碼部2304具有對數(shù)據(jù)序列進行LDPC編碼，生成包含作為冗 余比特的奇偶校驗位的序列的作用。LDPC編碼是通過對被稱為生成矩陣 的kxn矩陣左乘長度為k的數(shù)據(jù)序列來進行的。與該生成矩陣對應的校驗 矩陣H中所包含的各元素是O或者1，由于1的數(shù)量比0的數(shù)量少，所以 稱之為低密度奇偶校驗碼(Low Density Parity Check Codes )。利用該1和 0的配置，能夠在LDPC迭代解碼部中高效地進行糾錯。
寫預補償部2305是補償介質(zhì)上的磁化躍遷的連續(xù)所造成的非線性畸 變的電路。從寫數(shù)據(jù)中檢測出補償所需要的規(guī)則，預先調(diào)整寫電流波形， 使得在正確的位置產(chǎn)生磁化躍遷。驅(qū)動器2306是輸出與模擬ECL電平對 應的信號的驅(qū)動器。來自驅(qū)動器2306的輸出被送往未圖示的DE2005,并 通過前置放大器2054送往頭2051，將寫數(shù)據(jù)記錄在盤介質(zhì)2050上。
讀通道2032由可變增益放大器2311 (以下簡稱"VGA2311")、低通濾 波器2312 (以下簡稱"LPF2312")、 AGC2317、模數(shù)轉換器2313 (以下簡 稱"ADC2313")、頻率合成器2314、濾波器2315、軟輸出檢測部2320、LDPC 迭代解碼部2322、同步信號檢測部2321、游程長度受限/DC-free解碼部 2323 (以下簡稱"RLL/DC-free解碼部2323，，)、反擾碼器2324構成。
VGA2311和AGC2317對從未圖示的前置放大器2054送來的數(shù)據(jù)的 讀波形的振幅進行調(diào)整。AGC2317對理想的振幅和實際的振幅進行比較， 確定應對VGA2311設定的增益。LPF2312能夠調(diào)整截止頻率和提升量， 負責高頻噪聲的減少和向局部響應(Partial Response,以下簡稱"PR")波 形的均衡的一部分。雖然由LPF2312進行對PR波形的均衡，但由于頭的 上移量變動、介質(zhì)的不均勻性、電機的旋轉變動等諸多因素，由模擬的 LPF進行完全的均衡是很難的，所以使用配置在后級、更具適應性的濾波 器2315來再次對PR波形進行均衡。濾波器2315可以具有自適應地調(diào)整 其抽頭(tap )系數(shù)的功能。頻率合成器2314生成ADC2313的采樣用時鐘。
ADC2313是通過AD轉換直接得到同步采樣的結構。另外，除該結構 外，也可以是通過AD轉換得到非同步采樣的結構。此時，只要在ADC2313 的后級再設置零相位重啟部、時間(timing)控制部以及插值濾波器即可。 需要從非同步采樣得到同步采樣，這些電路塊承擔該作用。零相位重啟部
是用于確定初始相位的電路塊，為盡早得到同步采樣而被使用。在確定了 初始相位后，由時間控制部比較理想的采樣值和實際的采樣值，檢測相位
韻偏差。通過用這個確定插值濾波器的參數(shù)，能夠行到同步采fl-
軟輸出檢測部2320為避免碼間干擾所導致的解碼特性的變差而使用 作為維特比算法的 一 種的軟輸出維特比算法(Soft-Output Viterbi Algorithm,以下簡稱"SOVA")。即，為解決隨著近年來磁盤裝置的記錄密 度的提高，所記錄的碼間干擾變大，解碼特性變差這樣的課題，作為克服 該問題的方式，采用利用了碼間干擾所產(chǎn)生的局部響應的最大似然解碼 (Partial Response Maximum Likeihood,以下簡稱"PRML，，)方式。PRML 是求取使再現(xiàn)信號的局部響應的似然度最大的信號序列的方式。
在使用SOVA方式作為軟輸出檢測部2320時，輸出軟判定值。例如， 作為SOVA的輸出，假定輸出了 (-0.71， +0.18， +0.45, -0.45， -0.9)這 樣的軟判定值。這些值以數(shù)值來表示為0的可能性大還是為1的可能性大。
例如，第一個值"-0.71"表示為1的可能性大;第二個值"+0.18"表示為0的 可能性大，但為l的可能性也不小。以往的維特比檢波器的輸出是硬值， 是硬判定SOVA的輸出的。在上述例子的情況下，是(l, 0， 0， 1, 1)。 硬值僅表示是為O還是為1，失去了為哪種值的可能性高這樣的信息。因 此，向LDPC迭代解碼部2322輸入軟判定值更能提高解碼性能。
LDPC迭代解碼部2322具有從已被LDPC編碼的數(shù)據(jù)序列復原回 LDPC編碼前的序列的功能。作為解碼的方法，主要有sum-product解碼 法和min-sum解碼法，在解碼性能方面sum-product解碼法比較好，但 min-sum解碼法具有容易由硬件實現(xiàn)這樣的特征。在使用LDPC編碼的實 際的解碼操作中，通過在軟輸出^r測部2320和LDPC迭代解碼部2322之 間進行迭代解碼，能夠得到非常好的解碼性能。為此，實際上需要采用排 列多級軟輸出檢測部2320和LDPC迭代解碼部2322的結構。同步信號檢 測部2321具有檢測被附加在數(shù)據(jù)開頭的同步信號(Sync Mark),并識別 數(shù)據(jù)的開頭位置的功能。
RLL/DC-free解碼部2323對從LDPC迭代解碼部2322輸出的數(shù)據(jù)進 行寫通道2031的RLL/DC-free編碼部2303的逆操作，還原成原來的數(shù)據(jù) 序列。詳細情況在后面敘述。
反擾碼器2324進行寫通道2031的擾碼器2302的逆操作，還原成原 來的數(shù)據(jù)序列。這里所生成的數(shù)據(jù)被傳送給HDC2001 。
這里，說明"DC-free"。圖23的(a)和(b)是表示本發(fā)明第3實施 方式的DC-free特性的例子的圖。圖23的(a )是表示DC-free時和非DC-free 時的軟判定值的分布例子的圖。橫軸表示個數(shù)，縱軸表示軟判定值。另外， 縱軸是以士O為中心、包含正側和負側兩者的軟判定值的軸。實線所示的第 1特性2200表示DC-free時的分布。虛線所示的第2特性2300表示非 DC-free時的分布例子。所謂DC-free，如前所述是表示序列中所包含的0 和1的比特個數(shù)的比率為50%。換言之，是指如圖23的(a)的第1特性 2200所示，在圖22的LDPC迭代解碼部2322中的軟判定值分布中，±1/2 成為中心值，土O附近的分布量較少等。另一方面，在非DC-free時，例如
如圖23的(a)的第2特性2300所示，在軟判定值的分布中，±0附近的 分布量增加了。
圖23的(b)是表示DC-free時和非DC-free時的誤碼率特性的例子的圖。橫軸表示信噪比(Signal to Noise Ratio )，縱軸表示誤碼率(Bit Error Rate)。實線所示的第3特性2210表示DC-free時的誤碼率特性。虛線所 示的第4特性2310表示非DC-free時的誤碼率特性。如圖所示，在非 DC-free時，與DC-free時相比誤碼率變差了 。
圖24是表示圖22的RLL/DC-free編碼部2303的結構例的圖。 RLL/DC-free編碼部2303包括RLL編碼部2060、第1信號處理部2062、 直流分量除去編碼部2066。
RLL編碼部2060通過對從擾碼器2302輸出的數(shù)字信號序列進行游程 長度受限編碼，來生成第l編碼序列。第1信號處理部2062不改變從RLL 編碼部2060輸出的第1編碼序列中所包含的多個比特的個數(shù)地對第1編 碼序列執(zhí)行預定的信號處理，生成第2編碼序列。預定的信號處理只要是 不改變數(shù)字信號序列中所包含的多個比特的個數(shù)，可以是任意處理。例如， 可以是對數(shù)字信號序列中所包含的多個比特分別執(zhí)行比特反轉處理的處 理。直流分量除去編碼部2066從由RLL編碼部2060生成的第1編碼序 列、和由第1信號處理部2062生成的第2編碼序列中，選擇DC-free性高 的某一個編碼序列進行輸出。這里，在所要處理的數(shù)字信號序列是由300 比特構成的情況下，RLL/DC-free編碼部2303以30比特為1組，分10次 進行處理。這里，在RLL編碼部2060的編碼率為30/31時，分別從RLL 編碼部2060、第1信號處理部2062輸出的每一次的序列的比特數(shù)為31 比特。
一般，RLL編碼是按照規(guī)則(d, k)，使信號序列中存在的"O"的連續(xù) 長度受到限制地來執(zhí)行的。所謂規(guī)則(d, k),是對作為RLL編碼的結果 所生成的信號序列要求該信號序列中的兩個"l"之間存在的"O"的個數(shù)為d 以上、k以下的規(guī)則。這里，所謂"信號序列中的兩個'l，"，是指在從信號 序列中除去全部"O"后相鄰的兩個"l"。例如，在規(guī)則(d， k)是(O, 3) 時，可以說信號序列"0110100010，，滿足規(guī)則。而當規(guī)則(d, k)是(l， 3) 時，可以說信號序列"0110100010，，不滿足規(guī)則。因為信號序列中的第2比
特的"r，和與其相鄰的第3比特的"r，之間的"o，，的個數(shù)為o,不滿足i以上、
3以下的條件。換言之，在規(guī)則(d， k)下，當d不為0時，可以說該條 件是比較嚴格的條件。另外，規(guī)則(d， k)中的d和k都是0以上的整數(shù)。
在本第3實施方式的RLL編碼部2060中，不僅將上述規(guī)則 ( d， k)適用于"O"，也將規(guī)則(d， k)適用于'T，。所謂"將規(guī)則(d, k)適用于'l，"， 是表示信號序列中的兩個"O"之間存在的"l"的個數(shù)在d以上、k以下。即， RLL編碼部2060對"0"的連續(xù)長度適用規(guī)則(d0, k0 )，對"l"的連續(xù)長度 適用規(guī)則(dl， kl)，從而同時限制"O"和'T，兩者的連續(xù)長度。進而，RLL 編碼部2060將同時限制了 "0"和"1"兩者的連續(xù)長度的第1編碼序列輸出到 直流分量除去編碼部2066,并將經(jīng)由第1信號處理部2062使該編碼序列 反轉后的第2編碼序列也輸出到直流分量除去編碼部2066。通過采取這樣 的形式，輸入到直流分量除去編碼部2066的兩個編碼序列都能滿足RLL 特性。換言之，第1編碼序列對"O，，滿足規(guī)則(d0， k0),對1滿足規(guī)則(dl， kl );第2編碼序列對"O"滿足規(guī)則(dl， kl )，對1滿足規(guī)則(d0， k0 )。
在本第3實施方式的兩個規(guī)則(d0， k0 )、 ( dl， kl )中，d0和dl最 好都設定O值。因為如前所述在規(guī)則(d， k)中，若d不是O則該條件變 得非常嚴格，編碼率顯著下降。另外，kO和kl最好設定成kO的值大于或 等于kl。因為在本第3實施方式的存儲系統(tǒng)2100中，限制"O"的連續(xù)長度 要更優(yōu)先。另外，更好的是可以設定成kO = kl。因為當信號序列中的'T， 的個數(shù)過少時，圖22中的AGC2317和未圖示的時間控制部的性能會變差， 或者有時無法正常地進行動作。另外，顯然kO和kl是不為0的整數(shù)，且 必須分別設定成比dO、 dl大的值?？傊?，兩個規(guī)則(d0, k0)、 (dl， kl) 中的d0、 k0、 dl、 kl優(yōu)選被設定成具有以下所示的關系。如下這樣設定 時，由RLL編碼部2060和第1信號處理部2062生成的第1編碼序列、 和將第1編碼序列反轉后的第2編碼序列將具有相同的RLL特性。
d0 = dl = 0
k0 = kl>0
圖25是表示圖24的直流分量除去編碼部2066的結構例的圖。直流 分量除去編碼部2066包括編碼序列選擇部2074、選4奪識別信息生成部 2076、識別信息附加部2078。編碼序列選擇部2074從由RLL編碼部2060 生成的第l編碼序列、和由第1信號處理部2062生成的第2編碼序列中 選擇任一個編碼序列。選擇識別信息生成部2076生成表示由編碼序列選 擇部2074選擇的編碼序列的選擇識別信息。識別信息附加部2078在由編 碼序列選擇部2074選擇的編碼序列的任意位置附加由選擇識別信息生成 部2076生成的選擇識別信息。
下面具體進行說明。在由編碼序列選擇部2074選擇了第1編碼序列 時，在識別信息附加部2078中附加給第1編碼序列的選擇識別信息成為 "0"。另一方面，在由編碼序列選擇部2074選擇了第2編碼序列時，在識 別信息附加部2078中附加給第1編碼序列的選擇識別信息成為"l"。換言 之，附加了選擇識別信息"0"的第1編碼序列、或者附加了選擇識別信息"1" 的第2編碼序列被輸出到LDPC編碼部2304。另外，由識別信息附加部 2078附加選擇識別信息的位置可以是編碼序列中的任意的固定位置，例如 可以附加在編碼序列的最末尾。詳細情況在后面敘述，這里所附加的選擇 識別信息是判定比特，在解碼方通過解析被附加判定比特的位置和判定比 特的內(nèi)容，來實現(xiàn)合適的解碼處理。在前述的具體例子中，每一次中對31 比特的編碼序列附加1比特的選擇識別信息，輸出共計32比特的序列。 即，RLL/DC-free編碼部2303整體的編碼率成為30/32。
另外，編碼序列選擇部2074可以包括未圖示的第1連接部和第2連 接部。第1連接部使已經(jīng)由該編碼序列選擇部2074選擇過的編碼序列與 上述第1編碼序列連接起來。另外，第2連接部使已經(jīng)由該編碼序列選擇 部2074選擇過的編碼序列與上述第2編碼序列連接起來。此時，編碼序 列選擇部2074可以以由第1連接部連接起來的序列作為新的第1編碼序 列，以由第2連接部連接起來的序列作為新的第2編碼序列，選擇任意一 個編碼序列。即，編碼序列選擇部2074以將過去所選擇的編碼序列和作 為當前選擇的候選的編碼序列連接起來后的序列為對象，進行選擇判定， 由此能夠提高長區(qū)間的DC-free特性。
圖26的(a) ~ (c)是表示圖25的編碼序列選擇部2074的第1 ~第 3結構例的圖。圖26的(a)是表示圖25的編碼序列選擇部2074的第1 結構例的圖。第1結構中的編碼序列選擇部2074包括第1比率計算部 2080、第2比率計算部2082、選擇輸出部2084。
第1比率計算部2080計算第1編碼序列所包含的多個比特中、表示0 的比特和表示1的比特的比率。第2比率計算部2082計算第2編碼序列 所包含的多個比特中、表示0的比特和表示1的比特的比率。選擇輸出部 2084從由第1比率計算部2080計算出的比率和由第2比率計算部2082 計算出的比率中，選擇與更接近50 %的比率對應的編碼序列進行輸出。
下面用具體例子進行說明。首先，假定在時刻t＝l時，從RLL編碼
部2060、第1信號處理部2062分別輸出了 31比特的編碼序列。此時，第 1比率計算部2080、第2比率計算部2082解析各編碼序列中所包含的比 特，計算比率。這里，當被輸入到第1比率計算部2080的編碼序列所包 含的比特中，表示0的比特有14比特，表示1的比特有17比特時，比率 由第1比率計算部2080按下式算出。
比率t=1=(表示0的比特數(shù)+1 ) / (編碼序列的比特數(shù)+1 ) = (14+1) / ( 31 + 1 ) -46.9%
另外，輸入到第2比率計算部2082的編碼序列所包含的比特中、表 示0的比特有17比特、表示1的比特有14比特。因為被輸入到第2比率 計算部2082的編碼序列是將輸入到第1比率計算部2080的編碼序列邏輯 反轉后的序列。因此，比率h由第2比率計算部2082如下式那樣算出。 另外，之所以在上式和下式的右邊的分子中分別加上"1"和"0"，是因為將 各自的選擇識別信息分別假定為了"0"和'T，。另外，在上式和下式的右邊 分母中加"l"，是為了計算包含選擇識別信息的序列的O的個數(shù)的比例。
比率t=1- (表示0的比特數(shù)+0) / (編碼序列的比特數(shù)+1 ) = (17+0) / ( 31 + 1 ) =53.1 %
這里，若將第1編碼序列和第2編碼序列的比率記為"(50士a) %，，， 則兩者的a都是a= 3.1。因此，可以說兩者的比率都相同程度地接近50 %,所以可以選擇任一個編碼序列。在這樣的情況下，優(yōu)選選擇第1編碼 序列。第l編碼序列不經(jīng)由第l信號處理部2062，在后述的RLL/DC-free 解碼部2323中無需執(zhí)行與第1信號處理部2062對應的處理。因此，在選 擇了第l編碼序列時，能夠減少存儲系統(tǒng)2100中的處理功率。以下，作 為在t = 0時a相同的情況下選擇了第1編碼序列的情況來進行說明。
如上所述在t-l時，由選擇輸出部2084選擇第1編碼序列。另外， 存儲所選擇的第1編碼序列中表示0的比特數(shù)"14"。接下來，在1 = 2時也 和t = 1時一樣，假定從RLL編碼部2060、第1信號處理部2062分別輸 出了 31比特的編碼序列。這里，當輸入到第1比率計算部2080的編碼序 列所包含的比特中、表示0的比特有11比特，表示1的比特有20比特時， 比率如下這樣計算。
比率t = 2=(表示0的比特數(shù)+l) / ((編碼序列的比特數(shù)+1 ) xt)= (14+1 + 11 + 1 ) / ((31 + 1 ) x2) =42.2%
上述與t= 1時不同，第1比率計算部2080對由第1連接部將在t= 1 時選擇的編碼序列與t=2時的第1編碼序列連接起來后的序列計算比率。 即，t= 1時選擇的第1編碼序列中表示0的比特的個數(shù)"14+1"、和t = 2
時第1編碼序列中的表示o的比特的個數(shù)"ii+r，在上式的分子中被加起來 了。另外，上式中的分母成為兩組編碼序列的比特數(shù)。
另外，輸入到第2比率計算部2082的編碼序列所包含的比特中、表 示0的比特有20比特，表示l的比特有l(wèi)l比特。這樣，由第2比率計算 部2082如下這樣計算比率。此時，第2編碼序列的比率更接近50 % ,所 以在t = 2時，由選擇輸出部2084選擇第2編碼序列。
比率t=2(表示0的比特數(shù)+0) / ((編碼序列的比特數(shù)+1 ) xt)= (14+1+20+0) / (( 31+1 ) x2) ≈54.7%
以下，在t= 3以后也同樣地計算比率。這里，t:n時的比率如下那樣 表示。n是l以上的整數(shù)。另外，所謂Nbit(m),是表示在t:m時選擇 的編碼序列所包含的比特中、表示O的比特的個數(shù)。另外，Nbit(n)表示 成為計算比率的對象的編碼序列所包含的比特中、表示0的比特的個數(shù)。 假定成為計算比率的對象的編碼序列中也包含選擇識別信息。<formula>see original document page 92</formula>
圖26的(b)是表示圖25的編碼序列選擇部2074的第2結構例的圖。 第2結構中的編碼序列選擇部2074包括第1合計部2086、第2合計部2088、 選擇輸出部2084。第l合計部2086對第1編碼序列所包含的多個比特進 行合計，生成第l合計值。第2合計部2088對第2編碼序列所包含的多 個比特進行合計，生成第2合計值。編碼序列檢測部對由第l合計部2086 生成的第1合計值和由第2合計部2088生成的第2合計值進行比較，檢 測出第1編碼序列和第2編碼序列中與較小的合計值對應的編碼序列。選 擇輸出部2084從第1編碼序列和第2編碼序列中選擇由序列檢測部檢測 出的編碼序列進行輸出。
下面用具體例子進行說明。首先，在t = 1時，假定從RLL編碼部2060、 第1信號處理部2062分別輸出了 31比特的編碼序列。此時，第l合計部 2086、第2合計部2088分別對各編碼序列所包含的比特進行合計。在合 計中，可以將0置換成"+l",并將1置換成"-l"來合計。通過這樣合計，當表示0和1的比特的個數(shù)相等時，合計值變成O。因此，在選擇輸出部2084中，只要選擇合計值接近0的編碼序列即可，例如只要選擇合計值的 絕對值較小的編碼序列即可。另外，該方法也被稱為連續(xù)數(shù)字加法 (Running Digital Summation,以下簡稱"RDS，，)。
這里，在t = 1時，當輸入到第1合計部2086的編碼序列所包含的31 個比特中、表示0的比特有14比特，表示1的比特有17比特時，比率如 下這樣計算。另外，之所以在右邊第1項的被乘數(shù)中加"l",是因為將選 擇識別信息假定為了 0。
RDSabs= I ( 14+1 ) x (+1 ) +nx (-1 ) | = 2
另外，輸入到第2合計部2088的編碼序列所包含的比特中，表示0 的比特有17比特，表示1的比特有14比特。因此，比率如下這樣計算。 另外，之所以在右邊第2項加"1"，是因為將選擇識別信息假定為1。
RDSabs= |17x ( +1 ) + ( 14+1 ) x ( -l ) | = 2
這里，在t= 1時，第1編碼序列和第2編碼序列的RDSabs都成為相 同的值，所以選擇任一個編碼序列都可以。換言之，第1編碼序列和第2 編碼序列是彼此邏輯反轉的關系，所以各自的RDSabs總是相同的。這里， 所謂"總是相同"，包含該時刻的RDS相同的意思。即，雖然t = 1時的RDSabs 相同，但對于后述的t = 2時的RDSabs,由于是反應出t=l時所選擇的 RDS如地進行計算的，所以并不是恒定相同。另外，當兩個RDSabs相同時， 優(yōu)選選擇第l編碼序列。第l編碼序列不經(jīng)由第l信號處理部2062，在后 述的RLL/DC-free解碼部2323中無需執(zhí)行與第1信號處理部2062對應的 處理。所以選擇第1編碼序列能夠減少存儲系統(tǒng)2100中的處理功率。以 下，作為在t-l時選擇第1編碼序列的情況進行說明。另外，計算絕對值 前的關于第1編碼序列的RDS被作為"RDS, = -2"存儲起來。
接下來，在1 = 2時，與1=1時一樣，假設從RLL編碼部60、第l信 號處理部2062分別輸出了 31比特的編碼序列。這里，當輸入到第l合計 部2086的編碼序列所包含的比特中、表示0的比特有11比特，表示1的 比特有20比特時，RDS如下這樣計算。與t-l時不同，在t:2時，將t =1時所選擇的編碼序列的RDS也考慮進來進行計算。
RDSabs= |RDS,+ ( 11 + 1 ) x ( +1 ) +20x ( -1 ) I = 1-2+ ( -8 ) | = 10
另外，輸入到第2合計部2088的編碼序列所包含的比特中，表示0的比特有20比特，表示1的比特有11比特。因此，比率如下這樣計算。
此時，因為第2編碼序列的RDS較小，所以在t = 2時由選擇輸出部2084
選擇第2編碼序列。另外，存儲RDS2二6。
RDSabs = IRDS!+20x (+1 ) + ( 11 + 1) x (-i) | = |-2+ (+8) | = 6
以下，對t= 3以后的情況同樣地進行RDSabs的計算。這里，t-n時
的RDSabs (n)如下這樣表示。t是l以上的整數(shù)。另外，所謂NbitO(m)，
是表示在t = m時選擇的編碼序列和選擇識別信息所包含的比特中、表示0
的比特的個數(shù)。另外，所謂NbiU (m),是表示在t = m時選擇的編碼序
列和選擇識別信息所包含的比特中、表示l的比特的個數(shù)。但NbitO(n)、
Nbitl (n)分別表示成為計算合計值的對象的編碼序列所包含的比特中、
表示0的比特的個數(shù)和表示1的比特的個數(shù)。 <formula>see original document page 94</formula>
這里，說明本第3實施方式中的RDS(n)的收斂性。這里，所謂RDS (n)是表示在RDS^ (n)中計算絕對值前的值。另外，所謂"RDS(n) 的收斂性，，，包括n無限大、RDS(n)成為0的情況等，另外，還包括RDS (n)至少不發(fā)散，且在任意的時刻t以±0為中心振動的情況等。通過生 成具有這樣的性質(zhì)的RDS (n)，能夠總是維持良好的DC-free特性。
下面用具體例子來說明。這里，假定時刻n= 1 - 5時的各編碼序列中 的RDS如下這樣計算。另外，所謂RDS1 (n),表示第1編碼序列中的 RDS;所謂RDS2(n)，表示第2編碼序列中的RDS。
RDS1 (n) - {+5， +7， -1, -6， -4}
RDS2 (n) = {-5, -7， +1， +6, +4}
這里，關于11=1時，如前所述RDSabs相同，假定選4奪了 RDS1 (n)。 這樣，在n = 1 ~ 5時所計算的RDS ( n)如下這樣表示。 RDS (n) = (5， -2， -1， 5, 1}
上式表示當任意時刻n的RDS(n)在0以上時，在接下來的時刻(n+l ) 選擇具有負的RDS的編碼序列，并且趨近于0。另外，表示當任意的時刻 n的RDS (n)在0以下時，在接下來的時刻(n+l )選擇具有正的RDS 的編碼序列，且趨近于0。這里，在第3實施方式中，如前所述第1編碼序列和第2編碼序列是彼此邏輯反轉的序列，所以RDSl(n)和RDS2(n) 成為正負反轉的值。于是，在任意的n, —者的RDS必定是另一者的RDS 的符號反轉了的值。因此，RDS (n)如上式所示，具有在任意的n不發(fā) 散，且以±0為中心振動的性質(zhì)。換言之，通過使第l編碼序列和第2編碼 序列為彼此反轉的關系，RDS(n)能夠具有良好的收斂性，所以保證且 能維持較高的DC-free特性。并且，如前所述，第1編碼序列和第2編碼 序列具有相同的RLL特性。因此，通過本第3實施方式所示的方案，存 儲系統(tǒng)2100能夠同時提高RLL特性和DC-free特性。另外，在后述的圖 26的(c)所示的方案中，顯然也能得到同樣的效果。
上述中的編碼序列選擇部2074的動作的特征在于，在某時刻既進行 區(qū)間運算處理，又在過去的連續(xù)時刻間進行移動運算處理。這樣，通過組 合區(qū)間處理和移動處理，在長區(qū)間、例如300比特序列整體中DC-free性 被提高了 。
另外，關于第1合計部2086、第2合計部2088中的合計處理，也可 以原樣地對編碼序列所包含的表示0或1的比特進行合計。此時，在選擇 輸出部2084中，成為選擇與合計值更接近編碼序列的個數(shù)的一半的值對 應的編碼序列。
圖26的(c)是表示圖25的編碼序列選擇部2074的第3結構例的圖。 第3結構中的編碼序列選擇部2074包括第1移動加法部2090、第1最大 值檢測部2092、第2移動加法部2094、第2最大值檢測部2096、選擇輸 出部2084。第1移動加法部2090通過對第1編碼序列所包含的多個比特 進行移動加法運算，生成與多個比特相同個數(shù)的第l移動加法值。第l最 大值檢測部2092 4全測由第1移動加法部2090生成的多個第l移動加法值 中的最大值。第2移動加法部2094通過對第2編碼序列所包含的多個比 特進行移動加法運算，生成與多個比特相同個數(shù)的第2移動加法值。第2 最大值檢測部2096檢測由第2移動加法部2094生成的多個第2移動加法 值中的最大值。編碼序列檢測部對由第1最大值檢測部2092檢測出的最 大值和由第2最大值檢測部2096檢測出的最大值進行比較，檢測出第1 編碼序列和第2編碼序列中與較小的最大值對應的編碼序列。選擇輸出部 2084選擇第1編碼序列和第2編碼序列中的由序列檢測部檢測出的編碼序 列進行輸出。
編碼序列選擇部2074的第3結構例同第2結構例一樣，選擇輸出部 2084通過在第1移動加法部2090、第2移動加法部2094中分別計算各編 碼序列的RDS來選擇編碼序列。在第3結構例中，選擇32比特的RDS 的計算過程中的最大值較小的編碼序列，這一點與僅考慮32比特的RDS 計算的最終計算值來選擇接近O的編碼序列的第2結構例是不同的。換言 之，第3結構例在預定的區(qū)間中、在多個區(qū)間中，都利用移動運算進行選 擇處理。通過這樣的方案，在區(qū)間中途也能選擇DC-free性良好的序列。
這里，在每個時刻t都如下那樣導出"RDS的計算過程中的最大值"。 所謂Min(y(O), y(l)}，是表示選擇較小的值，并輸出所選擇的那個 序列的編號的函數(shù)。例如，當y(0)〉y(l)時，S(t)成為1。另外， 所謂max(x),是表示檢測x中的最大值的函數(shù)。另外，n表示(t-l )x32+l ~ 32xt范圍的值。另外，Bit (m, j)在第j編碼序列中第m個比特為0時 表示+ 1、在其為1時表示-1。
S (t) = Min { MaxRDS ( 1 )， MaxRDS ( 2 )}
MaxRDS ( 1 ) = max {RDS ( n， 1 )}
MaxRDS ( 2 ) = max { RDS ( n， 2 )}
<formula>see original document page 96</formula>
<formula>see original document page 96</formula>
另外，Bit(m, 1)、 Bit(m， 2)在t每次增加時，如下這樣置換所選 擇的序列的比特，然后進行計算。
Bit ( m, 1 ) = Bit ( m, 2 ) = Bit ( m, S (t-1 )) :m = (t-1 ) x32+l ~ tx32， t≠l
這里，對于圖26的(c)所示的編碼序列選擇部2074的第3結構例 的動作，與圖26的(b)所示的編碼序列選擇部2074的第2結構例的動 作進行比較。圖27是表示圖26的(b)和圖26的(c)分別所示的編碼 序列選擇部2074的動作的差異的圖。橫軸表示時間，縱軸表示RDS。這 里，2400A表示第1編碼序列中的RDS的變化趨勢。另外，2400B表示第 2編碼序列中的RDS的變化趨勢。在圖26的(b)所示的編碼序列選擇部 2074的第2結構例中，比較作為RDS的區(qū)間運算的最終值的RDSA和RDSB，選擇較小的那個編碼序列。在圖27中，因為RDSA<RDSB,所以 選#4命出部2084選擇第1編碼序列。另一方面，在圖26的(c)所示的 編碼序列選擇部2074的第3結構例中，各比特中的RDS、即對32個比特 順次進行移動運算處理后的絕對值中，比較最大值，選擇較小的那個編碼 序列。在圖27中，對于第l編碼序列，MaxA是最大值；對于第2編碼序 列，MaxB是最大值。這里，由于MaxA〉MaxB ，所以選4奪輸出部2084選 擇第2編碼序列。將任一個結構例適用于編碼序列選擇部2074,都能選擇 DC-free性高的編碼序列。
圖28是表示圖22的RLL/DC-free解碼部2323的結構例的圖。 RLL/DC-free解碼部2323包括判定比特取得部2068、 RLL解碼部2070、 第2信號處理部2072。判定比特取得部2068取得附加在由LDPC迭代解 碼部2322輸入的編碼序列中的預定的判定比特。第2信號處理部2072根 據(jù)由判定比特取得部2068取得的判定比特，對編碼序列執(zhí)行如下處理 執(zhí)行與在第1信號處理部2062中執(zhí)行的預定的信號處理相反的信號處理 并輸出。例如，當在圖24的第1信號處理部2062中進行了比特反轉處理
定比特取得部2068取得的判定比特，第2信號處理部2072執(zhí)行原樣輸出 編碼序列所包含的多個比特的處理。RLL解碼部2070通過對由第2信號 處理部2072輸出的編碼序列進行游程長度受限解碼，來生成數(shù)字信號序列。
上述這些結構，硬件方面可以由任意的計算機的CPU、存儲器及其他 LSI來實現(xiàn)，軟件方面可以由載入到存儲器中的具有通信功能的程序等來 實現(xiàn)，但這里，描述軟硬件相結合來實現(xiàn)的功能塊。因此，本領域技術人 員能夠理解這些功能塊可以僅由硬件實現(xiàn)，也可以僅由軟件實現(xiàn)，或者由 它們的組合等各種各樣的形式來實現(xiàn)。
根據(jù)本第3實施方式，通過以RLL編碼后的信號序列和對該信號序 列施加比特反轉處理后的信號序列為對象，所生成的序列成為邏輯反轉的 關系，所以第1編碼序列和第2編碼序列成為彼此反轉的關系，因而所計 算的RDS (n)能夠具有良好的收斂性，所以保證了較高的DC-free特性， 并且能夠維持。進而，如前所述第1編碼序列和第2編碼序列具有相同的 RLL特性。因此，通過本第3實施方式所示的方案，存儲系統(tǒng)2100能夠同時提高RLL特性和DC-free特性。另外，通過比特反轉處理，能夠不增 加序列所包含的比特個數(shù)地生成不同的序列。
另外，由于序列所包含的比特個數(shù)沒有增加，所以能夠不降低整體的 編碼率地得到編碼序列。另外，通過將表示選擇了哪個編碼序列這一情況 的信息附加在編碼序列中，在解碼方能夠容易地判別所選擇的編碼序列。 另外，編碼序列選擇部2074以將過去選擇過的編碼序列和當前成為候選 的編碼序列連接起來的序列為對象，進行選擇判定，從而能夠提高長區(qū)間 的DC-free特性。在編碼序列選擇部2074中，通過組合區(qū)間處理和移動處 理來計算RDS，能夠在長區(qū)間、例如300比特的序列整體中提高DC-free 性。另外，通過選擇表示0的比特與表示1的比特的比率接近50 %的序列， 能夠選擇DC-free性高的編碼序列。另外，通過對編碼序列所包含的多個 比特進行合計，并選擇與較小的合計值對應的序列，能夠選擇DC-free性 高的編碼序列。另外，通過使用對編碼序列所包含的多個比特進行移動加 法運算后的結果中的最大值來選擇序列，能夠選擇DC-free性高的編碼序 列。通過執(zhí)行與在編碼方所執(zhí)行的DC-free編碼對應的處理，能夠解碼出 原來的數(shù)字信號序列。通過執(zhí)行DC-free性高的編碼處理，能夠更加快速 地訪問存儲系統(tǒng)。另外，由于不需要安裝多余的硬件，所以能夠?qū)崿F(xiàn)小規(guī) 模的半導體集成電路。
在本第3實施方式中，R/W通道2003可以^皮一體集成在一個半導體 襯底上。另外，在本第3實施方式的編碼序列選擇部2074中，說明了區(qū) 間運算處理或者移動運算處理。但不限于此，也可以通過進行區(qū)間平均處 理或者移動平均處理來進行DC-free性高的編碼序列的選擇。此時也能得 到同樣的效果。
(第4實施方式)
第4實施方式涉及對存儲介質(zhì)的訪問技術，特別涉及調(diào)整從存儲介質(zhì) 讀出的信號的振幅的振幅調(diào)整裝置、振幅調(diào)整方法、以及存儲系統(tǒng)。 首先說明第4實施方式的背景技術。
近年來，使用了硬盤的存儲裝置正在成為個人計算機、硬盤記錄器、 攝像機、便攜式電話等各種領域所必需的裝置。使用了硬盤的存儲裝置因 所適用的領域不同，所要求的規(guī)格也多種多樣。例如，對于安裝在個人計算機中的硬盤，要求高速性、大容量性。然而，越是高速化，每單位時間 內(nèi)操作的數(shù)據(jù)量就越增加，所以每單位時間的誤碼也成比例增加。這樣， 修正所有誤碼就變得困難，結果有時對硬盤的訪問所需要的時間會增多， 成為高速化的發(fā)展瓶頸。
一般，作為讀出存儲在存儲裝置中的信號的元件，使用磁阻元件(Magneto Resistive )。但是，經(jīng)由；茲阻元件從存儲裝置讀出的再現(xiàn)信號波 形存在正脈沖的輸出振幅和負脈沖的輸出振幅不對稱(以下記為"振幅的 非對稱性")的問題(例如參照非專利文獻1)。振幅的非對稱性(Amplitude Asymmetry )問題是因磁阻元件降低了正脈沖和負脈沖中某 一者的輸出振 幅地輸出而產(chǎn)生的，稱為兩脈沖的動態(tài)范圍不同。振幅的非對稱性顯著出 現(xiàn)時，在磁阻元件的后級執(zhí)行的數(shù)據(jù)檢測處理的檢測精度會變差。因而， 數(shù)據(jù)檢測后所執(zhí)行的糾錯解碼的修正能力就會下降。在這樣的情況下，為 了正確地再現(xiàn)存儲在存儲裝置中的數(shù)據(jù)，需要再次訪問存儲裝置，所以存 儲裝置的高速化就變得困難。作為消除該非對稱性的技術，以往是控制施 加給磁阻元件的偏置磁場的(例如參照日本特開平4-205卯3號公報)。另 外，通過調(diào)整模數(shù)轉換器的零電平，也能修正非對稱性(例如參照日本特 開平5-205205號公報)。另外，通過反饋糾錯處理后的結果，也能修正非 對稱性(例如參照日本特開平11-238205號公報)。
〔非專利文獻1〕 Akihiko Takeo、 et. al.、 "Characterization of GMR Nonlinear Response and the Impact on BER in Perpendicular Magnetic Recording" 、 IEEE Transactions on Magnetics 、 July,2004、 Vol.40 、 No.4
下面說明第4實施方式所要解決的課題。
本發(fā)明人在這樣的狀況下認識到以下課題。即，存在如下課題用模 擬電路動作會變得不穩(wěn)定，所以準確地修正非線性是很困難的，并且電路 規(guī)模會增大。而若用數(shù)字處理修正非線性，則存在如下課題反饋環(huán)路會 導致延遲的產(chǎn)生，或者模數(shù)轉換器中比特數(shù)的增加會導致電路規(guī)模的增 大。
本發(fā)明的第4實施方式是鑒于這樣的情況而設計的，其總體目的在于 提供一種能以更小的電路規(guī)模減少振幅的非對稱性的存儲裝置。
為解決上述課題，本發(fā)明第4實施方式的一個方案的振幅調(diào)整裝置包 括輸入部和模數(shù)轉換部。輸入部輸入模擬信號，所述模擬信號是經(jīng)由磁阻元件輸出的模擬信號，且正區(qū)間中的動態(tài)范圍與負區(qū)間的動態(tài)范圍非對 稱，任意一個區(qū)間中包含非線性區(qū)間。模數(shù)轉換部在由輸入部輸入的模擬 信號的振幅存在于非線性區(qū)間時，對模擬信號調(diào)整振幅，并轉換成數(shù)字信 號進行輸出。另外，模數(shù)轉換部具有前置調(diào)整部，在將模擬信號轉換成數(shù) 字信號之前調(diào)整模擬信號的振幅，使得抵消非線性區(qū)間中的非線性。
這里，所謂"非線性區(qū)間"，包括在磁阻元件的輸入輸出特性中，輸入 到磁阻元件的模擬信號的振幅被產(chǎn)生畸變地輸出的區(qū)間等。另外，所謂"前 置調(diào)整部，調(diào)整模擬信號的振幅，使得抵消非線性區(qū)間中的非線性"，包 括作為其輸入輸出特性，具有非線性區(qū)間中的輸入輸出特性的逆特性、或
者具有近似于逆特性的特性的前置修正部等。
根據(jù)該方案，在模數(shù)轉換部中，通過調(diào)整模擬信號的振幅，能夠抵消 在磁阻元件中產(chǎn)生的振幅的非線性。另外，通過抵消在磁阻元件中產(chǎn)生的 振幅的非線性，能夠提高在后級執(zhí)行的數(shù)據(jù)檢測的檢測精度。并且，還能 改善在更后級執(zhí)行的糾錯解碼后的誤碼特性。
前置調(diào)整部可以通過使非線性區(qū)間中的輸入輸出特性成為相當于雙 曲正切函數(shù)的倒數(shù)的值，來調(diào)整非線性區(qū)間中的模擬信號的振幅。前置調(diào) 整部可以在非線性區(qū)間所包含的多個部分區(qū)間中，對于多個部分區(qū)間中的 第1部分區(qū)間的輸入輸出特性，設定具有至少比1大的第l傾角的一次函 數(shù)，另外，作為多個部分區(qū)間中與第1部分區(qū)間相連接的第2部分區(qū)間的 輸入輸出特性，設定具有不同于第1傾角的傾角的一次函數(shù)。這里，所謂 "相當于雙曲正切函lt的倒數(shù)的值"，包括至少近似于雙曲正切函數(shù)的輸入輸出特性的值等，例如，包括對雙曲正切函數(shù)的輸入輸出特性與n次函數(shù) (n是大于或等于1的整數(shù))的輸入輸出特性進行相加、相減、相乘、或 相除后的多個值等。另外，所謂"相連接"，包括第1部分區(qū)間的終點和第 2部分區(qū)間的始點相一致等，還包括第1部分區(qū)間的始點和第2部分區(qū)間 的終點相一致。
前置調(diào)整部可以具有多個電阻元件和比較部。多個電阻元件是串聯(lián)設 置的多個電阻元件，以具有一定電壓的參考信號為輸入，順次地分別對后 級的電阻元件輸出被進行了振幅調(diào)整的參考信號。比較部對從多個電阻元 件的每一個輸出的參考信號與從輸入部輸入的模擬信號的振幅分別進行 比較，由此調(diào)整模擬信號的振幅。另外，可以使多個電阻元件中的各個電阻元件的電阻值具有非均一性，由此改變振幅調(diào)整的幅度。另外，可以是間中的非線性。這里，所謂"使各個電阻元件的電阻值具有非均一性"，包件的電阻值等，在多個電阻元件中，可以存在多個具有相同電阻值的電阻 元件。根據(jù)該方案，只要分別設定模數(shù)轉換部所包含的多個電阻元件的電 阻值，就能以小規(guī)模的電路實現(xiàn)模擬信號的振幅的非對稱性的減少。
前置調(diào)整部可以還包括與多個電阻元件中的至少 一個以上電阻元件 的輸入端相連接的參考電壓控制部，該參考電壓控制部通過對各個輸入端 施加相對應的參考電壓，來調(diào)整分別從上述多個電阻元件輸出的參考信號 的振幅。此時，多個電阻元件可以具有相同的電阻值。另外，參考電壓控 制部可以對多個電阻元件中的與非線性區(qū)間對應的電阻元件的輸入端施由此調(diào)整非線性區(qū)間中的非線性。這里，所謂"與...對應的參考電壓"，包 括分別對應于各個電阻元件確定的參考電壓，可以預先設定，也可以按照 磁阻元件的質(zhì)量動態(tài)地變化。根據(jù)該方案，通過參考電壓控制部能夠靈活 地控制參考信號的振幅。另外，由于能夠使模數(shù)轉換部所包含的多個電阻 元件的電阻值相同，所以能夠降低電路成本。另外，能夠以小規(guī)模的電路 實現(xiàn)模擬信號的振幅的非對稱性的減少。
本發(fā)明第4實施方式的另一方案是振幅調(diào)整方法。該方法包括輸入的 步驟和輸出的步驟。輸入的步驟是輸入模擬信號，所述模擬信號是經(jīng)由磁 阻元件輸出的模擬信號，且正區(qū)間中的動態(tài)范圍與負區(qū)間中的動態(tài)范圍非 對稱，任意一個區(qū)間中包含非線性區(qū)間。輸出的步驟對存在于非線性區(qū)間 的模擬信號調(diào)整其振幅，使得抵消非線性區(qū)間中的非線性，然后轉換成數(shù) 字信號進行輸出。根據(jù)該方案，在輸出的步驟中，通過調(diào)整模擬信號的振 幅，能夠抵消磁阻元件中所產(chǎn)生的振幅的非線性。另外，通過抵消磁阻元 件中所產(chǎn)生的振幅的非線性，能夠提高在后級執(zhí)行的數(shù)據(jù)檢測的檢測精 度。另外，能夠改善在更后級執(zhí)行的糾錯解碼后的誤碼特性。
本發(fā)明第4實施方式的另一方案是存儲系統(tǒng)。該存儲系統(tǒng)是具有向存儲裝置寫入數(shù)據(jù)的寫通道和讀出存儲裝置所存儲的數(shù)據(jù)的讀通道的信號存儲系統(tǒng)。寫通道包括第1編碼部，對數(shù)據(jù)進行游程長度編碼；第2編 碼部，對由第1編碼部編碼后的數(shù)據(jù)，使用低密度奇偶校驗碼進行編碼； 寫入部，將由第2編碼部編碼后的數(shù)據(jù)寫入存儲裝置。讀通道包括輸入部、 模數(shù)轉換部、軟輸出檢測部、第l解碼部、第2解碼部。輸入部輸入模擬 信號，所述模擬信號是經(jīng)由磁阻元件從存儲裝置輸出的模擬信號，且正區(qū) 間中的動態(tài)范圍與負區(qū)間中的動態(tài)范圍非對稱，任意一個區(qū)間中包含非線 性區(qū)間。模數(shù)轉換部將從輸入部輸入的模擬信號轉換成數(shù)字信號進行輸 出。軟輸出檢測部計算從模數(shù)轉換部輸出的數(shù)字信號的似然度，輸出軟判 定值。第1解碼部對從軟輸出檢測部輸出的數(shù)據(jù)進行解碼，對應于第2編 碼部。第2解碼部對由第1解碼部解碼后的數(shù)據(jù)進行解碼，對應于第1編 碼部。模數(shù)轉換部具有前置調(diào)整部，當由輸入部輸入的模擬信號的振幅存 在于非線性區(qū)間時，在將模擬信號轉換成數(shù)字信號之前對模擬信號調(diào)整振 幅，使得抵消非線性區(qū)間中的非線性。根據(jù)該方案，能夠降低磁阻元件中 產(chǎn)生的振幅非對稱性所帶來的影響，能夠更加快速地訪問存儲系統(tǒng)。
本發(fā)明第4實施方式的另一方案也是存儲系統(tǒng)。該存儲系統(tǒng)還包括存 儲數(shù)據(jù)的存儲裝置，和控制對存儲裝置的寫入和從存儲裝置的讀出的控制 部。讀通道按照控制部的指示，經(jīng)由磁阻元件讀出存儲在存儲裝置中的數(shù) 據(jù)；寫通道按照控制部的指示，將編碼后的數(shù)據(jù)寫入存儲裝置。根據(jù)該方 案，能夠降低磁阻元件產(chǎn)生的振幅非對稱性所帶來的影響，能夠更加快速 地訪問存J諸系統(tǒng)。
本發(fā)明第4實施方式的另一方案是振幅調(diào)整裝置。該裝置被一體集成 在一個半導體襯底上。根據(jù)該方案，通過被一體集成，能夠?qū)崿F(xiàn)小規(guī)模的 半導體集成電路。
本發(fā)明第4實施方式的再一個方案是記錄信息讀取裝置。記錄信息讀 取裝置包括模擬信號輸入部，輸入從讀取記錄在盤中的記錄信息的讀取 部輸出的模擬信號；模數(shù)轉換部，在從模擬信號輸入部輸入模擬信號并將 其轉換成數(shù)字信號時，在模擬信號的輸入電平的正區(qū)間或負區(qū)間的任一個 區(qū)間中，輸入輸出特性中的模擬信號與數(shù)字信號的關系在模擬信號的輸入 電平較小時和模擬信號的輸入電平較大時是不同的。模數(shù)轉換部可以包 括串聯(lián)設置的多個電阻元件，該電阻元件以具有一定電壓的參考信號為 輸入，順次地分別對后級的電阻元件輸出被進行了振幅調(diào)整的參考信號；
比較部，對從多個電阻元件的每一個輸出的參考信號與從上述輸入部輸入 的模擬信號的輸入電平分別進行比較，由此調(diào)整上述模擬信號的輸入電 平。多個電阻元件可以通過使各個電阻元件的電阻值具有非均一性，來改 變輸入電平調(diào)整的幅度。
本發(fā)明第4實施方式的另一方案是記錄信息讀取裝置。該裝置包括 模擬信號輸入部，輸入從讀取記錄在盤中的記錄信息的讀取部輸出的;f莫擬 信號；模數(shù)轉換部，在從模擬信號輸入部輸入模擬信號并將其轉換成數(shù)字 信號時，輸入輸出特性中的模擬信號與數(shù)字信號的關系可變；控制部，根 據(jù)模數(shù)轉換部的輸出，確定模數(shù)轉換部的輸入輸出特性中的模擬信號與數(shù) 字信號的關系。模數(shù)轉換部具有被輸入模擬信號的可變電阻，控制部可以 決定上述可變電阻的電阻值。
另外，將以上結構要件的任意組合、本發(fā)明的結構要件以及表達方式 在方法、裝置、系統(tǒng)等之間相互置換的方案，作為本發(fā)明的實施方式也是 有效的。
在具體說明本發(fā)明的第4實施方式之前，先敘述本第4實施方式的存 儲裝置的概要。本第4實施方式的存儲裝置具有硬盤控制器、磁盤裝置、 包括讀通道和寫通道的讀寫通道。在磁盤裝置中，通常通過包括磁阻元件 (Magnetro Resistive,以下簡稱"MR元件")的頭，讀出存儲在硬盤中的 數(shù)據(jù)。這里，從硬盤讀出的信號的波形有時正脈沖的輸出振幅和負脈沖的 輸出振幅不對稱，成為高速化的發(fā)展瓶頸。因此，在本發(fā)明的第4實施方 式中，在將讀通道讀出的模擬信號轉換成數(shù)字信號時，改善振幅的非對稱 性。通過使模數(shù)轉換器的輸入輸出特性具有抵消振幅的非對稱性那樣的特 性，來減少振幅的非對稱性，詳細情況在后面敘述。
以下，使用附圖詳細說明本發(fā)明的第4實施方式。
圖29是表示本發(fā)明第4實施方式的磁盤裝置3100的結構的圖。圖29 的磁盤裝置3100大致由硬盤控制器3001 (以下簡稱為"HDC3001")、中央 處理運算裝置3002 (以下簡稱為"CPU3002")、讀寫通道3003 (以下簡稱 "R/W通道3003")、音圈電機/主軸電機控制部3004 (以下簡稱"VCM/SPM 控制部3004，，)、以及盤盒3005(以下簡稱"DE3005")構成。 一般，HDC3001 、 CPU3002、 R/W通道3003以及VCM/SPM控制部3004被構成在同 一基板 上。
HDC3001包括控制HDC3001整體的主控制部3011、數(shù)據(jù)格式控制部 3012、糾錯編碼控制部3013 (以下簡稱"ECC控制部3013，，)、以及緩沖 RAM3014。 HDC3001經(jīng)由未圖示的接口部與主機系統(tǒng)連接。另外，還經(jīng) 由R/W通道3003與DE3005相連接，通過主控制部3011的控制，進行主 機與DE3005之間的數(shù)據(jù)傳送。該HDC3001被輸入在R/W通道3003中生 成的讀基準時鐘(RRCK)。數(shù)據(jù)格式控制部3012將從主機傳送來的數(shù)據(jù) 轉換成適合于記錄在盤介質(zhì)3050上的格式，反過來，將從盤介質(zhì)3050再 現(xiàn)出來的數(shù)據(jù)轉換成適合于傳送給主機的格式。盤介質(zhì)3050包括例如磁 盤。ECC控制部3013為了能進行從盤介質(zhì)3050再現(xiàn)出的數(shù)據(jù)中所包含的 誤碼的修正和檢測，將要記錄的數(shù)據(jù)作為信息符號(symbol),附加冗余 符號。另外，ECC控制部3013判斷所再現(xiàn)出的數(shù)據(jù)中是否產(chǎn)生了誤碼， 在有誤碼時進行修正或者檢測。但是，能夠進行糾錯的符號數(shù)是有限的， 與冗余數(shù)據(jù)的長度有關。即，若附加較多的冗余數(shù)據(jù)，則格式效率變差， 所以與能夠修正誤碼的符號數(shù)要進行權衡。在利用里德-索羅蒙(RS)編 碼作為ECC來進行糾錯時，最多能夠修正(冗余符號數(shù)/2)個誤碼。緩沖 RAM3014暫時保存從主機傳送來的數(shù)據(jù)，并在適當?shù)臅r刻傳送給R/W通 道3003。反過來，還暫時保存從R/W通道3003傳送來的讀數(shù)據(jù)，在ECC 解碼處理等結束后，在適當?shù)臅r刻傳送給主機。
CPU3002包括閃存ROM3021 (以下簡稱"FROM3021")和RAM3022， 與HDC3001、 R/W通道3003、 VCM/SPM控制部3004、以及DE3005相 連接。FROM3021中保存有CPU3002的動作程序。
R/W通道3003大致分為寫通道3031和讀通道3032，與HDC3001之 間進行所要記錄的數(shù)據(jù)及再現(xiàn)出的數(shù)據(jù)的傳送。另外，R/W通道3003與 DE3005相連接，進行記錄信號的發(fā)送、再現(xiàn)信號的接收。詳細情況在后 面敘述。
VCM/SPM控制部3004控制DE3005中的音圈電機3052 (以下簡稱 "VCM3052")和主軸電機3053 (以下簡稱"SPM3053")。
DE3005與R/W通道3003相連接，進行記錄信號的接收、再現(xiàn)信號 的發(fā)送。另外，DE3005與VCM/SPM控制部3004相連接。DE3005具有 盤介質(zhì)3050、頭3051、 VCM3052、 SPM3053、以及前置放大器3054等。 在圖29的磁盤裝置3100中，是假定有一張盤介質(zhì)3050,并且頭3051僅配置在盤介質(zhì)3050的一側的情況，但也可以是層疊配置有多個盤介質(zhì) 3050的結構。另外，頭3051 —般是對應于盤介質(zhì)3050的各面而設置的。 由R/W通道3003發(fā)送出的記錄信號經(jīng)由DE3005內(nèi)的前置放大器3054提 供給頭3051,由頭3051記錄在盤介質(zhì)3050上。反過來，由頭3051從盤 介質(zhì)3050再現(xiàn)出的信號經(jīng)由前置放大器3054被送往R/W通道3003。 DE3005內(nèi)的VCM3052為使頭3051定位在盤介質(zhì)3050上的目標位置而使 頭3051沿盤介質(zhì)3050的半徑方向移動。另外，SPM3053 4吏盤介質(zhì)3050 旋轉。另外，頭3051如前所述因MR元件而導致其輸出振幅變得不對稱。 詳細情況在后面敘述。
這里，使用圖30說明R/W通道3003。圖30是表示圖29的R/W通 道3003的結構的圖。R/W通道3003大致來分的話，由寫通道3031和讀 通道3032構成。
寫通道3031包括字節(jié)接口部3301、擾碼器3302、游程長度受限編碼 部3303 (以下簡稱"RLL編碼部3303")、低密度奇偶校驗編碼部3304 (以 下簡稱"LDPC編碼部3304，，)、寫入補償部3305 (以下簡稱"寫預補償部 3305")、驅(qū)動器3306。
在字節(jié)接口部3301中，從HDC3001傳送來的數(shù)據(jù)被作為輸入數(shù)據(jù)處 理。要寫入到介質(zhì)中的數(shù)據(jù)-敗按1扇區(qū)(sector )單位從HDC3001輸入。 此時不僅是1扇區(qū)量的用戶數(shù)據(jù)(512字節(jié))，由HDC3001附加的ECC字 節(jié)也被同時輸入。數(shù)據(jù)總線通常是1字節(jié)(8比特)，由字節(jié)接口部3301 作為輸入數(shù)據(jù)進行處理。擾碼器3302將寫數(shù)據(jù)轉換成隨機的序列。反復 進行相同規(guī)則的數(shù)據(jù)操作，是為了防止對讀時的檢測性能帶來不好的影 響、使誤碼率變差。RLL編碼部3303是用于限制0的最大連續(xù)長度的結 構。通過限制0的最大連續(xù)長度，使之成為適合于自動增益控制部3317 (以下簡稱"AGC3317")等的數(shù)據(jù)序列。
LDPC編碼部3304具有對數(shù)據(jù)序列進行LDPC編碼，生成包含作為冗 余比特的奇偶校驗位的序列的作用。LDPC編碼是通過對被稱為生成矩陣 的kxn矩陣左乘長度為k的數(shù)據(jù)序列來進行的。與該生成矩陣對應的校驗 矩陣H中所包含的各元素是0或者1,由于1的數(shù)量比0的數(shù)量少，所以 稱之為低密度奇偶校驗碼(Low Density Parity Check Codes )。利用該1和 0的配置，能夠在LDPC迭代解碼部中高效地進行糾錯。
寫預補償部3305是補償介質(zhì)上的磁化躍遷的連續(xù)所造成的非線性畸變的電路。從寫數(shù)據(jù)中檢測出補償所需要的規(guī)則，預先調(diào)整寫電流波形，使得在正確的位置產(chǎn)生磁化躍遷。驅(qū)動器3306是輸出與模擬ECL電平對應的信號的驅(qū)動器。來自驅(qū)動器3306的輸出被送往未圖示的DE3005,并通過前置放大器3054送往頭3051 ，將寫數(shù)據(jù)記錄在盤介質(zhì)3050上。
讀通道3032由可變增益放大器3311 (以下簡稱"VGA3311")、低通濾波器3312 (以下簡稱"LPF3312")、 AGC3317、模數(shù)轉換器3313 (以下簡 稱"ADC3313")、頻率合成器3314、濾波器3315、軟輸出檢測部3320、LDPC迭代解碼部3322、同步信號檢測部3321 、游程長度受限解碼部3323 (以下簡稱"RLL解碼部3323")、反擾碼器3324構成。
VGA3311和AGC3317對從未圖示的前置放大器3054送來的數(shù)據(jù)的讀波形的振幅進行調(diào)整。AGC3317對理想的振幅和實際的振幅進4于比較， 確定應對VGA3311設定的增益。LPF3312能夠調(diào)整截止頻率和提升 (boost)量，負責高頻噪聲的減少和向局部響應(Partial Response,以下簡稱"PR")波形的均衡的一部分。雖然由LPF3312進行對PR波形的均衡， 但由于頭的上移量變動、介質(zhì)的不均勻性、電機的旋轉變動等諸多因素， 由模擬的LPF進行完全的均衡是很難的，所以使用配置在后級、更具適應性的濾波器3315來再次對PR波形進行均衡。濾波器3315可以具有自適應地調(diào)整其抽頭(tap)系數(shù)的功能。頻率合成器3314生成ADC3313的采樣用時鐘。
ADC3313是通過AD轉換直接得到同步采樣的結構。另外，除該結構外，也可以是通過AD轉換得到非同步采樣的結構。此時，只要在ADC3313 的后級再設置零相位重啟部、時間(timing)控制部以及插值濾波器即可。 需要從非同步采樣得到同步采樣，這些電路塊承擔該作用。零相位重啟部是用于確定初始相位的電路塊，為盡早得到同步采樣而被使用。在確定了初始相位后，由時間控制部比較理想的采樣值和實際的采樣值，檢測相位的偏差。通過用這個來確定插值濾波器的參數(shù)，能夠得到同步采樣。另外， ADC3313被構成^h具有與非對稱性相反的輸入輸出特性，改善在頭3051 中產(chǎn)生的振幅的非對稱性。詳細情況在后面敘述。
軟輸出檢測部3320為避免碼間千擾所導致的解碼特性的變差而使用作為維特比算法的一種的軟輸出維特比算法(Soft-Output ViterbiAlgorithm,以下簡稱"SOVA”)。即，為解決隨著近年來磁盤裝置的記錄密 度的提高，所記錄的碼間的干擾變大，解碼特性變差這樣的課題，作為克 服該問題的方式，采用利用了碼間干擾所產(chǎn)生的局部響應的最大似然解碼 (Partial Response Maximum Likeihood,以下簡稱"PRML”)方式。PRML 是求取使再現(xiàn)信號的局部響應的似然度最大的信號序列的方式。
在使用SOVA方式作為軟輸出檢測部3320時，輸出軟判定值。例如， 作為SOVA的輸出，假定輸出了 (-0.71， +0.18， +0.45， -0.45， -0.9)這 樣的軟判定值。這些值以數(shù)值來表示為0的可能性大還是為1的可能性大。 例如，第一個值"-0.71"表示為1的可能性大，第二個值"+0.18"表示為0的 可能性大，但為l的可能性也不小。以往的維特比檢波器的輸出是硬值， 是硬判定SOVA的輸出的。在上迷例子的情況下，是(l， 0， 0， 1, 1)。 硬值僅表示是為0還是為1，失去了為哪種值的可能性高這樣的信息。因 此，向LDPC迭代解調(diào)部322輸入軟判定值更能提高解碼性能。
LDPC迭代解碼部3322具有從已被LDPC編碼的數(shù)據(jù)序列復原回 LDPC編碼前的序列的功能。作為解碼的方法，主要有sum-product解碼 法和min-sum解碼法，在解碼性能方面sum-product解碼法比較好，但 min-sum解碼法具有容易由硬件實現(xiàn)這樣的特征。在使用LDPC編碼的實 際的解碼操作中，通過在軟輸出檢測部3320和LDPC迭代解碼部3322之 間進行迭代解碼，能夠得到非常好的解碼性能。為此，實際上需要采用排 列多級軟輸出^f全測部3320和LDPC迭代解碼部3322的結構。
同步信號檢測部3321具有檢測被附加在數(shù)據(jù)開頭的同步信號(Sync Mark),并識別數(shù)據(jù)的開頭位置的功能。RLL解碼部3323對從LDPC迭代 解碼部3322輸出的數(shù)據(jù)進行寫通道3031的RLL編碼部3303的逆操作， 還原成原來的數(shù)據(jù)序列。反擾碼器3324進行寫通道3031的擾碼器3302 的逆操作，還原成原來的數(shù)據(jù)序列。這里所生成的數(shù)據(jù)被傳送給HDC3001 。
這些結構，在硬件方面可以由任意的計算機的CPU、存儲器及其他 LSI來實現(xiàn)，軟件方面可以由載入到存儲器中的具有通信功能的程序等來 實現(xiàn)，但這里，描述軟硬件相結合來實現(xiàn)的功能塊。因此，本領域技術人 員能夠理解這些功能塊可以僅由硬件實現(xiàn)，也可以僅由軟件實現(xiàn)，或者由 它們的組合等各種各樣的形式來實現(xiàn)。
這里，說明圖29的頭3051的輸入輸出特性和對圖30的ADC3313所寄望的輸入輸出特性。圖31的(a)是表示圖29的頭3051的輸入輸出特 性的例子的圖。橫軸表示輸入磁場Hin，縱軸表示輸出電壓Vout。輸入磁 場取HinO—min ~ HinO—max范圍的值。輸出電壓在沒有頭3051的MR元件 所引起的非線性時，如虛線所示取VoutO一min ~ VoutO_max范圍的值。然 而，當存在頭3051的MR元件所引起的非線性時，如實線所示，輸出電 壓取VoutO—min ~ V，out0—max范圍的值。即，以原點為中心，輸入輸出特 性成為非對稱。另外，圖31的(a)表示在正區(qū)間中的非線性區(qū)間3200 中，輸入輸出特性成為非線性的情況。因此，輸入電壓為Vin0—max時的 輸出電壓并不成為Vout0 max, 而是成為V，out0 max。 圖31的(b)是表 示圖30的LPF3312的輸出特性的例子的圖。另外，圖31的(b)是表示 圖31的(a)所示的頭3051的輸出電壓的動態(tài)范圍因LPF3312而變成更 加畸變了的特性的情況的圖。橫軸表示輸入磁場Hin，縱軸表示輸出電壓 Vout。輸入磁場取Hin0_min ~ HinO—max范圍的值。
圖31的(c)是表示圖29的頭3051的輸出波形的例子的圖。橫軸表 示時間，縱軸表示輸出電壓。圖31的(c)表示出以0V為中心、正區(qū)間 和負區(qū)間成為非對稱的情況。即，表示由于頭3051,振幅能量降低了 (VoutO—max-V，out0—max )。這樣，存在于后級的未圖示的數(shù)據(jù)檢測的抬， 測精度將變差。另外，存在于更靠后級的未圖示的糾錯電路中的糾錯能力 也將變差。所謂MR元件引起的非線性，是指如圖31的(c)所示，正區(qū) 間中的動態(tài)范圍和負區(qū)間中的動態(tài)范圍變成非對稱等。
圖32的(a)和(b)是表示圖30的ADC3313的輸入輸出特性的例 子的圖。橫軸表示輸入電壓Vin，縱軸表示輸出電壓Vout。圖32的(a) 和(b)所示的輸出電壓不是ADC3313中的數(shù)字信號輸出，而是作為 ADC3313內(nèi)部的進行了振幅調(diào)整的模擬信號的輸出電壓。輸入電壓取 Vinl—min~ Vinl—max范圍的值。另夕卜，當存在頭3051的MR元件所引起 的非線性時，如圖中實線所示，輸出電壓成為Voutl—min Voutl一max范 圍的值。圖32的(a)表示為消除圖31的(a)所示的頭3051的MR元 件所引起的非線性，使ADC3313具有相當于其逆特性的特性的情況。另 外，圖32的(b)表示為消除圖31的(b)所示的頭3051的MR元件所 引起的非線性和LPF3312所導致的畸變，使ADC3313具有相當于其逆特 性的特性的情況。這里，當假定頭3051和ADC3313之間沒有電壓的變動時，圖31的(a) ~ (b)和圖32的(a) ~ (b)所示的電壓成為如下那 樣的關系。
Vinl—max = V'outO—max
Voutl_max = VoutO—max
這表示頭3051所包含的MR元件所引起的非線性被消除了 。換言之， 通過使ADC3313具有圖31的(a) ~ ( b )各自的非線性區(qū)間3200中的 輸入輸出特性的逆特性、即圖32的(a) ~ (b)中的非線性區(qū)間3300中 的特性，能夠消除MR元件所引起的非線性。圖31的(a)的非線性區(qū)間 3200中的輸入輸出特性已知一般是下式那樣的雙曲正切函數(shù)(Hyperbolic Tangent )。
<formula>see original document page 109</formula>。
因此，作為ADC3313的輸入輸出特性，只要具有例如如下式所示那 樣的相當于雙曲正切函數(shù)的逆特性的特性即可。這里，a是實數(shù)，可以根 據(jù)頭3051的特性來決定。
<formula>see original document page 109</formula>
圖32的(c)是表示以兩個一次函數(shù)來近似圖32的(b)的非線性區(qū) 間3300中的輸入輸出特性的、ADC3313的輸入輸出特性的例子的圖。圖 32的(c)與圖32的(b) —樣，橫軸表示輸入電壓，縱軸表示輸出電壓。 另夕卜，輸入電壓耳又Vinl—min~ Vinl_max范圍的值。另夕卜，輸出電壓成為 Voutl_min~ Voutl一max范圍的值。如前所述，為消除MR元件所引起的非 線性，只要使ADC3313的輸入輸出特性成為與雙曲正切函數(shù)相反的特性 即可。但是要實現(xiàn)該特性， 一般是很困難的。因此，在本發(fā)明的第4實施 方式中，如圖32的(c)所示那樣以兩個一次函數(shù)進行近似。具體來說， 當輸入電壓在Vinla Vinlb范圍內(nèi)時，成為第1 一次函凄t 3330所表示的 輸入輸出特性。另外，當輸入電壓在Vinlb Vinl—max范圍內(nèi)時，成為第 2 —次函數(shù)3340所表示的輸入輸出特性即可。
這里，說明實現(xiàn)圖32的(c)所示的輸入輸出特性的ADC3313的具體結構。圖33是表示圖30的ADC3313的結構例的圖。ADC3313包括虛 線所示的前置調(diào)整部3060和離散化部3062。這里，圖示了將模擬信號轉 換成由3比特構成的數(shù)字信號的情況，但本發(fā)明不限于此。
ADC3313在由輸入部輸入的模擬信號的振幅處于非線性區(qū)間時，對模 擬信號進行振幅的調(diào)整，并轉換成數(shù)字信號進行輸出。即，前置調(diào)整部3060 在將模擬信號轉換成數(shù)字信號之前，調(diào)整模擬信號的振幅使得抵消非線性 區(qū)間中的非線性。具體來說，前置調(diào)整部3060通過使非線性區(qū)間中的輸 入輸出特性成為雙曲正切函數(shù)的倒數(shù)的近似值，來調(diào)整非線性區(qū)間中的模 擬信號的振幅。接下來，離散化部3062將由前置調(diào)整部3060調(diào)整了振幅 的模擬信號轉換成3比特的數(shù)字信號進行輸出。
前置調(diào)整部3060在非線性區(qū)間所包含的多個部分區(qū)間內(nèi)，作為多個 部分區(qū)間中的第1部分區(qū)間的輸入輸出特性，設定具有至少比1大的第1 傾角的第1 一次函數(shù)3330。另外，作為多個部分區(qū)間中與第1部分區(qū)間相 連的第2部分區(qū)間的輸入輸出特性，設定具有與第l傾角不同的傾角的第 2—次函數(shù)3340。這里，所謂第l部分區(qū)間，是指例如圖32的(c)所示 的Vinla Vinlb區(qū)間。另外，所謂與第1部分區(qū)間相連的第2部分區(qū)間， 是指例如圖32的(c)所示的Vinlb Vinl_max區(qū)間。在使第2部分區(qū)間 的輸入輸出特性為圖32的(c)所示那樣的輸入輸出特性時，第2—次函 數(shù)3340的傾角被設定成比第l傾角小。
下面具體進行說明。前置調(diào)整部3060包括以電阻元件3400為代表的 第1電阻元件3064、第2電阻元件3066、第3電阻元件3068、第4電阻 元件3070、第5電阻元件3072、第6電阻元件3074、第7電阻元件3076、 第8電阻元件3078、第9電阻元件3080、比較部3082。各電阻元件3400 串聯(lián)設置，以具有固定電壓的參考信號Vref為輸入，順次對后級的電阻元 件輸出分別被振幅調(diào)整了的參考信號。接著，比較部3082通過分別比較 從多個電阻元件3400分別輸出的參考信號和從LPF3312輸入的模擬信號 的振幅，來調(diào)整模擬信號的振幅。即，將作為時間上連續(xù)的值的模擬信號 與從各電阻元件3400輸出的參考信號進行比較，根據(jù)其大小關系輸出離 散的8個信號。這里的8個信號雖然是模擬信號，但分別具有表示加(plus) 或減(minus )的固定4展幅。
通過使多個電阻元件3400各自的電阻值為非均一值，來改變從各個
電阻元件輸出的電壓的減小幅度。具體來說，施加給各電阻元件的參考信
號的電壓Vref，在各個電阻元件的輸出中被按照電阻值降低地輸出。即， 電阻值越大電壓越被降低，電阻值越小降低的程度越少。換言之，在多個 電阻元件3400中，通過使各區(qū)間各自的電阻值為非均一值，各電阻元件 3400的電壓調(diào)整幅度不同，從而能夠按區(qū)間來改變輸入輸出特性的傾角。 在本發(fā)明的第4實施方式中，在作為非線性區(qū)間的第1部分區(qū)間和第2部 分區(qū)間內(nèi)，使各自對應的電阻元件3400的電阻值與其他電阻元件的電阻 值不同，由此調(diào)整各區(qū)間的輸入輸出特性的傾角。
例如，假定與第1部分區(qū)間和第2部分區(qū)間之外的區(qū)間對應的電阻元 件是第5電阻元件3072、第6電阻元件3074、第7電阻元件3076、第8 電阻元件3078,并假定這些電阻的電阻值為R。另外，假定與第l部分區(qū) 間對應的電阻元件為第3電阻元件3068和第4電阻元件3070。假定與第 2部分區(qū)間對應的電阻元件為第2電阻元件3066。此時，只要將與第l部 分區(qū)間對應的第3電阻元件3068和第4電阻元件3070的電阻值設定成比 與第1部分區(qū)間或第2部分區(qū)間之外的區(qū)間對應的電阻元件的電阻值R 小、例如R/3即可。另外，只要將與第2部分區(qū)間對應的第2電阻元件3066 的電阻值設定成比電阻值R大的值、例如2R即可。另外， 一般地，將作 為兩端的電阻元件的第1電阻元件3064和第9電阻元件3080設定成通常 的電阻元件的電阻值R的 一半的值R/2。
圖34的(a) ~ (c)是表示圖30的軟輸出檢測部3320的輸出信號 的特性的例子的圖。在各圖中，縱軸表示誤碼率(Bit Error Rate )，橫軸表 示信噪比(Signal to Noise Ratio )。圖34的(a)是表示在圖29的頭3051 中輸入輸出特性存在5 %的非對稱性時的軟輸出檢測部3320的第1誤碼率 特性3350、和適用了本發(fā)明的第4實施方式時的第2誤碼率特性3360的 圖。圖34的(a)是進一步表示能夠理想地消除上述非對稱性時、或者圖 29的頭3051中輸入輸出特性不存在非對稱性時的第3誤碼率特性3370 的圖。所謂5%的非對稱性，是指正區(qū)間的動態(tài)范圍VI是負區(qū)間的動態(tài) 范圍V2的約90 0/0 (Vl=V2x ( 1-0.05 ) / ( 1+0.05 ) -0.9xV2 )。如圖34 的(a)的第2誤碼率特性3360所示，通過適用本發(fā)明的第4實施方式， 能夠改善誤碼率特性。例如，如第2誤碼率3360所示，誤碼率為10-5時 所希望的SNR與沒有適用本發(fā)明的第4實施方式的第1誤碼率特性3350
相比，改善了 O.ldB左右。
一般，已知在以硬盤為代表的存儲裝置領域中，為使誤碼率改善O.ldB 左右，通常需要一代程度的技術革新。因此，本發(fā)明第4實施方式所達到 的O.ldB的誤碼率的改善，對本領域人員來說顯然是顯著的效果。
圖34的(b)是表示在圖29的頭3051中輸入輸出特性存在10%的非 對稱性時的誤碼率特性的圖。另外，圖34的(c)是表示在圖29的頭3051 中輸入輸出特性存在15%的非對稱性時的誤碼率特性的圖。如圖34的 (b)、圖34的(c)的第2誤碼率特性3360所示，與圖34的(a)—樣， 能夠通過本發(fā)明的第4實施方式減少振幅的非對稱性，并能夠顯著改善誤 碼率。
以上，基于第4實施方式說明了本發(fā)明。該第4實施方式是個例示，一 可以對實施方式相互間的組合、或者各結構要件及各處理過程的組合進行 各種各樣的變形，本領域技術人員能夠理解這樣的變形例也在本發(fā)明的范圍內(nèi)。
根據(jù)本第4實施方式，通過在模數(shù)轉換部中調(diào)整模擬信號的振幅，能 夠減少在磁阻元件中產(chǎn)生的振幅的非線性。另外，通過減少磁阻元件中所 產(chǎn)生的振幅的非線性，能夠顯著改善糾錯解碼后的誤碼特性。另外，僅分 別設定模數(shù)轉換部所包含的多個電阻元件的電阻值，就能以小規(guī)模且穩(wěn)定 性高的電路實現(xiàn)模擬信號的振幅的非對稱性的減少。另外，通過降低磁阻 元件中產(chǎn)生的振幅的非對稱性所帶來的影響，能夠更高速地訪問存儲系 統(tǒng)。另外，由于無需安裝多余的硬件，所以能夠?qū)崿F(xiàn)小規(guī)模的半導體集成 電路。
接下來，表示本發(fā)明的第4實施方式的變形例。首先敘述概要。本變 形例涉及減少頭所包含的MR元件所引起的振幅的非對稱性的存儲系統(tǒng)。 另外，在本變形例中，磁盤裝置3100采用與圖29相同的結構。另外，R/W 通道3003釆用與圖30—樣的結構。與本發(fā)明第4實施方式的差異在于， 圖30的ADC3313釆用圖35的結構。即，本變形例的特征在于使存儲系 統(tǒng)所包含的模數(shù)轉換器中的電阻值可變。另外，對于與上述第4實施方式 共同的部分，標注相同的標號并省略其說明。
圖35是表示圖30的ADC3313的結構的變形例的圖。ADC3313包括 前置調(diào)整部3060、離散化部3062、電阻值控制部3086。電阻值控制部3086根據(jù)來自外部的指示，控制前置調(diào)整部3060所包含的電阻元件3400的電 阻值。所謂"來自外部的指示"，包括來自ADC3313以外的電路的指示， 例如可以是來自LDPC迭代解碼部3322的指示。此時，通知LDPC迭代 解碼部3322中的糾錯結果，該結果較好時，不改變前置調(diào)整部3060的電 阻值，相反，當結果較差時，只要進行改變電阻值的控制即可。另外，對 于應改變電阻值的電阻元件和改變后的電阻值，可以是用戶通過未圖示的 接口進行指示，電阻值控制部3086根據(jù)該指示對前置調(diào)整部3060進行指 示。此時，電阻值控制部3086針對所指定的電阻元件3400,控制前置調(diào) 整部3060使其成為所指定的電阻值。
圖36是表示圖33的電阻元件3400的結構的變形例的圖。電阻元件 3400包括以調(diào)整電阻元件3084為代表的第1調(diào)整電阻元件3084a、第2 調(diào)整電阻元件3084b、第n調(diào)整電阻元件3084n、以切換部3088為代表的 第1切換部3088a、第m切換部3088m。 n是2以上的整數(shù)，m是l以上 的整數(shù)。各切換部3088基于電阻值控制部3086的指示使開關接通(ON) 或斷開(OFF)。下面用例子具體來說明。例如，假定所有調(diào)整電阻元件 3084的電阻值都是2R。此時，若任何一個切換部3088都是OFF,則電阻 元件3400中的電阻值成為2R。另外，若只有某一個切換部3088為ON, 則電阻元件3400中的電阻值成為R。若k個切換部3088為ON,則電阻 元件3400中的電阻值成為2R/k。換言之，對于與非線性區(qū)間以外的區(qū)間 對應的電阻元件3400,電阻值控制部3086使任一個切換部3088成為ON, 使其電阻值成為R。另外，對于與非線性區(qū)間對應的電阻元件3400,電阻 值控制部3086只要使0個或2個以上的切換部3088成為ON，使其電阻 值為R以外的值即可。另外，也可以僅使前置調(diào)整部3060所包含的多個 電阻元件中任意一個以上的電阻元件采用圖36所示的結構。另外，調(diào)整 電阻元件3084的電阻值也可以不完全相同。顯然在這些情況下，通過適 當改變電阻值控制部3086對切換部3088的控制，也能取得同樣的效果。
圖37是表示圖33的前置調(diào)整部3060的結構的變形例的圖。圖37所 示的前置調(diào)整部3060是在圖33所示的前置調(diào)整部3060中增加了參考電 壓控制部3090的結構。另外，對于與前述的圖33所示的前置調(diào)整部3060 相同的部分標注相同的標號，并省略其說明。參考電壓控制部3090與多 個電阻元件中至少 一個以上的電阻元件的輸入端相連接，通過對各輸入端
施加對應的參考電壓，來調(diào)整從上迷各電阻元件輸出的參考信號的振幅。 在本變形例中，多個電阻元件可以具有相同的電阻值。另外，參考電壓控
制部3090可以對多個電阻元件中與非線性區(qū)間對應的電阻元件的輸入端
施加與對應于非線性區(qū)間以外的區(qū)間的電阻元件的輸入端不同的參考電 壓，由此來調(diào)整非線性區(qū)間的非線性。這里，所謂"對應的參考電壓"，包 括與每個電阻元件建立對應關系地確定的參考電壓，可以預先設定，也可 以按照磁阻元件的質(zhì)量動態(tài)變化。根據(jù)該方案，能夠由參考電壓控制部靈 活地控制參考信號的振幅。另外，因為能夠使模數(shù)轉換部所包含的多個電 阻元件的電阻值相同，所以能夠削減電路成本。另外，能夠以小規(guī)模的電 路實現(xiàn)模擬信號的振幅非對稱性的減少。
以上，基于第4實施方式說明了本發(fā)明的變形例。該變形例是個例示，
可以對實施方式相互間的組合、或者各結構要件及各處理過程的組合進行 各種各樣的變形，本領域技術人員能夠理解這樣的變形例也在本發(fā)明的范圍內(nèi)。
通過第4實施方式的變形例，能夠得到與上述第4實施方式相同的效 果。另外，通過使電阻元件的電阻值可變，能夠靈活地謀求振幅非對稱性 的改善。
在第4實施方式中，作為頭3051的輸入輸出特性中正區(qū)間存在非線 性區(qū)間的情況進行了說明。但不限于此，也可以是負區(qū)間存在非線性。在 該情況下，通過使與非線性區(qū)間對應的電阻元件3400的電阻值與其他區(qū) 間的電阻值不同，也能得到相同的效果。另外，R/W通道3003可以被一 體集成在一個半導體襯底上。
(第5實施方式)
第5實施方式涉及數(shù)字信號的解碼技術，特別涉及對存儲在存儲介質(zhì) 中的數(shù)據(jù)進行糾錯/解碼的解碼裝置、解碼方法、以及存儲系統(tǒng)。 下面說明與第5實施方式相關的背景技術。
近年來，使用了硬盤的存儲裝置正在成為個人計算機、硬盤記錄器、 攝像機、便攜式電話等各種領域中所必需的裝置。使用了硬盤的存儲裝置 因所適用的領域不同，所要求的規(guī)格也多種多樣。例如，對于安裝在個人 計算機中的硬盤，要求高速性、大容量性。為提高高速性和大容量性，需
要采用修正能力高的糾錯編碼。然而，越是高速化，每單位時間內(nèi)操作的 數(shù)據(jù)量就越增加，所以每單位時間的誤碼也成比例增加。這樣，在使用糾 錯能力低的糾錯方式時，會發(fā)生對硬盤的再次讀入，所以訪問硬盤所需要 的時間會增多，成為高速化的發(fā)展瓶頸。
一般，從硬盤讀出的數(shù)據(jù)序列中存在碼間干擾。以往通過使用能準確檢測出包含白噪聲的數(shù)據(jù)序列的軟判定維特比算法(以下記為"SOVA，，)， 來檢測出除去了碼間干擾的數(shù)據(jù)序列(例如參照日本特開2003-228923號 公報、日本特開2004-139664號公報)。然而，從硬盤讀出的數(shù)據(jù)序列有時 還包含有色噪聲。在這樣的情況下，即使通過SOVA進行了數(shù)據(jù)檢測，也 無法正確地進行碼間干擾的消除，即使進行了在后級所執(zhí)行的解碼，也不 能期待正確的解碼。以往，針對這樣的課題，將DDNP ( Data Dependent Noise Predictive ) -SOVA作為數(shù)據(jù)檢測算法來使用(例如參照"Aleksandar Kavcic、 et al、 'The Viterbi Algorithm and Markov Noise Memory'、 IEEE Transactions on Information Theory、 Vol.46、 No.l、 p.291-301、 Jun.2000"), DDNP-SOVA是預測依附于過去的信號和噪聲而產(chǎn)生的噪聲、即有色噪聲， 檢測數(shù)據(jù)序列的方法。
本發(fā)明人在這樣的情況下認識到以下課題。即，在從硬盤讀出數(shù)據(jù)序 列的階段判斷數(shù)據(jù)序列所包含的噪聲是有色噪聲、白噪聲、還是包含兩種 噪聲，是非常困難的。因此，即使使用某種檢測算法進行數(shù)據(jù)檢測后再解 碼，其解碼特性也會變得不穩(wěn)定。
本發(fā)明的第5實施方式是鑒于這種情況設計的，其總體目的在于提供 一種不管噪聲特性如何，都能提高解碼特性的解碼裝置、解碼方法、以及 存儲系統(tǒng)。
為解決上述課題，本發(fā)明第5實施方式的一個方案的解碼裝置包括 輸入部，輸入數(shù)據(jù)序列；生成部，基于由輸入部輸入的數(shù)據(jù)序列生成多個 不同的信號序列；選擇部，從由生成部生成的多個信號序列中選擇一個信 號序列；解碼部，對由選擇部選擇的信號序列進行解碼；檢測部，檢測由 解碼部解碼后的信號序列的解碼誤碼的程度；判定部，判定由檢測部檢測出的誤碼的程度是否在預定的容許度內(nèi)。當在判定部中判定為誤碼的程度 是在預定的容許度以內(nèi)時，指示輸出由解碼部解碼后的信號序列。另外， 當在判定部中判定為誤碼的程度超出了預定的容許度時，指示由選擇部選
擇不同于一個信號序列的其他信號序列，并對選擇部所新選擇的信號序列 再次執(zhí)行解碼部以下的處理。
這里，所謂"多個不同的信號序列"，包括對預定的信號序列以不同的 數(shù)據(jù)檢測方法生成的多個信號序列等。另外，所謂"檢測解碼誤碼的程度"， 包括誤碼是否能夠修正的檢查、利用CRC等誤碼檢測來判定有無誤碼等。 另外，所謂"誤碼的程度在預定的容許度以內(nèi)，，，包括得到正確的解碼結
果等，例如，包括誤碼已被修正，且利用CRC等誤碼檢測判定為沒有誤
碼等。所謂"誤碼的程度超出預定的容許度"，包括沒能得到正確的解碼結
果等，例如包括誤碼沒有被修正，且利用CRC等誤碼檢測判定為還殘存 有誤碼等。所謂"選擇不同于...的其他信號序列"，包括選擇不同于已被選 擇的信號序列的信號序列。另外，所謂"解碼部以下的處理，，，包括解碼部、
檢測部及判定部所進行的處理。根據(jù)該方案，通過反復執(zhí)行解碼處理直到 成為誤碼在預定的容許度以內(nèi)的解碼序列，能夠提高解碼部中的解碼性 能。另外，能夠穩(wěn)定解碼性能。
選擇部可以優(yōu)先選擇由判定部判定為誤碼的程度在容許度以內(nèi)的概
率較高的信號序列。另外，選擇部可以優(yōu)先選擇由生成部生成的多個信號 序列中的、與使用維特比算法檢測出的數(shù)據(jù)序列對應的信號序列，所述維 特比算法具有預測依附于信號地產(chǎn)生的噪音的功能。這里，所謂"依附于 信號地產(chǎn)生的噪音"，包括依附于過去的信號和噪音所產(chǎn)生的噪音等。根 據(jù)該方案，通過優(yōu)先選擇被判定為誤碼程度在容許度以內(nèi)的概率高的信號 序列，能夠減少解碼部以下的預定處理中所必須反復執(zhí)行的次數(shù)。
輸入部可以包括分別生成不同的數(shù)據(jù)序列的第1輸入部和第2輸入 部。生成部可以基于從第l輸入部和第2輸入部輸入的數(shù)據(jù)序列的任一者、 或者兩者，生成一個以上的信號序列。生成部可以基于用第1維特比算法 檢測出的數(shù)據(jù)序列和/或用第2維特比算法檢測出的數(shù)據(jù)序列生成信號序 列，其中，所述數(shù)據(jù)序列是由第1輸入部和第2輸入部分別輸入的多個數(shù) 據(jù)序列中的數(shù)據(jù)序列，第1維特比算法具有預測依附于信號而產(chǎn)生的噪音 的功能，第2維特比算法具有不同于第1維特比算法的功能。根據(jù)該方案， 能夠生成多個成為解碼對象的候選。通過生成多個候選，能夠提高解碼的 可靠性。
輸入部輸入被軟判定值化了的數(shù)據(jù)序列，生成部可以通過對由輸入部輸入的數(shù)據(jù)序列進行硬判定值化，來生成信號序列。根據(jù)該方案，能夠以 簡單的結構生成解碼序列。另外，在由輸入部輸入的數(shù)據(jù)序列中的預定長
度以上的區(qū)間中，當具有小于預定的閾值的絕對值的軟判定數(shù)據(jù)連續(xù)出現(xiàn) 超過預定個數(shù)時，生成部可以通過反轉連續(xù)的軟判定數(shù)據(jù)的符號后進行硬
數(shù)據(jù)邏輯反轉，來生成信號序列。另外，在由輸入部輸入的數(shù)據(jù)序列所包 含的多個軟判定數(shù)據(jù)中的預定長度以上的區(qū)間中，當相鄰的軟判定數(shù)據(jù)的 符號彼此不同時，生成部通過反轉與區(qū)間對應的軟判定數(shù)據(jù)的符號后進行 硬判定值化，或者將與區(qū)間對應的軟判定數(shù)據(jù)進行硬判定值化后再將被硬 判定了的數(shù)據(jù)邏輯反轉，來生成信號序列。另外，生成部可以通過對由輸 入部輸入的數(shù)據(jù)序列所包含的多個軟判定數(shù)據(jù)中的、具有小于預定的閾值 的絕對值的軟判定數(shù)據(jù)的符號進行反轉后再進行硬判定值化，或者將具有
了的數(shù)據(jù)邏輯反轉，來生成信號序列。
這里，所謂"軟判定值"，包括由比二值大的多值所代表的值，還包括 信賴度。所謂信賴度，表示數(shù)據(jù)的確切程度，可以用軟判定值的絕對值來 表現(xiàn)。所謂"反轉軟判定數(shù)據(jù)的符號，包括使軟判定數(shù)據(jù)乘以(-1)等， 還包括使軟判定數(shù)據(jù)的硬判定值邏輯反轉等。另外，所謂"相鄰的軟判定 數(shù)據(jù)的符號彼此不同時"，包括多個軟判定數(shù)據(jù)是交替地表示正和負的軟 判定數(shù)據(jù)，包括表示正的碼比特和表示負的碼比特交替包含于軟判定數(shù)據(jù) 中的情況。根據(jù)該方案，通過反向地判定與信賴度低的軟判定值對應的硬 判定值，能夠提高解碼特性。
另外，生成部可以基于 一 個數(shù)據(jù)序列的硬判定值對另 一 個數(shù)據(jù)序列的 硬判定值進行修正，由此生成信號序列，其中，所述兩個數(shù)據(jù)序列是由輸 入部輸入的多個數(shù)據(jù)序列中的兩個數(shù)據(jù)序列。另外，生成部可以基于用第
1維特比算法檢測出的數(shù)據(jù)序列和用第2維特比算法檢測出的數(shù)據(jù)序列的 任一者的硬判定值來修正另 一個數(shù)據(jù)序列的硬判定值，由此生成信號序 列，其中，所述兩個數(shù)據(jù)序列是由第1輸入部和第2輸入部輸入的多個數(shù) 據(jù)序列中的兩個數(shù)據(jù)序列，第1維特比算法具有預測依附于信號而產(chǎn)生的 噪音的功能，第2維特比算法具有不同于第1維特比算法的功能。另外，
當由第1輸入部和第2輸入部輸入的多個數(shù)據(jù)序列的兩個數(shù)據(jù)序列中、一
個數(shù)據(jù)序列所包含的第1數(shù)據(jù)的硬判定值與另 一個數(shù)據(jù)序列所包含的位于 與上述第1數(shù)據(jù)相對應的位置的第2數(shù)據(jù)的硬判定值不同時，生戍部可以 通過將一個數(shù)據(jù)序列所包含的第l數(shù)據(jù)置換成第2數(shù)據(jù)，來修正一個數(shù)據(jù)
序列的硬判定值。另外，當由第1輸入部和第2輸入部輸入的多個數(shù)據(jù)序
列的兩個數(shù)據(jù)序列中、 一個數(shù)據(jù)序列所包含的第l數(shù)據(jù)的硬判定值與另一
個數(shù)據(jù)序列所包含的位于與上述第l數(shù)據(jù)相對應的位置的第2數(shù)據(jù)的硬判
定值不同時，且第2數(shù)據(jù)的軟判定值的絕對值與第l數(shù)據(jù)的軟判定值的絕
對值的差大于預定的閾值時，生成部可以通過將一個數(shù)據(jù)序列所包含的第
l數(shù)據(jù)置換成第2數(shù)據(jù)，來修正一個數(shù)據(jù)序列的硬判定值。根據(jù)該方案，
通過相互地修正多個硬判定序列，能夠生成抗兩者的噪聲特性強的信號序
列。能夠提高解碼特性。另外，通過反向地判定與信賴度低的軟判定值對
應的硬判定值，能夠提高解碼特性。
本發(fā)明第5實施方式的另一方案是解碼方法。該方法包括輸入數(shù)據(jù)
序列的步驟；根據(jù)所輸入的數(shù)據(jù)序列生成多個不同的信號序列的步驟；選
擇所生成的多個信號序列中的一個信號序列的步驟；對所選擇的信號序列
進行解碼的步驟，其中，進行選擇的步驟順次選擇不同于已選擇的信號序
列的信號序列，并反復執(zhí)行解碼的步驟以下的處理，直到在解碼的步驟中
所解碼出的信號序列的誤碼程度小于預定的閾值。這里，所謂"誤碼的程
度小于預定的閾值，，，包括得到了正確的解碼結果等，例如包括誤碼被修
正了，且利用CRC等的誤碼檢測判定為沒有誤碼等。根據(jù)該方案，通過
反復執(zhí)行解碼處理直到成為誤碼小于預定的容許度的解碼序列，能夠提高 解碼部中的解碼性能。另外，能夠穩(wěn)定解碼性能。
本發(fā)明第5實施方式的另一方案是存儲系統(tǒng)。該存儲系統(tǒng)是具有向存 儲裝置寫入數(shù)據(jù)的寫通道和讀出存儲裝置所存儲的數(shù)據(jù)的讀通道的信號 存儲系統(tǒng)，寫通道包括編碼部，對數(shù)據(jù)進行里德-索羅蒙編碼；寫入部， 將由編碼部編碼后的數(shù)據(jù)寫入存儲裝置，讀通道包括輸入部，輸入從存 儲裝置輸出的模擬信號；模數(shù)轉換部，將從輸入部輸入的模擬信號轉換成 數(shù)字信號進行輸出；軟輸出檢測部，計算從模數(shù)轉換部輸出的數(shù)字信號的 似然度，輸出軟判定值；對應于第2編碼部的第l解碼部，對從軟輸出檢 測部輸出的數(shù)據(jù)進行解碼；對應于編碼部的解碼部，對從軟輸出檢測部輸 出的數(shù)據(jù)進行解碼。解碼部包括輸入部，輸入從軟輸出檢測部輸出的數(shù)據(jù)；生成部，基于由輸入部輸入的數(shù)據(jù)生成多個不同的信號序列；選擇部， 從由生成部生成的多個信號序列中選擇一個信號序列；解碼部，對由選擇 部選擇的信號序列進行解碼；檢測部，檢測由解碼部解碼后的信號序列的 解碼誤碼的程度；判定部，判定由檢測部檢測出的誤碼的程度是否在預定 的容許度內(nèi)。當在判定部中判定為誤碼的程度是在預定的容許度內(nèi)時，指 示輸出由解碼部解碼后的信號序列；當在判定部中判定為誤碼的程度超出 了預定的容許度時，指示由選擇部選擇不同于一個信號序列的其他信號序 列，并對選擇部所新選擇的信號序列再次執(zhí)行檢測部以下的處理。本發(fā)明 的另一方案是解碼裝置。該裝置可以被一體集成在一個半導體襯底上。根 據(jù)該方案，通過具備具有穩(wěn)定且較高的解碼能力的解碼部，能夠更加快速 地訪問存儲系統(tǒng)。另外，由于無須安裝多余的硬件，所以能實現(xiàn)小規(guī)模的 半導體集成電路。
本發(fā)明第5實施方式的另一方案也是存儲系統(tǒng)。該存儲系統(tǒng)還包括 存儲數(shù)據(jù)的存儲裝置；控制對存儲裝置的寫入和從存儲裝置讀出的控制 部。讀通道按照控制部的指示讀出存儲在存儲裝置中的數(shù)據(jù)；寫通道按照 控制部的指示將編碼后的數(shù)據(jù)寫入存儲裝置。本發(fā)明的另一方案是解碼裝 置。該裝置可以被一體集成在一個半導體襯底上。根據(jù)該方案，通過具備 具有穩(wěn)定且較高的解碼能力的解碼部，能夠更加快速地訪問存儲系統(tǒng)。另 外，由于無須安裝多余的硬件，所以能實現(xiàn)小規(guī)模的半導體集成電路。
本發(fā)明第5實施方式的另一方案是解碼裝置。解碼裝置包括輸入部， 包括生成數(shù)據(jù)序列的第1輸入部和生成不同于上述第l輸入部的數(shù)據(jù)序列 的第2輸入部；生成部，基于由輸入部輸入的數(shù)據(jù)序列生成多個不同的信 號序列；選擇部，從由生成部生成的多個信號序列中選擇一個信號序列； 解碼部，對由選擇部選擇的信號序列進行解碼；檢測部，檢測由解碼部解 碼后的信號序列的解碼誤碼的程度；判定部，判定由檢測部檢測出的誤碼 的程度是否在預定的容許度內(nèi)。當在判定部中判定為誤碼的程度是在上述 預定的容許度內(nèi)時，指示輸出由上述解碼部解碼后的信號序列。
當在判定部中判定為誤碼的程度超出了上述預定的容許度時，可以指 示由選擇部選擇不同于上述一個信號序列的其他信號序列，并對選擇部所新選擇的信號序列再次執(zhí)行解碼部以下的處理.選擇部可以優(yōu)先選擇由判定部判定為誤碼的程度在容許度以內(nèi)的概率較高的信號序列。生成部可以
在對被輸入的信號序列所包含的比特進行硬判定值化時，參考其他比特的化時，參考該比特的信賴度和信號序列所包含的該比特以外的其他比特的 信賴度。生成部可以在進行硬判定值化時，參考來自第1輸入部的輸出信 號中的信賴度和來自第2輸入部的輸出信號中的信賴度。生成部可以在確 定比特的硬判定值時，參考來自第1輸入部的輸出信號中的信賴度和來自 第2輸入部的輸出信號中的信賴度。生成部可以在確定比特的硬判定值時，比較來自第1輸入部的輸出信號與來自第2輸入部的輸出信號中相互對應 的比特的信賴度。選擇部可以在選擇來自第l輸入部的輸出和來自第2輸入部的輸出時，優(yōu)先選擇來自第l輸入部的輸出。
解碼裝置可以還包括讀取部，讀取記錄在盤中的記錄信息，輸出到 上述輸入部；讀取狀況判定部，判定上述讀取部中的讀取狀況。選擇部可 以基于在上述讀取狀況判定部中判定的狀況，確定應優(yōu)先選擇來自第l輸 入部的輸出還是來自第2輸入部的輸出。
另外，將以上結構要件的任意組合、本發(fā)明的結構要件以及表達方式 在方法、裝置、系統(tǒng)等之間相互置換的方案，作為本發(fā)明的實施方式也是 有效的。
在具體說明本發(fā)明的第5實施方式之前，先敘述本第5實施方式的存 儲系統(tǒng)4100的概要。本第5實施方式的存儲系統(tǒng)4100具有硬盤控制器、 磁盤裝置、以及包含讀通道和寫通道的讀寫通道。在讀通道中，作為解碼 處理，進行用于除去碼間干擾的數(shù)據(jù)檢測處理、對檢測后的數(shù)據(jù)序列所包 含的誤碼進行修正/檢測的RS解碼等。在數(shù)據(jù)檢測處理中， 一般采用針對 白噪聲能夠發(fā)揮較高的檢測性能的SOVA、針對有色噪聲能夠發(fā)揮較高的 檢測性能的DDNP-SOVA等。
但是，在從磁盤裝置讀出數(shù)據(jù)序列的階段，存在難以判斷數(shù)據(jù)序列所 包含的噪聲是有色噪聲、白噪聲、還是包含兩種噪聲的課題。所以即使用 某個檢測算法進行了數(shù)據(jù)檢測，有時也沒有正確地除去碼間干擾。在這樣 的情況下，即使在后級進行了修正數(shù)據(jù)序列所包含的誤碼的解碼處理，其 解碼特性也變得不穩(wěn)定。因此，在本發(fā)明的第5實施方式中，預先生成至 少用SOVA和DDNP-SOVA進行了檢測的多個數(shù)據(jù)序列，并通過按順序執(zhí) 行數(shù)據(jù)序列的解碼處理，來使解碼性能穩(wěn)定。另外，在解碼處理中，使解碼序列所包含的誤碼較少的數(shù)據(jù)序列優(yōu)先作為解碼對象，由此使解碼處理 高速化。詳細情況在后面敘述。
以下，使用附圖詳細說明本發(fā)明的第5實施方式。
圖38是表示本發(fā)明第5實施方式的存儲系統(tǒng)4100的結構例的圖。圖 38的存儲系統(tǒng)4100大致由硬盤控制器4001 (以下簡稱為"HDC4001")、 中央處理運算裝置4002 (以下簡稱為"CPU4002")、讀寫通道4003 (以下 簡稱"R/W通道4003")、音圈電機/主軸電機控制部4004 (以下簡稱 "VCM/SPM控制部4004")、以及盤盒4005 (以下簡稱"DE4005")構成。 一般，HDC4001、 CPU4002、 R/W通道4003以及VCM/SPM控制部4004 被構成在同一基板上。
HDC4001包括控制HDC4001整體的主控制部4011、數(shù)據(jù)格式控制部 4012、糾錯編碼控制部4013 (以下簡稱"ECC控制部4013")、以及緩沖 RAM4014。 HDC4001經(jīng)由未圖示的接口部與主機系統(tǒng)連接。另外，還經(jīng) 由R/W通道4003與DE4005相連接，通過主控制部4011的控制，進行主 機與DE4005之間的數(shù)據(jù)傳送。該HDC4001被輸入在R/W通道4003中生 成的讀基準時鐘(RRCK)。數(shù)據(jù)格式控制部4012將從主機傳送來的數(shù)據(jù) 轉換成適合于記錄在盤介質(zhì)4050上的格式，反過來，將從盤介質(zhì)4050再 現(xiàn)出來的數(shù)據(jù)轉換成適合于傳送給主機的格式。盤介質(zhì)4050包括例如磁 盤。緩沖RAM4014暫時保存從主機傳送來的數(shù)據(jù)，并在適當?shù)臅r刻傳送 給R/W通道4003。反過來，還暫時保存從R/W通道4003傳送來的讀數(shù) 據(jù)，在ECC解碼處理等結束后，在適當?shù)臅r刻傳送給主機。
ECC控制部4013為了能進行從盤介質(zhì)4050再現(xiàn)出的數(shù)據(jù)中所包含的 誤碼的修正和檢測，將要記錄的數(shù)據(jù)作為信息符號(symbol),附加冗余 符號。另外，ECC控制部4013作為解碼處理，判斷所再現(xiàn)出的數(shù)據(jù)中是 否產(chǎn)生了誤碼，在有誤碼時進行修正。在不能修正誤碼時，或者由CRC (Cyclic Redundancy Code)等進行了誤碼檢測時，根據(jù)其程度，以其他數(shù) 據(jù)序列為對象進行解碼處理。詳細情況在后面敘述。另外，能夠進行糾錯 的符號數(shù)是有限的，與冗余數(shù)據(jù)的長度有關。即，若附加較多的冗余數(shù)據(jù)， 則格式效率變差，所以與能夠修正誤碼的符號數(shù)要進行權衡。在利用里德 -索羅蒙(RS)編碼作為ECC來進行糾錯時，最多能夠修正(冗余符號數(shù) /2)個誤碼。CPU4002包括閃存ROM4021 (以下簡稱"FROM4021")和RAM4022， 與HDC4001、 R/W通道4003、 VCM/SPM控制部4004、以及DE4005相 連接。FROM4021中保存有CPU4002的動作程序。
R/W通道4003大致分為寫通道4031和讀通道4032，與HDC4001之 間進行所要記錄的數(shù)據(jù)及再現(xiàn)出的數(shù)據(jù)的傳送。另外，R/W通道4003與 DE4005相連接，進行記錄信號的發(fā)送、再現(xiàn)信號的接收。詳細情況在后 面敘述。
VCM/SPM控制部4004控制DE4005中的音圈電機4052 (以下簡稱 "VCM4052")和主軸電機4053 (以下簡稱"SPM4053")。
DE4005與R/W通道4003相連接，進行記錄信號的接收、再現(xiàn)信號 的發(fā)送。另外，DE4005與VCM/SPM控制部4004相連接。DE4005具有 盤介質(zhì)4050、頭4051、 VCM4052、 SPM4053、以及前置放大器4054等。 在圖38的存儲系統(tǒng)4100中，是假定有一張盤介質(zhì)4050，并且頭4051僅 配置在盤介質(zhì)4050的一側的情況，但也可以是層疊配置有多個盤介質(zhì) 4050的結構。另外，頭4051 —般是對應于盤介質(zhì)4050的各面而設置的。 由R/W通道4003發(fā)送出的記錄信號經(jīng)由DE4005內(nèi)的前置放大器4054提 供給頭4051，由頭4051記錄在盤介質(zhì)4050上。反過來，由頭4051從盤 介質(zhì)4050再現(xiàn)出的信號經(jīng)由前置放大器4054被送往R/W通道4003。 DE4005內(nèi)的VCM4052為使頭4051定位在盤介質(zhì)4050上的目標位置而使 頭4051沿盤介質(zhì)4050的半徑方向移動。另外，SPM4053使盤介質(zhì)4050 旋轉。
這里，使用圖39說明R/W通道4003。圖39是表示圖38的R/W通 道4003的結構的圖。R/W通道4003大致來分的話，由寫通道4031和讀 通道4032構成。
寫通道4031包括字節(jié)接口部4301、擾碼器4302、游程長度受限編碼 部4303 (以下簡稱"RLL編碼部4303")、寫入補償部4305 (以下簡稱"寫 預補償部4305")、驅(qū)動器4306。
在字節(jié)接口部4301中，從HDC4001傳送來的數(shù)據(jù)被作為輸入數(shù)據(jù)處 理。要寫入到介質(zhì)中的數(shù)據(jù)被按1扇區(qū)(sector)單位從HDC4001輸入。 此時不僅是1扇區(qū)量的用戶數(shù)據(jù)(512字節(jié))，由HDC4001附加的ECC字 節(jié)也被同時輸入。數(shù)據(jù)總線通常是1字節(jié)(8比特)，由字節(jié)接口部4301作為輸入數(shù)據(jù)進行處理。擾碼器4302將寫數(shù)據(jù)轉換成隨機的序列。反復 進行相同規(guī)則的數(shù)據(jù)操作，是為了防止對讀時的檢測性能帶來不好的影 響、使誤碼率變差。
RLL編碼部4303是用于限制0的最大連續(xù)長度的裝置。通過限制0 的最大連續(xù)長度，使之成為適合于讀時的未圖示的時間控制部、自動增益 控制部4317 (以下簡稱"AGC4317")等的數(shù)據(jù)序列。
寫預補償部4305是補償介質(zhì)上的磁化躍遷的連續(xù)所造成的非線性畸 變的電路。從寫數(shù)據(jù)中檢測出補償所需要的規(guī)則，預先調(diào)整寫電流波形， 使得在正確的位置產(chǎn)生磁化躍遷。驅(qū)動器4306是輸出與模擬ECL電平對 應的信號的驅(qū)動器。來自驅(qū)動器4306的輸出被送往未圖示的DE4005,并 通過前置放大器4054送往頭4051，將寫數(shù)據(jù)記錄在盤介質(zhì)4050上。
讀通道4032由可變增益放大器4311 (以下簡稱"VGA4311")、低通濾 波器4312 (以下簡稱"LPF4312")、 AGC4317、數(shù)模轉換器4313 (以下簡 稱"ADC4313")、頻率合成器4314、濾波器4315、軟輸出檢測部4320、同 步信號檢測部4321、游程長度受限解碼部4323 (以下簡稱"RLL解碼部 4323")、反擾碼器4324構成。
VGA4311和AGC4317對從未圖示的前置放大器4054送來的數(shù)據(jù)的 讀波形的振幅進行調(diào)整。AGC4317對理想的振幅和實際的振幅進行比較， 確定應對VGA4311設定的增益。LPF4312能夠調(diào)整截止頻率和提升 (boost)量，負責高頻噪聲的減少和向局部響應(Partial Response,以下 簡稱"PR")波形的均衡的 一部分。雖然由LPF4312進行對PR波形的均衡， 但由于頭的上移量變動、介質(zhì)的不均勻性、電機的旋轉變動等諸多因素， 由模擬的LPF進行完全的均衡是很難的，所以使用配置在后級、更具適應 性的濾波器4315來再次對PR波形進行均衡。濾波器4315可以具有自適 應地調(diào)整其抽頭(tap)系數(shù)的功能。頻率合成器4314生成ADC4313的采 樣用時鐘。
ADC4313是通過AD轉換直接得到同步采樣的結構。另外，除該結構 外，也可以是通過AD轉換得到非同步采樣的結構。此時，只要在ADC4313 的后級再設置零相位重啟部、時間(timing)控制部以及插值濾波器即可。 需要從非同步采樣得到同步采樣，這些電路塊承擔該作用。零相位重啟部是用于確定初始相位的電路塊，為盡早得到同步采樣而被使用。在確定了
初始相位后，由時間控制部比較理想的采樣值和實際的采樣值，檢測相位 的偏差。通過用這個來確定插值濾波器的參數(shù)，能夠得到同步采樣。
軟輸出檢測部4320為避免碼間干擾所導致的解碼特性的變差，使用 作為維特比算法的一種的SOVA等檢測數(shù)據(jù)序列。 一般，隨著近年來磁盤 裝置的記錄密度的提高，所記錄的碼間的干擾變大，相應地解碼特性會變 差。為解決該課題，作為克服該問題的方式，采用利用了碼間干擾所產(chǎn)生 的局部響應的最大似、然角年石馬(Partial Response Maximum Likeihood, 以下 簡稱"PRML")方式。PRML是求取使再現(xiàn)信號的局部響應的似然度最大 的信號序列的方式。另外，使用所檢測出的數(shù)據(jù)序列生成多個作為解碼對 象的信號序列。詳細情況在后面敘述。
在使用SOVA方式作為軟輸出檢測部4320時，輸出軟判定值。例如， 作為SOVA的輸出，假定輸出了 (-0.71, +0.18, +0.45， -0.45， -0.9)這 樣的軟判定值。這些值以數(shù)值來表示為0的可能性大還是為1的可能性大。 例如，第一個值"-0.71"表示為1的可能性大；第二個值"+0.18"表示為0的 可能性大，但為l的可能性也不小。以往的維特比檢波器的輸出是硬值， 是硬判定SOVA的輸出的。在上述例子的情況下，是(l, 0， 0, 1， 1)。 硬值僅表示是為0還是為1，失去了為哪種值的可能性高這樣的信息。因 此，向LDPC迭代解調(diào)部4322輸入軟判定值更能提高解碼性能。
RLL解碼部4323對從軟輸出4企測部4320輸出的數(shù)據(jù)進行寫通道4031 的RLL編碼部4303的逆操作，還原成原來的數(shù)據(jù)序列。反擾碼器4324 進行寫通道4031的擾碼器4302的逆操作，還原成原來的數(shù)據(jù)序列。這里 所生成的數(shù)據(jù)被傳送給HDC4001。
圖40是表示圖39的軟輸出檢測部4320的結構例的圖。軟輸出檢測 部4320包括數(shù)據(jù)檢測部4060、生成部4062、選擇部4064。數(shù)據(jù)檢測部 4060輸入數(shù)據(jù)序列。所輸入的數(shù)據(jù)序列可以是一個數(shù)據(jù)序列，也可以是多 個數(shù)據(jù)序列。圖41是表示圖40的數(shù)據(jù)檢測部4060的結構例的圖。數(shù)據(jù) 檢測部4060包括DDNP-SOVA部4066和SOVA部4068。 DDNP-SOVA部 4066對所輸入的信號執(zhí)行具有預測依附于過去的信號和噪聲而產(chǎn)生的噪 聲的功能的維特比算法(DDNP-SOVA)，由此^r測數(shù)據(jù)序列。另外，SOVA 部4068對所輸入的信號執(zhí)行軟判定維特比算法，由此檢測數(shù)據(jù)序列。另 外，數(shù)據(jù)檢測部4060也可以由DDNP-SOVA部4066、 SOVA部4068以外
的數(shù)據(jù)檢測裝置來構成。例如，可以由使用輸出硬判定值的通常的維特比
算法執(zhí)行數(shù)據(jù)檢測的數(shù)據(jù)檢測裝置等來構成。另外，數(shù)據(jù)檢測部4060可
以還具有使用了通常的維特比算法的數(shù)據(jù)檢測裝置。
回到圖40。生成部4062基于由數(shù)據(jù)檢測部4060輸入的數(shù)據(jù)序列生成 多個不同的信號序列。多個信號序列是通過對一個或一個以上的數(shù)據(jù)序列 執(zhí)行后述的信號處理而生成的。另外，可以在由后級的解碼處理執(zhí)行解碼 處理之前，預先生成所有信號序列。也可以在產(chǎn)生解碼處理或執(zhí)行再次解 碼處理的必要時，生成應作為解碼對象的信號序列。選擇部4064選擇由 生成部4062生成的多個信號序列中的一個信號序列。另外，選擇部4064 可以優(yōu)先選擇能夠由圖38的ECC控制部4013修正誤碼的概率高的信號 序列。具體來說，選擇部4064從由生成部4062生成的多個信號序列中， 可以優(yōu)先選擇與用DDNP-SOVA檢測出的數(shù)據(jù)序列對應的信號序列。另 外，選擇部4064也可以按照ECC控制部4013的指示，選擇不同于已選 擇的信號序列的其他信號序列。這樣，通過以多個信號序列作為解碼對象，
能夠不受噪聲特性限制地穩(wěn)定解碼性能。換言之，預先假定多個噪聲特性， 生成針對所假定的噪聲特性抵抗能力強的信號序列作為解碼對象，由此在 所假定的噪聲特性范圍內(nèi)能夠提高解碼性能。
這里，說明了生成部4062使用從圖41所示的兩個數(shù)據(jù)檢測部輸出的 兩個數(shù)據(jù)序列來生成信號序列的情況。以下，說明被認為能夠由圖38的 ECC控制部4013修正誤碼的概率比較高的IO個信號序列。另外，在選擇 部4064中進行選擇的順序未必是后述的從第1信號序列起選擇，可以任 意設定。
生成部4062通過對從圖41所示的DDNP-SOVA部4066輸出的作為
軟判定值序列的數(shù)據(jù)序列中所包含的軟判定值分別進行硬判定值化，來生 成信號序列(以下記為"第l信號序列，，)。另外，生成部4062對從SOVA 部4068輸出的作為軟判定序列的數(shù)據(jù)序列也執(zhí)行同樣的處理，生成信號 序列(以下記為"第2信號序列")。硬判定值化，是通過判斷軟判定值是 否大于預定的閾值，基于該判斷結果將其置換成0或1的比特來執(zhí)行的。 例如，在軟判定值取-a +a (a〉0)范圍時，若設閾值為0,則軟判定值是 正的就置換成O，是負的就置換成l，如此即可。另外，當軟判定值取0 +β (β>0)范圍時，可以設閾值為β/2。這些硬判定值化(以下記為"第1修正判定算法，，)能夠由簡單的結構實現(xiàn)，所以能夠縮小電路規(guī)模。
另外，生成部4062從由圖41的DDNP-SOVA部4066輸入的數(shù)據(jù)序 列所包含的多個信賴度中，搜索具有比預定的閾值小的值的信賴度。進而， 在將軟判定值硬判定值化后的序列中，將與搜索到的信賴度對應的比特的 "O"和'T，反轉，由此生成信號序列(以下記為"第3信號序列")。另外，生 成部4062對從SOVA部4068輸出的作為軟判定值序列的數(shù)據(jù)序列也執(zhí)行 同樣的處理，生成信號序列(以下記為"第4信號序列")。這里，所謂"信 賴度"，是表示軟判定值的絕對值，表示0以上的值。這些硬判定值化(以 下記為"第2修正判定算法，，)能夠以簡單的結構實現(xiàn)，所以能夠縮小電路 規(guī)模。另外，通過修正包含誤碼的可能性高的判定值，能夠改善從圖42 的解碼部4070輸出的解碼序列的誤碼率。
使用例子進行說明。以下表示數(shù)據(jù)序列所包含的信賴度。
{9 1 1 1 5 7 3 3 6 9}
另外，以下表示被硬判定的數(shù)據(jù)序列
{1001 1 10001}
這里，若設閾值為4，則用第2修正判定算法生成的信號序列如下所 示。如下所示，上式中的第2-4、 7、 8比特被修正了。
{1 1 1 o 1 1 1 1 o 1}
另外，生成部4062從由圖41的DDNP-SOVA部4066輸入的數(shù)據(jù)序 列所包含的多個信賴度中，搜索具有小于預定的閾值的值的信賴度所連續(xù) 的個數(shù)超過預定個數(shù)的區(qū)間。進而，在將軟判定值硬判定值化后的序列中，
通過使與搜索到的信賴度對應的比特的"o，，和"r，反轉，來生成信號序列(以
下記為"第5信號序列，，)。另外，生成部4062對從SOVA部4068輸出的 作為軟判定序列的數(shù)據(jù)序列也執(zhí)行同樣的處理，生成信號序列(以下記為 "第6信號序列")。這些硬判定值化(以下記為"第3修正判定算法")能 夠以簡單的結構實現(xiàn)，所以能夠縮小電路規(guī)模。另外，通過集中修正包含 誤碼的區(qū)間，能夠降低脈沖串錯誤，所以能夠改善從圖42的解碼部4070 輸出的解碼序列的誤碼率。
用例子來說明。以下表示數(shù)據(jù)序列所包含的信賴度。
{9111573369}
以下表示被硬判定的數(shù)據(jù)序列。
{1001110001}
這里，若設閾值為4、預定個數(shù)為3，則用第3修正判定算法生成的 信號序列如下所示。如下所示，上式中的第2、 3、 4比特被修正了。
{1110110001}
另外，生成部4062在由圖41的DDNP-SOVA部4066輸入的數(shù)據(jù)序 列中、預定長度以上的區(qū)間內(nèi)，相鄰的軟判定數(shù)據(jù)的碼相互不同時，將與 區(qū)間對應的軟判定數(shù)據(jù)的碼反轉。然后，通過對軟判定數(shù)據(jù)硬判定值化， 生成信號序列(以下記為"第7信號序列")。所謂"相鄰的軟判定數(shù)據(jù)的碼 相互不同時"，包括例如以硬判定值表示軟判定數(shù)據(jù)時，成為"010101..." 或者"101010…，，的情況。另外，生成部4062對從SOVA部4068輸出的作 為軟判定序列的數(shù)據(jù)序列也執(zhí)行同樣的處理，由此生成信號序列(以下記 為"第8信號序列")。這些硬判定值化(以下記為"第4修正判定算法")能 夠以簡單的結構實現(xiàn)，所以能夠縮小電路規(guī)模。另外，通過修正包含誤碼 的可能性高的模式(pattern),能夠改善從圖42的解碼部4070輸出的解碼 序列的誤碼率。
用例子來說明。以下表示被硬判定的數(shù)據(jù)序列。
{0010110110}
這里，若設預定長度為4,則用第4修正判定算法生成的信號序列如 下表示。如下所示，上述中的第2~5比特被修正了 。
{0101010110)
另外，生成部4062通過基于由圖41的DDNP-SOVA部4066和SOVA 部4068輸入的兩個數(shù)據(jù)序列的任一者的硬判定值，修正另一者的數(shù)據(jù)序 列的硬判定值，來生成信號序列。具體來說，生成部4062例如以 DDNP-SOVA部4066的數(shù)據(jù)序列為被修正序列，使用SOVA部4068的數(shù) 據(jù)序列來進行{務正。首先，生成部4062對DDNP-SOVA部4066的數(shù)據(jù)序 列所包含的第1數(shù)據(jù)的硬判定值，和SOVA部4068的數(shù)據(jù)序列所包含的 數(shù)據(jù)的、位于與第1數(shù)據(jù)對應的位置的第2數(shù)據(jù)的硬判定值。這里，當兩 者不同時，將DDNP-SOVA部4066的數(shù)據(jù)序列中、不同于對應的第2數(shù) 據(jù)的第1數(shù)據(jù)置換成該第2數(shù)據(jù)，由此生成信號序列(以下記為"第9信 號序列")。該硬判定值(以下記為"第5修正判定算法")能夠以簡單的結 構實現(xiàn)，所以能夠縮小電路規(guī)模。另外，通過對兩個數(shù)據(jù)序列中相互不同的數(shù)據(jù)，將一者置換成另一者的數(shù)據(jù)，能夠改善從圖42的解碼部4070輸 出的解碼序列的誤碼率。
用例子來說明。以下表示由DDNP-SOVA部4066輸出的數(shù)據(jù)序列的 硬判定值。
{OOlOllOllO}
另外，以下表示由SOVA部4068輸出的數(shù)據(jù)序列的硬判定值。
{0101010100}
以下表示出將由DDNP-SOVA部4066輸出的數(shù)據(jù)序列作為被修正序 列時的修正后的序列。
{0101010100}
生成部4062對由圖41的DDNP-SOVA部4066和SOVA部4068輸入
的兩個數(shù)據(jù)序列的某一個數(shù)據(jù)序列所包含的第l數(shù)據(jù)的硬判定值，和另一 個數(shù)據(jù)序列所包含的數(shù)據(jù)的、與位于第1數(shù)據(jù)對應的位置的第2數(shù)據(jù)的硬 判定值進行比較。進而，當比較結果是第1數(shù)據(jù)與第2數(shù)據(jù)不同時，若滿 足"第2數(shù)據(jù)的信賴度-第1數(shù)據(jù)的信賴度Xx ( a為預定值)"這一條件，則 通過將第1數(shù)據(jù)置換成第2數(shù)據(jù)來修正一個數(shù)據(jù)序列的硬判定值。具體來 說，對DDNP-SOVA部4066的數(shù)據(jù)序列所包含的多個數(shù)據(jù)的硬判定值、 和SOVA部4068的數(shù)據(jù)序列所包含的多個數(shù)據(jù)的硬判定值，進行相互對 應的數(shù)據(jù)間的比較。當比較結果是相互不同時，將成為"信賴度1-信賴度 2〉a"時的與信賴度2對應的數(shù)據(jù)，置換成與信賴度1對應的數(shù)據(jù)的硬判定 值，由此生成信號序列(以下記為"第IO信號序列")。該硬判定值化(以 下記為"第6修正判定算法")能夠以簡單的結構實現(xiàn)，所以能夠縮小電路 規(guī)模。另外，通過將兩個數(shù)據(jù)序列中某一個數(shù)據(jù)序列所包含的數(shù)據(jù)置換成 被認為誤碼較少的數(shù)據(jù)，能夠改善從圖42的解碼部4070輸出的解碼序列 的誤碼率。
用例子來說明。以下分別表示由DDNP-SOVA部4066輸出的數(shù)據(jù)序 列的信賴度、硬判定值。
{346551 1524}
{0010111111}
另外，以下表示由SOVA部4068輸出的數(shù)據(jù)序列的信賴度、硬判定值。{325233454 6} {0101010100}
另外，以下表示基于第6修正判定算法修正后的序列。 {0010110100}
通過將上述的第l修正判定算法 第6修正判定算法分別進行組合， 能夠?qū)С鲂碌男拚卸ㄋ惴āＡ硗?，基于此所能生成的信號序列的種類、 數(shù)量也都能夠增加。例如，通過將第3、第4修正判定算法分別與第5、 第6修正判定算法組合，顯然能夠基于更加嚴格的條件生成信號序列。此 時，能夠增加圖38的ECC控制部4013中的解碼候選，所以能夠提高解 碼的穩(wěn)定性。優(yōu)選將第2和第3修正判定算法的組合、或者第2與第3、 第4修正判定算法的組合、或者第4與第6修正判定算法的組合作為新的 修正判定算法即可。
圖42是表示圖38的ECC控制部4013的結構例的圖。ECC控制部 4013表示有解碼部4070、誤碼檢測部4072、判定部4074、開關4076。另 外，這里僅圖示出解碼方的結構，省略了編碼方的結構。這里，解碼部4070 和誤碼檢測部4072可以是相連接的，也可以是集成在一起的裝置。解碼 部4070對由圖40的選才奪部4064選^^的信號序列進行解碼。誤碼;險測部 4072確認能否由解碼部4070修正誤碼，并進行基于CRC等的誤碼檢測。 另外，所謂"由圖40的選擇部4064選擇的信號序列"，也包括經(jīng)由位于包 含圖40的選擇部4064的軟輸出檢測部4320的后級的RLL解碼部4323 和反擾碼器4324而輸出的信號序列等。
在判定部4074判定為能夠修正誤碼、且基于CRC等判定為沒有誤碼 時，判斷為得到了正確的解碼結果。當在判定部4074中判斷為得到了正 確的解碼結果時，對開關4076指示輸出由解碼部4070解碼后的信號序列。 換言之，開關4076在得到指示之前不輸出從解碼部4070輸入的信號。另 外，當在判定部4074中判斷為沒有得到正確的解碼結果時，選擇部4064 被指示選擇與已選擇的信號序列不同的其他信號序列，并對選擇部4064 新選擇的信號序列再次執(zhí)行解碼部4074之后的處理。這里，所謂"被指示"， 可以是ECC控制部4013對開關4076或選一奪部4064直接指示，或者也可 以經(jīng)由未圖示的控制部進行指示。
上述這些結構，硬件方面可以由任意的計算機的CPU、存儲器及其他LSI來實現(xiàn)，軟件方面可以由載入到存儲器中的具有通信功能的程序等來實現(xiàn)，但這里，描述軟硬件相結合來實現(xiàn)的功能塊。因此，本領域技術人 員能夠理解這些功能塊可以僅由硬件實現(xiàn)，也可以僅由軟件實現(xiàn)，或者由 它們的組合等各種各樣的形式來實現(xiàn)。
圖43是表示圖40的選擇部4064和圖42的ECC控制部4013的動作例子的流程圖。首先，選擇部4064選擇成為解碼對象的信號序列(S4010)。 然后，在ECC控制部4013中執(zhí)行解碼處理(S4012)。進而，在ECC控 制部4013中判斷是否得到了正確的解碼結果(S4014)。當判斷為得到了 正確的解碼結果時(S4014為Y),判定部4074對開關4076指示原樣輸出 從解碼部4070輸出的解碼序列(S4016)，并結束處理。另一方面，當判 斷為沒有得到正確的解碼結果時(S4014的N),選4奪部4064再次選擇解 碼對象，反復進行S4012以下的處理(S4018)。
這里，在S4010或S4018中的選擇中，優(yōu)先選擇被認為解碼后的結果 是能夠修正誤碼的可能性高的信號序列。但也未必一定是這樣的順序，可 以任意設定。例如，選擇順序是最先選擇上述的第1信號序列，然后按順序選擇第2信號序列、第3信號序列.....第IO信號序列，直到S4014中判斷為得到了正確的解碼結果。此時，選擇的順序可以用信號序列的編 號來定義，或者也可以用上述的第l修正判定算法 第6修正判定算法來定義。
圖44是表示圖40的生成部4062的動作例子的流程圖。生成部4062 首先選擇作為基準的數(shù)據(jù)序列(S4020)。所謂作為基準的數(shù)據(jù)序列，是指 成為修正對象的數(shù)據(jù)序列，是從DDNP-SOVA部4066和SOVA部4068中 的某一個輸出的數(shù)據(jù)序列。接下來，判斷是否應該一個一個地修正在S4020 中選擇的數(shù)據(jù)序列所包含的數(shù)據(jù)(S4022 )。當在S4022中判斷為應進行修 正時(S4022為Y),反轉該數(shù)據(jù)的碼，轉移到S4026的處理(S4024 )。 當判斷為不應修正時(S4022為N)，轉移到S4026的處理。接下來，在 S4026中判斷是否對數(shù)據(jù)序列所包含的全部數(shù)據(jù)都進行了判定，當判斷為 沒有時，以尚未進行判定的數(shù)據(jù)為對象，反復進行S4022以下的處理 (S4026為N)。另一方面，當判斷為對所有數(shù)據(jù)都進行了判定時(S4026 為Y),結束處理。另外，上述處理也可以按各個應生成信號序列的修正
多個修正判定算法時，或者生成多個信號序列時，圖44所示的流程就被 反復執(zhí)行。
根據(jù)本第5實施方式，通過反復進行解碼處理直到得到正確的解碼結果，能夠提高解碼部的解碼性能。另外，能夠穩(wěn)定解碼性能。另外，通過 優(yōu)先選擇能夠修正誤碼的概率高的信號序列，能夠減少反復執(zhí)行解碼部以 下的預定處理的次數(shù)。另外，能夠生成多個成為解碼對象的候選。通過生 成多個候選，能夠提高解碼的可靠性。另外，通過反向地修正與信賴度低 的軟判定值對應的硬判定值，能夠提高解碼特性。另外，通過相互修正多 個硬判定序列，能夠生成抗兩者的噪聲特性強的信號序列，能夠提高解碼 特性。另外，通過反向地修正與信賴度低的軟判定值對應的硬判定值，能 夠提高解碼特性。另外，通過具有穩(wěn)定且解碼能力高的解碼部，能夠更快 速地訪問存儲系統(tǒng)。另外，由于無需安裝多余的硬件，所以能夠?qū)崿F(xiàn)小規(guī) 模的半導體集成電路。
以上基于第5實施方式說明了本發(fā)明。該第5實施方式是個例示，可 以對實施方式相互間的組合、或者各結構要件及各處理過程的組合進行各 種各樣的變形，本領域技術人員能夠理解這樣的變形例也在本發(fā)明的范圍內(nèi)。
在本第5實施方式中，說明了 ECC控制部4013被安裝在HDC內(nèi)部 的情況。但不限于此，也可以被安裝在讀寫通道的內(nèi)部。另外，HDC和讀 寫通道可以被一體化成一個LSI。另外，說明了使用SOVA來生成候選的 情況，但也可以使用Viterbi。此時，只要不基于軟判定值，而是基于從 Viterbi輸出的硬判定值來生成候選即可。
另外，本第5實施方式不限于上述的結構，例如解碼裝置可以還包括 讀取記錄在盤中的記錄信息，輸出給上述輸入部的讀取部，和判定上述讀 取部中的讀取狀況的讀取狀況判定部。讀取狀況判定部判定盤的特性，例 如盤的旋轉數(shù)、或者讀取處是盤的內(nèi)周還是外周。讀取狀況判定部也可以 判定安裝于盤的GMR頭的特性、或者配置在盤的后級的解碼裝置內(nèi)部的 AD轉換部的特性、或者裝置外部的室溫等。在判定了這些狀況時，選擇部可以基于在讀取狀況判定部中判定的狀況來確定應輸出的信號。例如，只要優(yōu)先選擇顯示為比其他更加優(yōu)良的狀況的來自輸入部的輸出，進行輸 出即可。通過這樣的方案，能夠不受狀況影響地得到良好的結果。
以上基于實施方式說明了本發(fā)明。該實施方式是個例示，可以對實施 方式相互間的組合、或者各結構要件及各處理過程的組合進行各種各樣的 變形，本領域技術人員能夠理解這樣的變形例也在本發(fā)明的范圍內(nèi)。
〔工業(yè)可利用性〕
通過本發(fā)明，能夠以更小的電路規(guī)模，既滿足游程長度受限，又提高
DC-free特性。
權利要求
1.一種編碼裝置，其特征在于，包括第1游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼，生成第1編碼序列；信號處理部，不改變上述數(shù)字信號序列中所包含的多個比特的個數(shù)地、對上述數(shù)字信號序列執(zhí)行預定的信號處理；第2游程長度受限編碼部，通過對由上述信號處理部執(zhí)行了預定的信號處理的數(shù)字信號序列進行游程長度受限編碼，生成第2編碼序列；以及直流分量除去編碼部，從由上述第1游程長度受限編碼部生成的第1編碼序列和由上述第2游程長度受限編碼部生成的第2編碼序列中，選擇任一者進行輸出。
2. 根據(jù)權利要求1所述的編碼裝置，其特征在于 上述信號處理部對上述數(shù)字信號序列所包含的多個比特分別執(zhí)行比特反轉處理。
3. 根據(jù)權利要求1所述的編碼裝置，其特征在于 上述信號處理部重新排列上述數(shù)字信號序列所包含的多個比特的順序。
4. 根據(jù)權利要求1所述的編碼裝置，其特征在于 上述直流分量除去編碼部包括編碼序列選擇部，選擇上述第1編碼序列和上述第2編碼序列中的任 一個編碼序列，選擇識別信息生成部，生成表示上述編碼序列選擇部所選擇的編碼序 列的選擇識別信息，以及識別信息附加部，在由上述編碼序列選擇部選擇的編碼序列的任意位 置附加由上述選擇識別信息生成部生成的選擇識別信息。
5. 根據(jù)權利要求4所述的編碼裝置，其特征在于 上述編碼序列選擇部包括第l連接部，使由上述編碼序列選擇部已選擇的編碼序列和上述第1 編碼序列連接起來，和編碼序列連接起來；上述編碼序列選擇部以由上述第1連接部連接起來的序列作為新的第1編碼序列，以由上述第2連接部連接起來的序列作為新的第2編碼序列，選擇任一個編碼序列。
6. 根據(jù)權利要求1所述的編碼裝置，其特征在于，還包括第1附加部，在從上述第1游程長度受限編碼部輸出的第1編碼序列 的任意位置附加第1判定比特；和第2附加部，在從上述第2游程長度受限編碼部輸出的第2編碼序列 的任意位置附加將上述第1判定比特進行比特反轉后的第2判定比特。
7. 根據(jù)權利要求4或5所述的編碼裝置，其特征在于 上述編碼序列選擇部包括第l比率計算部，計算上述第1編碼序列所包含的多個比特中、表示 0的比特和表示1的比特的比率，第2比率計算部，計算上述第2編碼序列所包含的多個比特中、表示 0的比特和表示1的比特的比率，以及選擇輸出部，選擇由上述第1比率計算部計算出的比率和由上述第2 比率計算部計算出的比率中較接近50 %的比率所對應的編碼序列進行輸 出。
8. 根據(jù)權利要求4或5所述的編碼裝置，其特征在于 上述編碼序列選擇部包括第l合計部，對上述第1編碼序列所包含的多個比特進行合計，生成 第1合計值，第2合計部，對上述第2編碼序列所包含的多個比特進行合計，生成 第2合計值，編碼序列檢測部，對由上述第l合計部生成的第l合計值的絕對值與 由上述第2合計部生成的第2合計值的絕對值進行比較，檢測出第1編碼 序列和第2編碼序列中對應于較小的合計值的編碼序列，以及選擇輸出部，選擇上述第1編碼序列和上述第2編碼序列中由上述序 列檢測部檢測出的編碼序列進行輸出。
9. 根據(jù)權利要求4或5所述的編碼裝置，其特征在于 述編碼序列選擇部包括 第l移動加法部，通過對上述第1編碼序列所包含的多個比特進行移 動加法運算，生成與上述多個比特數(shù)量相同的第l移動加法值，第l最大值檢測部，檢測出由上述第l移動加法部生成的多個第l移 動加法值中的最大值，第2移動加法部，通過對上述第2編碼序列所包含的多個比特進行移 動加法運算，生成與上述多個比特數(shù)量相同的第2移動加法值，第2最大值檢測部，檢測出由上述第2移動加法部生成的多個第2移 動加法值中的最大值，編碼序列檢測部，對由上述第1最大值檢測部檢測出的最大值和由上 述第2最大值檢測部檢測出的最大值進行比較，選擇第1編碼序列和第2 編碼序列中與較小的最大值對應的編碼序列，以及選擇輸出部，選擇上述第1編碼序列和上述第2編碼序列中由上述序 列檢測部檢測出的編碼序列進行輸出。
10. —種解碼裝置，其特征在于，包括輸入部，輸入附加了預定的判定比特的編碼序列；判定比特取得部，取得附加在由上述輸入部輸入的編碼序列中的上述 預定的判定比特；游程長度受限解碼部，通過對由上述輸入部輸入的編碼序列進行游程 長度受限解碼，生成數(shù)字信號序列；以及信號處理部，根據(jù)由上述判定比特取得部取得的判定比特，對由上述 游程長度受限解碼部生成的上述數(shù)字信號序列，執(zhí)行將上述數(shù)字信號序列 所包含的多個比特分別進行比特反轉后輸出的處理、或者原樣輸出上述數(shù) 字信號序列所包含的多個比特的處理的任一個處理。
11. 根據(jù)權利要求IO所述的解碼裝置，其特征在于 上述信號處理部以執(zhí)行重新排列上述數(shù)字信號序列所包含的多個比特的順序的處理，來替代將上述數(shù)字信號序列所包含的多個比特分別進行 比特反轉后輸出的處理。
12. —種具有編碼部和解碼部的信號處理裝置，其特征在于 上述編碼部包括第l游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編 碼，生成第1編碼序列，第l信號處理部，不改變上述數(shù)字信號序列中所包含的多個比特的個 數(shù)地、對上述數(shù)字信號序列所包含的多個比特分別進行比特反轉處理，第2游程長度受限編碼部，通過對由上述信號處理部執(zhí)行了比特反轉 處理的數(shù)字信號序列進行游程長度受限編碼，生成第2編碼序列，第1附加部，在從上述第1游程長度受限編碼部輸出的第1編碼序列 的任意位置附加第1判定比特，第2附加部，在從上述第2游程長度受限編碼部輸出的第2編碼序列 的任意位置附加將上述第1判定比特進行比特反轉后的第2判定比特，以 及直流分量除去編碼部，從由上述第1附加部附加了第1判定比特的第 1編碼序列和由上述第2附加部附加了第2判定比特的第2編碼序列中， 選擇任一者進行輸出；上述解碼部包括輸入部，輸入附加了上述第1判定比特或上述第2判定比特的任一者的編碼序列，判定比特取得部，取得附加在由上述輸入部輸入的編碼序列中的上述 第1判定比特或上述第2判定比特的任一個判定比特，游程長度受限解碼部，通過對由上述輸入部輸入的編碼序列進行游程 長度受限解碼，生成解碼信號序列，以及第2信號處理部, 當上述判定比特取得部取得的判定比特是上述第1判定比特時，原樣輸出由上述游程長度受限解碼部生成的上述數(shù)字信號序列，當由上述判定比特取得部取得的判定比特是上述第2判定比特時， 輸出通過對由上述游程長度受限解碼部生成的解碼信號序列所包含的多個比特執(zhí)行比特反轉處理而生成的信號序列。
13. —種具有向存儲裝置寫入數(shù)據(jù)的寫通道和讀出存儲裝置所存儲的 數(shù)據(jù)的讀通道的信號存儲系統(tǒng)，其特征在于上述寫通道包括第1編碼部，對數(shù)據(jù)進行游程長度編碼，第2編碼部，對由上述第l編碼部編碼后的數(shù)據(jù)，使用低密度奇偶校 驗碼進行編碼，以及寫入部，將由上述第2編碼部編碼后的數(shù)據(jù)寫入存儲裝置；上述讀通道包括輸入部，輸入從上述存儲裝置輸出的模擬信號，模數(shù)轉換部，將從上述輸入部輸入的模擬信號轉換成數(shù)字信號進行輸出，軟輸出檢測部，計算從上述模數(shù)轉換部輸出的數(shù)字信號的似然度，輸 出軟判定值，對應于第2編碼部的第l解碼部，對從上述軟輸出檢測部輸出的數(shù)據(jù) 進行解碼，以及對應于上述第1編碼部的第2解碼部，對由上述第1解碼部解碼后的數(shù)據(jù)進行解碼；上述第1編碼部包括第l游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編 碼，生成第1編碼序列，信號處理部，不改變上述數(shù)字信號序列中所包含的多個比特的個數(shù) 地、對上述數(shù)字信號序列執(zhí)行預定的信號處理，第2游程長度受限編碼部，通過對由上述信號處理部執(zhí)行了預定的信 號處理的數(shù)字信號序列進行游程長度受限編碼，生成第2編碼序列，以及直流分量除去編碼部，從由上述第1游程長度受限編碼部生成的第1 編碼序列和由上述第2游程長度受限編碼部生成的第2編碼序列中，選擇 任一者進行輸出；上述第2解碼部包括游程長度受限解碼部，通過對由上述第1解碼部解碼后的數(shù)據(jù)進行游 程長度受限解碼，生成數(shù)字信號序列，以及信號處理部，根據(jù)上述直流分量除去編碼部中的選擇，對由上述游程 長度受限解碼部生成的上述數(shù)字信號序列，執(zhí)行將上述數(shù)字信號序列所包 含的多個比特分別進行比特反轉后輸出的處理、或者原樣輸出上述數(shù)字信 號序列所包含的多個比特的處理的任 一 個處理。
14.根據(jù)權利要求13所述的存儲系統(tǒng)，其特征在于還包括存儲數(shù)據(jù)的存儲裝置，和控制對存儲裝置的寫入和從存儲裝置讀出的控制部；上述讀通道按照上述控制部的指示讀出存儲在上述存儲裝置中的數(shù)據(jù)；上述寫通道按照上述控制部的指示將編碼后的數(shù)據(jù)寫入上述存儲裝置。
15. 根據(jù)權利要求1所述的編碼裝置，其特征在于 該裝置被一體集成在一個半導體襯底上。
16. —種編碼裝置，其特征在于，包括第l游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編 碼，生成第1編碼序列；信號處理部，對上述數(shù)字信號序列執(zhí)行預定的信號處理；第2游程長度受限編碼部，通過對由上述信號處理部執(zhí)行了預定的信 號處理的數(shù)字信號序列進行游程長度受限編碼，生成第2編碼序列；以及直流分量除去編碼部，從由上述第1游程長度受限編碼部生成的第1 編碼序列和由上述第2游程長度受限編碼部生成的第2編碼序列中，選擇 任一者進行輸出。
17. 根據(jù)權利要求1或16所述的編碼裝置，其特征在于上述第1游程長度受限編碼部和上述第2游程長度受限編碼部由相同 結構構成。
18. 根據(jù)權利要求16或17所述的編碼裝置，其特征在于 上述信號處理部使上述數(shù)字信號序列所包含的多個比特中的至少一部分比特反轉。
19. 一種信號編碼裝置，其特征在于，包括游程長度受限編碼部，通過對預定的信號序列進行游程長度受限編 碼，生成游程長度編碼序列，和里德-索羅蒙編碼部，對由上述游程長度受限編碼部生成的游程長度編 碼序列進行里德-索羅蒙編碼；上述里德-索羅蒙編碼部包括冗余序列生成部，生成用于對上述游程長度編碼序列進行里德-索羅蒙 編碼的冗余序列，和冗余序列附加部,將由上冗余序列生成部生成的冗余序列附加到上述游程長度編碼序列中。
20.—種信號編碼裝置，其特征在于，包括第l游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼，生成第1游程長度編碼序列；信號處理部，不改變上述數(shù)字信號序列所包含的多個比特的個數(shù)地、 對上述數(shù)字信號序列執(zhí)行預定的信號處理；第2游程長度受限編碼部，通過對由上述信號處理部執(zhí)行了預定的信 號處理的數(shù)字信號序列進行游程長度受限編碼，生成第2游程長度編碼序 列；直流分量除去編碼部，從由上述第1游程長度受限編碼部生成的第1 游程長度編碼序列和由上述第2游程長度受限編碼部生成的第2游程長度 編碼序列中，選擇任一者進行輸出；里德-索羅蒙編碼部，通過對由上述直流分量除去編碼部輸出的游程長 度編碼序列進行里德-索羅蒙編碼，生成冗余序列；以及冗余序列附加部，將由上述里德-索羅蒙編碼部生成的冗余序列附加到由上述直流分量除去編碼部輸出的游程長度編碼序列中。
21. 根據(jù)權利要求19或20所述的信號編碼裝置，其特征在于 上述冗余序列附加部包括將所生成的冗余序列分割成多個組的分割部， 將由上述分割部分割出的組附加到上述游程長度編碼序列的任意位 置，所述任意位置按各組而不同。
22. 根據(jù)權利要求21所述的信號編碼裝置，其特征在于上述冗余序列附加部將由上述分割部分割后的各組，等間隔地附加到 上述游程長度編碼序列中。
23. 根據(jù)權利要求21或22所述的信號編碼裝置，其特征在于上述分割部以生成的冗余序列所包含的多個比特中的任意兩個以上 的比特為一組進行分割。
24. 根據(jù)權利要求21或22所述的信號編碼裝置，其特征在于上述分割部以生成的冗余序列所包含的多個比特中的2N個比特為一 組進行分割，其中N是大于或等于1的整數(shù)。
25. —種信號解碼裝置，其特征在于，包括輸入部，輸入被插入了預定的冗余序列的第l信號序列；冗余序列檢測部，檢測由上述輸入部輸入的第l信號序列中的上述冗 余序列的插入位置；冗余序列取得部，按照由上述冗余序列檢測部檢測出的插入位置，從由上述輸入部輸入的第1信號序列中分離出冗余序列，取得第2信號序列；里德-索羅蒙解碼部，使用由上述冗余序列取得部分離出的冗余比特，修正由上述冗余序列取得部取得的第2信號序列的誤碼；游程長度受限解碼部，對由上述里德-索羅蒙解碼部檢查到誤碼的第2 信號序列執(zhí)行游程長度受限解碼。
26. —種具有信號編碼裝置和信號解碼裝置的信號處理裝置，其特征在于上述信號編碼裝置包括游程長度受限編碼部，通過對預定的信號序列進行游程長度受限編 碼，生成游程長度編碼序列，里德-索羅蒙編碼部，通過對由上述游程長度受限編碼部生成的游程長 度編碼序列進行里德-索羅蒙編碼，生成冗余序列，以及冗余序列附加部，將由上述里德-索羅蒙編碼部生成的冗余序列附加到 由上述游程長度受限編碼部生成的游程長度編碼序列中；上述信號解碼裝置包括輸入部，輸入被插入了預定的冗余序列的第l信號序列；冗余序列檢測部，檢測由上述輸入部輸入的第l信號序列中的上述冗 余序列的插入位置；冗余序列取得部，按照由上述冗余序列檢測部檢測出的插入位置，從 由上述輸入部輸入的第1信號序列中分離出冗余序列，取得第2信號序列；里德-索羅蒙解碼部，使用由上述冗余序列取得部分離出的冗余比特， 修正由上述冗余序列取得部取得的第2信號序列的誤碼；游程長度受限解碼部，對由上述里德-索羅蒙解碼部檢查到誤碼的第2 信號序列執(zhí)行游程長度受限解碼。
27. —種具有信號編碼裝置和信號解碼裝置的信號處理裝置，其特征 在于上述信號編碼裝置包括第l游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼，生成第1游程長度編碼序列，信號處理部，不改變上述數(shù)字信號序列所包含的多個比特的個數(shù)地、 對上述數(shù)字信號序列執(zhí)行預定的信號處理，第2游程長度受限編碼部，通過對由上述信號處理部執(zhí)行了預定的信號處理的數(shù)字信號序列進行游程長度受限編碼，生成第2游程長度編碼序列，直流分量除去編碼部，從由上述第1游程長度受限編碼部生成的第1游程長度編碼序列和由上述第2游程長度受限編碼部生成的第2游程長度 編碼序列中，選擇任一者進行輸出，里德索羅蒙編碼部，通過對由上述直流分量除去編碼部輸出的游程長 度編碼序列進行里德-索羅蒙編碼，生成冗余序列，以及冗余序列附加部，將由上述里德-索羅蒙編碼部生成的冗余序列附加到 由上述直流分量除去編碼部輸出的游程長度編碼序列中；上述信號解碼裝置包括輸入部，輸入被插入了預定的冗余序列的第l信號序列，冗余序列檢測部，檢測由上述輸入部輸入的第l信號序列中的上述冗 余序列的插入位置，冗余序列取得部，按照由上述冗余序列檢測部一企測出的插入位置，從 由上述輸入部輸入的第1信號序列中分離出冗余序列，取得第2信號序列，里德-索羅蒙解碼部，使用由上述冗余序列取得部分離出的冗余比特， 修正由上述冗余序列取得部取得的第2信號序列的誤碼，游程長度受限解碼部，對由上述里德-索羅蒙解碼部檢查到誤碼的第2 信號序列執(zhí)行游程長度受限解碼。
28. —種具有向存儲裝置寫入數(shù)據(jù)的寫通道和讀出存儲裝置所存儲的 數(shù)據(jù)的讀通道的信號存儲系統(tǒng)，其特征在于上述寫通道包括第l編碼部，對數(shù)據(jù)執(zhí)行游程長度受限編碼，進而對游程長度受限編 碼后的數(shù)據(jù)執(zhí)行里德-索羅蒙編碼，第2編碼部，對由上述第l編碼部編碼后的數(shù)據(jù)，使用低密度奇偶校 -驗碼進4于編碼，以及寫入部，將由上述第2編碼部編碼后的數(shù)據(jù)寫入存儲裝置；上述讀通道包括輸入部，輸入從上述存儲裝置輸出的模擬信號，模數(shù)轉換部，將從上述輸入部輸入的模擬信號轉換成數(shù)字信號進行輸出，軟輸出檢測部，計算從上述模數(shù)轉換部輸出的數(shù)字信號的似然度，輸 出軟判定值，對應于第2編碼部的第l解碼部，對從上述軟輸出檢測部輸出的數(shù)據(jù)進行解碼，以及對應于上述第1編碼部的第2解碼部，對由上述第1解碼部解碼后的 數(shù)據(jù)進行解碼；上述第1編碼部包括游程長度受限編碼部，通過對上述數(shù)據(jù)進行游程長度受限編碼，生成 游程長度編碼序列，里德-索羅蒙編碼部，通過對由上述游程長度受限編碼部生成的游程長 度編碼序列進行里德-索羅蒙編碼，生成冗余序列，以及冗余序列附加部，將由上述里德-索羅蒙編碼部生成的冗余序列附加到由上述游程長度受限編碼部生成的游程長度編碼序列中； 上述第2解碼部包括輸入部，輸入由上述第l解碼部解碼后的數(shù)據(jù)，冗余序列檢測部，檢測由上述輸入部輸入的第l信號序列中的上述冗 余序列的插入位置，冗余序列取得部，按照由上述冗余序列檢測部檢測出的插入位置，從 由上述輸入部輸入的第1信號序列中分離出冗余序列，取得第2信號序列，里德-索羅蒙解碼部，使用由上述冗余序列取得部分離出的冗余比特， 修正由上述冗余序列取得部取得的第2信號序列的誤碼，游程長度受限解碼部，對由上述里德-索羅蒙解碼部檢查到誤碼的第2 信號序列執(zhí)行游程長度受限解碼。
29.根據(jù)權利要求28所述的存儲系統(tǒng)，其特征在于還包括存儲數(shù)據(jù)的存儲裝置，和控制對存儲裝置的寫入和從存儲裝置的讀出的控制部；上述讀通道按照上述控制部的指示讀出存儲在上述存儲裝置中的數(shù)據(jù)；上述寫通道按照上述控制部的指示將編碼后的數(shù)據(jù)寫入上述存儲裝置。
30. 根據(jù)權利要求19所述的信號編碼裝置，其特征在于 該裝置被一體集成在一個半導體襯底上。
31. —種編碼裝置，其特征在于，包括游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼， 生成第1編碼序列；信號處理部，不改變上述第1編碼序列所包含的多個比特的個數(shù)地、 對上述第1編碼序列執(zhí)行預定的信號處理，生成第2編碼序列；以及直流分量除去編碼部，從由上述游程長度受限編碼部生成的第1編碼 序列和由上述信號處理部生成的第2編碼序列中，選擇任一者進行輸出。
32. 根據(jù)權利要求31所述的編碼裝置，其特征在于 上述游程長度受限編碼部如下這樣生成上述第l編碼序列，即，使得上述第1編碼序列所包含的多個比特中表示0的比特連續(xù)存在至少一個以 上的O連續(xù)區(qū)間中、具有最大長度的O連續(xù)區(qū)間的長度在0以上、第1容 許連續(xù)長度以下，并且，使得上述第1編碼序列所包含的多個比特中表示 1的比特連續(xù)存在至少一個以上的1連續(xù)區(qū)間中、具有最大長度的1連續(xù) 區(qū)間的長度在O以上、第2容許連續(xù)長度以下。
33. 根據(jù)權利要求32所述的編碼裝置，其特征在于 上述游程長度受限編碼部使上述第1容許連續(xù)長度和上述第2容許連續(xù)長度為相同長度地生成上述第l編碼序列。
34. 根據(jù)權利要求31所述的編碼裝置，其特征在于 上述信號處理部對上述數(shù)字信號序列所包含的多個比特分別執(zhí)行比特反轉處理。
35. 根據(jù)權利要求31所述的編碼裝置，其特征在于 上述直流分量除去編碼部包括編碼序列選擇部，選擇上述第1編碼序列和上述第2編碼序列中的任 一個編碼序列，選擇識別信息生成部，生成表示上述編碼序列選擇部所選擇的編碼序列的選4奪識別信息，以及識別信息附加部，在由上述編碼序列選^^部選^^的編碼序列的任意位 置附加由上述選擇識別信息生成部生成的選擇識別信息。
36. 根據(jù)權利要求35所述的編碼裝置，其特征在于上述編碼序列選擇部包括第l連接部，使由該編碼序列選4奪部已選擇的編碼序列和上述第l編 碼序列連接起來，和第2連接部，使由上述編碼序列選擇部已選擇的編碼序列和上述第2 編碼序列連接起來；上述編碼序列選擇部以由上述第1連接部連接起來的序列作為新的第 1編碼序列，以由上述第2連接部連接起來的序列作為新的第2編碼序列， 選擇任一個新的編碼序列。
37. 根據(jù)權利要求31所述的編碼裝置，其特征在于，還包括第1附加部，在從上述游程長度受限編碼部輸出的第l編碼序列的任 意位置附加第1判定比特；和第2附加部，在從上述信號處理部輸出的第2編碼序列的任意位置附 加將上述第1判定比特進行比特反轉后的第2判定比特。
38. 根據(jù)權利要求35或36所述的編碼裝置，其特征在于 上述編碼序列選擇部包括第l比率計算部，計算上述第1編碼序列所包含的多個比特中、表示 0的比特和表示1的比特的比率，第2比率計算部，計算上述第2編碼序列所包含的多個比特中、表示 0的比特和表示1的比特的比率，以及選擇輸出部，選擇由上述第1比率計算部計算出的比率和由上述第2 比率計算部計算出的比率中較接近50 %的比率所對應的編碼序列進行輸 出。
39. 根據(jù)權利要求35或36所述的編碼裝置，其特征在于 上述編碼序列選擇部包括第l合計部，對上述第1編碼序列所包含的多個比特進行合計，生成 第l合計值，第2合計部，對上述第2編碼序列所包含的多個比特進行合計，生成第2合計值，編碼序列檢測部，對由上述第l合計部生成的第l合計值的絕對值與 由上述第2合計部生成的第2合計值的絕對值進行比較，檢測出第1編碼序列和第2編碼序列中對應于較小的合計值的編碼序列，以及選擇輸出部，選擇上述第1編碼序列和上述第2編碼序列中由上述序列檢測部檢測出的編碼序列進行輸出。
40. 根據(jù)權利要求35或36所述的編碼裝置，其特征在于 上述編碼序列選擇部包括第l移動加法部，通過對上述第1編碼序列所包含的多個比特進行移 動加法運算，生成與上述多個比特數(shù)量相同的第l移動加法值，第1最大值檢測部，檢測出由上述第1移動加法部生成的多個第1移 動加法值中的最大值，第2移動加法部，通過對上述第2編碼序列所包含的多個比特進行移 動加法運算，生成與上述多個比特數(shù)量相同的第2移動加法值，第2最大值檢測部，檢測出由上述第2移動加法部生成的多個第2移 動加法值中的最大值，編碼序列檢測部，對由上述第1最大值檢測部檢測出的最大值和由上 述第2最大值檢測部檢測出的最大值進行比較，檢測出第1編碼序列和第 2編碼序列中與較小的最大值對應的編碼序列，以及選擇輸出部，選擇上述第1編碼序列和上述第2編碼序列中由上述序 列;f全測部^r測出的編碼序列進行輸出。
41. 一種解碼裝置，其特征在于，包括輸入部，輸入附加了預定的判定比特的編碼序列；判定比特取得部，取得附加在由上述輸入部輸入的編碼序列中的上述 預定的判定比特；以及信號處理部，根據(jù)由上述判定比特取得部取得的判定比特，對由上述 輸入部輸入的編碼序列，執(zhí)行將上述編碼序列所包含的多個比特分別進行 比特反轉、輸出成為解碼對象的信號序列的處理，或者將上述編碼序列作 為成為解碼對象的信號序列、原樣進行輸出的處理中的任一個處理；以及游程長度受限解碼部，通過對由上述信號處理部輸出的成為解碼對象 的信號序列進行游程長度受限解碼，生成數(shù)字信號序列。
42. —種具有編碼部和解碼部的信號處理裝置，其特征在于 上述編碼部包括游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼， 生成第1編碼序列，信號處理部，對上述第1編碼序列所包含的多個比特分別執(zhí)行比特反 轉處理，生成第2編碼序列，第1附加部，在從上述游程長度受限編碼部輸出的第l編碼序列的任 意位置附加第1判定比特，第2附加部，在從上述信號處理部輸出的第2編碼序列的任意位置附 加將上述第1判定比特進行比特反轉后的第2判定比特，以及直流分量除去編碼部，從由上述第1附加部附加了第l判定比特的第 1編碼序列和由上述第2附加部附加了第2判定比特的第2編碼序列中， 選擇任一者進行輸出；上述解碼部包括輸入部，輸入被附加了上述第1判定比特或上述第2判定比特的任一 者的編碼序列，判定比特取得部，取得附加在由上述輸入部輸入的編碼序列中的判定 比特，信號處理部，根據(jù)由上述判定比特取得部取得的判定比特，對由上述 輸入部輸入的編碼序列，執(zhí)行將上述數(shù)字信號序列所包含的多個比特分別 進行比特反轉、輸出成為解碼對象的信號序列的處理，或者將上述編碼序 列作為成為解碼對象的信號序列、原樣進行輸出的處理中的任一個處理； 以及游程長度受限解碼部，通過對由上述信號處理部輸出的成為解碼對象 的信號序列進行游程長度受限解碼，生成數(shù)字信號序列。
43. —種具有向存儲裝置寫入數(shù)據(jù)的寫通道和讀出存儲裝置所存儲的 數(shù)據(jù)的讀通道的信號存儲系統(tǒng)，其特征在于上述寫通道包括第l編碼部，對數(shù)據(jù)進行游程長度編碼，第2編碼部，對由上述第l編碼部編碼后的數(shù)據(jù)，使用低密度奇偶校 驗碼進行編碼，以及寫入部，將由上述第2編碼部編碼后的數(shù)據(jù)寫入存儲裝置；上述讀通道包括輸入部，輸入從上述存儲裝置輸出的模擬信號，模數(shù)轉換部，將從上述輸入部輸入的模擬信號轉換成數(shù)字信號進行輸出，軟輸出檢測部，計算從上述模數(shù)轉換部輸出的數(shù)字信號的似然度，輸 出軟判定值，對應于第2編碼部的第1解碼部，對從上述軟輸出檢測部輸出的數(shù)據(jù) 進行解碼，以及對應于上述第l編碼部的第2解碼部，對由上述第l解碼部解碼后的 數(shù)據(jù)進行解碼；上述第1編碼部包括游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼， 生成第1編碼序列，信號處理部，對上述第1編碼序列所包含的多個比特分別執(zhí)行比特反 轉處理，生成第2編碼序列，第1附加部，在從上述游程長度受限編碼部輸出的第1編碼序列的任 意位置附加第1判定比特，第2附加部，在從上述信號處理部輸出的第2編碼序列的任意位置附 加將上述第1判定比特進行比特反轉后的第2判定比特，以及直流分量除去編碼部，從由上述第l附加部附加了第l判定比特的第 1編碼序列和由上述第2附加部附加了第2判定比特的第2編碼序列中， 選擇任一者進行輸出；上述第2解碼部包括輸入部，輸入被附加了上述第1判定比特或上述第2判定比特的任一 者的編碼序列，判定比特取得部，取得附加在由上述輸入部輸入的編碼序列中的判定 比特，信號處理部，根據(jù)由上述判定比特取得部取得的判定比特，對由上述 輸入部輸入的編碼序列，執(zhí)行將上述數(shù)字信號序列所包含的多個比特分別 進行比特反轉、輸出成為解碼對象的信號序列的處理，或者將上述編碼序列作為成為解碼對象的信號序列原樣進行輸出的處理的任 一 個處理，以及 游程長度受限解碼部，通過對由上述信號處理部輸出的成為解碼對象 的信號序列進行游程長度受限解碼，生成數(shù)字信號序列。
44. 根據(jù)權利要求43所述的存儲系統(tǒng)，其特征在于 還包括存儲數(shù)據(jù)的存儲裝置，和控制對存儲裝置的寫入和從存儲裝置的讀出的控制部；上述讀通道按照上述控制部的指示讀出存儲在上述存儲裝置中的數(shù)據(jù)；上述寫通道按照上述控制部的指示將編碼后的數(shù)據(jù)寫入上述存儲裝置。
45. 根據(jù)權利要求31所述的編碼裝置，其特征在于 該裝置被一體集成在一個半導體襯底上。
46. —種編碼裝置，其特征在于，包括游程長度受限編碼部，通過對數(shù)字信號序列進行游程長度受限編碼， 生成第1編碼序列；信號處理部，對上述第1編碼序列執(zhí)行預定的信號處理，生成第2編 碼序列；以及直流分量除去編碼部，從由上述游程長度受限編碼部生成的第1編碼 序列和由上述信號處理部生成的第2編碼序列中，選擇任一者進行輸出。
47. 根據(jù)權利要求46所述的編碼裝置，其特征在于上述信號處理部使上述數(shù)字信號序列所包含的多個比特中的至少一 部分比特反轉。
48. —種振幅調(diào)整裝置，其特征在于，包括輸入模擬信號的輸入部，所述模擬信號是經(jīng)由磁阻元件輸出的模擬信 號，且正區(qū)間中的動態(tài)范圍與負區(qū)間的動態(tài)范圍非對稱，任意一個區(qū)間中 包含非線性區(qū)間，和模數(shù)轉換部，當由上述輸入部輸入的模擬信號的振幅存在于非線性區(qū) 間時，對上述模擬信號調(diào)整上述振幅，并轉換成數(shù)字信號進行輸出；上述模數(shù)轉換部具有前置調(diào)整部，在將模擬信號轉換成數(shù)字信號之前 調(diào)整模擬信號的振幅，使得抵消上述非線性區(qū)間中的非線性。
49. 根據(jù)權利要求48所述的振幅調(diào)整裝置，其特征在于于雙曲正切函數(shù)的倒數(shù)的值，來調(diào)整非線性區(qū)間中的模擬信號的振幅。
50. 根據(jù)權利要求48或49所述的振幅調(diào)整裝置，其特征在于 上述前置調(diào)整部在上述非線性區(qū)間所包含的多個部分區(qū)間中，對于上述多個部分區(qū)間中的第1部分區(qū)間的輸入輸出特性，設定具有至少比l大 的第l傾角的一次函數(shù)，另外，作為上述多個部分區(qū)間中與上述第l部分 區(qū)間相連接的第2部分區(qū)間的輸入輸出特性，設定具有不同于上述第l傾 角的傾角的一次函數(shù)。
51. 根據(jù)權利要求48至50的任一項所述的振幅調(diào)整裝置，其特征在于 上述前置調(diào)整部包括:串聯(lián)設置的多個電阻元件，該電阻元件以具有一定電壓的參考信號為 輸入，順次地分別對后級的電阻元件輸出被進行了振幅調(diào)整的參考信號，和比較部，對從上述多個電阻元件的每一個輸出的參考信號與從上述輸 入部輸入的模擬信號的振幅分別進行比較，由此調(diào)整上述模擬信號的振幅。
52. 根據(jù)權利要求51所述的振幅調(diào)整裝置，其特征在于使上述多個電阻元件中的各個電阻元件的電阻值具有非均一性,由此變振幅調(diào)整的幅度。
53. 根據(jù)權利要求52所述的振幅調(diào)整裝置，其特征在于上述使上述多個電阻元件中的與上述非線性去件對應的電阻元件,其阻值被設定成不同于與非線性區(qū)間以外的區(qū)間對應的電阻元件的電阻值，由此 調(diào)整上述非線性區(qū)間中的非線性。
54. 根據(jù)權利要求51所述的振幅調(diào)整裝置，其特征在于 上述前置調(diào)整部還包括與上述多個電阻元件中的至少一個以上電阻元件的輸入端相連接的參考電壓控制部，該參考電壓控制部通過對上述各 個輸入端施加相對應的預定的參考電壓，來調(diào)整分別從上述多個電阻元件 輸出的參考信號的振幅。
55. 根據(jù)權利要求54所述的振幅調(diào)整裝置，其特征在于 上述多個電阻元件具有相同的電阻值。
56. 根提權利要求54或55所述的振幅調(diào)整裝置，其特征在于 上述參考電壓控制部對上述多個電阻元件中的與上述非線性區(qū)間對應的電阻元件的輸入端施加不同于與非線性區(qū)間以外的區(qū)間對應的電阻 元件的輸入端的參考電壓，由此調(diào)整上述非線性區(qū)間中的非線性。
57. —種振幅調(diào)整方法，其特征在于，包括輸入模擬信號的步驟，所述模擬信號是經(jīng)由磁阻元件輸出的模擬信 號，且正區(qū)間中的動態(tài)范圍與負區(qū)間中的動態(tài)范圍非對稱，任意一個區(qū)間 中包含非線性區(qū)間，和對存在于上述非線性區(qū)間的模擬信號調(diào)整其振幅，使得抵消上述非線 性區(qū)間中的非線性，然后轉換成數(shù)字信號進行輸出的步驟。
58. —種具有向存儲裝置寫入數(shù)據(jù)的寫通道和讀出存儲裝置所存儲的 數(shù)據(jù)的讀通道的信號存儲系統(tǒng)，其特征在于上述寫通道包括第l編碼部，對數(shù)據(jù)進行游程長度編碼，第2編碼部，對由上述第l編碼部編碼后的數(shù)據(jù)，使用低密度奇偶校 驗碼進行編碼，以及寫入部，將由上述第2編碼部編碼后的數(shù)據(jù)寫入存儲裝置； 上述讀通道包括輸入模擬信號的輸入部，所述模擬信號是經(jīng)由磁阻元件從上述存儲裝 置輸出的模擬信號，且正區(qū)間中的動態(tài)范圍與負區(qū)間的動態(tài)范圍非對稱， 任意 一個區(qū)間中包含非線性區(qū)間，模數(shù)轉換部，將從上述輸入部輸入的模擬信號轉換成數(shù)字信號進行輸出，軟輸出檢測部，計算從上述模數(shù)轉換部輸出的數(shù)字信號的似然度，輸 出軟判定值，對應于第2編碼部的第l解碼部，對從上述軟輸出檢測部輸出的數(shù)據(jù) 進行解碼，以及對應于上述第1編碼部的第2解碼部，對由上述第1解碼部解碼后的 數(shù)據(jù)進行解碼；其中，上述模數(shù)轉換部具有前置調(diào)整部，當由上述輸入部輸入的模擬 信號的振幅存在于非線性區(qū)間時，在將模擬信號轉換成數(shù)字信號之前對上述模擬信號調(diào)整上述振幅，使得抵消上述非線性區(qū)間中的非線性。
59. 根據(jù)權利要求58所述的存儲系統(tǒng)，其特征在于 還包括存儲數(shù)據(jù)的存儲裝置，和控制對存儲裝置的寫入和從存儲裝置的讀出的控制部； 上述讀通道按照上述控制部的指示，經(jīng)由上述磁阻元件讀出存儲在上 述存儲裝置中的數(shù)據(jù)；上述寫通道按照上述控制部的指示，將編碼后的數(shù)據(jù)寫入上述存儲裝置。
60. 根據(jù)權利要求48所述的振幅調(diào)整裝置，其特征在于 該裝置被一體集成在一個半導體襯底上。
61. —種記錄信息讀取裝置，其特征在于，包括模擬信號輸入部，輸入從讀取記錄在盤中的記錄信息的讀取部輸出的 模擬信號；和模數(shù)轉換部，在從上述模擬信號輸入部輸入模擬信號并將其轉換成數(shù) 字信號時，在模擬信號的輸入電平的正區(qū)間或負區(qū)間的任一個區(qū)間中，輸入輸出特性中的模擬信號與數(shù)字信號的關系在模擬信號的輸入電平較小 時和模擬信號的輸入電平較大時是不同的。
62. 根據(jù)權利要求61所述的記錄信息讀取裝置，其特征在于 上述模數(shù)轉換部包括串聯(lián)設置的多個電阻元件，該電阻元件以具有一定電壓的參考信號為 輸入，順次地分別對后級的電阻元件輸出被進行了振幅調(diào)整的參考信號，和比較部，對從上述多個電阻元件的每一個輸出的參考信號與從上述輸 入部輸入的模擬信號的輸入電平分別進行比較，由此調(diào)整上述模擬信號的 輸入電平。
63. 根據(jù)權利要求62所述的振幅調(diào)整裝置，其特征在于 通過使上述多個電阻元件中的各個電阻元件的電阻值具有非均 一性，來改變輸入電平的調(diào)整幅度。
64. —種記錄信息讀取裝置，其特征在于，包括模擬信號輸入部，輸入從讀取記錄在盤中的記錄信息的讀取部輸出的模擬信號；模數(shù)轉換部，在從上述模擬信號輸入部輸入模擬信號并將其轉換成數(shù) 字信號時，輸入輸出特性中的模擬信號與數(shù)字信號的關系可變；以及控制部，根據(jù)上述模數(shù)轉換部的輸出，確定上述模數(shù)轉換部的輸入輸 出特性中的模擬信號與數(shù)字信號的關系。
65. 根據(jù)權利要求64所述的記錄信息讀取裝置，其特征在于 上述模數(shù)轉換部具有被輸入模擬信號的可變電阻，上述控制部決定上述可變電阻的電阻值。
66. —種解碼裝置，其特征在于，包括 輸入部，輸入數(shù)據(jù)序列；生成部，基于由上述輸入部輸入的數(shù)據(jù)序列生成多個不同的信號序列；選擇部，從由上述生成部生成的多個信號序列中選擇一個信號序列；解碼部，對由上述選擇部選擇的信號序列進行解碼；檢測部，檢測由上述解碼部解碼后的信號序列的解碼誤碼的程度；以及判定部，判定由上述檢測部檢測出的誤碼的程度是否在預定的容許度內(nèi)；其中，當在上述判定部中判定為誤碼的程度是在上述預定的容許度內(nèi)時，指示輸出由上述解碼部解碼后的信號序列；當在上述判定部中判定為誤碼的程度超出了上述預定的容許度時，指 示由上述選擇部選擇不同于上述一個信號序列的其他信號序列，并對上述
67. 根據(jù)權利要求66所述的解碼裝置，其特征在于上述選擇部優(yōu)先選擇由上述判定部判定為誤碼的程度在上述容許度 以內(nèi)的概率較高的信號序列。
68. 根據(jù)權利要求66或67所述的解碼裝置，其特征在于 上述選擇部優(yōu)先選擇由上述生成部生成的多個信號序列中的、與使用維特比算法檢測出的數(shù)據(jù)序列對應的信號序列，所述維特比算法具有預測 依附于信號地產(chǎn)生的噪音的功能。
69. 根據(jù)權利要求66至68的任一項所述的解碼裝置，其特征在于上述輸入部包括分別生成不同的數(shù)據(jù)序列的第1輸入部和第2輸入部，上述生成部基于從第1輸入部和第2輸入部輸入的數(shù)據(jù)序列的任一 者、或者兩者，生成一個以上的信號序列。
70. 根據(jù)權利要求69所述的解碼裝置，其特征在于 上述生成部基于用第1維特比算法檢測出的數(shù)據(jù)序列和/或用第2維特比算法檢測出的數(shù)據(jù)序列生成信號序列，其中，所述數(shù)據(jù)序列是由上述第 1輸入部和上述第2輸入部分別輸入的多個數(shù)據(jù)序列中的數(shù)據(jù)序列，上述 第1維特比算法具有預測依附于信號而產(chǎn)生的噪音的功能，上述第2維特 比算法具有不同于上述第1維特比算法的功能。
71. 根據(jù)權利要求66至70的任一項所述的解碼裝置，其特征在于 上述輸入部輸入被軟判定值化了的數(shù)據(jù)序列，上述生成部通過對由上述輸入部輸入的數(shù)據(jù)序列進行硬判定值化，生 成信號序列。
72. 根據(jù)權利要求71所述的解碼裝置，其特征在于在由上述輸入部輸入的數(shù)據(jù)序列中的預定長度以上的區(qū)間中，當具有 小于預定的閾值的絕對值的軟判定數(shù)據(jù)連續(xù)出現(xiàn)超過預定個數(shù)時，上述生 成部通過反轉上述連續(xù)的軟判定數(shù)據(jù)的符號后進行硬判定值化，或者將上 述連續(xù)的軟判定數(shù)據(jù)進行硬判定值化后再將被硬判定了的數(shù)據(jù)邏輯反轉， 來生成信號序列。
73. 根據(jù)權利要求71或72所述的解碼裝置，其特征在于在由上述輸入部輸入的數(shù)據(jù)序列所包含的多個軟判定數(shù)據(jù)中的預定 長度以上的區(qū)間中，當相鄰的軟判定數(shù)據(jù)的符號彼此不同時，上述生成部 通過反轉與上述區(qū)間對應的軟判定數(shù)據(jù)的符號后進行硬判定值化，或者將 與上述區(qū)間對應的軟判定數(shù)據(jù)進行硬判定值化后再將被硬判定了的數(shù)據(jù) 邏輯反轉，來生成信號序列。
74. 根據(jù)權利要求71所述的解碼裝置，其特征在于上述生成部通過對由上述輸入部輸入的數(shù)據(jù)序列所包含的多個軟判 定數(shù)據(jù)中的、具有小于預定的閾值的絕對值的軟判定數(shù)據(jù)的符號進行反轉 后再進行硬判定值化，或者將具有小于預定的閾值的絕對值的軟判定數(shù)據(jù)
75. 根據(jù)權利要求70所述的解碼裝置，其特征在于 上述生成部基于一個數(shù)據(jù)序列的硬判定值對另 一個數(shù)據(jù)序列的硬判定值進行修正，由此生成信號序列，其中，所述兩個數(shù)據(jù)序列是由上述第 1輸入部和上述第2輸入部輸入的多個數(shù)據(jù)序列中的兩個數(shù)據(jù)序列。
76. 根據(jù)權利要求70所述的解碼裝置，其特征在于 上述生成部基于用第1維特比算法檢測出的數(shù)據(jù)序列和用第2維特比算法檢測出的數(shù)據(jù)序列的任一者的硬判定值來修正另 一個數(shù)據(jù)序列的硬 判定值，由此生成信號序列，其中，所述兩個數(shù)據(jù)序列是由上述第1輸入 部和上述第2輸入部輸入的多個數(shù)據(jù)序列中的兩個數(shù)據(jù)序列，上述第1維 特比算法具有預測依附于信號而產(chǎn)生的噪音的功能，上述第2維特比算法 具有不同于上述第1維特比算法的功能。
77. 根據(jù)權利要求75或76所述的解碼裝置，其特征在于當由上述第1輸入部和上述第2輸入部輸入的多個數(shù)據(jù)序列的兩個數(shù) 據(jù)序列中、 一個數(shù)據(jù)序列所包含的第1數(shù)據(jù)的硬判定值與另一個數(shù)據(jù)序列 所包含的位于與上述第1數(shù)據(jù)相對應的位置的第2數(shù)據(jù)的硬判定值不同 時，上述生成部通過將上述一個數(shù)據(jù)序列所包含的第l數(shù)據(jù)置換成上述第 2數(shù)據(jù)，來修正上述一個數(shù)據(jù)序列的硬判定值。
78. 根據(jù)權利要求75或76所述的解碼裝置，其特征在于當由上述第1輸入部和上迷第2輸入部輸入的多個數(shù)據(jù)序列的兩個數(shù) 據(jù)序列中、 一個數(shù)據(jù)序列所包含的第1數(shù)據(jù)的硬判定值與另一個數(shù)據(jù)序列 所包含的位于與上述第1數(shù)據(jù)相對應的位置的第2數(shù)據(jù)的硬判定值不同 時，且上述第2數(shù)據(jù)的軟判定值的絕對值與上述第l數(shù)據(jù)的軟判定值的絕 對值的差大于預定的閾值時，上述生成部通過將上述一個數(shù)據(jù)序列所包含 的第1數(shù)據(jù)置換成上述第2數(shù)據(jù)，來修正上述一個數(shù)據(jù)序列的硬判定值。
79. —種解碼方法，其特征在于，包括 生成多個不同的數(shù)據(jù)序列的步驟；基于所生成的多個數(shù)據(jù)序列生成多個不同的信號序列的步驟； 選擇所生成的多個信號序列中的一個信號序列的步驟；以及 對所選擇的信號序列進行解碼的步驟；其中，上述進行選擇的步驟順次選擇與已選擇過的信號序列不同的信 號序列，并執(zhí)行上述進行解碼的步驟以下的處理，如此反復，直到在上述進行解碼的步驟中解碼后的信號序列的誤碼程度小于預定的閾值。
80. 根據(jù)權利要求66所述的解碼裝置，其特征在于 該裝置被一體集成在一個半導體村底上。
81. —種解碼裝置，其特征在于，包括輸入部，包括生成數(shù)據(jù)序列的第1輸入部和生成不同于上述第l輸入 部的數(shù)據(jù)序列的第2輸入部；生成部，基于由上述輸入部輸入的數(shù)據(jù)序列生成多個不同的信號序列；選擇部，從由上述生成部生成的多個信號序列中選擇一個信號序列；解碼部，對由上述選擇部選擇的信號序列進行解碼；檢測部，檢測由上述解碼部解碼后的信號序列的解碼誤碼的程度；以及判定部，判定由上述檢測部檢測出的誤碼的程度是否在預定的容許度內(nèi)；其中，當在上述判定部中判定為誤碼的程度是在上述預定的容許度內(nèi) 時，指示輸出由上述解碼部解碼后的信號序列。
82. 根據(jù)權利要求81所述的解碼裝置，其特征在于 當在上述判定部中判定為誤碼的程度超出了上述預定的容許度時，指示由上述選擇部選擇不同于上述一個信號序列的其他信號序列，并對上述 選捧部所新選捧的信號序列再次執(zhí)行上述解碼部以下的處理。
83. 根據(jù)權利要求81所述的解碼裝置，其特征在于 上述選擇部優(yōu)先選擇由上述判定部判定為誤碼的程度在上述容許度以內(nèi)的概率較高的信號序列。
84. 根據(jù)權利要求66所述的解碼裝置，其特征在于參考其他比特的信賴度。
85. 根據(jù)權利要求84所述的解碼裝置，其特征在于時，參考該比特的信賴度和上述信號序列所包含的該比特以外的其他比特 的信賴度。
86. 根據(jù)權利要求81所述的解碼裝置，其特征在于上述生成部在進行硬判定值化時，參考來自第l輸入部的輸出信號中 的信賴度和來自第2輸入部的輸出信號中的信賴度。
87. 根據(jù)權利要求86所述的解碼裝置，其特征在于 上述生成部在確定比特的硬判定值時，參考來自第l輸入部的輸出信號中的信賴度和來自第2輸入部的輸出信號中的信賴度。
88. 根據(jù)權利要求87所述的解碼裝置，其特征在于 上述生成部在確定比特的硬判定值時，比較來自第l輸入部的輸出信號與來自第2輸入部的輸出信號中相互對應的比特的信賴度。
89. 根據(jù)權利要求81所述的解碼裝置，其特征在于 上述選擇部在選擇來自第1輸入部的輸出和來自第2輸入部的輸出時，優(yōu)先選擇來自第1輸入部的輸出。
90. 根據(jù)權利要求81所述的解碼裝置，其特征在于，還包括 讀取部，讀取記錄在盤中的記錄信息，輸出到上述輸入部，和 讀取狀況判定部，判定上述讀取部中的讀取狀況；擇來自第1輸入部的輸出還是來自第2輸入部的輸出。
全文摘要
本發(fā)明的總體目的在于以更小的電路規(guī)模既滿足游程長度受限，又提高DC-free特性。本發(fā)明的RLL/DC-free編碼部(303)包括第1RLL編碼部(60)、第1信號處理部(62)、第2RLL編碼部(64)、直流分量除去編碼部(66)。第1RLL編碼部(60)通過對從擾碼器(302)輸出的數(shù)字信號序列進行游程長度受限編碼，生成第1編碼序列。第1信號處理部(62)不改變從擾碼器(302)輸出的數(shù)字信號序列所包含的多個比特的個數(shù)地、對數(shù)字信號序列執(zhí)行預定的信號處理。第2RLL編碼部(64)將從第1信號處理部(62)輸出的由信號處理部執(zhí)行了預定的信號處理的數(shù)字信號序列進行游程長度受限編碼，由此生成第2編碼序列。
文檔編號G11B20/10GK101346768SQ200780000990
公開日2009年1月14日 申請日期2007年1月22日 優(yōu)先權日2006年1月23日
發(fā)明者凱 李, 江角淳 申請人:羅姆股份有限公司