專利名稱：多電平單元非易失性存儲(chǔ)器裝置中的單鎖存器數(shù)據(jù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及存儲(chǔ)器裝置，且特定來(lái)說(shuō)本發(fā)明涉及非易失性存儲(chǔ)器裝置。
背景技術(shù)：
存儲(chǔ)器裝置通常作為內(nèi)部半導(dǎo)體集成電路提供于計(jì)算機(jī)或其它電子裝置中。有許多 不同類型的存儲(chǔ)器，包含隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、動(dòng)態(tài)隨機(jī)存 取存儲(chǔ)器(DRAM)、同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)和快閃存儲(chǔ)器。
快閃存儲(chǔ)器裝置已經(jīng)發(fā)展成為用于廣泛范圍電子應(yīng)用的流行的非易失性存儲(chǔ)器來(lái) 源?？扉W存儲(chǔ)器裝置通常使用允許高存儲(chǔ)器密度、高可靠性和低功耗的單晶體管存儲(chǔ)器 單元?？扉W存儲(chǔ)器的常用用途包含個(gè)人計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)、數(shù)碼相機(jī)和蜂 窩式電話。程序代碼和系統(tǒng)數(shù)據(jù)(例如基本輸入/輸出系統(tǒng)(BIOS))通常存儲(chǔ)在快閃存 儲(chǔ)器裝置中以用于個(gè)人計(jì)算機(jī)系統(tǒng)中。
隨著電子系統(tǒng)的性能和復(fù)雜性增加，對(duì)系統(tǒng)中額外存儲(chǔ)器的要求也增加。然而，為 了持續(xù)降低系統(tǒng)的成本，零件數(shù)目必須保持最少。這可通過(guò)增加集成電路的存儲(chǔ)器密度 來(lái)實(shí)現(xiàn)。
可通過(guò)使用多電平單元(MLC)來(lái)增加存儲(chǔ)器密度。MLC存儲(chǔ)器可增加存儲(chǔ)在集 成電路中的數(shù)據(jù)量而不用添加額外的單元和/或增加電路小片的尺寸。MLC方法在每個(gè) 存儲(chǔ)器單元中存儲(chǔ)兩個(gè)或兩個(gè)以上數(shù)據(jù)位。
多電平單元具有多個(gè)Vt窗，其每一者指示不同的狀態(tài)，如圖1所示。多電平單元 通過(guò)向存儲(chǔ)在傳統(tǒng)快閃單元上的特定電壓范圍指派位模式而利用所述單元的模擬特性。 此技術(shù)允許取決于指派給單元的電壓范圍的數(shù)量而在每單元存儲(chǔ)兩個(gè)或兩個(gè)以上的位。
舉例來(lái)說(shuō)，可向一單元指派四個(gè)不同的電壓范圍，每個(gè)范圍200 mV。通常，0.2 到0.4V的死區(qū)或裕度位于每個(gè)范圍之間。如果單元的閾值電壓在第一范圍內(nèi)，那么單 元存儲(chǔ)U。如果閾值電壓在第二范圍內(nèi)，那么單元存儲(chǔ)10。這對(duì)于用于單元的所有范 圍持續(xù)。MLC要求對(duì)閾值電壓的緊密控制，以便每單元使用多個(gè)閾值電平。
MLC快閃存儲(chǔ)器集成電路的一個(gè)關(guān)鍵參數(shù)是用于讀取單元中的經(jīng)編程值的讀出放 大器的晶體管數(shù)目?？扉W存儲(chǔ)器裝置的高度并行性要求同一讀出放大器數(shù)據(jù)鎖存器對(duì)于 正被讀出陣列的每一位線使用至少一次。此問(wèn)題對(duì)于MLC裝置來(lái)說(shuō)更嚴(yán)重，因?yàn)殡娐?br> 需要處理來(lái)自每一位線的兩個(gè)位。這大大增加了讀取-修改-寫入操作所需的晶體管數(shù) 目。
由于電子裝置的激烈競(jìng)爭(zhēng)和消費(fèi)者對(duì)電子裝置更長(zhǎng)電池壽命的需要，制造商必須一 直尋找減少裝置中組件數(shù)量同時(shí)維持可靠性的方式。出于上述原因，且出于所屬領(lǐng)域的 技術(shù)人員在閱讀和理解本說(shuō)明書之后將明了的下文陳述的其它原因，此項(xiàng)技術(shù)中需要減 少M(fèi)LC存儲(chǔ)器裝置中的讀出放大器數(shù)據(jù)鎖存器中所需的晶體管數(shù)量。

發(fā)明內(nèi)容
上述關(guān)于快閃存儲(chǔ)器的問(wèn)題和其它問(wèn)題由本發(fā)明解決，且將通過(guò)閱讀和研究以下說(shuō) 明書而了解。
本發(fā)明涵蓋一種存儲(chǔ)器鎖存器電路。所述電路包括具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)的鎖存器。 第一控制晶體管耦聯(lián)在所述電路的輸出與所述節(jié)點(diǎn)之間。第二控制晶體管耦聯(lián)在所述輸 出與所述反轉(zhuǎn)節(jié)點(diǎn)之間。復(fù)位晶體管耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)。控制晶體管響應(yīng)于晶體管柵 極上的控制信號(hào)將所述節(jié)點(diǎn)或反轉(zhuǎn)節(jié)點(diǎn)選擇性耦聯(lián)到所述輸出。復(fù)位晶體管響應(yīng)于復(fù)位 信號(hào)將所述反轉(zhuǎn)節(jié)點(diǎn)拉到地電位。
方法包含將所需數(shù)據(jù)寫入到待編程的單元的最低有效位或最高有效位中的一者。第 二編程操作將增強(qiáng)數(shù)據(jù)編程到單元的剩余位。增強(qiáng)數(shù)據(jù)將單元的閾值電平調(diào)節(jié)到所需數(shù) 據(jù)需要的電壓。
本發(fā)明的其它實(shí)施例包含具有變化范圍的方法和設(shè)備。


圖1展示多電平單元存儲(chǔ)器的閾值電壓分布的圖。 圖2展示NAND快閃存儲(chǔ)器陣列的一個(gè)實(shí)施例的簡(jiǎn)化圖。 圖3展示本發(fā)明的數(shù)據(jù)鎖存器的一個(gè)實(shí)施例的示意圖。 圖4展示根據(jù)本發(fā)明的頁(yè)1讀取操作的閾值電壓分布的圖。 圖5展示根據(jù)本發(fā)明的頁(yè)O讀取操作的閾值電壓分布的圖。 圖6展示根據(jù)本發(fā)明的編程操作的兩個(gè)數(shù)據(jù)鎖存器的一個(gè)實(shí)施例的示意圖。 圖7展示本發(fā)明的數(shù)據(jù)鎖存器和支持電路的示意圖。 圖8展示本發(fā)明的存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)施例的框圖。 圖9展示本發(fā)明的存儲(chǔ)器模塊的一個(gè)實(shí)施例的框圖。
具體實(shí)施例方式
在本發(fā)明的以下具體實(shí)施方式
中，參看形成本發(fā)明一部分的附圖，其中通過(guò)說(shuō)明而
展示其中可實(shí)踐本發(fā)明的特定實(shí)施例。圖式中，相同標(biāo)號(hào)在全部幾張圖中描述大體上類 似的組件。以充分的細(xì)節(jié)描述這些實(shí)施例以使所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明。在 不脫離本發(fā)明范圍的情況下可利用其它實(shí)施例，且可做出結(jié)構(gòu)、邏輯和電氣改動(dòng)。因此， 以下具體實(shí)施方式
不應(yīng)作為限制性意義，且本發(fā)明的范圍僅由所附權(quán)利要求書及其等效 物界定。
圖2說(shuō)明本發(fā)明的半導(dǎo)體NAND快閃存儲(chǔ)器陣列的一個(gè)實(shí)施例的簡(jiǎn)化圖。此存儲(chǔ) 器陣列僅出于說(shuō)明目的，因?yàn)楸景l(fā)明不限于任何一個(gè)非易失性存儲(chǔ)器技術(shù)或結(jié)構(gòu)。
為了清楚目的，圖2的存儲(chǔ)器陣列未展示存儲(chǔ)器陣列中通常需要的所有元件。舉例 來(lái)說(shuō)，僅展示兩條位線(BL1和BL2)，而需要的位線數(shù)目實(shí)際上取決于存儲(chǔ)器密度和 芯片結(jié)構(gòu)。后面將位線稱為(BL1-BLN)。位線(BL1-BLN)最終耦聯(lián)到檢測(cè)每個(gè)單元 狀態(tài)的讀出放大器(未圖示)。
陣列由布置成串聯(lián)串204、 205的浮動(dòng)?xùn)艠O單元201陣列組成。每一串聯(lián)鏈204、 205中，每一浮動(dòng)?xùn)艠O單元201的漏極耦聯(lián)到源極?？缭蕉鄠€(gè)串聯(lián)串204、 205的字線 (WL0-WL31)耦聯(lián)到一行中的每個(gè)浮動(dòng)?xùn)艠O單元的控制柵極，以便控制其操作。在一 個(gè)實(shí)施例中， 一陣列包含32條字線。然而，本發(fā)明不限于任何一種字線數(shù)量。
在操作中，字線(WL0-WL31)選擇串聯(lián)鏈204、 205中的個(gè)別浮動(dòng)?xùn)艠O存儲(chǔ)器單 元進(jìn)行寫入或讀取，并在通過(guò)模式中操作每一串聯(lián)串204、 205中的剩余浮動(dòng)?xùn)艠O存儲(chǔ) 器單元。浮動(dòng)?xùn)艠O存儲(chǔ)器單元的每一串聯(lián)串204、 205通過(guò)源極選擇門216、 217耦聯(lián)到 源極線206，且通過(guò)漏極選擇門212、 213耦聯(lián)到個(gè)別位線(BL1-BLN)。源極選擇門216、 217由耦聯(lián)到其控制柵極的源極選擇門控制線SG(S) 218控制。漏極選擇門212、 213 由漏極選擇門控制線SG(D) 214控制。
在圖2的實(shí)施例中，WLO位于頁(yè)面的底部，且WL31位于頁(yè)面的頂部。然而，這 些標(biāo)記僅用于說(shuō)明目的，因?yàn)閃LO也可開始于頁(yè)面的頂部，其中字線編號(hào)朝向頁(yè)面的 底部而增加。
可每單元單個(gè)位(即，單電平單元-SLC)或每單元多個(gè)位(即，多電平單元-MLC) 地編程每個(gè)單元。每個(gè)單元的閾值電壓(Vt)決定了存儲(chǔ)在單元中的數(shù)據(jù)。舉例來(lái)說(shuō)， 在每單元單個(gè)位的情況下，0.5V的Vt可能指示經(jīng)編程單元(即，邏輯O狀態(tài))，而-0.5 V的Vt可能指示經(jīng)擦除單元(即，邏輯l狀態(tài))。多電平單元操作先前已論述。
本發(fā)明的實(shí)施例不限于每單元兩個(gè)位。一些實(shí)施例可取決于單元上可區(qū)分的不同電
壓范圍的數(shù)量而每單元存儲(chǔ)兩個(gè)以上的位。
在典型的現(xiàn)有技術(shù)編程操作中，將要編程的快閃存儲(chǔ)器單元的選定字線以開始于一
電壓(例如，20V)的一系列編程脈沖偏置，其中每一后續(xù)脈沖電壓遞增，直到單元經(jīng)
編程或達(dá)到最大編程電壓為止。未選定的字線以vpass (例如，10 V)偏置。選定的位
線以0V偏置，而未選定的位線以Vcc偏置以禁止這些串聯(lián)串的編程操作。
接著執(zhí)行以ov的選定字線電壓進(jìn)行的驗(yàn)證(讀取)操作，以確定浮動(dòng)?xùn)艠O是否處 于適當(dāng)?shù)碾妷?例如，0.5 V)。在一個(gè)實(shí)施例中，未選定的字線電壓可以是等于或大于 地電位的任何電壓。在選定SG(D)和SG(S)時(shí)，將位線預(yù)充電至Vcc。以大體上類似的 方式編程/驗(yàn)證每個(gè)存儲(chǔ)器單元。
圖3說(shuō)明本發(fā)明的數(shù)據(jù)鎖存器電路300的示意圖，所述電路耦聯(lián)到NAND快閃存 儲(chǔ)器陣列的存儲(chǔ)器單元340的串聯(lián)串的一部分。
鎖存器電路300包含兩個(gè)反相器304、 305，其耦聯(lián)到DATA節(jié)點(diǎn)和作為DATA節(jié) 點(diǎn)的反轉(zhuǎn)的DATA^^節(jié)點(diǎn)。三個(gè)控制晶體管301、 302和306耦聯(lián)到反相器304、 305以 控制鎖存器電路300的操作。晶體管中的兩者301、 302響應(yīng)于有效高RDA和RDB控 制信號(hào)而控制鎖存器304、 305的哪一側(cè)(即，DATA或DATA*)耦聯(lián)到讀出 (SENSE—OUT)節(jié)點(diǎn)。另一晶體管306是復(fù)位晶體管，其具有耦聯(lián)到柵極的有效高PRST 信號(hào)，以控制何時(shí)接通晶體管以將鎖存器的DATA"^輸出拉到地電位。
在一個(gè)實(shí)施例中，存儲(chǔ)器單元340的串聯(lián)串由圖2說(shuō)明的32個(gè)浮動(dòng)?xùn)艠O快閃存儲(chǔ) 器單元組成。未選定的行中的每個(gè)存儲(chǔ)器單元由耦聯(lián)到每一 "未選定"字線的 "WLUNSEL"電壓偏置。選定的字線由"WLSEL"電壓偏置。替代實(shí)施例可在每一串 聯(lián)串中使用其它數(shù)量的存儲(chǔ)器單元以及不同的非易失性存儲(chǔ)器單元技術(shù)。
選擇門源極晶體管325和選擇門漏極晶體管324在串340的相反側(cè)上。串聯(lián)串340 接著耦聯(lián)到全局位線GBL， GBL耦聯(lián)到控制串340對(duì)讀出放大器的存取的NMOS控制 晶體管322。控制晶體管322的柵極由控制晶體管322操作的"讀出(SENSE)"電壓偏置。
預(yù)充電PMOS晶體管320將NMOS控制晶體管322耦聯(lián)到Vcc以用于在讀取操作 期間預(yù)充電位線。PMOS晶體管320的柵極上的邏輯低電平接通晶體管。
讀出放大器輸出晶體管310的柵極耦聯(lián)在NMOS晶體管322與PMOS晶體管320 之間。此晶體管310的柵極上的邏輯高將鎖存器電路300拉到地電位，如后面將描述。 柵極上的邏輯低使鎖存器電路300遇見高阻抗?fàn)顟B(tài)。
參考圖4和5說(shuō)明的閾值電壓分布來(lái)論述圖3的鎖存器電路300的操作。每一分布
(圖4的401-404和圖5的501-504)代表一不同的MLC狀態(tài)。存儲(chǔ)在每個(gè)單元中的
MLC數(shù)據(jù)表示兩頁(yè)數(shù)據(jù)，頁(yè)1和頁(yè)0(即，P1-P0)。
圖4說(shuō)明用于讀取存儲(chǔ)器單元的頁(yè)1 (Pl)的閾值電壓分布401-404。最負(fù)性狀態(tài) 401是邏輯"11"狀態(tài)。下一狀態(tài)402是邏輯"10"狀態(tài)。接著的狀態(tài)403是邏輯"00" 狀態(tài)。最正性的狀態(tài)404是邏輯"01"狀態(tài)。作為"WLSEL"電壓施加到選定字線的 讀取電壓RD2說(shuō)明于中間兩個(gè)狀態(tài)402、 403之間。
圖5說(shuō)明用于讀取存儲(chǔ)器單元的頁(yè)0 (PO)的閾值電壓分布501-504。最負(fù)性狀態(tài) 501是邏輯"11"狀態(tài)。第二最正性狀態(tài)502是邏輯"10"狀態(tài)。接著的狀態(tài)503是邏 輯"OO"狀態(tài)。最正性狀態(tài)504是邏輯"01"狀態(tài)。讀取電壓RD1和RD3作為"WLSEL" 電壓施加到選定字線。讀取1電壓(即，RD1)位于第一狀態(tài)501與第二狀態(tài)502之間。 讀取3電壓(即，RD3)位于最后兩個(gè)狀態(tài)503與504之間。
參看圖3和4，通過(guò)以下程序讀取第一狀態(tài)(即，邏輯11) 401。在第一時(shí)間t0， PRST信號(hào)是邏輯1且RDA是邏輯0。這導(dǎo)致鎖存器電路DATAM言號(hào)是邏輯0且DATA 載有邏輯1。
在時(shí)間t!， PRST信號(hào)是邏輯O以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD2的選定字線偏置WLSEL，如圖4所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯1以接通其相應(yīng)的晶體管301， 且RDB保持在邏輯0以保持晶體管302關(guān)斷，因此將鎖存器的DATA節(jié)點(diǎn)連接到現(xiàn)浮 動(dòng)的讀出(SENSE_OUT)節(jié)點(diǎn)。這導(dǎo)致讀取第一狀態(tài)401的頁(yè)1的邏輯1 (即，DATA)。
通過(guò)以下程序讀取第二狀態(tài)(即，邏輯10) 402。在第一時(shí)間t0， PRST信號(hào)是邏 輯1且RDA是邏輯O。這導(dǎo)致鎖存器電路DATAM言號(hào)是邏輯0且DATA載有邏輯1。
在時(shí)間t,, PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD2的選定字線偏置WLSEL，如圖4所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中己知的讀出操作。在讀出操作之后，RDA是邏輯1以接通其相應(yīng)的晶體管301， 且RDB保持在邏輯0以保持晶體管302關(guān)斷，因此將鎖存器的DATA節(jié)點(diǎn)連接到現(xiàn)浮 動(dòng)的讀出(SENSE一OUT)節(jié)點(diǎn)。這導(dǎo)致讀取第二狀態(tài)402的頁(yè)1的邏輯1 (即，DATA)。
通過(guò)以下程序讀取第三狀態(tài)(即，邏輯00) 403。在第一時(shí)間to， PRST信號(hào)是邏 輯1且RDA是邏輯O。這導(dǎo)致鎖存器電路DATA"言號(hào)是邏輯O且DATA載有邏輯1。
在時(shí)間t1，PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到處于讀取電壓RD2的選定字線偏置WLSEL，如圖4所說(shuō)明。讀出放大器接著執(zhí)行此項(xiàng)技術(shù)中己知的讀出操作。在讀出操作之后，RDA是邏輯1以接通其相應(yīng)的晶體管301，且RDB保持在邏輯0以保持晶體管302關(guān)斷，因此將鎖存器的DATA節(jié)點(diǎn)連接到現(xiàn)處于邏輯O的讀出(SENSE_OUT)節(jié)點(diǎn)。這導(dǎo)致讀取第三狀態(tài)403的頁(yè)1的邏輯O (即，
DATA)。
通過(guò)以下程序讀取第四狀態(tài)(即，邏輯Ol) 404。在第一時(shí)間to， PRST信號(hào)是邏 輯1且RDA是邏輯0。這導(dǎo)致鎖存器電路DATAM言號(hào)是邏輯O且DATA載有邏輯1。
在時(shí)間tp PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD2的選定字線偏置WLSEL，如圖4所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯1以接通其相應(yīng)的晶體管301， 且RDB保持在邏輯0以保持晶體管302關(guān)斷，因此將鎖存器的DATA節(jié)點(diǎn)連接到現(xiàn)處 于邏輯O的讀出(SENSE—OUT)節(jié)點(diǎn)。這導(dǎo)致讀取第四狀態(tài)404的頁(yè)1的邏輯0 (即， DATA)。
參看圖3和5，通過(guò)以下程序讀取頁(yè)0 (即，P0)的第一狀態(tài)501。在第一時(shí)間to, PRST信號(hào)是邏輯1且RDA是邏輯0。這導(dǎo)致鎖存器電路DATAM言號(hào)是邏輯0且DATA 載有邏輯1。
在時(shí)間t。 PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD1的選定字線偏置WLSEL，如圖5所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯1以接通其相應(yīng)的晶體管301， 且RDB保持在邏輯0以保持晶體管302關(guān)斷，因此將鎖存器的DATA節(jié)點(diǎn)連接到現(xiàn)浮 動(dòng)的讀出(SENSE—OUT)節(jié)點(diǎn)。這導(dǎo)致節(jié)點(diǎn)DATA為邏輯1。
在時(shí)間t2， PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD3的選定字線偏置WLSEL，如圖5所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯O， RDB是邏輯1以接通其 相應(yīng)的晶體管302，因此將由反相器304、 305形成的鎖存器的DATA+節(jié)點(diǎn)連接到現(xiàn)浮 動(dòng)的讀出(SENSE一OUT)節(jié)點(diǎn)。這導(dǎo)致讀取第一狀態(tài)501的頁(yè)0的邏輯1 ( B卩，DATA)。
通過(guò)以下程序讀取第二狀態(tài)(即，邏輯10) 502。在第一時(shí)間to， PRST信號(hào)是邏 輯1且RDA是邏輯O。這導(dǎo)致鎖存器電路DATA-信號(hào)是邏輯0且DATA載有邏輯1。
在時(shí)間h， PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD1的選定字線偏置WLSEL，如圖5所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯1以接通其相應(yīng)的晶體管301， 且RDB保持在邏輯0以保持晶體管302關(guān)斷，因此將鎖存器的DATA節(jié)點(diǎn)連接到現(xiàn)為 邏輯O的讀出(SENSEJ3UT)節(jié)點(diǎn)。這導(dǎo)致節(jié)點(diǎn)DATA為邏輯0。
在時(shí)間t2， PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到
現(xiàn)處于讀取電壓RD3的選定字線偏置WLSEL，如圖5所說(shuō)明。讀出放大器接著執(zhí)行此
項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯0， RDB是邏輯1以接通其 相應(yīng)的晶體管302，因此將由反相器304、 305形成的鎖存器的DATA-節(jié)點(diǎn)連接到現(xiàn)浮 動(dòng)的讀出(SENSE—OUT)節(jié)點(diǎn)。這導(dǎo)致讀取第二狀態(tài)502的頁(yè)0的邏輯O(g卩，DATA)。
通過(guò)以下程序讀取第三狀態(tài)(即，邏輯00) 503。在第一時(shí)間to， PRST信號(hào)是邏 輯1且RDA是邏輯O。這導(dǎo)致鎖存器電路DATAM言號(hào)是邏輯O且DATA載有邏輯1。
在時(shí)間t!， PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD1的選定字線偏置WLSEL，如圖5所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯1以接通其相應(yīng)的晶體管301， 且RDB保持在邏輯0以保持晶體管302關(guān)斷，因此將鎖存器的DATA節(jié)點(diǎn)連接到現(xiàn)處 于邏輯0的讀出(SENSE—OUT)節(jié)點(diǎn)。這導(dǎo)致節(jié)點(diǎn)DATA為邏輯0。
在時(shí)間t2， PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD3的選定字線偏置WLSEL，如圖5所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯O， RDB是邏輯1以接通其 相應(yīng)的晶體管302，因此將由反相器304、 305形成的鎖存器的DATA^^節(jié)點(diǎn)連接到現(xiàn)浮 動(dòng)的讀出(SENSE—OUT)節(jié)點(diǎn)。這導(dǎo)致讀取第三狀態(tài)503的頁(yè)0的邏輯O(g卩，DATA)。
通過(guò)以下程序讀取第四狀態(tài)(即，邏輯Ol) 504。在第一時(shí)間to， PRST信號(hào)是邏 輯1且RDA是邏輯O。這導(dǎo)致鎖存器電路DATAM言號(hào)是邏輯O且DATA載有邏輯1。
在時(shí)間t,， PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD1的選定字線偏置WLSEL，如圖5所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯1以接通其相應(yīng)的晶體管301， 且RDB保持在邏輯0以保持晶體管302關(guān)斷，因此將鎖存器的DATA節(jié)點(diǎn)連接到現(xiàn)處 于邏輯O的讀出(SENSE_OUT)節(jié)點(diǎn)。這導(dǎo)致節(jié)點(diǎn)DATA為邏輯0。
在時(shí)間t2， PRST信號(hào)是邏輯0以關(guān)斷晶體管306。存儲(chǔ)器單元晶體管330耦聯(lián)到 現(xiàn)處于讀取電壓RD3的選定字線偏置WLSEL，如圖5所說(shuō)明。讀出放大器接著執(zhí)行此 項(xiàng)技術(shù)中已知的讀出操作。在讀出操作之后，RDA是邏輯O， RDB是邏輯1以接通其 相應(yīng)的晶體管302，因此將由反相器304、 305形成的鎖存器的DATA^^節(jié)點(diǎn)連接到現(xiàn)處 于邏輯O的讀出(SENSE_OUT)節(jié)點(diǎn)。這導(dǎo)致讀取第四狀態(tài)504的頁(yè)0的邏輯1 (即， DATA)。
使用讀取-修改-寫入技術(shù)來(lái)在NAND單元的Vt越過(guò)驗(yàn)證電平時(shí)產(chǎn)生對(duì)所述NAND
單元的編程操作的禁止電壓。圖6說(shuō)明用于完成此操作的電路的一個(gè)實(shí)施例。
所述電路包含由兩個(gè)反相器602、 603構(gòu)成的鎖存器600，具有控制晶體管605。晶
體管605的柵極連接到"CSENSE1"控制信號(hào)，所述控制信號(hào)當(dāng)單元在驗(yàn)證操作期間 被驗(yàn)證為經(jīng)編程時(shí)變?yōu)楦?。展示了晶體管605的漏極耦聯(lián)到虛線所示的電路接地端。虛 線表示晶體管605耦聯(lián)到的電路的功能等效物，如后面參看圖7所說(shuō)明。
讀取-修改-寫入技術(shù)涉及在編程脈沖期間將待編程數(shù)據(jù)存儲(chǔ)在鎖存器600中作為 DATA，且接著當(dāng)單元的Vt變?yōu)楦哂陬A(yù)定驗(yàn)證值時(shí)修改所述數(shù)據(jù)。換句話說(shuō)，單元已成 功編程。舉例來(lái)說(shuō)，假定待編程DATA是邏輯0而"CSENSE1"信號(hào)為低，那么晶體 管605關(guān)斷且通過(guò)反相器柵極606的鎖存器輸出是邏輯"0"。只要編程脈沖(即， pgm_pulse)變?yōu)楦?，反相器柵極606就被啟用。在此時(shí)間期間，將邏輯低信號(hào)施加到 位線，因此允許對(duì)選定字線上的單元編程。
當(dāng)在已通過(guò)驗(yàn)證操作之后CSENSE1變?yōu)楦邥r(shí)，通過(guò)晶體管605將0八丁八*拉到邏輯 0，且反相器柵極606的輸出是邏輯高。將此Vcc偏置施加到位線，因此禁止編程操作。
圖7說(shuō)明本發(fā)明的數(shù)據(jù)鎖存器和支持電路。此電路包含如圖3說(shuō)明的第一數(shù)據(jù)鎖存 器電路300和如圖6說(shuō)明的第二數(shù)據(jù)鎖存器電路600。還展示將鎖存器300、 600連在 一起的通過(guò)晶體管701 、702和支持電路704、705。上拉晶體管721耦聯(lián)到VFY—MATCH 信號(hào)，所述信號(hào)當(dāng)經(jīng)編程數(shù)據(jù)已經(jīng)驗(yàn)證時(shí)為邏輯高。下拉晶體管720耦聯(lián)到第一鎖存器 電路300，所述電路具有耦聯(lián)到柵極的"下拉一EN"信號(hào)，所述信號(hào)變?yōu)楦咭越油ňw 管720。
在先前描述的讀取-修改-寫入操作之后，將VFY—MATCH預(yù)充電或上拉到邏輯1 電平。接著，如果待編程的所有位被從O修改為1,那么節(jié)點(diǎn)DATA"每處于邏輯O，且 共用線VFYMATCH將保持在邏輯1。如果待編程的位中的一些位在讀取-修改-寫入操 作之后仍處于邏輯0，那么可提取關(guān)于未能通過(guò)驗(yàn)證的位的信息。
為了提取位信息，將PASS1設(shè)定為高，PASSO設(shè)定為低，且將下拉—EN信號(hào)設(shè)定 為高狀態(tài)。如果在PO編程期間頁(yè)O(PO)中的任一者未通過(guò)驗(yàn)證操作，那么VFY—MATCH 線被下拉。
通過(guò)使PASShO， PASS0=1，且下拉—EN4，如果在P0=0時(shí)Pl中的任一者未通過(guò) 驗(yàn)證操作，那么VFY—MATCH線將被下拉。通過(guò)使PASS卜1， PASS0=1，且下拉—EN=1， 如果待編程數(shù)據(jù)中的任一者未通過(guò)驗(yàn)證操作，那么VFY—MATCH線將被下拉。
為了驗(yàn)證PO的編程，預(yù)設(shè)第一鎖存器電路300,使得DATA節(jié)點(diǎn)為邏輯1。在節(jié)
點(diǎn)DATA將P0=0載入第二鎖存器電路600。將驗(yàn)證電壓VFY1施加到WLSEL且
PASS1=1。在一個(gè)實(shí)施例中，VFY1電壓位于前兩個(gè)MLC狀態(tài)之間。接著由此項(xiàng)技術(shù)
中眾所周知的讀出放大器執(zhí)行讀出操作。在讀出操作之后，CSENSE1=1。
如果讀出的閾值電壓大于或等于VFY1，那么SENSE_OUT=0， NODEB=0，且P0 變?yōu)檫壿媗。如先前針對(duì)下一編程脈沖所解釋禁止編程。
如果讀出的閾值電壓小于VFY1，那么SENSE—OUT處于高阻抗?fàn)顟B(tài)，且P0保持 為邏輯低。接著再次執(zhí)行編程操作。
為了在P0=1時(shí)用VFY3電壓驗(yàn)證PI的編程，在編程操作開始期間讀取P0并在 DATA節(jié)點(diǎn)處將其存儲(chǔ)在第一鎖存器300中。在DATA節(jié)點(diǎn)處將P1=0載入第二鎖存器 600。使用驗(yàn)證電壓VFY3來(lái)將選定的字線偏置到WLSEL。在一個(gè)實(shí)施例中，VFY3是 位于第三與第四MLC狀態(tài)之間的電壓。在一個(gè)實(shí)施例中，VFY2是位于第二與第三MLC 狀態(tài)之間的電壓。
將通過(guò)晶體管701、 702的柵極偏置為PASS1=1且PASS0=0。接著執(zhí)行讀出操作。 在讀出放大器完成讀出操作之后，CSENSE1 = 1。如果閾值電壓Vt大于或等于VFY3， 那么讀出(SENSE—OUT)節(jié)點(diǎn)=0，且NODEB二0。 P0變?yōu)檫壿?，且僅對(duì)于具有P0=1 的單元而禁止下一編程脈沖的編程操作。如果Vt小于VFY3，那么讀出(SENSE—OUT) 節(jié)點(diǎn)為高阻抗，且P0保持為邏輯0。再次執(zhí)行編程操作。
為了在P0=0時(shí)用VFY2驗(yàn)證PI的編程，在編程操作開始期間讀取P0并在DATA 節(jié)點(diǎn)處將其載入到第一鎖存器電路中。在第二鎖存器600的DATA節(jié)點(diǎn)處載入P1=0。 驗(yàn)證電壓VFY2將選定的字線偏置為WLSEL電壓。PASS0=1且PASS1=0。接著由讀出 放大器執(zhí)行讀出操作。在讀出操作之后，CSENSE1=1。
如果讀出的閾值電壓Vt大于或等于VFY3，那么讀出(SENSE—OUT)節(jié)點(diǎn)為邏輯 0， NODEB=0，且P0變?yōu)檫壿?。僅針對(duì)具有Pl-0的單元禁止下一編程操作。
如果讀出的閾值小于VFY3，那么讀出(SENSE_OUT)節(jié)點(diǎn)處于高阻抗?fàn)顟B(tài)。在 此情況下，P0保持為邏輯0，且再次執(zhí)行編程操作。
圖8說(shuō)明可并入本發(fā)明的快閃存儲(chǔ)器陣列和編程方法實(shí)施例的存儲(chǔ)器裝置800的功 能框圖。存儲(chǔ)器裝置800耦聯(lián)到處理器810，處理器負(fù)責(zé)執(zhí)行本發(fā)明的軟件驅(qū)動(dòng)程序以 將SLC數(shù)據(jù)寫入MLC裝置。處理器810可以是微處理器或某種其它類型的控制電路。 存儲(chǔ)器裝置800和處理器810形成存儲(chǔ)器系統(tǒng)820的一部分。存儲(chǔ)器裝置800已經(jīng)過(guò)簡(jiǎn) 化以強(qiáng)調(diào)存儲(chǔ)器的有助于理解本發(fā)明的特征。
存儲(chǔ)器裝置包含如上文參看圖8描述的快閃存儲(chǔ)器單元830的陣列。存儲(chǔ)器陣列 830布置成行和列的存儲(chǔ)器組。每一行存儲(chǔ)器單元的控制柵極與一字線耦聯(lián)，而存儲(chǔ)器 單元的漏極和源極連接耦聯(lián)到位線。如此項(xiàng)技術(shù)中眾所周知，單元與位線的連接決定了
陣列是NAND結(jié)構(gòu)、AND結(jié)構(gòu)還是NOR結(jié)構(gòu)。
提供地址緩沖器電路840以鎖存在地址輸入連接AO-Ax 842上提供的地址信號(hào)。地 址信號(hào)由行解碼器844和列解碼器846接收并解碼以存取存儲(chǔ)器陣列830。所屬領(lǐng)域的 技術(shù)人員在本說(shuō)明的幫助下將了解，地址輸入連接的數(shù)目取決于存儲(chǔ)器陣列830的密度 和結(jié)構(gòu)。也就是說(shuō)，地址的數(shù)目隨著存儲(chǔ)器單元數(shù)增加以及存儲(chǔ)器組和區(qū)塊數(shù)增加而增 加。
存儲(chǔ)器裝置800通過(guò)使用讀出/緩沖器電路850讀出存儲(chǔ)器陣列列中的電壓或電流 改變來(lái)讀取存儲(chǔ)器陣列830中的數(shù)據(jù)。在一個(gè)實(shí)施例中，讀出/緩沖器電路經(jīng)耦聯(lián)以讀 取并鎖存來(lái)自存儲(chǔ)器陣列830的一行數(shù)據(jù)。包含數(shù)據(jù)輸入與輸出緩沖器電路860以用于 通過(guò)多個(gè)數(shù)據(jù)連接862與控制器810進(jìn)行雙向數(shù)據(jù)通信。提供寫入電路855以將數(shù)據(jù)寫 入存儲(chǔ)器陣列。
控制電路870對(duì)在來(lái)自處理器810的控制連接872上提供的信號(hào)進(jìn)行解碼。這些信 號(hào)用于控制存儲(chǔ)器陣列830上的操作，包含數(shù)據(jù)讀取、數(shù)據(jù)寫入(編程)和擦除操作。 控制電路870可以是狀態(tài)機(jī)、定序器或某種其它類型的控制器。
圖8說(shuō)明的快閃存儲(chǔ)器裝置已經(jīng)簡(jiǎn)化以便于對(duì)存儲(chǔ)器特征的基本理解。對(duì)快閃存儲(chǔ) 器的內(nèi)部電路和功能的更詳細(xì)了解是所屬領(lǐng)域的技術(shù)人員己知的。
圖9是示范性存儲(chǔ)器模塊卯0的說(shuō)明。存儲(chǔ)器模塊900說(shuō)明為存儲(chǔ)卡，但參考存儲(chǔ) 器模塊900論述的概念適用于其它類型的可移除或便攜式存儲(chǔ)器，例如USB快閃驅(qū)動(dòng) 器，且希望處于如本文使用的"存儲(chǔ)器模塊"的范圍內(nèi)。另外，盡管圖9描繪一個(gè)示范 性形狀因數(shù)，但這些概念同樣適用于其它形狀因數(shù)。
在一些實(shí)施例中，存儲(chǔ)器模塊900將包含外殼905 (如描繪)以封閉一個(gè)或一個(gè)以
上存儲(chǔ)器裝置910，但此外殼對(duì)于所有裝置或裝置應(yīng)用來(lái)說(shuō)不是基本的。至少一個(gè)存儲(chǔ)
器裝置910是非易失性存儲(chǔ)器(包含或用以執(zhí)行本發(fā)明的元件)。當(dāng)存在時(shí)，外殼905
包含一個(gè)或一個(gè)以上觸點(diǎn)915以用于與主機(jī)裝置通信。主機(jī)裝置的實(shí)例包含數(shù)碼相機(jī)、
數(shù)字記錄和回放裝置、PDA、個(gè)人計(jì)算機(jī)、存儲(chǔ)卡讀取器、接口集線器和類似物。對(duì)于一些實(shí)施例，觸點(diǎn)915呈標(biāo)準(zhǔn)化接口的形式。舉例來(lái)說(shuō)，在USB快閃驅(qū)動(dòng)器的情況下，
觸點(diǎn)915可能呈USB類型A插入連接器的形式。對(duì)于一些實(shí)施例，觸點(diǎn)915呈半私有
接口的形式，例如可能位于SANDISK公司注冊(cè)的COMPACTFLASH存儲(chǔ)卡、SONY公
司注冊(cè)的MEMORYSTICK存儲(chǔ)卡、TOSHIBA公司注冊(cè)的SD SECURE DIGITAL存儲(chǔ)
卡和類似存儲(chǔ)卡上。然而大體上，觸點(diǎn)915提供用于在存儲(chǔ)器模塊900與具有與觸點(diǎn)
915兼容的接收器的主機(jī)之間傳遞控制、地址和/或數(shù)據(jù)信號(hào)的接口。
存儲(chǔ)器模塊卯0可視需要包含額外的電路920，其可以是一個(gè)或一個(gè)以上集成電路
和/或離散組件。對(duì)于一些實(shí)施例，額外電路920可包含用于控制多個(gè)存儲(chǔ)器裝置910 上的存取和/或用于提供外部主機(jī)與存儲(chǔ)器裝置910之間的轉(zhuǎn)譯層的存儲(chǔ)器控制器。舉 例來(lái)說(shuō)，在觸點(diǎn)915的數(shù)目與到所述一個(gè)或一個(gè)以上存儲(chǔ)器裝置910的I/0連接的數(shù)目 之間可能沒(méi)有一一對(duì)應(yīng)關(guān)系。因此，存儲(chǔ)器控制器可選擇性耦聯(lián)存儲(chǔ)器裝置910的I/O 連接(圖9未圖示)以在適當(dāng)時(shí)間在適當(dāng)1/0連接處接收適當(dāng)信號(hào)，或在適當(dāng)時(shí)間在適 當(dāng)觸點(diǎn)915處提供適當(dāng)信號(hào)。類似地，主機(jī)與存儲(chǔ)器模塊900之間的通信協(xié)議可能與存 取存儲(chǔ)器裝置910所需的協(xié)議不同。存儲(chǔ)器控制器接著可將從主機(jī)接收的命令序列轉(zhuǎn)譯 為適當(dāng)?shù)拿钚蛄幸詫?shí)現(xiàn)對(duì)存儲(chǔ)器裝置910的所需存取。此轉(zhuǎn)譯除了命令序列以外可進(jìn) 一步包含信號(hào)電壓電平的改變。
額外電路920可進(jìn)一步包含與對(duì)存儲(chǔ)器裝置910的控制無(wú)關(guān)的功能性，例如可能由 ASIC (專用集成電路)執(zhí)行的邏輯功能。而且，額外電路920可包含用于限制對(duì)存儲(chǔ) 器模塊900的讀取或?qū)懭氪嫒〉碾娐罚缑艽a保護(hù)、生物統(tǒng)計(jì)學(xué)或類似物。額外電路 920可包含用于指示存儲(chǔ)器模塊卯0的狀態(tài)的電路。舉例來(lái)說(shuō)，額外電路920可包含用 于確定功率是否正供應(yīng)到存儲(chǔ)器模塊900和存儲(chǔ)器模塊900是否當(dāng)前正被存取以及顯示 其狀態(tài)的指示的功能性，例如通電時(shí)的穩(wěn)定光和被存取時(shí)的閃爍光。額外電路920可進(jìn) 一步包含無(wú)源裝置，例如去耦電容器，以幫助調(diào)整存儲(chǔ)器模塊900內(nèi)的功率要求。
結(jié)論
總體來(lái)說(shuō)，本發(fā)明的實(shí)施例處理來(lái)自僅具有單個(gè)鎖存器的MLC存儲(chǔ)器裝置的兩個(gè) 位。僅使用一個(gè)額外鎖存器來(lái)實(shí)施在編程操作期間以讀取-修改-寫入和驗(yàn)證進(jìn)行的MLC 編程。
盡管本文己說(shuō)明和描述特定實(shí)施例，但所屬領(lǐng)域的技術(shù)人員將了解，經(jīng)計(jì)算以實(shí)現(xiàn) 相同目的的任何布置可代替所示的特定實(shí)施例。所屬領(lǐng)域的技術(shù)人員將明了對(duì)本發(fā)明的 許多修改。因此，希望本申請(qǐng)案涵蓋對(duì)本發(fā)明的任何修改和變化。明確希望本發(fā)明僅由 所附權(quán)利要求書及其等效物限制。
權(quán)利要求
1. 一種存儲(chǔ)器鎖存器電路，其包括鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)；第一晶體管，其耦聯(lián)在輸出與所述節(jié)點(diǎn)之間；第二晶體管，其耦聯(lián)在所述輸出與所述反轉(zhuǎn)節(jié)點(diǎn)之間；以及復(fù)位晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)。
2. 根據(jù)權(quán)利要求1所述的鎖存器電路，其進(jìn)一步包含具有耦聯(lián)到所述輸出的位線的 串聯(lián)存儲(chǔ)器串。
3. 根據(jù)權(quán)利要求1所述的鎖存器電路，其中所述鎖存器由一對(duì)反相器門組成，所述 反相器門經(jīng)耦聯(lián)以使得每一反相器的輸入耦聯(lián)到另一反相器的輸出。
4. 根據(jù)權(quán)利要求2所述的鎖存器電路，其中所述存儲(chǔ)器串由布置成NAND配置的多 個(gè)非易失性存儲(chǔ)器單元組成。
5. 根據(jù)權(quán)利要求1所述的鎖存器電路，其中所述第一、第二和復(fù)位晶體管是NMOS 晶體管。
6. 根據(jù)權(quán)利要求1所述的鎖存器電路，其中所述第一、第二和復(fù)位晶體管具有耦聯(lián) 到有效高信號(hào)的柵極連接。
7. 根據(jù)權(quán)利要求1所述的鎖存器電路，其中所述輸出耦聯(lián)到讀出放大器輸出晶體管。
8. —種存儲(chǔ)器鎖存器電路，其包括鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)；第一控制晶體管，其耦聯(lián)在輸出與所述節(jié)點(diǎn)之間以響應(yīng)于第一控制信號(hào)將所述 節(jié)點(diǎn)耦聯(lián)到所述輸出；第二控制晶體管，其耦聯(lián)在所述輸出與所述反轉(zhuǎn)節(jié)點(diǎn)之間以響應(yīng)于第二控制信 號(hào)將所述反轉(zhuǎn)節(jié)點(diǎn)耦聯(lián)到所述輸出；復(fù)位晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)以用于響應(yīng)于復(fù)位信號(hào)將所述反轉(zhuǎn)節(jié)點(diǎn)拉 到地電位。
9. 根據(jù)權(quán)利要求8所述的存儲(chǔ)器鎖存器，其中所述第一控制信號(hào)、第二控制信號(hào)和 復(fù)位信號(hào)連接到其相應(yīng)晶體管的柵極輸入，并響應(yīng)于邏輯高而接通所述相應(yīng)晶體 管。
10. —種用于實(shí)施多電平單元存儲(chǔ)器編程操作的存儲(chǔ)器鎖存器電路，所述電路包括第一鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)； 第一晶體管，其耦聯(lián)在輸出與所述節(jié)點(diǎn)之間； 第二晶體管，其耦聯(lián)在所述輸出與所述反轉(zhuǎn)節(jié)點(diǎn)之間； 復(fù)位晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)； 第二鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)； 讀出控制晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)；以及輸出反相器門，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)以使得所述輸出反相器門的輸出是所述 第二鎖存器的輸出。
11. 根據(jù)權(quán)利要求IO所述的電路，其中所述讀出控制晶體管響應(yīng)于控制讀出信號(hào)將所 述反轉(zhuǎn)節(jié)點(diǎn)選擇性拉到地電位。
12. 根據(jù)權(quán)利要求U所述的電路，其中所述控制讀出信號(hào)耦聯(lián)到所述讀出控制晶體管 的柵極，并當(dāng)處于邏輯高狀態(tài)時(shí)接通所述晶體管以將所述反轉(zhuǎn)節(jié)點(diǎn)拉到地電位。
13. 根據(jù)權(quán)利要求IO所述的電路，其中所述第一和第二鎖存器每一者由一對(duì)反相器門 組成，所述反相器門經(jīng)耦聯(lián)以使得每一門的輸出連接到另一門的輸入。
14. 一種快閃存儲(chǔ)器裝置，其包括存儲(chǔ)器陣列，其包括多個(gè)非易失性存儲(chǔ)器單元，所述多個(gè)非易失性存儲(chǔ)器單元 布置成行和列以使得每一列由耦聯(lián)到位線的存儲(chǔ)器單元串聯(lián)串組成；以及用于對(duì)所述存儲(chǔ)器陣列實(shí)施多電平單元存儲(chǔ)器編程操作的存儲(chǔ)器鎖存器電路， 所述電路耦聯(lián)到所述存儲(chǔ)器陣列且包括第一鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)；第一晶體管，其耦聯(lián)在輸出與所述節(jié)點(diǎn)之間；第二晶體管，其耦聯(lián)在所述輸出與所述反轉(zhuǎn)節(jié)點(diǎn)之間；復(fù)位晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)；第二鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)；讀出控制晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)；以及輸出反相器門，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)以使得所述輸出反相器門的輸出耦聯(lián) 到所述位線。
15. 根據(jù)權(quán)利要求14所述的裝置，其中所述存儲(chǔ)器陣列布置成NAND結(jié)構(gòu)。
16. 根據(jù)權(quán)利要求14所述的裝置，其進(jìn)一步包含將所述位線耦聯(lián)到所述第一鎖存器的 輸出的讀出晶體管。
17. 根據(jù)權(quán)利要求14所述的裝置，其中所述多個(gè)存儲(chǔ)器單元中的每一者適于存儲(chǔ)兩位 數(shù)據(jù)。
18. —種存儲(chǔ)器系統(tǒng)，其包括處理器，其產(chǎn)生存儲(chǔ)器信號(hào)；以及存儲(chǔ)器裝置，其耦聯(lián)到所述處理器并響應(yīng)于所述存儲(chǔ)器信號(hào)而操作，所述存儲(chǔ) 器裝置包括存儲(chǔ)器陣列，其包括多個(gè)非易失性存儲(chǔ)器單元，所述多個(gè)非易失性存儲(chǔ)器單 元布置成行和列以使得每一列由耦聯(lián)到位線的存儲(chǔ)器單元串聯(lián)串組成；以及 存儲(chǔ)器鎖存器電路，其耦聯(lián)到所述存儲(chǔ)器陣列的每一位線且包括鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)；第一晶體管，其耦聯(lián)在輸出與所述節(jié)點(diǎn)之間；第二晶體管，其耦聯(lián)在所述輸出與所述反轉(zhuǎn)節(jié)點(diǎn)之間；以及復(fù)位晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)。
19. 根據(jù)權(quán)利要求18所述的系統(tǒng)，其中所述存儲(chǔ)器陣列是NAND結(jié)構(gòu)存儲(chǔ)器陣列。
20. 根據(jù)權(quán)利要求18所述的系統(tǒng)，其進(jìn)一步包含讀取-修改-寫入電路，所述讀取-修改 -寫入電路耦聯(lián)到每一位線以用于禁止對(duì)所述位線上選定單元的編程，所述電路包括鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)；讀出控制晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)；以及輸出反相器門，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)以使得所述輸出反相器門的輸出耦聯(lián)到 所述位線。
21. —種存儲(chǔ)器模塊，其包括至少兩個(gè)存儲(chǔ)器裝置，其每一者包括多電平存儲(chǔ)器陣列，所述多電平存儲(chǔ)器陣 列布置成行和列以使得所述行包括耦聯(lián)到多個(gè)存儲(chǔ)器單元的控制柵極的字線且所 述列包括耦聯(lián)到存儲(chǔ)器單元串聯(lián)串的位線，所述存儲(chǔ)器陣列進(jìn)一步布置成存儲(chǔ)器區(qū)塊，所述存儲(chǔ)器陣列進(jìn)一步包括存儲(chǔ)器鎖存器電路，其耦聯(lián)到所述存儲(chǔ)器陣列的每一位線且包括 鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)；第一晶體管，其耦聯(lián)在輸出與所述節(jié)點(diǎn)之間；第二晶體管，其耦聯(lián)在所述輸出與所述反轉(zhuǎn)節(jié)點(diǎn)之間；以及復(fù)位晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)；以及 多個(gè)觸點(diǎn)，所述觸點(diǎn)經(jīng)配置以提供所述存儲(chǔ)器陣列與主機(jī)系統(tǒng)之間的選擇性接 角蟲。
22. 根據(jù)權(quán)利要求21所述的模塊，其進(jìn)一步包含存儲(chǔ)器控制器，所述存儲(chǔ)器控制器耦 聯(lián)到所述存儲(chǔ)器陣列以用于響應(yīng)于所述主機(jī)系統(tǒng)而控制所述存儲(chǔ)器裝置的操作。
23. —種用于讀取多電平單元存儲(chǔ)器裝置的多個(gè)頁(yè)的頁(yè)1數(shù)據(jù)的方法，所述多電平單 元存儲(chǔ)器裝置具有耦聯(lián)到每一位線的單個(gè)鎖存器電路，所述鎖存器電路包括具有 反轉(zhuǎn)和非反轉(zhuǎn)節(jié)點(diǎn)的鎖存器、耦聯(lián)在所述非反轉(zhuǎn)節(jié)點(diǎn)與鎖存器輸出之間的第一控 制晶體管、耦聯(lián)在所述反轉(zhuǎn)節(jié)點(diǎn)與所述鎖存器輸出之間的第二控制晶體管，以及 耦聯(lián)在所述反轉(zhuǎn)節(jié)點(diǎn)與電路接地端之間的復(fù)位晶體管，所述方法包括-在第一時(shí)間復(fù)位所述鎖存器；在所述第一時(shí)間用地電位偏置所述存儲(chǔ)器裝置的選定字線； 在第二時(shí)間用大于地電位的讀取電壓偏置所述選定字線；以及 在所述第二時(shí)間將所述非反轉(zhuǎn)節(jié)點(diǎn)耦聯(lián)到所述鎖存器輸出以讀取所述頁(yè)l數(shù)據(jù)。
24. 根據(jù)權(quán)利要求23所述的方法，其中復(fù)位所述鎖存器包括通過(guò)所述復(fù)位晶體管將所 述反轉(zhuǎn)節(jié)點(diǎn)耦聯(lián)到電路接地端。
25. 根據(jù)權(quán)利要求23所述的方法，其中耦聯(lián)包括用高信號(hào)接通所述第一控制晶體管。
26. —種用于讀取多電平單元存儲(chǔ)器裝置的多個(gè)頁(yè)的頁(yè)0數(shù)據(jù)的方法，所述多電平單 元存儲(chǔ)器裝置具有耦聯(lián)到每一位線的單個(gè)鎖存器電路，所述鎖存器電路包括具有 反轉(zhuǎn)和非反轉(zhuǎn)節(jié)點(diǎn)的鎖存器、耦聯(lián)在所述非反轉(zhuǎn)節(jié)點(diǎn)與鎖存器輸出之間的第一控 制晶體管、耦聯(lián)在所述反轉(zhuǎn)節(jié)點(diǎn)與所述鎖存器輸出之間的第二控制晶體管，以及 耦聯(lián)在所述反轉(zhuǎn)節(jié)點(diǎn)與電路接地端之間的復(fù)位晶體管，所述方法包括在第一時(shí)間復(fù)位所述鎖存器；在所述第一時(shí)間以地電位偏置所述存儲(chǔ)器裝置的選定字線； 在第二時(shí)間將所述非反轉(zhuǎn)節(jié)點(diǎn)耦聯(lián)到所述鎖存器輸出； 在所述第二時(shí)間以大于或等于地電位的第一讀取電壓偏置所述選定字線； 在第三時(shí)間將所述反轉(zhuǎn)節(jié)點(diǎn)耦聯(lián)到所述鎖存器輸出；以及在所述第三時(shí)間以大于所述第一讀取電壓的第二讀取電壓偏置所述選定字線以 讀取所述頁(yè)0數(shù)據(jù)。
27. 根據(jù)權(quán)利要求26所述的方法，其中僅在所述第一時(shí)間期間接通所述復(fù)位晶體管。
28. 根據(jù)權(quán)利要求26所述的方法，其中通過(guò)接通所述第一控制晶體管將所述非反轉(zhuǎn)節(jié) 點(diǎn)耦聯(lián)到所述輸出，且通過(guò)接通所述第二控制晶體管將所述反轉(zhuǎn)節(jié)點(diǎn)耦聯(lián)到所述 輸出。
29. 根據(jù)權(quán)利要求26所述的方法，其中所述第一讀取電壓在第一與第二閾值電壓分布之間，且所述第二讀取電壓在第三與第四閾值電壓分布之間。 30.—種存儲(chǔ)器模塊，其包括存儲(chǔ)器裝置，其包括多電平存儲(chǔ)器陣列，所述多電平存儲(chǔ)器陣列布置成行和列 以使得所述行包括耦聯(lián)到多個(gè)存儲(chǔ)器單元的控制柵極的字線且所述列包括耦聯(lián)到 存儲(chǔ)器單元串聯(lián)串的位線，所述存儲(chǔ)器陣列進(jìn)一步布置成存儲(chǔ)器區(qū)塊，所述存儲(chǔ) 器陣列進(jìn)一步包括存儲(chǔ)器鎖存器電路，其耦聯(lián)到所述存儲(chǔ)器陣列的每一位線且包括-鎖存器，其具有節(jié)點(diǎn)和反轉(zhuǎn)節(jié)點(diǎn)； 第一晶體管，其耦聯(lián)在輸出與所述節(jié)點(diǎn)之間； 第二晶體管，其耦聯(lián)在所述輸出與所述反轉(zhuǎn)節(jié)點(diǎn)之間；以及 復(fù)位晶體管，其耦聯(lián)到所述反轉(zhuǎn)節(jié)點(diǎn)； 外殼，其用于封閉所述存儲(chǔ)器裝置；以及多個(gè)觸點(diǎn)，所述觸點(diǎn)耦聯(lián)到所述外殼且經(jīng)配置以提供所述存儲(chǔ)器陣列與主機(jī)系 統(tǒng)之間的選擇性接觸。
全文摘要
單個(gè)鎖存器電路耦聯(lián)到多電平單元存儲(chǔ)器裝置中的每一位線以處理讀取多個(gè)數(shù)據(jù)位。所述電路由具有反轉(zhuǎn)節(jié)點(diǎn)和非反轉(zhuǎn)節(jié)點(diǎn)的鎖存器組成。第一控制晶體管將所述非反轉(zhuǎn)節(jié)點(diǎn)選擇性耦聯(lián)到鎖存器輸出。第二控制晶體管將所述反轉(zhuǎn)節(jié)點(diǎn)選擇性耦聯(lián)到所述鎖存器輸出。復(fù)位晶體管耦聯(lián)在所述反轉(zhuǎn)節(jié)點(diǎn)與電路接地端之間以在所述晶體管接通時(shí)將所述電路選擇性接地。
文檔編號(hào)G11C16/26GK101385088SQ200780005487
公開日2009年3月11日 申請(qǐng)日期2007年2月14日 優(yōu)先權(quán)日2006年2月15日
發(fā)明者喬瓦尼·桑廷, 托馬索·瓦利, 米凱萊·因卡爾納蒂 申請(qǐng)人:美光科技公司