專利名稱：Nand快閃存儲器單元陣列及使用自適應(yīng)存儲器狀態(tài)分割的方法
技術(shù)領(lǐng)域：
本發(fā)明大體來說涉及快閃EEPROM (電可擦除且可編程只讀存儲器)類型的非 易失性半導(dǎo)體存儲器，且更特定來說涉及操作NAND類型的存儲器單元陣列且用于 處置NAND串的邊緣附近的編程干擾的結(jié)構(gòu)及方法。
背景技術(shù)：
當(dāng)今人們正在使用許多在商業(yè)上很成功的非易失性存儲器產(chǎn)品，尤其是使用快閃 EEPROM單元陣列的呈小形式因數(shù)卡形式的非易失性存儲器產(chǎn)品。
快閃存儲器系統(tǒng)的一個實例使用NAND結(jié)構(gòu)，其包括夾在兩個選擇柵極之間串 聯(lián)布置充當(dāng)存儲器單元的多個電荷存儲晶體管。一 NAND陣列具有多個存儲器單元 (例如，8、 16或甚至32個)，所述存儲器單元作為存儲器單元串(NAND串)通 過任一端處的選擇晶體管連接在位線與參考電位之間。字線與不同串聯(lián)串中的單元的 控制柵極連接。
為編程快閃存儲器單元，向控制柵極施加編程電壓且將位線接地，從而致使所述 單元的閾值電壓升高。由于所述編程電壓被施加到連接到字線的所有單元，因此所述 字線上的未選定單元(將不被編程的單元)可能不注意地被編程。選定字線上的未選 定單元的意外編程稱為"編程干擾"。
正在不斷做出努力以改進NAND存儲器單元的編程技術(shù)，使得可有效地存儲更 多信息且防止編程干擾。
因此，普遍需要高性能且高容量的非易失性存儲器。特定來說，需要一種具有增 強的讀取及編程性能、具有緊湊且高效并仍高度地通用于在讀取/寫入電路中處理數(shù) 據(jù)的經(jīng)改進處理器的緊湊型非易失性存儲器。

發(fā)明內(nèi)容
一種組織成NAND串的NAND型快閃存儲器，其中每一 NAND串是一串聯(lián)存 儲器單元鏈且通過所述串的兩個端上的選擇晶體管連接到位線或源極線。鄰近NAND
串的兩個端的存儲器單元尤其易于出現(xiàn)由于編程干擾所致的錯誤。采用自適應(yīng)存儲器 狀態(tài)分割方案來克服所述錯誤，在所述方案中，除鄰近兩個端的其中存儲有相對較少 的位的存儲器單元以外，每一存儲器單元通常經(jīng)分割以存儲多個數(shù)據(jù)位。以此方式，所述在鄰近NAND串的兩個端的存儲器單元中存儲相對較少的位的存儲量提供充足
的容限以克服所述錯誤。
在一個實施例中，其中存儲器經(jīng)設(shè)計以每單元存儲兩個位， 一種所述兩個位的單
位能夠使所述兩個位中的一者存儲在鄰近NAND串的一個端的存儲器單元中且使所 述兩個位中的另一者存儲在鄰近另一端的另一存儲器單元中。
在另一實施例中，其中存儲器經(jīng)設(shè)計以每單元存儲三個位， 一種所述三個位的單 位能夠使一個端存儲器單元存儲所述位中的兩者且使另一端存儲器單元存儲所述位 中的一者。
本發(fā)明的一個優(yōu)點是可容易地修改現(xiàn)有存儲器系統(tǒng)以適應(yīng)所述自適應(yīng)方案。對于 2-位或3-位的存儲器系統(tǒng)，需要向現(xiàn)有NAND鏈添加最多一個額外存儲器單元以維 持相同的存儲器容量。
根據(jù)對本發(fā)明的優(yōu)選實施例的說明將了解其額外特征及優(yōu)點，應(yīng)結(jié)合附圖來理解 所述說明。


圖1A是NAND串的俯視圖1B是所述NAND串的等效電路圖1C是圖1A的NAND串的截面圖2A是描繪三個NAND串的電路圖2B顯示正被編程的8-單元NAND串；
圖2C顯示用于8-單元NAND串的自升壓技術(shù)的效果；
圖2D顯示用于8-單元NAND串的GIDL效應(yīng)；
圖2E顯示在存儲器單元正被編程時中間電壓的施加；
圖2F顯示當(dāng)字線WL0正被編程時的GIDL效應(yīng)；
圖3A是其中實施本發(fā)明的各個方面的非易失性存儲器系統(tǒng)的一個實施例的框
圖3B顯示存儲器陣列的組織的實例；
圖4A圖解說明在每一存儲器單元使用常規(guī)格雷碼存儲兩個數(shù)據(jù)位時4狀態(tài)存儲
器陣列的闊值電壓分布。
圖4B圖解說明使用格雷碼的現(xiàn)有2遍式編程方案中的下部頁編程。
圖4C圖解說明使用格雷碼的現(xiàn)有2遍式編程方案中的上部頁編程。
圖4D圖解說明辨別使用格雷碼編碼的4狀態(tài)存儲器的下部位所需的讀取操作。
圖4E圖解說明辨別使用格雷碼編碼的4狀態(tài)存儲器的上部位所需的讀取操作。
圖5A圖解說明在每一存儲器單元使用LM碼存儲兩個數(shù)據(jù)位時4狀態(tài)存儲器陣
列的閾值電壓分布。圖5B圖解說明使用LM碼的現(xiàn)有2輪式編程方案中的下部頁編程。
圖5C圖解說明使用LM碼的現(xiàn)有2輪式編程方案中的上部頁編程。
圖5D圖解說明辨別使用LM碼編碼的4狀態(tài)存儲器的下部位所需的讀取操作。
圖5E圖解說明辨別使用LM碼編碼的4狀態(tài)存儲器的上部位所需的讀取操作。
圖6A圖解說明常規(guī)NAND串中的各個存儲器單元中GIDL所引發(fā)的錯誤的影響。
圖6B圖解說明與圖6A相關(guān)聯(lián)的典型NAND串中的每一存儲器單元的存儲器狀 態(tài)分割。
圖7A圖解說明在NAND串中的存儲器單元鏈的端處引入額外虛擬存儲器單元 的先前解決方案。
圖7B圖解說明添加有類似于圖7A的虛擬單元的虛擬單元的典型NAND串中的 每一存儲器單元的存儲器狀態(tài)分割。
圖7C圖解說明添加有兩個類似于圖7A的虛擬單元的虛擬單元的典型NAND串 中的每一存儲器單元的存儲器狀態(tài)分割。
圖8A圖解說明根據(jù)本發(fā)明的一般實施例的克服NAND串的端存儲器單元的 GIDL錯誤的方案。
圖8B圖解說明使用圖8A的自適應(yīng)存儲器狀態(tài)分割方案的典型NAND串中的每 一存儲器單元的存儲器狀態(tài)分割。
圖8C圖解說明使用在圖5A-5E中所說明的2-位LM編碼的替代優(yōu)選方案。 圖9是圖解說明自適應(yīng)存儲器分割方案的流程圖。
具體實施例方式
為促進對所述優(yōu)選實施例的了解，將對NAND串的一般架構(gòu)及操作加以說明。 隨后將參考所述一般架構(gòu)來說明所述優(yōu)選實施例的具體架構(gòu)及操作。 NAND結(jié)構(gòu)的大體說明
圖1A顯示其中串聯(lián)的多個晶體管夾在兩個選擇柵極之間的NAND結(jié)構(gòu)的俯視 圖。所述串聯(lián)晶體管與所述選擇柵極稱為NAND串。(晶體管與柵極也稱為非易失 性存儲元件。)圖1A顯示4存儲器單元NAND串。圖1B顯示圖1A的等效電路。
圖1A及1B中所描繪的NAND串包括夾在第一選擇柵極120與第二選擇柵極122 之間的四個串聯(lián)晶體管100、 102、 104及106。選擇柵極120將NAND串連接到位線 126。選擇柵極122將NAND串連接到源極線128。通過向選擇柵極120的控制柵極 120CG施加適當(dāng)?shù)碾妷簛砜刂七x擇柵極120。通過向選擇柵極122的控制柵極122CG 施加適當(dāng)?shù)碾妷簛砜刂七x擇柵極122。晶體管IOO、 102、 104及106中的每一者具有 控制柵極及浮動?xùn)艠O。舉例來說，晶體管IOO包括控制柵極IOOCG及浮動?xùn)艠OIOOFG。 晶體管102包括控制柵極102CG及浮動?xùn)艠O102FG。晶體管104包括控制柵極104CG及浮動?xùn)艠O104FG。晶體管106包括控制柵極106CG及浮動?xùn)艠O106FG?？刂茤艠O IOOCG連接到字線WL3，控制柵極102CG連接到字線WL2，控制柵極104CG連接 到字線WL1，且控制柵極106CG連接到字線WLO。
圖1C是上文所說明NAND串142的截面圖。如圖1C中所描繪，NAND串的晶 體管(也稱為單元或存儲器單元)形成在p阱區(qū)域140中。每一晶體管包括由控制柵 極(IOOCG、 102CG、 104CG及106CG)及浮動?xùn)艠O(IOOFG、 102FG、 104FG及106FG) 組成的堆疊柵極結(jié)構(gòu)。所述浮動?xùn)艠O形成在氧化物膜頂部上的p阱區(qū)域140的表面上。 控制柵極在浮動?xùn)艠O上面，其中氧化物層分隔控制柵極與浮動?xùn)艠O。
注意，圖1C看似描繪選擇晶體管120及122的控制柵極及浮動?xùn)艠O。然而，對 于晶體管120及122,控制柵極與浮動?xùn)艠O連接在一起。存儲器單元(100、 102、 104 及106)的控制柵極形成字線。N+擴散層130、 132、 134、 136及138在相鄰單元之 間共享，借此使所述單元相互串聯(lián)連接以形成NAND串。這些N+擴散層形成所述每 一單元的源極及漏極。舉例來說，N+擴散層130充當(dāng)晶體管122的漏極及晶體管106 的源極，N+擴散層132充當(dāng)晶體管106的漏極及晶體管104的源極，N+擴散區(qū)域134 充當(dāng)晶體管104的漏極及晶體管102的源極，N+擴散區(qū)域136充當(dāng)晶體管102的漏 極及晶體管100的源極，且N+擴散層138充當(dāng)晶體管100的漏極及晶體管120的源 極。N+擴散層126連接到NAND串的位線，而N+擴散層128連接到多個NAND串 的共用源極線。
應(yīng)注意，盡管圖1A-1C顯示NAND串中的四個存儲器單元，但僅將四個晶體管 的使用作為實例提供。NAND串可具有少于四個存儲器單元或多于四個存儲器單元。 舉例來說，某些NAND串將包括8個存儲器單元(如圖所示及下文參照圖2B-2F所 說明)、16個存儲器單元、32個存儲器單元等。本文中的論述并不限定于NAND串 中任一特定數(shù)目的存儲器單元。
圖2A顯示具有更多NAND串的存儲器陣列的三個NAND串202、 204及206。 圖2A的每一 NAND串包括兩個選擇晶體管及四個存儲器單元。舉例來說，NAND 串202包括選擇晶體管220及230與存儲器單元222、 224、 226及228。 NAND串204 包括選擇晶體管240及250與存儲器單元242、 244、 246及248。每一串通過其選擇 晶體管(例如，選擇晶體管230及選擇晶體管250)連接到源極線。源極線SGS用于 控制源極側(cè)選擇柵極。各種NAND串通過由選擇線SGD控制的選擇晶體管220、 240 連接到相應(yīng)的位線。
在其它實施例中，選擇線未必共用。字線WL3連接到存儲器單元222及存儲器 單元242的控制柵極。字線WL2連接到存儲器單元224及存儲器單元244的控制柵 極。字線WL1連接到存儲器單元226、存儲器單元246及存儲器單元250的控制柵 極。字線WL0連接到存儲器單元228及存儲器單元248的控制柵極。由此可見，每 一位線及相應(yīng)的NAND串包含所述存儲器單元陣列的列。字線(WL3、 WL2、 WL1 及WLO)包含所述陣列的行且每一字線連接所述行中的每一存儲器單元的控制柵極，如上文所說明。
圖2B顯示8存儲器單元NAND串的實例。額外字線顯示為WL4-WL7 (用于存 儲器單元222A-228A)且具有與字線WL0-WL3類似的功能性。
每一存儲器單元可存儲數(shù)據(jù)(模擬或數(shù)字?jǐn)?shù)據(jù))。當(dāng)存儲一個數(shù)字?jǐn)?shù)據(jù)位時，將 存儲器單元的可能閾值電壓的范圍劃分成兩個范圍，向這兩個范圍指派邏輯數(shù)據(jù)"1"
及"0"。在NAND型快閃存儲器的一個實例中，在存儲器單元被擦除之后所述電壓 閾值為負(fù)且被定義為邏輯"1"。在編程操作之后的閾值電壓為正且被定義為邏輯"0"。 當(dāng)閾值電壓為負(fù)并嘗試進行讀取時，存儲器單元將接通以指示正存儲邏輯l。當(dāng)閾值 電壓為正且嘗試進行讀取操作時，存儲器單元將不接通，此指示存儲邏輯零。
存儲器單元也可存儲多個級的信息(或"數(shù)據(jù)")，舉例來說，存儲多個數(shù)字?jǐn)?shù) 據(jù)位。在存儲多個級的數(shù)據(jù)的情況下，將可能閾值電壓的范圍劃分成數(shù)據(jù)級的數(shù)目。 舉例來說，如果存儲四個級的信息，那么將存在四個被指派到數(shù)據(jù)值"ll"、 "10"、 "01"及"00"的閾值電壓范圍。在NAND型存儲器的一個實例中，在擦除操作之 后的閾值電壓為負(fù)且被定義為"11"。對狀態(tài)"10" 、 "01"及"00"使用正的閾值 電壓。
NAND型快閃存儲器及其操作的相關(guān)實例提供在以下美國專利/專利申請案中， 所有所述申請案以引用方式并入本文中美國專利第5，570，315、 5，774，397、 6,046,935、 6,456,528及6,522,580號。
編程干擾
當(dāng)編程快閃存儲器單元時，向控制柵極施加編程電壓且將位線接地。來自p阱的 電子被注入浮動?xùn)艠O內(nèi)。當(dāng)電子在浮動?xùn)艠O中積累時，浮動?xùn)艠O變成帶負(fù)電且所述單 元的閾值電壓升高。為將編程電壓施加到正被編程的單元的控制柵極，在適當(dāng)?shù)淖志€ 上施加所述編程電壓。如上所述，所述字線也連接到利用同一字線的其它NAND串 中的每一者中的一個單元。舉例來說，當(dāng)編程圖2A的單元224時，也將向單元244 的控制柵極施加編程電壓，因為兩個單元共享同一字線。
當(dāng)需要編程字線上的一個單元而不編程連接到同一字線的其它單元(舉例來說， 當(dāng)需要編程單元224而不編程單元244時)時，會出現(xiàn)問題。由于所述編程電壓被施 加到連接到字線的所有單元，因此所述字線上的未選定單元(將不被編程的單元)可 能不注意地被編程。舉例來說，當(dāng)編程單元224時，存在單元244可能被意外編程的 擔(dān)憂。選定字線上的未選定單元的意外編程稱為"編程干擾"。
可采用若干技術(shù)來防止編程干擾。在稱為"自升壓"的一個方法中，使未選定位 線電隔離，且在編程期間向未選定字線施加通過電壓(例如，10V)。所述未選定字 線耦合到所述未選定位線，因此導(dǎo)致所述未選定位線的溝道中存在電壓(例如，8伏)， 此趨于減少編程干擾。自升壓導(dǎo)致所述溝道中存在電壓升壓，其趨于降低跨越隧道氧 化物的電壓且因此減少編程干擾。圖2C顯示使用經(jīng)升壓溝道252的自升壓技術(shù)的實 例。通常(但并非總是)從源極側(cè)到漏極側(cè)(舉例來說，從存儲器單元228到存儲器 單元228A)對NAND串編程。當(dāng)編程過程準(zhǔn)備好對NAND串的最后(或接近最后) 的存儲器單元編程時，如果正被禁止的串(例如，串204)上的所有或大多數(shù)先前經(jīng) 編程的單元被編程，那么先前經(jīng)編程的單元的浮動?xùn)艠O中存在負(fù)電荷。由于所述浮動 柵極上的此負(fù)電荷，升壓電位不會變得足夠高且最后幾個字線上仍可存在編程干擾。 舉例來說，當(dāng)編程單元222時，如果單元248、 246及244經(jīng)編程，那么那些晶體管
(244、 246及248)中的每一者的浮動?xùn)艠O上具有負(fù)電荷，其將限制自升壓過程的升 壓級且可能導(dǎo)致單元242上的編程干擾。 局部自升壓("LSB")及經(jīng)擦除區(qū)域自升壓("EASB")
已通過以下兩個其它方案解決上文所論述的關(guān)于自升壓的問題局部自升壓
("LSB")及經(jīng)擦除區(qū)域自升壓("EASB" ) ， LSB及EASB兩者嘗試將先前經(jīng) 編程的單元的溝道與正被禁止的單元的溝道隔離。舉例來說，如果正對圖2A (或圖 2B)的單元224進行編程，那么LSB及EASB嘗試通過將單元224的溝道與先前經(jīng) 編程單元(246及248)隔離來禁止單元244中的編程。
在LSB技術(shù)的情況下，正被編程的單元的位線處于接地，且具有正被禁止的單 元的串的位線處于Vdd。在選定字線上驅(qū)動編程電壓Vpgm (例如，20伏)。與所述 選定字線相鄰的字線為0伏，且剩余的未選定字線為V通過。舉例來說，看到圖2A， 位線202為0伏且位線204為Vdd。漏極選擇SGD為Vdd且源極選擇SGS為0伏。 選定字線WL2 (用于編程單元224)為Vpgm。相鄰字線WL1及WL3為0伏，且其 它字線(例如，WL0)為V通過。在圖2B中針對8存儲器單元NAND串顯示相同 的內(nèi)容。
EASB類似于LSB,只是僅源極側(cè)相鄰字線為O伏。圖2D顯示EASB的實例。 當(dāng)正對WL5進行編程時，WL4為0伏，其切斷所述溝道且WL3為V通過。在一個 實施例中，V通過為7-10伏。如果V通過過低，那么溝道中的升壓將不足以防止編 程干擾。如果V通過過高，那么將對未選定字線進行編程。 柵極引發(fā)的漏極泄漏(GIDL)
盡管LSB及EASB提供優(yōu)于自升壓的改進，但其也呈現(xiàn)相依于編程還是擦除源 極側(cè)相鄰單元(單元246是單元244的源極側(cè)鄰居)的問題。如果編程所述源極側(cè)相 鄰單元，那么所述源極側(cè)相鄰單元的浮動?xùn)艠O上存在負(fù)電荷。向控制柵極施加O伏。 因此，在帶負(fù)電的柵極下存在高度反向偏置的結(jié)，此可導(dǎo)致柵極引發(fā)的漏極泄漏 (GIDL) 。 GIDL涉及因帶到帶(B到B隧穿)而泄漏到經(jīng)升壓溝道中的電子。GIDL 因結(jié)中的較大偏壓及低或負(fù)的柵極電壓而發(fā)生，這恰好是在編程源極側(cè)相鄰單元及將 漏極結(jié)升壓時的情況。GIDL將導(dǎo)致經(jīng)升壓電壓過早地泄漏掉，因此產(chǎn)生編程錯誤。 對于急劇且高度摻雜的結(jié)而言GIDL更嚴(yán)重，而在縮放單元尺寸時所述急劇且高度摻 雜的結(jié)是必需的。如果泄漏電流足夠高，那么溝道區(qū)域中的升壓電位將降低且可導(dǎo)致 編程干擾。正被編程的字線離漏極越近，升壓結(jié)中存在的電荷越少。因此，升壓結(jié)中的電壓將迅速下降，因此導(dǎo)致編程干擾。即使所述泄漏電流不足夠高，由GIDL引發(fā)
的電子容易地注入柵極與溝道之間的高電場中的浮動?xùn)艠O內(nèi)。此也將導(dǎo)致編程干擾。
圖2D顯示當(dāng)將Vpgm施加到WL5， WL4為0伏且將V通過施加到其它字線時 GIDL的實例。圖中顯示正電荷已泄漏到p阱中且顯示剩下的電子已被注入到浮動?xùn)?極中。
在進一步縮小字線間距以實現(xiàn)更小的裸片大小的情況下，光刻的某些點處將出現(xiàn) 更多問題，即因WL-SG (字線與選擇柵極之間的耦合)產(chǎn)生的噪聲及由GIDL導(dǎo)致 的編程干擾。舉例來說，在字線縮小的情況下，WL-SG耦合電容將增加。此將導(dǎo)致 在耦合噪聲衰減之前要等待更長的時間。
此外，由于電場濃度將隨著字線縮小而變得更高，因此當(dāng)編程位于NAND串的 兩個端處的存儲器單元時，GIDL錯誤甚至將更顯著。
在先前方法中，使選擇柵極晶體管(例如，圖2A中的選擇晶體管230)與鄰近 存儲器晶體管(例如，存儲器單元228)之間的間距更寬以松弛電場濃度并降低WL-SG 耦合噪聲。然而，此使NAND串長度更長，且與縮小裸片大小的需要背道而馳。由 于SG-WL處相對于WL-WL的突然線/間隔改變，此也將產(chǎn)生更嚴(yán)重的光刻問題。
美國專利出版物第US-2006-0198195-A1號揭示提供用以減少GIDL的方式的經(jīng) 改進自升壓方法。所述技術(shù)是向靠近正被編程的單元的存儲器單元施加另一電壓(顯 示為VGP)。此顯示于圖2E中，其中WL5正被編程，VGP被施加到WL4且向WL3 施加0伏。以此方式，選定WL周圍的WL電壓(VPGM)逐漸降低。舉例來說，VPGM (24V) -V通過(10V) -VGP (4V) -VISO (0V)。此減少GIDL，同時編程WL1 至WLN，其中N是最后的字線。然而，在編程WL0時此技術(shù)失敗，因為選擇晶體 管側(cè)上以外不存在相鄰字線。圖2F顯示串的端處的GIDL問題仍然存在。舉例來說， 當(dāng)將Vpgm施加到WLO時，且GIDL仍因帶到帶(B到B)隧穿而發(fā)生。
2006年4月20日提出申請且標(biāo)題為"用于快閃存儲器裝置的方法及系統(tǒng)(Method and System for Flash Memory Devices)"的美國專利申請案第11/407,816號通過在位 于串的端處的存儲器單元與那里的選擇柵極之間插入虛擬存儲器單元來解決所述串 的端處的GIDL問題。所述虛擬存儲器單元的控制柵極將耦合到虛擬字線(WL)。 通過控制虛擬WL的偏壓，可以與US-2006-0198195-A1中揭示的相同方式來減少 GIDL。此外，所述虛擬WL可在SG-WL之間保護噪聲。為減少漏極側(cè)GIDL以及源 極側(cè)GIDL，將需要在NAND串的每一端上添加使用兩個WL的兩個虛擬存儲器單元。 所述虛擬存儲器單元不存儲任何數(shù)據(jù)且此具有進一步增加NAND串的大小的缺點。 NAND串中的自適應(yīng)存儲器狀態(tài)分割
一種組織成NAND串的NAND型快閃存儲器，其中每一 NAND串是一串聯(lián)存 儲器單元鏈且通過所述串的兩個端上的選擇晶體管連接到位線或源極線。鄰近NAND
串的兩個端的存儲器單元尤其易于出現(xiàn)由于編程干擾所致的錯誤。
根據(jù)本發(fā)明的一般方面，采用自適應(yīng)存儲器狀態(tài)分割方案來克服NAND串的兩
13個端上的錯誤。除鄰近兩個端的其中存儲有相對于其它單元來說比較少的位的存儲器 單元以外，NAND串中的存儲器單元通常經(jīng)分割以存儲多于一個數(shù)據(jù)位。以此方式， 所述在鄰近NAND串的兩個端的存儲器單元中存儲相對較少的位的存儲量提供充足 的容限以克服所述錯誤。舉例來說，在經(jīng)設(shè)計以每單元存儲兩個位的存儲器中， 一個 所述兩個位作為個別位分別存儲在鄰近兩個端的兩個存儲器單元中。 快閃存儲器系統(tǒng)
圖3A是可用于實施本發(fā)明的快閃存儲器系統(tǒng)的一個實施例的框圖。存儲器單元 陣列302由列控制電路304、行控制電路306、 c源極控制電路310及p阱控制電路 308控制。列控制電路304連接到存儲器單元陣列302的位線以讀取存儲在存儲器單 元中的數(shù)據(jù)，確定在編程操作期間存儲器單元的狀態(tài)，及控制位線的電位電平以促進 編程或禁止編程。行控制電路306連接到字線以選擇所述字線中的一者，施加讀取電 壓，施加與由列控制電路304控制的位線電位電平組合的編程電壓，且施加擦除電壓。 C源極控制電路310控制連接到所述存儲器單元的共用源極線(在圖3B中標(biāo)記為"C 源極")。P阱控制電路308控制p阱電壓。
存儲在所述存儲器單元中的數(shù)據(jù)由列控制電路304讀取并經(jīng)由數(shù)據(jù)輸入/輸出緩 沖器312輸出到外部I/O線。經(jīng)由所述外部I/O線將將要存儲在存儲器單元中的編程 數(shù)據(jù)輸入到數(shù)據(jù)輸入/輸出緩沖器312，并將其傳送到列控制電路304。所述外部I/0 線連接到控制器318。
用于控制快閃存儲器裝置的命令數(shù)據(jù)輸入到控制器318。命令數(shù)據(jù)會通知快閃存 儲器所請求的操作。將輸入命令傳送到控制列控制電路304、行控制電路306、 c源極 控制310、 p阱控制電路308及數(shù)據(jù)輸入/輸出緩沖器312的狀態(tài)機316。狀態(tài)機316 也可輸出快閃存儲器的狀態(tài)數(shù)據(jù)，例如READY/BUSY(準(zhǔn)備就緒/忙碌)或PASS/FAIL (成功/失敗)。
控制器318與主機系統(tǒng)連接或可與其連接，例如個人計算機、數(shù)碼相機或個人數(shù) 字助理等。其與起始命令的主機進行通信(例如)以將數(shù)據(jù)存儲到存儲器陣列302或 從存儲器陣列302讀取數(shù)據(jù)，且提供或接收所述數(shù)據(jù)?？刂破?18將所述命令轉(zhuǎn)換成 可由與狀態(tài)機316進行通信的命令電路314解譯及執(zhí)行的命令信號?？刂破?18通常 包含用于正寫入至或從存儲器陣列讀取的用戶數(shù)據(jù)的緩沖器存儲器。一個實例性存儲 器系統(tǒng)包含一個集成電路，所述集成電路包括控制器318及一個或一個以上各自包含 存儲器陣列及相關(guān)聯(lián)控制電路、輸入/輸出電路及狀態(tài)機電路的集成電路芯片。當(dāng)然，
目前的趨勢是將系統(tǒng)的存儲器陣列及控制器電路一同集成在一個或一個以上集成電 路芯片上。存儲器系統(tǒng)可作為主機系統(tǒng)的部分嵌入在或可包括在以可抽換方式插入主 機系統(tǒng)內(nèi)的存儲器卡(或其它包)中。此種卡可包括整個存儲器系統(tǒng)(例如，包括控 制器)或僅包括具有相關(guān)聯(lián)外圍電路的存儲器陣列(其中控制器嵌入主機中)。因此， 可將控制器嵌入主機中或包括在可抽換式存儲器系統(tǒng)內(nèi)。
參考圖3B，其說明存儲器單元陣列302的實例性結(jié)構(gòu)。作為一個實例，說明被分割成1,024個塊的NAND快閃EEPROM。存儲在每一塊中的數(shù)據(jù)同時被擦除。在 一個實施例中，塊是同時被擦除的單元的最小單位。在每一塊中，在此實例中，有 8，512個列，其劃分成偶數(shù)列及奇數(shù)列。位線也劃分成偶數(shù)位線(BLe)及奇數(shù)位線 (BLo)。作為實例，圖3B顯示四個串聯(lián)連接以形成NAND串的存儲器單元。盡管 圖中顯示在每一NAND串中包括四個單元，但也可使用多于或少于四個存儲器單元。 舉例來說，NAND串可包含32個或更多個存儲器單元。NAND串的一個端子經(jīng)由第 一選擇晶體管SGD連接到對應(yīng)位線，且另一端子經(jīng)由第二選擇晶體管SGS連接到c 源極。
在讀取及編程操作期間，同時選擇一頁(例如，4,256個)存儲器單元。所選擇 的存儲器單元具有相同的字線(例如，WL2-i)及相同種類的位線(例如，偶數(shù)位線)。 因此，可同時讀取或編程532個字節(jié)的數(shù)據(jù)。這些同時讀取或編程的532個字節(jié)的數(shù) 據(jù)形成邏輯頁。因此， 一個塊可存儲至少八個頁。當(dāng)每一存儲器單元存儲兩個數(shù)據(jù)位 時(例如，多級單元)， 一個塊存儲16個頁。
通過將p阱升高到擦除電壓(例如，20伏)并將選定塊的字線接地來擦除存儲 器單元。源極線及位線是浮動的。可對整個存儲器陣列、單獨的塊或另一單元單位執(zhí)
行擦除。電子從浮動?xùn)艠O轉(zhuǎn)移到p阱區(qū)域且閾值電壓變?yōu)樨?fù)。
在讀取及檢驗操作中，選擇柵極(SGD及SGS)及未選定字線(例如，WL0， WL1及WL3)升高到讀取通過電壓(例如，4.5伏)，以使晶體管作為通過柵極操作。 選定字線(例如，WL2)連接到電壓，所述電壓的電平是針對每一讀取及檢驗操作而 規(guī)定的，以便確定所關(guān)心存儲器單元的閾值電壓是否已達(dá)到此電平。舉例來說，在讀 取操作中，將選定字線WL2接地，以便檢測閾值電壓是否高于OV。在檢驗操作中， 選定字線WL2連接到2.4V，(舉例來說)以檢驗閾值電壓是否已達(dá)到2.4V或另一 閾值電平。源極及p阱為0伏。將選定偶數(shù)位線(BLe)預(yù)充電到(舉例來說)0.7 伏的電平。如果閾值電壓高于讀取或檢驗電平，那么所關(guān)心偶數(shù)位線(BLe)的電位 電平會因非導(dǎo)電的存儲器單元而維持所述高電平。另一方面，如果閾值電壓低于讀取 或檢驗電平，那么所關(guān)心偶數(shù)位線(BLe)的電位電平會因?qū)щ姷拇鎯ζ鲉卧档?(舉例來說)低于0.5V的低電平。存儲器單元的狀態(tài)由連接到位線的感測放大器來 檢測。存儲器單元是被擦除還是編程之間的差別相依于負(fù)電荷是否被存儲在浮動?xùn)艠O 中。舉例來說，如果負(fù)電荷被存儲在浮動?xùn)艠O中，那么閾值電壓變得更高且晶體管可 處于增強模式。
上文所說明的擦除、讀取及檢驗操作是根據(jù)所屬領(lǐng)域中已知的技術(shù)來執(zhí)行的。因 此，所屬領(lǐng)域中的技術(shù)人員可改變所解釋的許多細(xì)節(jié)。 多狀態(tài)存儲器的讀取及編程實例
圖4A-4E及5A-5E分別圖解說明4狀態(tài)存儲器的多位編碼的兩個實例。在4狀 態(tài)存儲器單元中，可由兩個位表示所述四個狀態(tài)。 一種現(xiàn)有技術(shù)是使用2遍式編程來 對所述存儲器編程。通過第一遍來編程第一位(下部頁位)。隨后，在第二遍中對同
15一單元編程以表示所需的第二位(上部頁位)。為在第二遍中不改變第一位的值，使 第二位的存儲器狀態(tài)表示相依于第一位的值。
圖4A-4E圖解說明使用常規(guī)2-位格雷碼編碼的4狀態(tài)存儲器的編程及讀取。存
儲器單元的可編程閾值電壓范圍(閾值窗口)被劃分成四個區(qū)域，其表示未被編程"u"
狀態(tài)及三個其它漸增的編程狀態(tài)"A" 、 "B"及"C"。所述四個區(qū)域分別由定界閾 值電壓DA、 Db及Dc定界。
圖4A圖解說明在每一存儲器單元使用常規(guī)格雷碼存儲兩個數(shù)據(jù)位時4狀態(tài)存儲 器陣列的閾值電壓分布。所述四個分布表示四個存儲器狀態(tài)"U" 、 "A" 、 "B"及 "C"的填充。在存儲器單元被編程之前，首先將其擦除成其"U"或"未被編程" 狀態(tài)。當(dāng)所述存儲器單元被漸增地編程時，會漸進地達(dá)到存儲器狀態(tài)"A" 、 "B" 及"C"。格雷碼使用(上部位、下部位)來將"U"指定為(1， 1)，將"A"指定 為(1,0)，將"B"指定為(0,0)，且將"C"指定為(0,1)。
圖4B圖解說明使用格雷碼的現(xiàn)有2遍式編程方案中的下部頁編程。對于將要并 行編程的一頁單元，上部位及下部位將產(chǎn)生兩個邏輯頁由下部位組成的邏輯下部頁 及由上部位組成的邏輯上部頁。第一遍編程僅對邏輯下部頁位編程。通過適當(dāng)?shù)木幋a， 隨后對同一頁單元執(zhí)行的第二遍編程將編程邏輯上部頁位而不重置邏輯下部頁位。格 雷碼是一種常用碼，其中當(dāng)躍遷到鄰近狀態(tài)時僅一個位改變。因此，由于僅涉及一個 位，因此此碼具有對錯誤校正的要求較低的優(yōu)點。
使用格雷碼的一般方案是使"1"表示"未編程"狀況。因此，經(jīng)擦除存儲器狀 態(tài)"U"由(上部頁位，下部頁位)=(1,1)表示。因此，在第一遍編程邏輯下部頁 時，用以存儲位"0"的任一單元的邏輯狀態(tài)將從(x，l)躍遷到(x,O)，其中"x" 表示上部位的"無所謂(don'tcare)"值。然而，由于上部位尚未被編程，因此為一 致起見，也可由"1"來標(biāo)記"x" 。 (1, 0)邏輯狀態(tài)通過將單元編程為存儲器狀態(tài) "A"來表示。也就是說，在第二遍編程之前，由存儲器狀態(tài)"A"表示下部位值"O"。
圖4C圖解說明使用格雷碼的現(xiàn)有2遍式編程方案中的上部頁編程。執(zhí)行第二遍 編程以存儲邏輯上部頁的位。僅那些需要上部頁位值"0"的單元將被編程。在第一 遍之后，所述頁中的單元處于邏輯狀態(tài)(l，l)或(l，O)。為在第二遍中保持下部頁 的值，需要區(qū)分下部位值"0"或"1"。由于從(1,0)躍遷到(0,0)，討論中的存 儲器單元被編程為存儲器狀態(tài)"B"。由于從(1,1)躍遷到(O，l)，討論中的存儲 器單元被編程為存儲器狀態(tài)"C"。以此方式，在讀取期間，通過確定編程在單元中 的存儲器狀態(tài)，便可將下部頁位及上部頁位兩者解碼。
通過以下方式來實現(xiàn)編程并行對一頁存儲器單元交替施加編程脈沖，隨后對每 一單元進行感測或編程檢驗，以確定是否其中任一者已被編程為其目標(biāo)狀態(tài)。每當(dāng)單 元已通過編程檢驗時，即鎖定或編程禁止所述單元，以甚至在繼續(xù)施加編程脈沖來完 成對群組中其它單元的編程時，不再進一步對所述單元編程。從圖4B及4C中可見， 在下部頁編程期間，需要相對于定界閩值電壓為Da的狀志"A"(由"檢驗A"表示)來執(zhí)行編程檢驗。然而，對于上部頁編程，需要相對于狀態(tài)"B"及"C"來執(zhí) 行編程檢驗。因此，上部頁檢驗將需要2遍式檢驗"檢驗B"及"檢驗C"，其分 別相對于定界閾值電壓Db及Dc。
圖4D圖解說明辨別使用格雷碼編碼的4狀態(tài)存儲器的下部位所需的讀取操作。 由于由(1, 0)編碼的存儲器狀態(tài)"A"及由(0， 0)編碼的存儲器狀態(tài)"B"兩者的 下部位均為"0"，因此每當(dāng)將存儲器單元編程為狀態(tài)"A"或"B"時，均將檢測到 下部位"0"。相反，每當(dāng)存儲器單元未被編程而處于狀態(tài)"U"時或被編程為狀態(tài)"C" 時，均將檢測到下部位"l"。因此，下部頁讀取將需要實施2遍讀取讀取A及讀 取C，其分別相對于定界閾值電壓DA及Dc。
圖4E圖解說明辨別使用格雷碼編碼的4狀態(tài)存儲器的上部位所需的讀取操作。 其將需要相對于定界閾值電壓DB的一遍讀取讀取B。以此方式，任何編程閾值電壓 小于DB的單元均將被檢測到處于存儲器狀態(tài)"1"且反之亦然。
當(dāng)?shù)诙榫幊坛霈F(xiàn)錯誤時，所述格雷碼、2遍式編程方案可成為問題。舉例來說， 將上部頁位編程為"0"而下部位處于"1"將導(dǎo)致從(1， 1)躍遷到(0， 1)。此需要 將存儲器單元從"U"經(jīng)"A"及"B"漸進地編程為"C"。如果在所述編程完成之 前出現(xiàn)電源中斷，那么存儲器單元可會最終處于其中一個躍遷存儲器狀態(tài)，例如"A"。 當(dāng)讀取存儲器單元時，"A"將被解碼成邏輯狀態(tài)(l，O)。由于其本應(yīng)為(O，l)， 因此此將給出上部位及下部位兩者的錯誤結(jié)果。同樣，如果當(dāng)?shù)竭_(dá)"B"時編程中斷， 那么其將對應(yīng)于(o， 0)。盡管此時上部位正確，但下部位仍然錯誤。此外，由于可 能從未被編程狀態(tài)"U" —直躍遷到最大編程狀態(tài)"C"，因此所述碼方案具有加劇 在不同時間編程的鄰近單元的電荷電平之間的電位差的影響。因此，其也加劇鄰近浮 動?xùn)艠O之間的場效耦合("Yupin效應(yīng)")。
圖5A-5E圖解說明使用另一邏輯碼("LM"碼)編碼的4狀態(tài)存儲器的編程及 讀取。此碼提供更高容錯能力且減輕因Yupin效應(yīng)而產(chǎn)生的相鄰單元耦合。
圖5A圖解說明在每一存儲器單元使用LM碼存儲兩個數(shù)據(jù)位時4狀態(tài)存儲器陣 列的閾值電壓分布。LM編碼與圖7A中所示的常規(guī)格雷碼的不同之處在于狀態(tài)"A" 及"C"的上部位與下部位反置。"LM"碼已揭示于美國專利第6,657,891號中，且 其通過避免需要大的電荷量改變的編程操作而有利于降低鄰近浮動?xùn)艠O之間的場效 耦合。如將在圖5B及5C中可見，每一編程操作導(dǎo)致電荷存儲單位中電荷量的適度 改變，如從閾值電壓VT的適度改變同樣明顯。
所述編碼經(jīng)設(shè)計使得可單獨編程及讀取2個位，下部位及上部位。當(dāng)編程下部位 時，所述單元的閾值電平保持在未被編程區(qū)域中或向閾值窗口的"中下"區(qū)域移動。 在編程上部位時，這兩個區(qū)域中的任一者中的閾值電平進一步提高到不超過閾值窗口 的四分之一的稍微高點的電平。
圖5B圖解說明使用LM碼的現(xiàn)有2輪式編程方案中的下部頁編程。可容錯的LM 碼實質(zhì)上避免了任何上部頁編程躍遷任何中間狀態(tài)。因此，第一輪下部頁編程使邏輯狀態(tài)(1， 1)躍遷到某一中間狀態(tài)(X，O)，如由將"未被編程"存儲器狀態(tài)"U"編 程為由(x,O)指定的"中間"狀態(tài)來體現(xiàn)，所述中間狀態(tài)在寬廣分布中具有大于DA 但小于Dc的編程閾值電壓。在編程期間，相對于定界DVA來檢驗中間狀態(tài)。
圖5C圖解說明使用LM碼的現(xiàn)有2輪式編程方案中的上部頁編程。在將上部頁 位編程為"0"的第二輪中，如果下部頁位為"1"，那么邏輯狀態(tài)(1,1)躍遷到(0, 1)，如由將"未被編程"存儲器狀態(tài)"U"編程為"A"來體現(xiàn)。如果下部頁位為"0"， 那么通過從"中間"狀態(tài)編程為"B"來獲得邏輯狀態(tài)(O，O)。同樣，如果上部頁將 保持處于"1"，而下部頁已被編程為"0"，那么將需要從"中間"狀態(tài)躍遷到(1， 0)，如由將"中間"狀態(tài)編程為"C"來體現(xiàn)。由于上部頁編程僅涉及編程為下一鄰 近存儲器狀態(tài)，因此從一輪到另一輪沒有大的電荷量改變。從"U"到大致"中間" 狀態(tài)的下部頁編程經(jīng)設(shè)計以節(jié)約時間。
圖5D圖解說明辨別使用LM碼編碼的4狀態(tài)存儲器的下部位所需的讀取操作。 解碼將相依于上部頁是否已被編程。如果上部頁已被編程，那么讀取下部頁將需要相 對于定界閾值電壓DB來進行一遍讀取讀取B。另一方面，如果上部頁尚未被編程， 那么下部頁被編程為"中間"狀態(tài)(圖5B)，且讀取B將導(dǎo)致錯誤。而是，讀取下 部頁將需要相對于定界閾值電壓DA來執(zhí)行一遍讀取讀取A。為區(qū)分所述兩種情況， 當(dāng)上部頁正被編程時，在上部頁中寫入旗標(biāo)("LM"旗標(biāo))。在讀取期間，將首先 假設(shè)上部頁已被編程，且因此將執(zhí)行讀取B操作。如果讀取到LM旗標(biāo)，那么所述假 設(shè)正確且所述讀取操作完成。另一方面，如果所述第一讀取未產(chǎn)生旗標(biāo)，那么將表明 上部頁尚未被編程，且因此將必須通過讀取A操作來讀取下部頁。
圖5E圖解說明辨別使用LM碼編碼的4狀態(tài)存儲器的上部位所需的讀取操作。 從圖式清楚可見，上部頁讀取將需要2遍讀取讀取A及讀取C，其分別相對于定界閾 值電壓DA及Dc。同樣，如果上部頁尚未被編程，那么"中間"狀態(tài)也可使對上部頁 的解碼混亂。再次，LM旗標(biāo)將指示上部頁是否己被編程。如果上部頁未被編程，那 么所讀取數(shù)據(jù)將被重置為"1"，其指示上部頁數(shù)據(jù)未被編程。
圖6A圖解說明常規(guī)NAND串中的各個存儲器單元中GIDL所引發(fā)的錯誤的影 響。所述實例顯示具有串聯(lián)且與字線WL0-WL31相關(guān)聯(lián)的32個存儲器單元的NAND 串。每一存儲器單元經(jīng)分割以存儲四個可能存儲器狀態(tài)中的一者(由2-位表示)。圖 6A顯示一存儲器單元群體的NAND串的存儲器單元的三個位置的四個存儲器狀態(tài)的 閾值電壓的分布。所述三個位置中的兩個鄰近選擇晶體管(或柵極)。特定來說，鄰 近串的源極端的存儲器單元的控制柵極連接到字線WL0且鄰近所述串的漏極端的存 儲器單元的控制柵極連接到字線WL31。剩余存儲器單元駐存在NAND串的核心區(qū)域 中且與字線WL1-WL30相關(guān)聯(lián)。
將從圖6A中可見，四個存儲器狀態(tài)的正常分布(中部曲線)由駐存在核心區(qū)域 中的存儲器單元(WL1-WL30)給出。然而，由于NAND串的端處的顯著GIDL效應(yīng)， 鄰近源極選擇晶體管的存儲器單元(WLO)的分布(底部曲線)變化為較高的閾值電壓。舉例來說，由于變化的"01"狀態(tài)可被錯誤地讀作"00"狀態(tài)，因此此可產(chǎn)生錯
誤。同樣，相同的錯誤影響鄰近漏極選擇晶體管的存儲器單元(WL31)(參見頂部 曲線)。
圖6B圖解說明與圖6A相關(guān)聯(lián)的典型NAND串中的每一存儲器單元的存儲器狀 態(tài)分割。給出的實例是存儲器陣列的列方向上的32-單元NAND串。行方向上的一組 NAND串形成一頁NAND串。字線耦合到沿每一行的每一存儲器單元的控制柵極。 因此，每一 NAND串將具有字線WL0到WL31加上位于所述組NAND串的任一端 處的兩行選擇晶體管的選擇線SGS及SGD。并行編程或讀取一頁存儲器單元。在一 個實施例中，(偶數(shù))頁由偶數(shù)列中的一行存儲器單元形成且(奇數(shù))頁由奇數(shù)列中 的一行存儲器單元形成。在另一實施例中，由沿一行或其部分的一連串鄰接的存儲器 單元形成一完整頁。
在圖6B中所示的常規(guī)方案中，每一存儲器單元經(jīng)分割以存儲四個可能存儲器狀 態(tài)中的一者。所述四個可能存儲器狀態(tài)被編碼成兩個位，如由圖4A-4E及圖5A-5E 中給出的實例所圖解說明。兩個邏輯位可由下部位("L")及上部位("U")表 示。因此，NAND串中的每一存儲器單元經(jīng)配置以存儲兩個數(shù)據(jù)位，即"L/U"。
圖7A圖解說明在NAND串中的存儲器單元鏈的端處引入額外虛擬存儲器單元 的先前解決方案。由于虛擬存儲器單元現(xiàn)在鄰近選擇晶體管及NAND串的端，因此 其將經(jīng)歷最大的GIDL效應(yīng)(參見頂部及底部曲線)。然而，對這些虛擬單元的效應(yīng) 沒關(guān)系，因為所述虛擬單元不用于存儲任何數(shù)據(jù)。同時，可以類似于 US-2006-0198195-A1中所提出的方案的方式來向所述虛擬單元的字線施加中間電壓 以減輕GIDL效應(yīng)。因此，連接到WL0-WL31的存儲器單元將不受影響(參見中部 曲線)。
圖7B圖解說明添加有類似于圖7A的虛擬單元的虛擬單元的典型NAND串中的 每一存儲器單元的存儲器狀態(tài)分割。NAND串中的規(guī)則存儲器單元(WL0-WL31)將 各自經(jīng)配置以存儲2-位數(shù)據(jù)的上部位及下部位兩者。將不對額外虛擬單元編程。
圖7C圖解說明添加有兩個類似于圖7A的虛擬單元的虛擬單元的典型NAND串 中的每一存儲器單元的存儲器狀態(tài)分割。NAND串中的規(guī)則存儲器單元(WL0-WL31) 將各自經(jīng)配置以存儲2-位數(shù)據(jù)的下部位及上部位兩者。將不對存儲器單元鏈的兩個端 處的額外虛擬單元編程。 自適應(yīng)存儲器狀態(tài)分割
圖8A圖解說明根據(jù)本發(fā)明的一般實施例的克服NAND串的端存儲器單元的 GIDL錯誤的方案。實質(zhì)上，需要從圖6A中所示的常規(guī)情況的最小改變。主要差別 在于NAND串的端處的存儲器單元經(jīng)配置以存儲二進制數(shù)據(jù)代替多狀態(tài)數(shù)據(jù)。端存 儲器單元(例如，WL0及WL32)以兩個比四狀態(tài)情況間隔得更大的狀態(tài)分割其閾值 窗口，使得額外容限將允許可區(qū)分所述兩個狀態(tài)，而不管NAND串的端處GIDL引 發(fā)的錯誤如何。如果常規(guī)NAND串被規(guī)定具有每一者能夠存儲2-位數(shù)據(jù)的32個單元(每串32。 = 64-位)，那么當(dāng)前方案僅需要向鏈添加一個額外存儲器單元，使得現(xiàn) 在由(每串31x2 + 2x1位)來提供相同的64-位的容量。
圖8B圖解說明使用圖8A的自適應(yīng)存儲器狀態(tài)分割方案的典型NAND串中的每 一存儲器單元的存儲器狀態(tài)分割。NAND串中的核心存儲器單元(WL1-WL31)通常 將各自經(jīng)配置以存儲2-位數(shù)據(jù)的上部位及下部位兩者。兩個端單元(WL0及WL32) 將各自經(jīng)配置以存儲與正常情況相比狀態(tài)之間具有更大容限的二進制數(shù)據(jù)。
圖8C圖解說明使用在圖5A-5E中所說明的2-位LM編碼的替代優(yōu)選方案。在圖 5A-5E中所說明的LM編碼中，可單獨兩遍對2-位編程。第一遍用于編程下邏輯位且 第二遍也用于編程同一存儲器單元上的上邏輯位。LM編碼的性質(zhì)使得下部位分割具 有比上部位或組合的2-位的容限寬的容限。因此，鑒于與上部位相比的干擾，下部位 編程更強健。為具有從現(xiàn)有存儲器系統(tǒng)的最小改變，NAND鏈中的兩個端單元的二進 制位的編程優(yōu)選地采用LM碼的下部位(或頁)編程。然而，應(yīng)了解，所述二進制位 中的一者用于表示2-位LM碼的下部位且另一二進制位用于表示2-位LM碼的上部 位。
圖9是圖解說明自適應(yīng)存儲器分割方案的流程圖。
步驟300:提供具有組織成NAND串的存儲器單元陣列的非易失性存儲器，每 一存儲器單元是具有源極及漏極、電荷存儲元件及控制柵極的電荷存儲晶體管，每一 NAND串具有源極端及漏極端且由一系列電荷存儲晶體管形成，所述一系列電荷存儲 晶體管通過一個單元的漏極以菊花鏈方式連接到鄰近電荷存儲晶體管的源極連接且 可通過源極選擇晶體管切換到所述源極端且可通過漏極選擇晶體管切換到所述漏極 端；
步驟310:將每一 NAND串的存儲器單元區(qū)分為第一群組及第二群組，所述第 二群組的存儲器單元鄰近所述源極選擇晶體管或所述漏極選擇晶體管且所述第一群 組的存儲器單元是所述第二群組的補充；
步驟320:在所述第一群組的每一存儲器單元中存儲第一預(yù)定數(shù)目的數(shù)據(jù)位；及
步驟330:在所述第二群組的每一存儲器單元中存儲小于所述第一預(yù)定數(shù)目的第 二預(yù)定數(shù)目的數(shù)據(jù)位。
在一個實施例中，其中存儲器經(jīng)設(shè)計以每單元存儲兩個位， 一種所述兩個位的單 位能夠使所述兩個位中的一者存儲在鄰近NAND串的一個端的存儲器單元中且使所 述兩個位中的另一者存儲在鄰近另一端的另一存儲器單元中。
在另一實施例中，其中存儲器經(jīng)設(shè)計以每單元存儲三個位， 一種所述三個位的單 位能夠使一個端存儲器單元存儲所述位中的兩者且使另一端存儲器單元存儲所述位 中的一者。
本文所提及的所有專利、專利申請案、論文、書籍、說明書、其它出版物、文件 及事物的全部內(nèi)容以引用方式并入本文中以用于所有目的。在并入的出版物、文件或 事物中的任一者與本文件的文本之間的術(shù)語的定義或使用的任何不一致或沖突方面，本文件中術(shù)語的定義或使用將具有普遍性。
盡管上文已參照各種實施例說明了本發(fā)明，但應(yīng)了解，可在不背離本發(fā)明的范圍 的前提下作出改變及修改，本發(fā)明的范圍將僅由所附權(quán)利要求書及其等效物界定。本 文所引用的所有參考以引用方式并入本文中。
權(quán)利要求
1、一種在非易失性存儲器中將數(shù)據(jù)存儲在所述非易失性存儲器中的方法，所述非易失性存儲器具有組織成NAND串的存儲器單元陣列，每一存儲器單元是具有源極及漏極、電荷存儲元件及控制柵極的電荷存儲晶體管，每一NAND串具有源極端及漏極端且由一系列電荷存儲晶體管形成，所述一系列電荷存儲晶體管通過一個單元的所述漏極以菊花鏈方式連接到鄰近電荷存儲晶體管的所述源極且可通過源極選擇晶體管切換到所述源極端且可通過漏極選擇晶體管切換到所述漏極端，所述方法包含將每一NAND串的所述存儲器單元區(qū)分為第一群組及第二群組，所述第二群組的所述存儲器單元鄰近所述源極選擇晶體管或所述漏極選擇晶體管且所述第一群組的所述存儲器單元是所述第二群組的補充；在所述第一群組的每一存儲器單元中存儲第一預(yù)定數(shù)目的數(shù)據(jù)位；及在所述第二群組的每一存儲器單元中存儲小于所述第一預(yù)定數(shù)目的第二預(yù)定數(shù)目的數(shù)據(jù)位。
2、 如權(quán)利要求1所述的方法，其中所述存儲是通過并行編程對應(yīng)頁的NAND串 中具有共用字線的一頁存儲器單元而進行的。
3、 如權(quán)利要求2所述的方法，其中通過從所述頁存儲器單元的電荷存儲元件中 移除電荷而最初擦除所述頁存儲器單元。
4、 如權(quán)利要求l所述的方法，其中所述第一預(yù)定數(shù)目的數(shù)據(jù)位是2-位數(shù)據(jù)。
5、 如權(quán)利要求4所述的方法，其中所述第二存儲器單元群組包含每一者用于存 儲所述2-位數(shù)據(jù)的所述位中的一者的兩個存儲器單元。
6、 如權(quán)利要求4所述的方法，其中 所述2-位數(shù)據(jù)由邏輯第一位及邏輯第二位組成；且所述第二群組包含兩個存儲器單元，一個用于存儲所述邏輯第一位且另一個用于 存儲所述邏輯第二位。
7、 如權(quán)利要求6所述的方法，其中所述第二群組包含每一者用于存儲所述2-位數(shù)據(jù)的所述邏輯位中的一者的兩個存儲器單元。
8、 如權(quán)利要求l所述的方法，其中所述第一預(yù)定數(shù)目的數(shù)據(jù)位是3-位數(shù)據(jù)。
9、 如權(quán)利要求8所述的方法，其中所述第二存儲器單元群組包含每一者用于存 儲所述3-位數(shù)據(jù)中的一個或兩個位的兩個存儲器單元。
10、 如權(quán)利要求8所述的方法，其中所述3-位數(shù)據(jù)由邏輯第一位、邏輯第二位及邏輯第三位組成；且 所述第二群組包含兩個存儲器單元，一個用于存儲所述邏輯第一位且另一個用于 存儲所述邏輯第二及第三位。
11、 如權(quán)利要求10所述的方法，其中所述第二群組包含每一者用于存儲所述3-位數(shù)據(jù)的所述邏輯位中的 一者或兩者的兩個存儲器單元。
12、 一種在非易失性存儲器中將數(shù)據(jù)存儲在所述非易失性存儲器中的方法，所述 非易失性存儲器具有組織成NAND串的存儲器單元陣列，每一存儲器單元是具有源 極及漏極、電荷存儲元件及控制柵極的電荷存儲晶體管，每一 NAND串具有源極端 及漏極端且由一系列電荷存儲晶體管形成，所述一系列電荷存儲晶體管通過一個單元 的所述漏極以菊花鏈方式連接到鄰近電荷存儲晶體管的所述源極且可通過源極選擇 晶體管切換到所述源極端且可通過漏極選擇晶體管切換到所述漏極端，所述方法包 含將每一NAND串的所述存儲器單元區(qū)分為第一群組及第二群組，所述第二群組 的所述存儲器單元鄰近所述源極選擇晶體管或所述漏極選擇晶體管且所述第一群組 的所述存儲器單元是所述第二群組的補充；配置所述第一群組的每一存儲器單元以存儲第一預(yù)定數(shù)目的數(shù)據(jù)位；及 配置所述第二群組的每一存儲器單元以存儲小于所述第一預(yù)定數(shù)目的第二預(yù)定 數(shù)目的數(shù)據(jù)位。
13、 如權(quán)利要求12所述的方法，其中所述存儲是通過并行編程對應(yīng)頁的NAND 串中具有共用字線的一頁存儲器單元而進行的。
14、 如權(quán)利要求13所述的方法，其中通過從所述頁存儲器單元的電荷存儲元件 中移除電荷而最初擦除所述頁存儲器單元。
15、 如權(quán)利要求12所述的方法，其中所述第一預(yù)定數(shù)目的數(shù)據(jù)位是2-位數(shù)據(jù)。
16、 如權(quán)利要求15所述的方法，其中所述第二存儲器單元群組包含每一者用于 存儲所述2-位數(shù)據(jù)的所述位中的一者的兩個存儲器單元。
17、 如權(quán)利要求15所述的方法，其中 所述2-位數(shù)據(jù)由邏輯第一位及邏輯第二位組成；且所述第二群組包含兩個存儲器單元， 一個用于存儲所述邏輯第一位且另一個用于 存儲所述邏輯第二位。
18、 如權(quán)利要求17所述的方法，其中所述第二群組包含每一者用于存儲所述2-位數(shù)據(jù)的所述邏輯位中的 一者的兩個存儲器單元。
19、 如權(quán)利要求12所述的方法，其中所述第一預(yù)定數(shù)目的數(shù)據(jù)位是3-位數(shù)據(jù)。
20、 如權(quán)利要求19所述的方法，其中所述第二存儲器單元群組包含每一者用于 存儲所述3-位數(shù)據(jù)中的一個或兩個位的兩個存儲器單元。
21、 如權(quán)利要求19所述的方法，其中所述3-位數(shù)據(jù)由邏輯第一位、邏輯第二位及邏輯第三位組成；且 所述第二群組包含兩個存儲器單元， 一個用于存儲所述邏輯第一位且另一個用于 存儲所述邏輯第二及第三位。
22、 如權(quán)利要求21所述的方法，其中所述第二群組包含每一者用于存儲所述3-位數(shù)據(jù)的所述邏輯位中的一者或兩者的兩個存儲器單元。
23、 一種非易失性存儲器，其包含-組織成NAND串的存儲器單元陣列，每一存儲器單元是具有源極及漏極、電荷存儲元件及控制柵極的電荷存儲晶體管，每一NAND串具有源極端及漏極端且由一系列電荷存儲晶體管形成，所述一系 列電荷存儲晶體管通過一個單元的所述漏極以菊花鏈方式連接到鄰近電荷存儲晶體 管的所述源極且可通過源極選擇晶體管切換到所述源極端且可通過漏極選擇晶體管切換到所述漏極端，且其中每一NAND串由第一群組及第二群組的存儲器單元組成，其中所述第二群組的 存儲器單元鄰近所述源極選擇晶體管或所述漏極選擇晶體管且所述第一群組的存儲 器單元是所述NAND串中的所述第二群組的補充用于在所述第一群組的每一存儲器單元中存儲第一預(yù)定數(shù)目的數(shù)據(jù)位的構(gòu)件;及 用于在所述第二群組的每一存儲器單元中存儲小于所述第一預(yù)定數(shù)目的第二預(yù) 定數(shù)目的數(shù)據(jù)位的構(gòu)件。
24、 如權(quán)利要求23所述的存儲器，其中所述用于存儲的構(gòu)件是通過并行編程對 應(yīng)頁的NAND串中具有共用字線的一頁存儲器單元而操作的。
25、 如權(quán)利要求24所述的存儲器，其中所述頁存儲器單元是通過從其電荷存儲 元件中移除電荷而最初擦除的。
26、 如權(quán)利要求23所述的存儲器，其中所述第一預(yù)定數(shù)目的數(shù)據(jù)位是2-位數(shù)據(jù)。
27、 如權(quán)利要求26所述的存儲器，其中所述第二存儲器單元群組包含每一者用 于存儲所述2-位數(shù)據(jù)的所述位中的一者的兩個存儲器單元。
28、 如權(quán)利要求26所述的存儲器，其中 所述2-位數(shù)據(jù)由邏輯第一位及邏輯第二位組成；且所述第二群組包含兩個存儲器單元，一個用于存儲所述邏輯第一位且另一個用于 存儲所述邏輯第二位。
29、 如權(quán)利要求28所述的存儲器，其中所述第二群組包含每一者用于存儲所述 2-位數(shù)據(jù)的所述邏輯位中的一者的兩個存儲器單元。
30、 如權(quán)利要求23所述的存儲器，其中所述第一預(yù)定數(shù)目的數(shù)據(jù)位是3-位數(shù)據(jù)。
31、 如權(quán)利要求30所述的存儲器，其中所述第二存儲器單元群組包含每一者用 于存儲所述3-位數(shù)據(jù)的一個或兩個位的兩個存儲器單元。
32、 如權(quán)利要求30所述的存儲器，其中所述3-位數(shù)據(jù)由邏輯第一位、邏輯第二位及邏輯第三位組成；且 所述第二群組包含兩個存儲器單元，一個用于存儲所述邏輯第一位且另一個用于 存儲所述邏輯第二及第三位。
33、 如權(quán)利要求32所述的存儲器，其中所述第二群組包含每一者用于存儲所述3-位數(shù)據(jù)的所述邏輯位中的一者或兩者的兩個存儲器單元。
34、 一種非易失性存儲器，其包含組織成NAND串的存儲器單元陣列，每一存儲器單元是具有源極及漏極、電荷存儲元件及控制柵極的電荷存儲晶體管，每一NAND串具有源極端及漏極端且由一系列電荷存儲晶體管形成，所述一系 列電荷存儲晶體管通過一個單元的所述漏極以菊花鏈方式連接到鄰近電荷存儲晶體 管的所述源極且可通過源極選擇晶體管切換到所述源極端且可通過漏極選擇晶體管 切換到所述漏極端，且其中每一NAND串由第一群組及第二群組的存儲器單元組成，其中所述第二群組的 存儲器單元鄰近所述源極選擇晶體管或所述漏極選擇晶體管且所述第一群組的存儲器單元是所述NAND串中的所述第二群組的補充；所述第一群組的所述存儲器單元經(jīng)配置以可被編程為第一預(yù)定數(shù)目的存儲器狀 態(tài)中的一者；且所述第二群組的所述存儲器單元經(jīng)配置以可被編程為第二預(yù)定數(shù)目的存儲器狀 態(tài)中的一者，所述第二預(yù)定數(shù)目小于所述第一預(yù)定數(shù)目。
35、 如權(quán)利要求34所述的存儲器，其中對應(yīng)頁的NAND串中具有共用字線的一 頁存儲器單元作為單位來進行編程及讀取。
36、 如權(quán)利要求35所述的存儲器，其中所述頁存儲器單元是通過從其電荷存儲 元件中移除電荷而最初擦除的。
37、 如權(quán)利要求34所述的存儲器，其中所述第一預(yù)定數(shù)目的數(shù)據(jù)位是2-位數(shù)據(jù)。
38、 如權(quán)利要求37所述的存儲器，其中所述第二存儲器單元群組包含每一者用 于存儲所述2-位數(shù)據(jù)的所述位中的一者的兩個存儲器單元。
39、 如權(quán)利要求37所述的存儲器，其中 所述2-位數(shù)據(jù)由邏輯第一位及邏輯第二位組成；且所述第二群組包含兩個存儲器單元， 一個用于存儲所述邏輯第一位且另一個用于 存儲所述邏輯第二位。
40、 如權(quán)利要求39所述的存儲器，其中所述第二群組包含每一者用于存儲所述 2-位數(shù)據(jù)的所述邏輯位中的一者的兩個存儲器單元。
41、 如權(quán)利要求34所述的存儲器，其中所述第一預(yù)定數(shù)目的數(shù)據(jù)位是3-位數(shù)據(jù)。
42、 如權(quán)利要求41所述的存儲器，其中所述第二存儲器單元群組包含每一者用 于存儲所述3-位數(shù)據(jù)的一個或兩個位的兩個存儲器單元。
43、 如權(quán)利要求41所述的存儲器，其中所述3-位數(shù)據(jù)由邏輯第一位、邏輯第二位及邏輯第三位組成；且 所述第二群組包含兩個存儲器單元， 一個用于存儲所述邏輯第一位且另一個用于 存儲所述邏輯第二及第三位。
44、如權(quán)利要求43所述的存儲器，其中所述第二群組包含每一者用于存儲所述 3-位數(shù)據(jù)的所述邏輯位中的一者或兩者的兩個存儲器單元。
全文摘要
本發(fā)明揭示一種組織成NAND串的NAND型快閃存儲器，其中每一NAND串是一串聯(lián)存儲器單元鏈且通過所述串的兩個端上的選擇晶體管連接到位線或源極線。鄰近NAND串的兩個端的存儲器單元尤其易于出現(xiàn)由于編程干擾所致的錯誤。采用自適應(yīng)存儲器狀態(tài)分割方案來克服所述錯誤，在所述方案中，除鄰近兩個端的其中存儲有相對較少的位的存儲器單元以外，每一存儲器單元通常經(jīng)分割以存儲多個數(shù)據(jù)位。以此方式，所述在鄰近NAND串的兩個端的存儲器單元中存儲相對較少的位提供充足的容限以克服所述錯誤。舉例來說，在經(jīng)設(shè)計以存儲2-位數(shù)據(jù)的存儲器中，鄰近NAND串的兩個端的單元將各自經(jīng)配置以存儲所述2-位數(shù)據(jù)中的一個位。
文檔編號G11C16/04GK101553877SQ200780038344
公開日2009年10月7日 申請日期2007年12月12日 優(yōu)先權(quán)日2006年12月29日
發(fā)明者法魯克·莫加特, 龜井輝彥 申請人:桑迪士克股份有限公司