專利名稱：互連系統(tǒng)中的偏斜管理的制作方法
互連系統(tǒng)中的偏斜管理
本申請主張2006年10月23日申請的標題為"互連系統(tǒng)中的偏斜管理(Skew Management in an Interconnection System )"的美國臨時申請第60/853,852號的權 益。前述該申請通過引用整體地并入本文中。
背景技術：
通常、計算機和通訊產(chǎn)品的發(fā)展已經(jīng)由如"摩爾定律"這樣的法則支配， 其中隨著時間發(fā)展，元件的密度增加并且所述元件的成本降低。這也常常伴隨 著傳輸和計算速度的增加。這些趨勢常常增加功耗密度并且對散熱或者在高溫 環(huán)境下的操作需要新的解決方案。在高速電路中，信號傳播延遲以及設計和制 造公差關于實際中獲得的可實現(xiàn)速度可能產(chǎn)生限制。
當代存儲系統(tǒng)結構可在成本，性能和升級能力之間論證權衡以便升級例如 系統(tǒng)的總存儲容量。存儲容量一般通過具有連接器/插座接口的存儲模塊或存 儲插件升級。這些存儲模塊常常連接到設置在背板上的總線或者互連接線以有 效利用系統(tǒng)資源。除了可升級性之外，許多這些當代存儲系統(tǒng)也需要用于帶寬 密集應用例如制圖的高吞吐量。
一種流行的存儲模塊是雙列直插存儲器模塊(Dual In-line Memory Module, DIMM)。 DIMM是矩形低剖面(low-profile)電路板，其具有沿一長邊布置在兩 側的電接觸點。當將DIMM插入到DIMM存儲器插座內(nèi)時，該接觸點形成到主
板存儲總線的電連接。
用于計算和通訊系統(tǒng)中的存儲器包括，但不限于，所有類型的隨機存取存
儲器(RandomAccess Memory, RAM)(例如S-RAM， D-RAM);可編程只讀存 J渚器(programmable read only memory, PROM);電可才察只讀存4諸器(electronically alterable read only memory, EPROM);所有類型的閃速存儲器、磁存儲器，包括 磁阻隨機存取存儲器(Magnetoresistive Random Access Memory, MRAM)，鐵電 隨機存WH諸器(Ferroelectric Random Access Memory, FRAM或者FeRAM)和 碳納米管基/易Memory, NRAM)和相變存儲器(Phase-change memory, PRAM),以及f茲盤存 儲介質(zhì)。在未來可能變得適合使用的其它存儲器包括量子設備等等。
目前，存儲系統(tǒng)的容量和性能可由功耗，由與功耗和設備密度相關的冷卻 能力，由由例如數(shù)據(jù)偏斜引起的響應時間，由需與存儲單元互連的電路板的復 雜度，以及由這些需要考慮的因素的經(jīng)濟成本所限制。
本申請與標題為"互連系統(tǒng)(Interconnection System )，，，由相同的發(fā)明人在 2006年4月17日申請的美國專利申請第11/405,083號有關，前述該申請通過引 用整體地并入本文中。。

發(fā)明內(nèi)容
本發(fā)明實施例揭露一種互連系統(tǒng)，其包括具有多條信號線的總線，各線能 夠傳輸或接收包含數(shù)據(jù)位的信號。第一線上的數(shù)據(jù)位和第二線上的數(shù)據(jù)位沿所 述總線以一定間隔在信號線之間交換。 一方面，所述數(shù)據(jù)在三條或者三條以上 的信號線上傳輸，并且所述數(shù)據(jù)位交換使得具有第一時延的數(shù)據(jù)位與具有第二 時延的數(shù)據(jù)位交換。另一方面，第一交換模式的交換模式被用于各后續(xù)的交換。
本發(fā)明實施例揭露一種互連系統(tǒng)，其包括多個節(jié)點，所述節(jié)點構成由具有 多條線的鏈路連接的網(wǎng)絡，以及具有與所述多個節(jié)點中的節(jié)點連接的連接器的 母板。第一節(jié)點是數(shù)據(jù)源，并且第二節(jié)點是數(shù)據(jù)目標的地，并且所述第一節(jié)點 或第二節(jié)點中的至少一個可配置以改變線之間的數(shù)據(jù)分配。 一方面，數(shù)據(jù)在三 條或者三條以上的信號線上傳輸，并且所述數(shù)據(jù)的數(shù)據(jù)位交換使得在具有較大 累積時延的線上的數(shù)據(jù)位與在具有較小累積時延的線上的數(shù)據(jù)位交換。
一種互連系統(tǒng)的節(jié)點包括開關、輸入端口和輸出端口，各端口具有第一、 第二、第三和第四線。所述輸入端口的第一線連接到所述輸出端口的第二線， 并且所述輸入端口的第三線可連接到所述輸出端口的第一、第三或第四線中的 一條。 一方面，所述輸入端口的第二線連接到所述輸出端口的第一線。另一方 面，所述輸入端口的第三線可連接到所述輸出端口的第三或第四線中的一條。
一種模塊包括連接器式的電路插件，其具有帶有多個可連接單元的連接器；
間的傳輸延遲差減少。一種補償互連系統(tǒng)中數(shù)據(jù)偏斜的方法，包括提供具有多條線的信號總線，
將多個節(jié)點連接到所述信號總線；確定所述總線上相鄰連接的節(jié)點之間的信號 傳輸差別時延；并且當在目的地模式測量數(shù)據(jù)時延差時，互換線之間的數(shù)據(jù)通 路使得改變至少 一對所述總線的線之間的數(shù)據(jù)時延差。
一種補償互連系統(tǒng)中數(shù)據(jù)偏斜的方法，包括提供連接到信號總線的節(jié)點， 所述節(jié)點包括至少一個開關并且配置所述開關使得至少第一輸入線與不同于第 一輸出線的其它線連接。 一方面，至少提供一條路徑作為在所述第一輸入線和 所述不同于所述第一輸出線的其它線之間的固定連接。
一種軟件程序產(chǎn)品，所述軟件程序產(chǎn)品存儲于機器可讀介質(zhì)；并且配置電 子設備確定總線上連接的節(jié)點之間的信號傳輸差別時延；和當在后續(xù)節(jié)點測量 數(shù)據(jù)時延差時，配置所述總線的線之間的數(shù)據(jù)通路的分配使得改變至少一對所 述總線的線之間的數(shù)據(jù)時延差的指令。


圖1是顯示軌跡長度的連接器式(connectorized)模塊正面和背面的正視截 面圖，該連接器式模塊的尺寸與雙列直插存儲器模塊(DIMM)的尺寸相似；
圖2 (a)顯示減少由線長度不同引起的偏斜的一種裝置；并且圖2 (b)顯 示減少偏斜的 一種替換的裝置；
圖3顯示連接到總線的節(jié)點的線性布置，其中通道(lane)到線的綁定使得 輸入線上的數(shù)據(jù)與相應輸出線上的數(shù)據(jù)相同；
圖4顯示連接到總線的節(jié)點的線性布置，其顯示通道到線的綁定，并且配 置成使得當在目的地節(jié)點測量到偏斜時減少所述偏斜；
圖5 (a)重復了圖4,并且圖5 (b)和(c)顯示數(shù)據(jù)通道可綁定到位于源 節(jié)點或目的地節(jié)點的線，使得在數(shù)據(jù)路徑上實現(xiàn)相同的差別偏斜；
圖6顯示具有用于在輸入線和輸出線之間對稱地交換數(shù)據(jù)的固定網(wǎng)絡的開 關配置，以及可由2: 1多路復用器選擇的部分可轉(zhuǎn)接的網(wǎng)絡；
圖7顯示節(jié)點的線性布置，其中圖6的固定網(wǎng)絡使用在各節(jié)點處；
圖8顯示具有與圖7的交換模式不同的交換模式的節(jié)點的線性布置；
圖9顯示具有與圖7和圖8的交換模式不同的交換模式的節(jié)點的線性布置；
圖10(a)和圖10 (b)顯示帶有與DIMM的形狀因子相似的形狀因子的連接器式電路板，并且其中輸入線和輸出線是物理地布置以減少由差別線長引起
的差別偏斜；
圖11 (a)和(b)顯示另一種輸出線布置；
圖12 (a)、 (b)和(c)仍顯示另一種輸出線布置，其中球柵陣列(BGA) 用作電游4妄口；
圖13 (a)和(b)顯示輸入線和輸出線的一個實例，其中在節(jié)點中存在兩 個以上端口；
圖14 (a)和(b)顯示差別偏斜可通過在母板上采用不同的軌跡長度而減
少；
圖15顯示開關的實例，其中可執(zhí)行固定互換和全可配置互換的組合； 圖16顯示可配置開關的實例，其中在節(jié)點中存在兩個以上端口；以及 圖17顯示可配置開關，其中有些交換可在端口的1/0焊盤內(nèi)或附近執(zhí)行，
有些交換可在I/O焊盤本地的開關中執(zhí)行，而其它交換可通過一個或多個全局開
關(未顯示)執(zhí)行。
具體實施例方式
參考附圖可更好地理解示范性的實施例，但這些實施例不傾向于限制性的。 在相同或不同的附圖中同樣標號的單元執(zhí)行等效的功能。這些單元可標號或者 由首字母縮寫詞標明，或兩者結合，并且在各表示之間的選擇僅僅為清晰目的 而做出，因此由數(shù)字標明的單元，和由首字母縮寫詞或字母數(shù)字指示符標明的 相同單元不應在該基礎上進行區(qū)分。
應該意識到，所述方法以及在附圖中所示的裝置可配置或具體化在機器可 執(zhí)行指令以及電子元件中；例如，軟件、硬件，或兩者的組合。所述指令可用 于促使通用計算機、專用處理器，例如用該指令編程以執(zhí)行所述操作的DSP或 陣列處理器等等工作。另外，該操作可通過包含用于執(zhí)行所述操作的硬連線邏 輯或固件指令的專門的硬件元件，或其可配置成這樣，或者通過編程計算機元 件和可包括模擬電路的自定義硬件元件的任意組合執(zhí)行。
該方法可至少部分地作為可包括具有存儲在其上的指令的機器可讀介質(zhì)的 計算機程序產(chǎn)品提供，該指令可用于給計算機(或其它電子設備，例如現(xiàn)場可 編程門陣列(Field Programmable Gate Array, FPGA)等等)下指令以執(zhí)行該方法。
li為了本說明書的目的，術語"機器可讀介質(zhì)"應當采取包括能夠通過計算機器 或者專用硬件存儲或編碼用于執(zhí)行的指令序列或數(shù)據(jù)序列并且使該機器或者專 用硬件執(zhí)行本發(fā)明的任意一種方法或者功能的任何介質(zhì)。該術語"機器可讀介 質(zhì)"相應地應采取包括，但不限于，固態(tài)存儲器、光盤和磁盤、磁存儲器、光 存儲器以及載波信號。軟件可存儲或分布在一種介質(zhì)上并且轉(zhuǎn)移或再存儲在另 一種介質(zhì)上以便使用。
例如，但不作為限制，機器可讀介質(zhì)可包括只讀存儲器(ROM),所有類型 的隨機存取存〗諸器RAM(例如S-RAM、 D-RAM )，可編程只讀存儲器(PROM), 電可擦只讀存儲器(EPROM)，磁隨機存取存儲器，磁盤存儲器介質(zhì)，閃速存 儲器，電、光、聲或其它形式的傳播信號(例如，載波、紅外信號，或數(shù)字信 號)。
此外，在本領域中談及軟件以一種或另一種形式(例如，程序、過程、進 程、應用、模塊、算法或邏輯)來執(zhí)行動作或?qū)е陆Y果是眾所周知的。這種表 達僅僅是說明通過計算機或等效設備，例如FPGA,執(zhí)行軟件，使得或配置計算 機或等效設備的處理器執(zhí)行動作或產(chǎn)生結果的一種方便的方式，這是本領域技 術人員/>知的。
當描述特定的實例時，該實例可包括特定的特征、結構或特性，但每個實 例不必須包括上述特定的特征、結構或特性。這不應理解為兩個或多個實例的 上述特征、結構或特性不應或不能組合的建議或含義，當這種組合被明確地排 除時除外。當特定的特征、結構或特性連同實例進行描述時，這種特征、結構 或特性可連同其它實例使用，無論是否明確描述。
在這里描述的連接器或連接器接口，例如存儲模塊連接器接口，不限于其 中公連接器或接口接合母連接器或接口的物理上分離的接口 。連接器接口也包 括任何類型的物理接口或連接，例如其中來自存儲模塊、開關等等的引線、焊 球或連接焊接于電路板的接口。例如，在堆疊芯片(die)的方法中，多個集成 電路芯片(例如，存儲設備和緩沖設備)可用襯底在相互的頂部堆疊，該襯底 通過，例如，球柵陣列型的連接器接口形成到存儲控制器或處理器的底部和接 口。作為另一個實例，通過球柵陣列型的連接器接口或物理分離插座型連接器 接口中的一種，存儲器、開關或緩沖設備可經(jīng)由柔性帶互聯(lián)線和到存儲控制器 的接口互相連接。連接類型可包括集成電路芯片之間的接口，在襯底上、在襯底之間、或者在印刷電路板上等等的互連導線。
節(jié)點可包括存儲器并且也可具有用于存儲器的控制器，可配置開關單元
(configurable switching element, CSE)以及其它用于處理、傳輸或4妄收信號的 電路。然而模塊可包括存儲器，并且一個或多個其它單元可分離地安裝。作為 選擇，該模塊可包括CSE并且一個或多個其它單元可分離地安裝。除了如在這 里明確提及的之外，對于特定模塊的功能分配傾向于為了討論方便，作為本領 域技術人員將意識到實際的物理方面和計算方面可布置在多種等效方式中。
"總線"或"鏈路，，意味著一條信號線或多條信號線，各自具有一個或多 個的用于"收發(fā)(transceiving)"(例如,傳輸、接收，或兩者兼有)的連接點。 每個連接點可連接以與收發(fā)器(例如，發(fā)送器一接收器)，或信號發(fā)送器電路或 接收器電路中的一個耦接或通訊。連接或耦接是電地、光地、磁地、通過量子 纏結或其等效的方式提供。通過相同或相似的手段的其它電連接用來提供以便 滿足作為功率、接地、輔助信號和控制等等這種附加的系統(tǒng)要求。偶爾描述這 種附加的連接以便闡明該說明，然而這種附加的連接對于本領域技術人員來說 是公知的，并且在任何實例中這些連接描述的缺少不應認為排除它們的包含。
鏈路承載信號線上的信號。信號通常屬于包括時鐘和控制信號、地址信號、 命令信號以及數(shù)據(jù)信號的幾種分類中的任何一種。數(shù)據(jù)信號承載可存儲在存儲 設備或接口中，或可從存儲設備或接口重新得到(retrieve)的數(shù)據(jù)。地址信號 指定數(shù)據(jù)可從其中讀取或者寫入其中的存儲設備或系統(tǒng)中的地址或地址范圍， 并且也可以選擇存取存儲設備或接口中的哪一個或者哪幾個。命令信號指示存 儲設備或接口以便執(zhí)行哪種操作，例如，讀、寫、刷新，或存取模式(例如突 發(fā)或廣播模式)應當用于數(shù)據(jù)傳輸。時鐘和控制信號使在控制器和存儲設備之 間傳遞的其它信號同步。雖然鏈路可使用用于每個信號的分離的信號線(例如， 32地址線用于在一個時鐘周期內(nèi)傳輸32位寬的地址而32數(shù)據(jù)線用于在一個時 鐘周期內(nèi)傳輸32位寬的數(shù)據(jù)字)，同樣存在各種方案以再利用用于不同信號的 一條或多條信號線，同樣存在各種方案以在存儲事務的不同的時鐘周期期間再 利用用于命令信號、控制信號、地址信號或數(shù)據(jù)信號的一條或多條信號線。
應該意識到，當討論線作為連接到接口或端口時，將線描述為有源的、上 電的或斷電的、處于待機模式等等是方便的。這意味著解釋為指的是在節(jié)點的 具有端口的接口處的連接的狀態(tài)，并且可包括其它節(jié)點功能。該線本身僅可為電路板上的金屬軌跡等等，用來提供節(jié)點間的連接。
術語"線"在這里指的是物理的線，其可具有邏輯支配到其上的數(shù)據(jù)，其
使用與在美國專利申請第11/405,083號中的能接受的使用稍微不同，在該專利 中術語線和通路常?；Q使用。無論術語通路是否意味著解釋為物理對象，現(xiàn) 在都稱為線，或者，另外，與數(shù)據(jù)字或數(shù)據(jù)位相關的邏輯構造，都可以從說明 書的語境使用中理解。在這里，以及將來的使用，但不追溯既往，術語通路將 意味著與數(shù)據(jù)相關的邏輯概念。數(shù)據(jù)通路可以與物理線相關，在其上數(shù)據(jù)作為 信號在節(jié)點或其它電子元件之間傳播，其可為有源元件和無源元件。同樣地， 當通路的數(shù)據(jù)作為信號在線上傳輸時，通路可以說是綁定到線。通路到線的綁 定可以改變使得該通路可以重新分配給另一條線。相似地，術語總線或鏈路現(xiàn) 在可以稱為信道，并且是否該術語是指邏輯通路的集合或是指線的集合在上下 文中將是明顯的。
術語通路和線，如現(xiàn)在使用的，可以參考圖3理解。存在5條本質(zhì)上為電 的并且承載信號的線，其從0到4標號。存在標記為從A到E的一組相應的邏 輯數(shù)據(jù)分配。在圖3的實例中，邏輯數(shù)據(jù)組到物理線的綁定在每一節(jié)點處保持 相同。然而，圖4顯示一個實例，在其中邏輯數(shù)據(jù)到物理線的綁定在一個或多 個節(jié)點處改變。
"寬度優(yōu)先，，協(xié)定常用于編號樹中的節(jié)點，就是說，從樹根開始并且在繼 續(xù)前進到下一層之前遍歷(work across)位于給定層的所有單元。這種編號方法 只是為了方便。為了實現(xiàn)目的可同時使用多種不同的編號方案，包括兩種或更 多的編號方案。為了信號目的協(xié)定"端口 0"、"端口 1"或者"端口 A"或"端 口 B"可以指的是相對的而不是絕對的端口。按照協(xié)定，"向南的"、"下行的" 或"次級的"指的是離開模塊控制器或根的方向，然而"向北的"，"上行的" 或"初級的，，指的是朝向模塊控制器或根的方向?？梢源嬖诙嘤谝粋€的根或模 塊控制器，并且其每一個是可同期操作的。
另外一個考慮的因素是在每一個數(shù)據(jù)字、數(shù)據(jù)包或數(shù)據(jù)幀中的數(shù)據(jù)位的時 間擴散。在許多鏈路中，數(shù)據(jù)位可以在線上并行地轉(zhuǎn)送。應該理解，這可以是 實際情況的簡化，因為數(shù)據(jù)可通過并行的線發(fā)送，就以串行方式在每條線上傳 輸?shù)某^一位的數(shù)據(jù)字，作為實例。由于在該線上的信號差別(differential)延 遲，在其它因素中，該差別延遲與線長、阻抗、電子帶寬等等有關，代表數(shù)據(jù)位的信號不可以足夠的同時性到達以便立即處理，并且等待或?qū)?shù)據(jù)緩沖一個 或多個時鐘周期或數(shù)據(jù)幀，直到所有的位均已經(jīng)由模塊或節(jié)點接收從而繼續(xù)進 行解碼或者其它數(shù)據(jù)處理可能是必要的。在對地址，或其它信息起作用之前， 該延遲在每個節(jié)點處進一步增加了時間必要性。在這種情況下，并且在其中可 能希望僅在鏈路線被要求用于進行數(shù)據(jù)傳輸時開啟鏈路線，(在其中傳輸通常 理解為包括接收)，地址信息可能必須在相關的指令或數(shù)據(jù)之前發(fā)送一段時間。 這可導致減少系統(tǒng)傳輸容量和帶寬的結果。
在鏈路中單獨的線的有效物理長度通常是不同的，并且在不同的傳輸線上 發(fā)送的位的到達時間上可能存在時間差。這可稱為數(shù)據(jù)"偏斜"。 一種調(diào)節(jié)數(shù)據(jù) 偏斜的方法是在每一跳執(zhí)行去偏斜使得數(shù)據(jù)包的包頭可以解釋并且該數(shù)據(jù)包在 下一跳傳輸。然而，這可增加相當多的等待時間到中繼中，因為去偏斜進程可 能需要至少和在各節(jié)點之間的線之間的最長差別延遲同樣多的時間。其它方法 試圖通過不在每一節(jié)點執(zhí)行去偏斜而在尋址模塊或節(jié)點的接收器執(zhí)行去偏斜， 同時允許該偏斜沿路徑建立來避免這種附加的延遲。但是，累積延遲同樣可增 加相當大的總延遲，因為盡管部分數(shù)據(jù)包可能較早到達，但從源節(jié)點(例如， 存儲控制器)到目的地節(jié)點積累的差別延遲可能需要調(diào)節(jié)。
在正在由INTEL開發(fā)的反饋式DIMM ( Feed-Back DIMM, FB-DIMM)技
術中，認為設備需要能夠校正高達6個ui每跳的偏斜。術語"ur，或"單位間
隔(Unit Interval)"是信號躍遷之間的平均時間間隔，其可代替時鐘周期用在高 時鐘頻率，因為時鐘周期不可能是完全穩(wěn)定的或者無抖動。如果預期6個UI的 偏斜每跳，而存儲系統(tǒng)有8跳，則總偏斜是48UI。
在鏈路運行在標定的2GHZ的時鐘速度，4Gbps數(shù)據(jù)速率的情況下，1UI=250 皮秒(ps)，因此48UI的延遲偏斜等價于12納秒(ns)的偏斜。就是說，假設 在一條線上的第一個到達位和在其它線之一上的最后到達位之間需要12ns。第 一到達位可能需要存儲在存儲器、鎖存器或移位寄存器等等中，直到隨后到達 的位到達的時間，并且然后將上述位輸出到進行去偏斜和讀取數(shù)據(jù)的設備。
偏斜的成因之中存在圖1所示的情形，在其中INTEL的高級存儲緩沖器 (Advanced Memory Buffer, AMB )等等位于設置在連接器式板上模塊中，該連 接器式板可插入到安裝在，例如，母板上的連接器中。術語"AMB"用作板上 存儲器接口或控制器的實例。這樣的布置可用于FB-DIMM、注冊DIMM等等。來自下行模塊的上行路徑上的消息具有許多條線，其中通路0在左邊，線4在 中間，等等。上行路徑可與連接器的正面相接，并且在經(jīng)過AMB之后，可連接 至連接器背面類似布置的線。注意當AMB顯示在插件板的正面和背面時，分離 的AMB單元不必需執(zhí)行此功能。另外，當線只顯示在AMB的邊緣時，如果 AMB是在球式斥冊格陣列(ball grid array, BGA )封裝或其它允許不僅在其邊緣 連接的封裝中，它們可連接在AMB的下面。各線從AMB到板背面上的連接器 露出。板背面上的線同樣設置使得線0在左邊而線4在中央，等等。所示的線 可以認為代表板上用于連接在AMB和插件板接口連接器(未顯示)之間的軌跡。 這些線如所示的設置使得超過一個的模塊可通過母板與連接配合模塊接口連接 器的軌跡連接。在這方面，對于每條線用于信號在母板上連續(xù)的連接器的插腳 之間傳播的時間可能大致相同。然而，在模塊板上的情形不是這樣。線4具有 短距離以從連接器行進到AMB,反之，例如，線O具有較大距離。
為了說明的目的，標準尺寸DIMM模塊用作參考。這樣的模塊在寬度上約 為140mm，并且因此，從開關位于該處的中央到通路O的距離約為70mm。將 20mm的長度加到位于AMB和連接器上相應的插腳之間的線4的長度上，在本 實例中在最短及最長軌跡之間的最大差別長度約為50mm，其對應于約250到 350ps的傳播時間內(nèi)的近似差。這代表帶有現(xiàn)有的DIMM的估計情況。在這里 數(shù)據(jù)速率標定為4GB/s,單從這個結果這可導致一或兩個時鐘周期的偏斜。
當存在幾個標準化的DIMM或存儲i^莫塊時，如在這里使用的術語DIMM或 存儲模塊應被理解為指的是任何存儲器類型，其可用作安裝到具有用于連接到 其它模塊電路等等的連接器接口的電路板。插腳或軌跡的數(shù)量、電路板的尺寸 以及DIMM或存儲模塊上的存儲器的容量以及一種或幾種類型，不受限于如現(xiàn) 在生產(chǎn)或使用的這樣的插腳數(shù)、互連數(shù)、尺寸、類型和容量。
圖2a、 b顯示不同的信號路由方法如何可用于減輕差別傳播時間問題。圖 2a顯示在其中軌跡從CSE或者可能為AMB的其它設備直接扇出(farmed out) 到連接器的情形。圖2b顯示在其中帶有較長軌跡的信號線在板上的反向端發(fā)送， 并且然后另一套信號線從中間發(fā)送的情形。在這種情況下，對于有些軌跡的傳 播距離大于圖2a中的傳播距離，然而在各組信號之間，例如在0、 1、 2和3之 間或者在4、 5、 6和7之間的軌跡長度差可減少。當各組軌跡之間的長度之間 仍可能存在差異時，延遲管理和信號去偏斜的進程可通過將延遲變化從N個信
16號的N個不同的延遲減少到圖2b的實例中的2個不同的大致相等的延遲而簡 化。
圖3顯示從顯示在附圖的左手邊模塊控制器MC通過5個模塊向線0 - 4的 傳輸?shù)膶嵗?。從MC傳輸?shù)臄?shù)據(jù)指示為A、 B、 C、 D和E,與輸入數(shù)據(jù)通^各對 應。在每個下行模塊處的表格顯示輸入的邏輯名稱'T，、由該線上的數(shù)據(jù)經(jīng)歷的 延遲"D"、從MC到當前位置沿數(shù)據(jù)傳輸路徑的總延遲"T，，以及輸出數(shù)據(jù)的邏 輯名稱"0"。表格的行對應于線的次序，因此上面的行顯示線0而下面的行顯 示線4。在這個實例中，延遲與每條線相關，并且對于每條線該延遲可能不同。 該延遲可以解釋為關于抽象的線沒有額外延遲的差別延遲，或從在前模塊上的 發(fā)射器或MC到接收模塊上的接收器的延遲。
對于這個實例，為了說明的目的，在其中將模塊之間的延遲假定為在從1 到6 (任意單位)的范圍內(nèi)變化，并且來自各模塊的輸入線和輸出線具有分配或 綁定在給定線數(shù)輸出的與到達輸入的數(shù)據(jù)相同的數(shù)據(jù)，與各模塊關聯(lián)的輸出數(shù) 據(jù)模式與輸入數(shù)據(jù)模式相同A、 B、 C、 D和E分別與線0-4關聯(lián)。通過跟隨 從模塊到模塊以下行方向的表格的前進，對于各線的總延遲可見為對于位于MC 和與表格關聯(lián)的模塊之間的該線的延遲之和。例如，對于線O,在MC和第五個 模塊(M4)之間經(jīng)歷的總延遲為30單位，但對于通路4僅5單位。在這個實例 中，其它線經(jīng)歷中間量的時延。如果延遲單位與時鐘周期關聯(lián)，那么線0上的 數(shù)據(jù)將在線4上的數(shù)據(jù)之后25個時鐘周期到達。
延遲時間值給定為整數(shù)值，并且其在每個模塊之間的給定的線內(nèi)是相同的 僅為說明的目的。延遲不必經(jīng)整數(shù)估值，它們在模塊之間每跳也不必須是相同 的。
在這個實例中，如果發(fā)送的命令或數(shù)據(jù)包或數(shù)據(jù)幀的總長度為，例如，10 時鐘周期，那么在任何時刻約2.5個命令將處于由模塊M4接收的進程中。因而， 最后的模塊在任何時刻在它能處理第一命令之前，可能需要緩沖超過2個完整 命令，同時第一命令的所有位作為完整的組，將花這么長的時間來被接收。在 這個實例中，第二命令和第三命令中的部分將在第一命令的所有位已被接收之 前，已經(jīng)開始在模塊M4處已被接收。
圖4顯示一種設備和方法，其用于減少數(shù)據(jù)通路之間差別延遲，以便減輕 系統(tǒng)中的偏斜累積，并且可減少在各節(jié)點或每跳可能需要同時處理的命令的數(shù)量。在此設備中，關于插件模塊或電路板或襯底上的設計，向每個模塊輸入的
數(shù)據(jù)可能是從輸入線向不同線的輸出。出于圖4例子的目的，各線的實際物理 布置與圖3中的一樣。這個例子意在顯示現(xiàn)有AMB或類似系統(tǒng)和當前應用的方 法和裝置的執(zhí)行之間的一些不同，如前所述，保持將該類似系統(tǒng)的數(shù)據(jù)通^各分 配或綁定到每個模塊處的相同線。某些場合下，輸入和輸出數(shù)據(jù)線具有與先前 相同的邏輯通路分配，從而數(shù)據(jù)中只有某些可存在于不同的線上。
例如，在第一模塊(MO)處，在線0上進入的數(shù)據(jù)通路A是線4上的輸出， 在線1上進入的數(shù)據(jù)通路B是線3上的輸出，在線3上進入的數(shù)據(jù)通路D是線 l上的輸出，在線4上進入的數(shù)據(jù)通路E是線0上的輸出，并且，在線2上進入 的數(shù)據(jù)通路C是線2上的輸出。
在模塊MI的輸出處，差別延遲的情況與圖3中所示才莫塊MI的相同。然而， 當考慮用于模塊M2的表時，情形就變了。作為實例，數(shù)據(jù)通路A,其現(xiàn)在在線 4上用于在模塊MI和M2之間的傳輸，只累積了與線4關聯(lián)的延遲，即1單位； 并且，數(shù)據(jù)通路E，其現(xiàn)在在線O上，累積與線O關聯(lián)的延遲。在第二模塊M2 處，可見對于數(shù)據(jù)通路E的延遲為7單位，并且對于數(shù)據(jù)通路A的延遲也為7 單位。對于其它數(shù)據(jù)通路B、 C、 D的延遲可能不一定完全相同，但在值上是接 近的，并且數(shù)據(jù)通路和物理線的再分配已減少了延遲的擴散。
隨著在每個模塊處數(shù)據(jù)通路A-E到線0-4的再分配或交換，可見，各種 數(shù)據(jù)通路分配A-E之間的延遲差在不斷積累，如前面實例中的那樣。在每個模 塊處，可能繼續(xù)將數(shù)據(jù)通路交換到適當?shù)木€。在最后的模塊處(這個實例中， M4)，關聯(lián)的表顯示，與不同的數(shù)據(jù)通路單元相關聯(lián)的延遲在從15單位到18 單位的范圍內(nèi)變化，相當于共3單位的延遲擴展。這個可與圖3的實例比較， 其中延遲擴展為25。在邏輯數(shù)據(jù)通路分配和實例中所示的物理線之間互換信件 可能因此減少數(shù)據(jù)的量，該數(shù)據(jù)在當所有用于發(fā)射器處給定幀的數(shù)據(jù)已在一模 塊處被接收前可能需要緩沖，以8為系數(shù)。這個實例中，將通路或數(shù)據(jù)位在模 塊M4中重新布置為與被傳輸相同的邏輯布置。在一可供選擇的辦法中，可能在 存儲控制器或其它傳輸終端處重整通路或數(shù)據(jù)位，使得在接收端處的重新排序 可能不是必需的。
實例中使用的位分配策略是要選擇已經(jīng)經(jīng)歷過最高累積時延的數(shù)據(jù)，并且 分配其為向具有最低累積時延的線的輸出。類似的，帶有最低累積時延的數(shù)據(jù)被分配到帶有最高累積時延的線處。也可使用其它策略，這些策略中，差別偏 斜在當系統(tǒng)中特定單元處被測量時可能增加、減小或保持相同。
說明中，為表達簡單，給定延遲為整數(shù)值；然而，非整數(shù)值也是可能的， 因為時延是用任意單位描述的，代表若干倍時鐘速率。作為選擇，時延和差別 時延可用整數(shù)和分數(shù)個時鐘期間表達。
時延被顯示為已由用于設置策略和通路到線切換開關結構的原理預先確 定。系統(tǒng)設計或原型的時間、制作時間、系統(tǒng)中的模塊集合時間、系統(tǒng)啟動、 每個系統(tǒng)啟動、或系統(tǒng)運作期間進行的測量可能做這樣的確定。對執(zhí)行此確定 的時間或各時間的選擇，可能與希望的性能和系統(tǒng)復雜度關聯(lián)，并且可能考慮 制作差異性和溫度因素，以及有源或無源元件失靈或退化。
互換交換、切換、再分配或通路綁定的功能可能由開關執(zhí)行，然而，術語 "開關"的使用不用于將該功能的具體實現(xiàn)限定為離散設備；實現(xiàn)互換、交換、 再分配、切換或通路綁定的任何機制都可使用。為了方便，術語"開關"當被 應用于這方面的系統(tǒng)、裝置或方法時，意在涵蓋可用于實施該功能的技術范圍。 這樣的技術可使用，要么單獨地要么結合地，存儲貯存單元、狀態(tài)機器或存儲 程序計算機的運行、以及專用電子邏輯電路等等。可在靜態(tài)或動態(tài)基礎上執(zhí)行 這樣的開關，取決于特定產(chǎn)品的設計要求。術語開關也可包括使用固定連接或 軌跡的線的切換，其可能包括具有等同的結果的熔線或其它技術。
圖5a顯示為了在任一模塊使差別數(shù)據(jù)時延最小化，在線之間交換數(shù)據(jù)通路 的模式。各時延表未顯示，但被假定為導致了所示切換的模式。在M4處，數(shù)據(jù) 通路按切換順序到達C、 D、 E、 A、 B，反之，預期順序為A、 B、 C、 D、 E, 并且此順序通過在模塊M4之內(nèi)適當切換數(shù)據(jù)被恢復，使得數(shù)據(jù)以期望的順序出 現(xiàn)在系統(tǒng)其它部分。
圖5b概括從MC的輸出到M4和M4內(nèi)的輸入的所見的切換的全面影響。 即，中間的跳，以及發(fā)生在每個跳處的切換可能被邏輯替換為單一的從MC到 M4的線的切換和在M4內(nèi)部的線的切換。這代表獲得的端對端轉(zhuǎn)換。在每個模 塊處開關的結構如圖5a中所示，在MC處的數(shù)據(jù)排序是那樣的，使得在M4處 完成布置。另一方面，圖5c中所示的，開關布置保持不變，但數(shù)據(jù)到通路的布 置順序在MC處先于傳輸被預置換，使得其在M4處以期望的順序被接收，并 且在M4內(nèi)不要求重新排序。這樣的過程可使每個模塊處的處理的時延最小化，并且當在MC內(nèi)執(zhí)行該進程時，預置換可能發(fā)生在命令和數(shù)據(jù)還在輸出序列中 時，并且執(zhí)行運行的時間可能包含在其它系統(tǒng)進程中。這樣的預置換還可能通 過允許輸入數(shù)據(jù) 一 一要么使其被置換以供傳輸?shù)较履K，要么使其被閱讀而沒 有供本地CSE的使用的置換——在CSE之內(nèi)簡化數(shù)據(jù)路徑。如果CSE已被布 置入分支結構中，例如樹一一可能是二元或更高次的樹。然后，系統(tǒng)中大部分 CSE可為葉并且不具有來自葉的其它CSE下行。預置換可能以靜態(tài)或動態(tài)方式 發(fā)生。
這些被說明的情形被集中在MC到模塊傳送，但可能被有效使用于其它路 徑，例如^^莫塊間DMA傳送，也可用于差別if各徑或樹的分支。當討i侖談及從MC 的路徑到，例如模塊時，這些運行可在反向相等地執(zhí)行。就是說，例如，當討 論談及往南方向時，往北方向可為類似地描述。
一些布置中，可能會發(fā)現(xiàn)，頻繁遇到一或更多的通路互換^^莫式。圖6說明 完全切換對于一些系統(tǒng)通路可能是普通事件的情形，并且與連接于，例如，輸 入線1和輸出到輸出線8的多路復用器之間的固定電路元件被顯示。其它輸入 和輸出被類似地連接。還被顯示的有兩個連接輸入和輸入到輸出多路復用器的 Benes網(wǎng)絡，以至于其它切換布置可能也被配置。然后所希望的置換被與固定網(wǎng) 絡和不定的結構開關結合的輸出多路復用器選擇。當僅顯示一個固定網(wǎng)絡時， 可能將多于一個的固定網(wǎng)絡與具有較大輸入容量的多路復用器結合使用，例如3 -l多路復用器?？赡馨l(fā)生在許多所描述的電路上的是，未被使用的電路可能被 掉電或斷電，或使他們的時鐘，如果有，被拒絕(gated),或任何其它可能需要 被采用來使能量消耗最小化的步驟。
圖7說明總線布置，其中往南的傳輸在存儲控制器MC和存儲模塊M4之 間，并且信號通過存儲^t塊MO通過M3。為了簡單，在前面的實例中對于延遲 使用了相同的值。在每個存儲模塊處，顯示延遲D、總延遲T、和輸入I和輸入 O邏輯數(shù)據(jù)分配。在每個模塊M中，輸入線一 一可能表現(xiàn)為連接器上的插腳一 — 通過可能表示為圖示和可能表示為連接軌跡的固定布置的置換，凈皮連接至輸出 線，或芯片中的連接，或靜態(tài)或動態(tài)的半導體開關等等?？紤]到線的布置，置 換將輸入線連接至輸出線，使得輸入和輸出的切換被對稱地做出。這樣的對稱 軸是否與線相符取決于是奇數(shù)還偶數(shù)數(shù)量的線被使用。這應被理解為代表概念 上的描述，而不是被解釋為要求事實上的物理布置。應被重申的是，給與每條線相關聯(lián)的延遲的數(shù)值分配是出于舉例的目的，而非暗示任何對可被分配的值 的綁定，或任何帶有線數(shù)目的時延值的序列。
對于一些應用，固定的線交換可能足以導致合意的總延遲和差別偏斜。在
這個實例中如果線未被交換，那么線1的總延遲將會是30，線4的總延遲將會 是5，相當于差別延遲為25。然而，根據(jù)圖7，最初輸入到線1的通路的總延遲 為20,任意其它通路的最小延遲為14,相當于差別時延(數(shù)據(jù)通路偏斜)最大 值為6。
在輸入M4處復制MC處的輸入數(shù)據(jù)的表示ABCDE。此結果是指總線長度 可能被無限擴展，并且同時總延遲會增加，使得總延遲翻番，以雙倍的總線長 度，而在沿總線的任意周期點被經(jīng)歷的最大差別延遲也可能翻番，而模式重復。
在諸如AMB或CSE的半導體設備等內(nèi)的時延的效應，未在這些實例中顯 示，并且本領域普通技術人員會考慮這樣的時延和系統(tǒng)、節(jié)點或才莫塊的設計中 的任何時延差異性。為實現(xiàn)固定置換的物理連接或固定開關連接的使用，可減 少任意附加時延。物理連接可為軌跡、熔線，或任意其它達到同樣目的的結構 的技術。
另外的可被采用的通路到線交換置換如圖8中所示。這類交換可被稱為"混 洗"。在這個實例中，在一系列模塊的輸入和輸出處，數(shù)據(jù)通路分配的排序是同 一的，并且總時延為16單位。在最后模塊處差別時延(偏斜)為0。因為該模 式會在另外5個模塊之后重復，這條總線的范圍具有較少的總延遲累積，并且 差別延遲被綁定在前5個模塊中的最大差別延遲。這個實例中，最大時延偏斜 為7,不考慮總線長度。
雖然交換的固定模式已為圖8和9中所示，這不是限制，并且，例如，各 置換類型都可被用在設計中。此外，雖然顯示的是交換在模塊上被執(zhí)行，交換 可在母板上被執(zhí)行，或全部或部分。例如，交換可在模塊上的總共8線中的4 線的組上執(zhí)行，例如通過混洗，和被執(zhí)行于母板上以互換母板上每個組的交換， 當充分的組間差別偏斜已經(jīng)累積。這些選擇受特定的時延影響，特定的時延與 設計和對模塊、半導體設備和母板的功能配置相關。
圖9還顯示另一置換的混合的實例，那里，交換被顯示為發(fā)生在模塊上。
一種執(zhí)行置換交換的方法是通過布置模塊的配線。圖IO顯示模塊的平面圖。 在手的右上角顯示有刻痕以指出板的各層的方向。圖10a中，上部視圖代表從
21上面看的頂層視圖，反之，底層被理解為被置于頂層下，使得刻痕隨其被排列。
可能是CSE、 AMB等等的芯片被顯示在頂層的立體輪廓中，但好像底層中星羅 棋布的用于表示芯片被置于頂層的上部或上方的線。該星羅棋布的線顯示頂層 上的芯片的凸起位置使得通過如通孔、電線等到那的連接的單元可理解。
圖10a說明芯片內(nèi)發(fā)生的完整的交換置換。頂層可能被用于輸入線，并且 線被指定為從左到右為0至4。底層上的輸出線被指定為從左到右為0至4。照 這樣，芯片左手邊的線O上的數(shù)據(jù)輸入是芯片右手邊的線O處的輸入。線4上 的數(shù)據(jù)被類似地從右到左(輸入到輸出)互換。這執(zhí)行了圖7中所示的交換。
使用與圖10a(頂層)同樣的輸入結構的圖10b說明混洗互換。與先前一樣， 輸入線0到4被從左到右設置。輸出線為0到4，被從左到右設置，然而，在芯 片和板邊緣之間引導的軌跡方向被這樣設置，以致于導致如圖8中所示的線的 混洗交換。在這個和其它距離未被標出的圖中，應該理解為，任意的被顯示的 距離甚至可能不是相對按規(guī)定比例的。更確切地，附圖是概念上的，并且設計 者會意識到，事實上的延遲被考慮進了板設計或開關結構中。
圖lla顯示如圖10b中的混洗互換的實例，這里，輸出線在單一層上被路由。 在這些表現(xiàn)中，輸入和輸出插腳或到具有相同tt量一一例如0—一的芯片的連接 被置于彼此接近的鄰處，出于設計目的，使得歸因于插腳之間的偏移的差別時 延被最小化。其它可能包含對此差別延遲的考慮的布置是可能的。像時鐘速度 遞增這些方面可在設計中被考慮。
圖llb為象圖10a中的對稱切換的實例，這里，輸入和輸出軌跡在相同板層 上。插腳或到芯片的連接的接近方式可能是通過引線、球柵極連接等等，或者 其它正在發(fā)展的^t支術，比如通過光波。
圖12顯示連接到芯片和線的路由的其它實例，線的路由是為了通過使用模 塊負責印制電路設計來實現(xiàn)交換置換。圖12—一使用與圖ll相同制圖規(guī)則一一 顯示到芯片的輸入。圖12b中的輸出線路由導致如圖10a中的完全的交換，而 圖12c中的輸出線路由導致象例如10b中的混洗交換。此布置可與，比如說， 倒裝晶片模塊一起被使用。
雖然線交換已經(jīng)用節(jié)點或有一個輸入端口和一個輸出端口的^t塊被描述， 但這不是約束。圖13a顯示具有三個端口 A、 B、 C的芯片。再一次地，當只有 單一信號傳播方向被顯示時，在每個線或端口上設備可能被結構為雙向傳輸，并且北行的和南行的方向都可使用線交換。為了說明目的，圖表被簡化。
端口 A輸入線和端口 B和C輸出線所示為位于板的頂層，將芯片的插腳或 球連接到模塊的一邊緣。圖13b顯示端口 A輸出線和端口 B和C輸入線。
交換可在母板上部分或全部地執(zhí)行，母板具有用于接收模塊的連接器。圖 14a顯示2個板配線結構，其可能在相鄰連接器式存儲模塊之間的路徑間被用于 數(shù)據(jù)混洗交換中。圖14a適用于圖9中MO的結構，而圖14b適用于圖9的.結 構。盡管此描述是基于被插入母板中的連接器式模塊來呈現(xiàn)的，技術上這只是 其中一種可能的實現(xiàn)方式。各元件可能被直接連接而無需使用連接器，或是一 些或全部的元件可能纟皮合并在單一底層上，等等。進一步的，連接的手段可能 包括光技術，比如激光鏈接以及傳導連接。
圖15類似于圖6，但圖15中，可在穿過固定網(wǎng)絡或開關輸入端輸出端之間 的連接中作出選擇，開關中，連接的結構可能被改變。插腳布置可能，例如， 類似于圖12中的插腳布置。固定網(wǎng)絡的使用可能導致在輸入和輸出插腳之間較 低的時延，并且因此(導致)較低的總延遲，然而，可能為了在沿總線某單元 處補償時延使用開關，而其它交換可能被用于控制偏斜。特別地，可能將特定 線的插腳的布置(例如，l和3)進行布置，使得總延遲足夠小，以致相同的時 域可能被用于輸入和輸出電路的運行。
圖16顯示CSE中元件布置的實例。這個實例中，可將I/0襯墊置于芯片的 周界上，芯片可能與諸如圖12a中所示那樣的CSE相應，圖12a中，設定布置 以產(chǎn)生信號完全切換，同時輸出軌跡可能類似地被路由到圖12a中所示的輸入 軌跡，而非圖12b中所示的。
淺灰色線圍繞著可在本地時域內(nèi)運行的各組元件。不同的時域內(nèi)運行可能 產(chǎn)生于內(nèi)部信號傳播延遲，或者甚至在相同的時域可能在與每個本地時域內(nèi)的 區(qū)域共用之前被緩沖。與箱邊緣交叉的信號可能比完全在箱中的信號經(jīng)歷較大 的延遲。
到達輸入O處的信號可能通過輸出4被輸出，具有較之將信號路由到輸出0 較小的延遲，以及甚至較之發(fā)送輸入信號到輸出1、 2或3較小的延遲。輸入l 和3可能以相同的延遲被路由到輸出1或3的其一處，而不是以較高延遲(被 路由)到輸出0、 2或4處。
當使用1/0襯墊附近的本地開關，例如，用于引導輸入線0路由到輸出線4的所示多路復用器，連接所有輸入到所有輸出的所示中央開關可保持完全的功
能上的開關，或它的子集。例如，中央開關可能忽略^M^各由輸入線0到輸出線4 容量，因為在I/0襯墊附近開關功能的容量將是多余的。這類似于圖6中所示的 布置，其非固定開關功能可能不能執(zhí)行所有可能的輸入信號邏輯分配到輸出信 號邏輯分配重整。
圖17表示另一CSE布置的一部分，使用位于與圖13a所示的CSE相應的 I/O倒裝晶片區(qū)域的I/O襯墊。I/O連接的安置可能導致對于從端A的輸入0或 5路由到端A的輸出0和5的信號的低延遲，以及對于穿過本地開關路由到端B 和端C的輸出0或5的信號的較高延遲。自端A、 B或C中任何一端的輸入線 0或5發(fā)送到任一端的輸出線1、 2、 3或4的信號能經(jīng)歷較高的延遲，當^^J^送 到可能超過1個的球形開關(未示)時。可通過沿一些路徑直接連接減少來自 穿過一個或更多非本地開關的I/O的信號延遲，例如端C表示直接從球形開關 而非通過本地開關如端A和端B接收信號。
本發(fā)明此處使用了模塊，該模塊可以是連接器式的、母板以及如實施例中 的類似物。然而，裝置和方法可與裝在底層上的設備共同使用，如集成電路、 多片模塊或類似物。隨著電子模塊密度繼續(xù)增加，這樣的結構可方便使用。
盡管已經(jīng)通過上述實施例的方式解釋了本發(fā)明，應該為本領域普通技術人 員理解的是，本發(fā)明不限于這些實施例，對于不脫離本發(fā)明精神的它的各種改 變或更改是可能的。
以上所揭露的僅為本發(fā)明的較佳實施例而已，當然不能以此來限定本發(fā)明 之權利范圍，因此依本發(fā)明權利要求所作的等同變化，仍屬本發(fā)明所涵蓋的范 圍。
權利要求
1.一種互連系統(tǒng)，包括具有多條信號線的總線，各線能夠傳送包括數(shù)據(jù)位的信號，其中，第一線上的數(shù)據(jù)位和第二線上的數(shù)據(jù)位沿所述總線以一定間隔在信號線之間交換。
2、 如權利要求l所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)在三條或者三條以上 的所述信號線上傳輸，并且所述數(shù)據(jù)位交換使得具有第 一 累積時延的所述數(shù)據(jù) 位與具有第二累積時延的所述tt據(jù)位交換。
3、 如權利要求2所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)位交換使得差別累積時延改變。
4、 如權利要求3所述的系統(tǒng)，其特征在于，所述累積差別時延的改變在所 述總線上的接收位置測量。
5、 如權利要求4所述的系統(tǒng)，其特征在于，所述累積時延以位于所述信號 線的接收端的數(shù)據(jù)接收器的輸出測量。
6、 如權利要求2所述的系統(tǒng)，其特征在于，所述第一累積時延大于所述第 二累積時延。
7、 如權利要求2所述的系統(tǒng)，其特征在于，所述第二累積時延大于所述第 一累積時延。
8、 如權利要求2所述的系統(tǒng)，其特征在于，第一交換模式的交換模式用于 每個隨后的交換。
9、 如權利要求8所述的系統(tǒng)，其特征在于，所述交換模式包括傳導軌跡。
10、 如權利要求9所述的系統(tǒng)，其特征在于，所述傳導軌跡設置在母板上 的連接器之間。
11、 如權利要求9所述的系統(tǒng)，其特征在于，所述傳導軌跡設置在連接器 式模塊上。
12、 如權利要求11所述的系統(tǒng)，其特征在于，所述傳導軌跡設置在安裝在 所述模塊內(nèi)的插座上的電子電i 各中。
13、 如權利要求1所述的系統(tǒng)，其特征在于，數(shù)據(jù)位到用于在所述總線上 傳輸?shù)臄?shù)據(jù)的線的分配是選定的，使得在所述總線上的接收位置獲得所希望的 數(shù)據(jù)位次序。
14、 如權利要求1所述的系統(tǒng)，其特征在于，所述間隔是在連接節(jié)點之間 的分離距離。
15、 如權利要求1所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)位交換使得具有較 大累積時延的所述數(shù)據(jù)位與具有較小累積時延的所述數(shù)據(jù)位交換。
16、 如權利要求15所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)在三條或者三條以 上的所述信號線上傳輸，并且所述數(shù)據(jù)位交換使得具有最大累積時延的所述數(shù) 據(jù)位與具有最小累積時延的所述數(shù)據(jù)位交換。
17、 如權利要求16所述的系統(tǒng)，其特征在于，所述累積時延在所述信號線 的接收端測量。
18、 如權利要求16所述的系統(tǒng)，其特征在于，所述累積時延以位于所述信號線的接收端的數(shù)據(jù)接收器的輸出測量。
19、 如權利要求1所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)位交換使得至少一 對通路上的數(shù)據(jù)位之間的所述累積時延差在接收位置減少，所述數(shù)據(jù)在所述接 收位置存儲或解編。
20、 一種節(jié)點，包括 開關；以及輸入端口和輸出端口，各端口具有第一、第二、第三以及第四線， 其中，所述輸入端口的第一線連接到所述輸出端口的第二線，并且所述輸 入端口的第三線可連接到所述輸出端口的第一、第三或者第四線中的其中一條。
21、 如權利要求20所述的節(jié)點，其特征在于，所述輸入端口的第二線連接 到所述輸出端口的第一線。
22、 如權利要求21所述的節(jié)點，其特征在于，所述輸入端口的第三線可連 接到所述輸出端口的第三或者第四線中的一條。
23、 如權利要求22所述的節(jié)點，其特征在于，所述輸入端口的第四線可連 接到所述輸出端口的第三或者第四線中的一條。
24、 如權利要求20所述的節(jié)點，其特征在于，所述輸入端口的第二線可連 接到所述輸出端口的第一、第三或者第四線中的一條。
25、 如權利要求20所述的節(jié)點，其特征在于，所述節(jié)點進一步包括存儲電 路，其與所述輸入端口或者所述輸出端口中的至少一個通訊。
26、 如權利要求20所述的節(jié)點，其特征在于，所述節(jié)點進一步包括第二輸 出端口，其具有第一、第二、第三以及第四線，其特征在于，所述輸入端口的第 一線連接到所述第二輸出端口的第二線，并且所述輸入端口的第三線可連接到所述第二輸出端口的第 一 、第三或者第四 線中的一條。
27、 一種互連系統(tǒng)，包括多個節(jié)點，所述節(jié)點構成由具有多條線的鏈路連接的網(wǎng)絡；以及 母板，其具有用于與所述多個節(jié)點中的一個節(jié)點連接的連接器。 其中，第一節(jié)點是數(shù)據(jù)源，而第二節(jié)點是數(shù)據(jù)目的地，并且所述第一節(jié)點 或者所述第二節(jié)點中的至少一個可配置以改變線之間的數(shù)據(jù)分配。
28、 如權利要求27所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)在三條或者三條以 上的信號通路上傳輸，并且所述數(shù)據(jù)的數(shù)據(jù)位交換使得在線上的具有較大累積 時延的數(shù)據(jù)位與在線上的具有較小累積時延的數(shù)據(jù)位交換。
29、 如權利要求27所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)在三條或者三條以 上的信號通路上傳輸，并且所述數(shù)據(jù)的數(shù)據(jù)位交換使得具有較大累積時延的數(shù) 據(jù)位與具有較小累積時延的數(shù)據(jù)位交換。
30、 如權利要求27所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)位交換使得在所述 多條通路上的數(shù)據(jù)位之間的時延差在所述節(jié)點位置減少，所述數(shù)據(jù)在所述節(jié)點 位置存儲或解編。
31、 如權利要求27所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)位交換使得在所述 多條線上的數(shù)據(jù)位之間的時延差在具有周期間隔的節(jié)點處具有本地最小值。
32、 如權利要求27所述的系統(tǒng)，其特征在于，所述線之間的數(shù)據(jù)分配的改 變導致在接收位置的所述線上的所述數(shù)據(jù)之間的差別時延的改變。
33、 一種互連系統(tǒng)中的模塊，包括連接器式的電路插件，其具有帶有多個可連接單元的連接器；以及 電子電路模塊，其具有與所述連接器的可連接單元通訊的輸入連接和輸出連接。其中，設置輸入連接和輸出連接以便變更成對的輸入可連接單元和輸出可 連接單元之間的傳輸延遲差。
34、 如權利要求32所述的模塊，其特征在于，兩對輸入可連接單元和輸出可連接單元之間的所述傳輸延遲差減少。
35、 如權利要求32所述的模塊，其特征在于，兩對輸入可連接單元和輸出 可連接單元之間的所述傳輸延遲差增加。
36、 一種補償互連系統(tǒng)中數(shù)據(jù)偏斜的方法，所述方法包括 提供信號總線，其具有多條線；將多個節(jié)點連接到所述信號總線；確定所述總線上相鄰連接的節(jié)點之間的信號傳輸?shù)牟顒e時延； 交換所述線之間數(shù)據(jù)通路以便當在隨后的節(jié)點測量時改變所述總線的所述 線之間數(shù)據(jù)的時延差。
37、 如權利要求36所述的方法，其特征在于，在這里所述時延差增加。
38、 如權利要求36所述的方法，其特征在于，所述延遲差減少。
39、 如權利要求36所述的方法，其特征在于，所述隨后的節(jié)點是目的地節(jié)點。
40、 一種用于補償互連系統(tǒng)中數(shù)據(jù)偏斜的方法，所述方法包括 提供可連接到信號總線的節(jié)點，所述節(jié)點至少包括開關；配置所述開關使得至少第 一輸入線連接到不同于第一輸出線的其它輸出線。
41、 如權利要求40所述的方法，其特征在于，所述方法進一步包括提供至 少 一條路徑作為在所述第 一輸入線與不同于所述第 一輸出線的其它輸出線之間 的固定連接。
42、 一種軟件程序產(chǎn)品，存儲在機器可讀介質(zhì)上，所述產(chǎn)品包括 配置電子裝置以確定總線上在相鄰連接節(jié)點之間信號傳輸?shù)牟顒e時延的指令；以及當在隨后的節(jié)點測量時，配置所述總線的線之間的數(shù)據(jù)通路分配以便 改變所述總線的至少 一對線之間的數(shù)據(jù)的時延差。
43、 如權利要求42所述的軟件程序產(chǎn)品，其特征在于，所述隨后的節(jié)點是 目的地節(jié)點。
全文摘要
本發(fā)明實施例涉及一種互連系統(tǒng)，在其中數(shù)據(jù)通路可沿傳輸路徑以一定間隔在線之間交換，使得當在接收位置確定差別時延時，在多條線上位之間的差別時延減少。通過可配置開關的操作，或者通過將可配置開關與預定制造的連接結合，或者所述技術的組合，可將所述數(shù)據(jù)通路綁定到所述線。可包括存儲設備的連接器式節(jié)點模塊的接線可配置以便當在節(jié)點的輸出端測量時，成對的節(jié)點的輸入線之間的差別時延減少。
文檔編號G11C7/22GK101611452SQ200780039379
公開日2009年12月23日 申請日期2007年10月19日 優(yōu)先權日2006年10月23日
發(fā)明者喬恩·C.R.·班尼特 申請人:提琴存儲器公司