專利名稱：非易失性存儲器的最高多級狀態(tài)的較快編程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及對非易失性存儲器的編程。
背景技水
半導(dǎo)體存儲器已越來越普遍地用于各種電子裝置中。舉例來說，非易失性半導(dǎo)體 存儲器可用于蜂窩式電話、數(shù)碼相機(jī)、個人數(shù)字助理、移動計算裝置、非移動計算裝 置及其它裝置中。電可擦除可編程只讀存儲器(EEPROM)及快閃存儲器即是最受歡 迎的非易失性半導(dǎo)體存儲器。
EEPROM及快閃存儲器兩者利用具有位于半導(dǎo)體襯底中的溝道區(qū)域上方并與其 絕緣且也在源極與漏極區(qū)域之間的浮動?xùn)艠O的晶體管結(jié)構(gòu)。控制柵極設(shè)置在所述浮動 柵極上方并與所述浮動?xùn)艠O絕緣。晶體管的閩值電壓Vt由所述浮動?xùn)艠O上所保持的電 荷量控制。也就是說，浮動?xùn)艠O上的電荷電平控制在晶體管接通以準(zhǔn)許其源極與漏極 之間導(dǎo)通之前所必須施加到控制柵極的最小電壓量。
所述浮動?xùn)艠O用于存儲兩個電荷范圍，且因此所述晶體管提供具有兩個可能狀態(tài) (例如，已擦除狀態(tài)及已編程狀態(tài))的存儲器元件。有時將此種快閃存儲器裝置稱為 二進(jìn)制快閃存儲器裝置，因為每一存儲器元件可存儲一個數(shù)據(jù)位。
通過識別多個不同的所允許/有效的編程閾值電壓范圍來實施多狀態(tài)或多級快閃 存儲器裝置。每一不同的閾值電壓范圍對應(yīng)于在所述存儲器裝置中編碼的所述組數(shù)據(jù) 位的預(yù)定值。舉例來說，當(dāng)將存儲器元件置于對應(yīng)于四個不同閾值電壓范圍的四個離 散電荷帶中的一者中時，每一元件可存儲兩個數(shù)據(jù)位。
通常，在編程操作期間施加到控制柵極的編程電壓V,是作為波形或量值隨時間 增加的脈沖系列來施加的。在一種可能的方法中，所述脈沖的量值隨每一連續(xù)脈沖增 加大約為0.2-0.4 V的預(yù)定步長。在編程脈沖之間的周期中，實施檢驗操作。也就是說， 在連續(xù)的編程脈沖之間讀取正被并行編程的元件群組中每一元件的編程電平，以確定 其是否等于或大于所述元件正編程到的檢驗電平。對于多狀態(tài)快閃存儲器元件陣列， 可針對元件的每一狀態(tài)執(zhí)行檢驗步驟以確定所述元件是否已達(dá)到其數(shù)據(jù)相關(guān)聯(lián)的檢驗 電平。舉例來說，能夠?qū)?shù)據(jù)存儲為四個狀態(tài)的多狀態(tài)存儲器元件可需要針對三個比 較點執(zhí)行檢驗操作。
此外，當(dāng)編程EEPROM或快閃存儲器裝置(例如，NAND串中的NAND快閃存 儲器裝置)時，通常將V鵬施加到控制柵極并將位線接地，從而致使電子從單元或存儲器元件(例如，存儲元件)的溝道被注入浮動?xùn)艠O中。當(dāng)電子在浮動?xùn)艠O中累積時， 所述浮動?xùn)艠O會變成帶負(fù)電荷且存儲器元件的閾值電壓升高，因此存儲器元件可被視 為處于已編程狀態(tài)。關(guān)于此種編程的更多信息可見于標(biāo)題為"用于非易失性存儲器的 源極側(cè)自增壓技術(shù)(Source Side Self Boosting Technique For Non-Volatile Memory)" 的美國專利第6,859,397號中及在標(biāo)題為"對已編程存儲器的檢測(Detecting Over Programmed Memory)"的美國專利公開案第2005/0024939號中，兩者的全文均以引 用方式并入本文中。
在多級存儲裝置中，可使用各種編程技術(shù)來增強(qiáng)獲得較窄的編程閾值電壓分布及 較高的編程速度方面的性能。舉例來說，可使用粗略/精細(xì)編程技術(shù)，其中向己達(dá)到小 于最終檢驗電平的所規(guī)定檢驗電平的存儲元件施加中間位線電壓。此減緩編程，使得 可更精確地控制閾值電壓分布。
如在其它電子裝置的情況下，消費者要求盡可能快地對存儲器裝置進(jìn)行編程。舉 例來說，在快閃存儲器卡上存儲圖像的數(shù)碼相機(jī)的用戶不想在照片之間等待不必要的 長時間周期。除以合理的速度進(jìn)行編程以外，為實現(xiàn)多狀態(tài)存儲器單元的正確數(shù)據(jù)存 儲，多狀態(tài)存儲器單元的多個閾值電壓范圍應(yīng)彼此相隔充分的容限，以便可以清楚的 方式對存儲器單元的電平進(jìn)行編程及讀取。建議使用緊湊的閾值電壓分布。為實現(xiàn)緊 湊的閾值電壓分布，通常使用小的編程步長，從而更緩慢地對所述單元的閾值電壓進(jìn) 行編程。所需的閾值電壓分布越緊湊，所述步長越小且編程過程越緩慢。
通常，為維持合理的編程次數(shù)，并不將粗略/精細(xì)編程算法應(yīng)用于最高存儲器狀態(tài) (對應(yīng)于最大的正閾值電壓范圍的狀態(tài))。最高狀態(tài)不需要區(qū)別于較高狀態(tài)。通常， 僅需要將用于最高狀態(tài)的單元編程得高于最小閾值電平以區(qū)別于下一最低狀態(tài)。因此， 這些單元的分布可以占據(jù)較寬的閾值電壓范圍而不會對裝置性能產(chǎn)生不利影響。粗略/ 精細(xì)編程方法需要更多如上文所說明的檢驗步驟。此外，粗略/精細(xì)編程方法的使用可 增加所需編程脈沖的總數(shù)量。由于最高的閾值電壓狀態(tài)并不要求如多數(shù)情形中的閾值 電壓分布一樣緊湊，因此通常不使用粗略/精細(xì)編程以便減少總編程次數(shù)。
除增加編程次數(shù)以外，針對最高閾值電壓狀態(tài)使用粗略/精細(xì)編程方法可增加編程 干擾在以NAND構(gòu)架實施的快閃存儲器裝置中的出現(xiàn)次數(shù)(在下文更全面說明)。為 將編程電壓施加到選定NAND串上的選定單元的控制柵極，將所述編程電壓施加在適 當(dāng)?shù)淖志€上。此字線還將連接到選定存儲器單元塊中的每隔一個NAND串上的存儲器 單元。這些存儲器單元中的某些存儲器單元可能不打算用于編程。在需要編程字線上 的一個單元而不編程連接到同一字線的其它單元時會出現(xiàn)問題。由于所述編程電壓是
施加到連接到字線的所有單元，因此連接到所述字線的未選定單元(將不被編程的單 元)可不注意地被編程。選定字線上的未選定單元的意外編程稱為"編程干擾"。
盡管存在各種用于消除或限制編程干擾的技術(shù)，但某些裝置設(shè)計師選擇針對最高 的閾值電壓存儲器狀態(tài)不使用粗略/精細(xì)編程算法以降低編程干擾的可能性。編程干擾 在對字線施加大的編程電壓時會更頻繁地出現(xiàn)。粗略/精細(xì)編程所需的編程脈沖數(shù)量的增加可導(dǎo)致編程電壓達(dá)到比不使用粗略/精細(xì)編程所達(dá)到的更高的電平。因此，NAND
構(gòu)架的許多實施方案針對最高的閾值電壓狀態(tài)并不應(yīng)用粗略/精細(xì)編程以最小化編程 干擾的出現(xiàn)次數(shù)。

發(fā)明內(nèi)容
在使用標(biāo)準(zhǔn)技術(shù)(不是粗略/精細(xì)編程)編程到最高狀態(tài)的同時使用一種粗略/精 細(xì)編程技術(shù)編程到較低狀態(tài)。然而，當(dāng)完成所述較低狀態(tài)的編程時，仍需要若干編程 脈沖來編程所述最高狀態(tài)。為改善編程速度，可從最低狀態(tài)己被編程的時刻起使用較 大的步長及較長的編程脈沖。同時，可將用于最高狀態(tài)的編程技術(shù)改變?yōu)榇致?精細(xì)編 程技術(shù)。
參照下文對本發(fā)明的詳細(xì)說明及附圖將獲得對本發(fā)明的特征及優(yōu)點的更好了解， 附圖闡述其中利用了本發(fā)明原理的說明性實施例。


圖1是NAND串的俯視圖。
圖2是所述NAND串的等效電路圖。
圖3是NAND快閃存儲器單元陣列的一部分的框圖。
圖4是非易失性存儲器系統(tǒng)的框圖。
圖5是非易失性存儲器系統(tǒng)的框圖。
圖6是描繪感測塊的一個實施例的框圖。
圖7是存儲器陣列的框圖。
圖8描繪實例性組閾值電壓分布。
圖9圖解說明兩遍式編程技術(shù)的一組閾值電壓分布。
圖10A-C各自圖解說明減小浮動?xùn)艠O到浮動?xùn)艠O耦合的編程技術(shù)的一組閾值電 壓分布。
圖IIA圖解說明傳統(tǒng)編程過程的閾值電壓對時間關(guān)系。 圖12A圖解說明粗略/精細(xì)編程過程的閾值電壓對時間關(guān)系。 圖13A圖解說明經(jīng)修改粗略/精細(xì)編程過程的閾值電壓對時間關(guān)系。 圖IIB、 12B及13B圖解說明位線電壓對時間關(guān)系且分別與圖IIA、圖12A及圖 13A相關(guān)。
圖14圖解說明用于編程多級非易失性存儲元件的一系列編程脈沖。 圖15圖解說明用于編程多級非易失性存儲元件的一系列編程脈沖。 圖16圖解說明用于在最低狀態(tài)完成編程之前檢驗存儲元件的編程的一系列檢驗 脈沖。
圖17圖解說明用于在最低狀態(tài)已完成編程之后檢驗存儲元件的編程的一系列檢驗脈沖。
圖18及圖19分別是說明根據(jù)圖14-15的實施例的用于編程非易失性存儲器的過 程的流程圖。
具體實施例方式
半導(dǎo)體存儲器系統(tǒng)的一個實施例使用NAND快閃存儲器結(jié)構(gòu)，其包括在NAND 串中在兩個選擇柵極之間串聯(lián)布置多個晶體管。圖1是顯示一個此種NAND串150的 俯視圖。圖2是其等效電路。圖1及2中所描繪的NAND串包括串聯(lián)布置在第一選擇 柵極120與第二選擇柵極122之間的四個晶體管100、 102、 104及106。第一選擇柵 極120將NAND串150的連接選通到位線126。第二選擇柵極122將NAND串150 的連接選通到源極線128。通過向控制柵極120CG施加適當(dāng)?shù)碾妷簛砜刂频谝贿x擇柵 極120。通過向控制柵極122CG施加適當(dāng)?shù)碾妷簛砜刂频诙x擇柵極122。晶體管100、 102、104及106中的每一者具有控制柵極及浮動?xùn)艠O。晶體管IOO具有控制柵極100CG 及浮動?xùn)艠O100FG。晶體管102具有控制柵極102CG及浮動?xùn)艠O102FG。晶體管104 具有控制柵極104CG及浮動?xùn)艠O104FG。晶體管106具有控制柵極106CG及浮動?xùn)?極畫FG。
控制柵極IOOCG連接到字線WL3，控制柵極102CG連接到字線WL2，控制柵極 104CG連接到字線WL1，且控制柵極106CG連接到字線WLO。在一個實施例中，晶 體管IOO、 102、 104及106用作存儲器單元。在其它實施例中，存儲器單元可包括多 個晶體管或可不同于圖1及2中所描繪。第一選擇柵極120連接到漏極選擇線SGD。 第二選擇柵極122連接到源極選擇線SGS。
注意，盡管圖1-圖2顯示在NAND串中存在四個存儲器單元，但使用四個晶體 管僅為說明性，且可容易地提供其它配置，包括8個存儲器單元、16個存儲器單元、 32個存儲器單元、64個存儲器單元的普通配置等。
圖3圖解說明例如圖1-圖2中所示NAND單元的NAND單元陣列的實例。沿每 一列，位線206耦合到NAND串150的每一漏極選擇柵極120的漏極端子126。沿 NAND串的每一行，源極線204可連接所述NAND串的源極選擇柵極122的每一源極 端子128。在以下美國專利中提供有NAND型快閃存儲器及其操作的相關(guān)實例，所有 所述美國專利的全文以引用的方式并入本文中美國專利第5,386,422號；美國專利第 5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第6,456,528 號；及美國專利第6,522,580號。
將存儲器單元陣列劃分為較大數(shù)量的存儲器單元塊。通常對于快閃EEPROM系
統(tǒng)來說，塊是擦除單位。也就是說，每一塊包含可一同擦除的最小數(shù)量的存儲器單元。 每一塊通常被劃分為若干頁。頁是編程單位。在一個實施例中，可將個別頁劃分為多 個段且所述段可包含作為基本編程操作一次寫入的最少數(shù)量的單元。在一行存儲器單元中通常存儲一個或一個以上數(shù)據(jù)頁。 一頁可存儲一個或一個以上扇段。 一個扇段包 括用戶數(shù)據(jù)及開銷數(shù)據(jù)。開銷數(shù)據(jù)通常包括依據(jù)所述扇段的用戶數(shù)據(jù)計算得出的錯誤 校正碼(ECC)?？刂破?下文說明)的一部分在數(shù)據(jù)正被編程到陣列中時計算ECC, 且還在正從陣列讀取數(shù)據(jù)時檢查ECC。另一選擇為，將ECC及/或其它開銷數(shù)據(jù)存儲 在與其所從屬的用戶數(shù)據(jù)不同的頁或甚至不同的塊中。用戶數(shù)據(jù)扇段通常為512個字 節(jié)，相當(dāng)于磁盤驅(qū)動器中扇段的大小。開銷數(shù)據(jù)通常為額外的16-20字節(jié)。大量頁形 成一塊，例如從8個頁到多達(dá)32個、64個、128個或更多個頁不等。
圖4圖解說明具有用于并行讀取及編程一頁存儲器單元的讀取/寫入電路的存儲 器裝置296的一個實施例。存儲器裝置296可包括一個或一個以上存儲器裸片298。 存儲器裸片298包括二維存儲器單元陣列300、控制電路310及讀取/寫入電路365。 在某些實施例中，所述存儲器單元陣列可以是三維的。存儲器陣列300可由字線經(jīng)由 行解碼器330及由位線經(jīng)由列解碼器360來尋址。讀取/寫入電路365包括多個感測塊 400且允許并行讀取或編程一頁存儲器單元。通常，控制器350包括在與所述一個或 一個以上存儲器裸片298相同的存儲器裝置296 (例如，可抽換式存儲卡)中。命令 與數(shù)據(jù)經(jīng)由線320在主機(jī)與控制器350之間及經(jīng)由線318在控制器與一個或一個以上 存儲器裸片298之間傳送。
控制電路310與讀取/寫入電路365協(xié)作來對存儲器陣列300執(zhí)行存儲器操作?？?制電路310包括狀態(tài)機(jī)312、芯片上地址解碼器314及功率控制模塊316。狀態(tài)機(jī)312 提供對存儲器操作的芯片級控制。芯片上地址解碼器314在主機(jī)或存儲器控制器所使 用的地址與解碼器330及360所使用的硬件地址之間提供地址接口 。功率控制模塊316 控制在存儲器操作期間供應(yīng)到字線及位線的功率及電壓。
在某些實施方案中，可組合圖4的某些組件。在各種設(shè)計中，可將圖4除存儲器 單元陣列300以外的一個或一個以上組件(單獨或組合)視為管理電路。舉例來說， 管理電路可包括控制電路310、狀態(tài)機(jī)312、解碼器314/360、功率控制316、感測塊 400、讀取/寫入電路365、控制器350等中的任一者或其組合。
圖5圖解說明圖4中所示存儲器裝置296的另一布置。各個外圍電路對存儲器陣 列300的存取是以對稱方式在所述陣列的相對側(cè)上實施的，以便將每一側(cè)上的存取線 及電路的密度減半。因此，行解碼器分成行解碼器330A及330B且列解碼器分成列解 碼器360A及360B。同樣，讀取/寫入電路分成從陣列300底部連接到位線的讀取/寫 入電路365A及從陣列300頂部連接到位線的讀取/寫入電路365B。以此方式，讀取/ 寫入模塊的密度實質(zhì)上減半。圖5的裝置還可包括控制器，如上文針對圖4的裝置所 說明。
圖6是分割為核心部分(稱為感測模塊380)及共用部分390的個別感測塊400 的框圖。在一個實施例中，針對每位線存在單獨的感測模塊380且針對一組多個感測 模塊380存在一個共用部分390。在一個實例中， 一個感測塊將包括一個共用部分390 及八個感測模塊380。群組中的感測模塊中的每一者將經(jīng)由數(shù)據(jù)總線372與相關(guān)聯(lián)的共用部分連通。對于其它細(xì)節(jié)，參考標(biāo)題為"非易失性存儲器&對感測放大器的集合 的共享處理的方法(Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Ampl迅ers)"的美國專利公開案第2006/0140007號，其全文以引 用方式并入本文中。
感測模塊380包括確定所連接位線中的傳導(dǎo)電流在預(yù)定閾值電平以上還是以下的 感測電路370。感測模塊380還包括位線鎖存器382，其用于設(shè)定所連接位線上的電壓 條件。舉例來說，鎖存在位線鎖存器382中的預(yù)定狀態(tài)將導(dǎo)致所連接位線被拉至指定 編程禁止的狀態(tài)(例如，Vdd)。
共用部分390包括處理器392、 一組數(shù)據(jù)鎖存器394及耦合在所述組數(shù)據(jù)鎖存器 394與數(shù)據(jù)總線320之間的I/O接口 396。處理器392執(zhí)行計算。舉例來說，其功能之 一是確定存儲在所感測存儲器單元中的數(shù)據(jù)并將所確定的數(shù)據(jù)存儲在所述組數(shù)據(jù)鎖存 器中。在讀取操作期間，所述組數(shù)據(jù)鎖存器394用于存儲由處理器392確定的數(shù)據(jù)位。 在編程操作期間，其還用于存儲從數(shù)據(jù)總線320導(dǎo)入的數(shù)據(jù)位。所導(dǎo)入數(shù)據(jù)位表示將 要編程到存儲器中的寫入數(shù)據(jù)。I/O接口 396在數(shù)據(jù)鎖存器394與數(shù)據(jù)總線320之間 提供接口。
在讀取或感測期間，系統(tǒng)的操作處于狀態(tài)機(jī)312的控制下，所述狀態(tài)機(jī)控制向所 尋址單元供應(yīng)不同的控制柵極電壓。在其經(jīng)歷對應(yīng)于存儲器所支持的各種存儲器狀態(tài) 的各種預(yù)定義控制柵極電壓時，感測模塊380可在這些電壓中的一者處跳閘且一輸出 將被從感測模塊380經(jīng)由總線372提供到處理器392。此時，處理器392通過考慮感 測模塊的跳閘事件及關(guān)于經(jīng)由輸入線393從狀態(tài)機(jī)所施加的控制柵極電壓的信息來確 定所得存儲器狀態(tài)。然后其計算存儲器狀態(tài)的二進(jìn)制編碼并將所得數(shù)據(jù)位存儲在數(shù)據(jù) 鎖存器394中。在所述核心部分的另一實施例中，位線鎖存器382有兩個用途作為 用于鎖存感測模塊380的輸出的鎖存器且還作為如上所說明的位線鎖存器兩者。
預(yù)期某些實施方案將包括多個處理器392。在一個實施例中，每一處理器392將 包括輸出線(在圖6中未描繪)以使所述輸出線中的每一者線或(wired-OR)在一起。 在某些實施例中，輸出線在連接到線或線之前反轉(zhuǎn)。此配置使得能夠在編程檢驗過程 期間快速確定編程過程何時完成，因為接納線或的狀態(tài)機(jī)可確定正被編程的所有位何 時達(dá)到所需電平。舉例來說，當(dāng)每一位已達(dá)到其所需電平時，針對所述位的邏輯零將 被發(fā)送到線或線(或反轉(zhuǎn)數(shù)據(jù)一)。當(dāng)所有位輸出數(shù)據(jù)0 (或反轉(zhuǎn)數(shù)據(jù)一)時，那么 狀態(tài)機(jī)知曉終止所述編程過程。在其中每一處理器與八個感測模塊連通的實施例中， 狀態(tài)機(jī)需要讀取線或線八次，或向處理器392添加邏輯以累加相關(guān)聯(lián)位線的結(jié)果，使 得所述狀態(tài)機(jī)僅需讀取所述線或線一次。
在編程或檢驗期間，將來自數(shù)據(jù)總線320的將要編程的數(shù)據(jù)存儲在所述組數(shù)據(jù)鎖 存器394中。在狀態(tài)機(jī)312的控制下的編程操作包含將一系列編程電壓脈沖施加到所 尋址存儲器單元的控制柵極，如下文進(jìn)一步說明。每一編程脈沖后跟檢驗操作以確定 所述存儲器單元是否已編程到所需狀態(tài)。處理器392相對于所需存儲器狀態(tài)來監(jiān)視被檢驗的存儲器狀態(tài)。當(dāng)兩者一致時，處理器392設(shè)定位線鎖存器382，以致使所述位 線被拉至指定編程禁止的狀態(tài)。即使在編程脈沖出現(xiàn)在耦合到所述位線的單元的控制 柵極上時，此仍禁止所述單元進(jìn)一步編程。在其它實施例中，處理器最初加載位線鎖 存器382且在檢驗過程期間感測電路將其設(shè)定為禁止值。
數(shù)據(jù)鎖存器堆疊394包含對應(yīng)于感測模塊的數(shù)據(jù)鎖存器堆疊。在一個實施例中， 每一感測模塊380具有三個數(shù)據(jù)鎖存器。在某些實施案中(但不要求)，將所述數(shù)據(jù) 鎖存器實施為移位寄存器以使存儲在其中的并行數(shù)據(jù)轉(zhuǎn)換為用于數(shù)據(jù)總線320的串行 數(shù)據(jù)，且反之亦然。在優(yōu)選實施例中，可將對應(yīng)于由m個存儲器單元構(gòu)成的讀取/寫入 塊的所有數(shù)據(jù)鎖存器鏈接在一起以形成塊移位寄存器，以使數(shù)據(jù)塊可通過串行傳送來 輸入或輸出。特定來說，對r個讀取/寫入模塊的庫進(jìn)行調(diào)適，以使其數(shù)據(jù)鎖存器組中 的每一者將依序?qū)?shù)據(jù)移入或移出數(shù)據(jù)總線，就像其是整體讀取/寫入塊的移位寄存器 的一部分那樣。
關(guān)于非易失性存儲裝置的各個實施例的結(jié)構(gòu)及/或操作的額外信息可見于以下專 利參考中，其全文以引用方式并入本文中標(biāo)題為"具有改善的感測的非易失性存儲 器及方法(Non-Volatile Memory And Method with Improved Sensing)"的美國專利第 7,023,736號；標(biāo)題為"用于低電壓操作的經(jīng)改善存儲器感測電路及方法(Improved Memory Sensing Circuit And Method For Low Voltage Operation)"的美國專禾U第 7,046,568號；標(biāo)題為"具有減少的源極線偏置錯誤的非易失性存儲器及方法
利公開案第2004/0057287號；標(biāo)題為"用于非易失性存儲器的參考感測放大器 (Reference Sense Amplifier For Non-Volatile Memory )"的美國專禾(J公開案第 2006/0158947號；及標(biāo)題為"在非易失性存儲器的讀取操作期間補(bǔ)償耦合 (Compensating for Coupling During Read Operations of Non- Volatile Memory)"的美 國專利申請案第11/099,133號。
參照圖7，其說明存儲器單元陣列300的實例性結(jié)構(gòu)。作為一個實例，說明被分 割為1,024個塊的NAND快閃EEPROM?？赏瑫r擦除存儲在每一塊中的數(shù)據(jù)。在一個 實施例中，所述塊是同時被擦除的存儲器單元的最小單位。在此實例中，在每一塊中 存在對應(yīng)于位線BL0、 BL1...BL8511的8，512列。在一個實施例中，在讀取及編程操 作期間可同時選擇塊的所有位線?？赏瑫r編程沿共用字線且連接到任何位線的存儲器 單元。
在另一實施例中，將位線劃分為偶數(shù)位線及奇數(shù)位線。在奇數(shù)/偶數(shù)位線架構(gòu)中， 在一個時間處編程沿共用字線且連接到奇數(shù)位線的存儲器單元，而在另一時間處編程 沿共用字線且連接到偶數(shù)位線的存儲器單元。
圖7的下部部分顯示具有四個串聯(lián)連接的存儲器單元以形成NAND串的塊i，如 前文所說明。盡管圖中顯示每一NAND串中包括四個單元，但可使用多于或少于四個 單元(例如，8、 16、 32、 64個或另一數(shù)量)。所述NAND串的一個端子經(jīng)由漏極選擇柵極SGD連接到對應(yīng)的位線，且另一端子經(jīng)由源極選擇柵極SGS連接到共用源極。
每一存儲器單元可存儲以模擬形式或數(shù)字形式表示的數(shù)據(jù)。當(dāng)存儲一個數(shù)字?jǐn)?shù)據(jù) 位時，將存儲器單元的可能閾值電壓的范圍劃分為兩個范圍，為這兩個范圍指派邏輯
數(shù)據(jù)值"1"及"0"。在NAND型快閃存儲器的一個實例中，在存儲器單元被擦除之 后所述電壓閾值為負(fù)且被定義為邏輯"l"。在編程操作之后闊值電壓為正，且被定義 為邏輯"0"。當(dāng)閾值電壓為負(fù)且通過向控制柵極施加O伏來起始讀取操作時，存儲器 單元將接通以指示在所述單元中正存儲邏輯"l"。當(dāng)閾值電壓為正且通過向控制柵極 施加O伏來執(zhí)行讀取操作時，存儲器單元將不接通，此指示存儲邏輯"0"。存儲一個
數(shù)字?jǐn)?shù)據(jù)位的存儲器單元通常稱為二進(jìn)制存儲器單元。
存儲器單元還可存儲多個數(shù)字?jǐn)?shù)據(jù)位且可稱為多狀態(tài)或多級單元。多狀態(tài)存儲器
單元的閾值電壓窗口劃分為若干范圍。舉例來說，如果使用四個狀態(tài)，那么將存在四 個被指派到邏輯數(shù)據(jù)值"11" 、 "10" 、 "01"及"00"的閾值電壓范圍。在NAND 型存儲器的一個典型實例中，在擦除操作之后閾值電壓為負(fù)且被定義為"11"。針對 狀態(tài)"10" 、 "01"及"00"使用正的閾值電壓。
通常，本文中所揭示的技術(shù)可與通過福勒-諾德海姆(Fowler-Nordheim)穿隧編 程及擦除的裝置一同使用。本發(fā)明還可應(yīng)用于使用三層電介質(zhì)(例如，由氧化硅、氮 化硅及氧化硅(ONO)形成的電介質(zhì))的氮化物層來代替浮動?xùn)艠O存儲電荷的裝置。 由ONO形成的三層電介質(zhì)夾在導(dǎo)電控制柵極與存儲器元件溝道上方的半導(dǎo)電襯底的 表面之間。在某些情況下，可使用三個以上電介質(zhì)層。也可使用其它層，例如氧化鋁。 后者的實例是Si-Oxide-SiN-Al2OrTaN (TANOS)結(jié)構(gòu)，其中使用三層，即氧化硅、 氮化硅及氧化鋁。本發(fā)明還可應(yīng)用于使用(舉例來說)小的導(dǎo)電材料島(例如，納米 晶體)作為代替浮動?xùn)艠O的電荷存儲區(qū)域的裝置?？梢耘c基于浮動?xùn)艠O的NAND快閃
裝置類似的方式來編程及擦除此類存儲器裝置。
在成功的編程過程的結(jié)束，存儲器單元的閾值電壓應(yīng)適當(dāng)?shù)卦谝丫幊檀鎯ζ鲉卧?的閾值電壓分布中的一者內(nèi)或在已擦除存儲器單元的單個閾值電壓分布內(nèi)。圖8圖解 說明當(dāng)每一存儲元件存儲兩個數(shù)據(jù)位時存儲元件陣列的典型閾值電壓分布，包括己擦 除存儲元件的第一閾值電壓分布E及已編程存儲元件的三個額外闡值電壓分布A、 B 及C。在一個實施例中，E分布中的閾值電壓為負(fù)且A、 B及C分布中的閾值電壓為 正。
圖8中所示的每一不同的閾值電壓范圍對應(yīng)于所述組數(shù)據(jù)位的預(yù)定值。編程到存 儲元件中的數(shù)據(jù)與所述存儲元件的閾值電壓電平之間的特定關(guān)系取決于針對所述存儲 元件采用的數(shù)據(jù)編碼方案。舉例來說，標(biāo)題為"新穎多狀態(tài)存儲器(NovelMulti-State Memory)"的美國專利第6,222,762號及標(biāo)題為"存儲器系統(tǒng)的追蹤單元(Tracking Cells For A Memory System)"的美國專利公開案第2004/0255090號(此兩者的全文以引用 方式并入本文中)說明了用于多狀態(tài)快閃存儲元件的各種數(shù)據(jù)編碼方案。在一個實施 例中，使用格雷(Gray)碼指派來向閾值電壓范圍指派數(shù)據(jù)值，以便如果浮動?xùn)艠O的閾值電壓錯誤地變化為其相鄰物理狀態(tài)時僅會影響到一個位。 一個實例向閾值電壓范 圍E指派邏輯值"11"，向閾值電壓范圍A指派邏輯值"10"，向閾值電壓范圍B指 派邏輯值"00"，且向閾值電壓范圍C指派邏輯值"01"。然而，在其它實施例中， 不使用格雷碼。盡管圖8顯示了四個狀態(tài)，但本發(fā)明還可以與其它多狀態(tài)結(jié)構(gòu)及配置 (包括那些包括多于或少于四個狀態(tài)的多狀態(tài)結(jié)構(gòu)及配置) 一同使用。
圖8還顯示三個讀取參考電壓Vra、 Vrb及Vre及六個檢驗參考電壓Vva、 Vva.L、 Vvb、 Vvb.L、 Vve及w.L。對于讀取操作，測量存儲元件的閾值電壓且將其與相關(guān)參考電壓進(jìn)
行比較以確定所述存儲元件處于什么狀態(tài)。對于其中存儲元件正被編程到狀態(tài)A的標(biāo)
準(zhǔn)編程操作，測量所述閾值電壓且將其與檢驗電壓Vva進(jìn)行比較。只要所述閾值電壓 低于檢驗電壓Vva，那么編程針對所述元件將繼續(xù)。當(dāng)使用粗略/精細(xì)編程技術(shù)時，還 使用較低的檢驗電壓Vva_L，且當(dāng)所述閾值電壓在所述兩個檢驗點之間時，將減緩(部
分禁止)編程。同樣，對于其中存儲元件正被編程到狀態(tài)B的標(biāo)準(zhǔn)編程操作，測量所
述閾值電壓且將其與檢驗電壓Vvb進(jìn)行比較。只要所述閾值電壓低于檢驗電壓Vvb，那
么編程針對所述元件將繼續(xù)。當(dāng)使用粗略/精細(xì)編程技術(shù)時，還使用較低的檢驗電壓
Vvb.u且當(dāng)所述閾值電壓在所述兩個檢驗點之間時，將減緩(部分禁止)編程。同樣，
對于其中存儲元件正被編程到狀態(tài)c的標(biāo)準(zhǔn)編程操作，測量所述閾值電壓且將其與檢
驗電壓Vve進(jìn)行比較。只要所述閾值電壓低于檢驗電壓Vvc，那么編程針對所述元件將 繼續(xù)。當(dāng)使用粗略/精細(xì)編程技術(shù)時，還使用較低的檢驗電壓Vve丄，且當(dāng)所述閾值電壓 在所述兩個檢驗點之間時，將減緩(部分禁止)編程。
在一個實施例(稱為全序列編程)中，可將存儲元件從擦除狀態(tài)E直接編程到已
編程狀態(tài)A、 B或C中的任一者。舉例來說，可首先擦除將被編程的一群存儲元件， 使得所述群中的所有存儲元件處于已擦除狀態(tài)E。當(dāng)某些存儲元件正從狀態(tài)E編程到 狀態(tài)A時，其它存儲元件正從狀態(tài)E編程到狀態(tài)B及/或從狀態(tài)E編程到狀態(tài)C。
圖9圖解說明編程多狀態(tài)存儲元件的兩遍式技術(shù)的實例，所述多狀態(tài)存儲元件存 儲有兩個不同頁(下部頁及上部頁)的數(shù)據(jù)。所描繪的四個狀態(tài)是狀態(tài)E (11)、 狀態(tài)A (10)、狀態(tài)B (00)及狀態(tài)C (01)。對于狀態(tài)E，兩個頁存儲"1"。對于 狀態(tài)A，下部頁存儲"0"且上部頁存儲"1"。對于狀態(tài)B，兩個頁存儲"0"。對于 狀態(tài)C，下部頁存儲"1"且上部頁存儲"0"。注意，盡管己將特定的位圖案指派到 所述狀態(tài)中的每一者，但還可指派不同的位圖案。
在第一遍編程中，根據(jù)將要編程到下部邏輯頁中的位來設(shè)定所述存儲元件的閾值 電壓電平。如果所述位是邏輯"l"，那么所述閾值電壓不改變，因為其處于因先前已 被擦除而得到的適當(dāng)狀態(tài)。然而，如果將要編程的位是邏輯"0"，那么所述存儲元件 的閾值電平升高到狀態(tài)A，如由箭頭500所示。
在第二遍編程中，根據(jù)正被編程到上部邏輯頁中的位來設(shè)定所述存儲元件的閾值 電壓電平。如果上部邏輯頁位將要存儲邏輯"l"，那么不會發(fā)生編程，因為所述存儲 元件依據(jù)下部頁位的編程而處于狀態(tài)E或A (兩者均攜載上部頁位"1")中的一者中。如果上部頁位將是邏輯"0"，那么所述閾值電壓變化。如果所述第一遍導(dǎo)致所述 存儲元件保持在已擦除狀態(tài)E中，那么在所述第二階段中，將所述存儲元件編程，使 得闊值電壓增加到處于狀態(tài)C，如由箭頭520所描繪。如果所述存儲元件作為所述第 一遍編程的結(jié)果而已被編程到狀態(tài)A，那么所述存儲元件在所述第二遍中進(jìn)一步被編 程以使得所述閾值電壓增加到處于狀態(tài)B，如由箭頭510所描繪。第二遍的結(jié)果是將 所述存儲元件編程到經(jīng)指定以在上部頁存儲邏輯"O"而不改變下部頁的數(shù)據(jù)的狀態(tài)中。
在一個實施例中，如果寫入充足的數(shù)據(jù)以填滿字線，那么可設(shè)立系統(tǒng)以執(zhí)行全序 列寫入。如果未寫入充足的數(shù)據(jù)，那么所述編程過程可以所接收的數(shù)據(jù)編程下部頁。 當(dāng)接收到后續(xù)數(shù)據(jù)時，系統(tǒng)隨后將編程上部頁。在再一實施例中，所述系統(tǒng)可以編程 下部頁的模式開始寫入且如果隨后接收到足以填滿整個字線的大部分或全部存儲元件 的數(shù)據(jù)時，那么所述系統(tǒng)轉(zhuǎn)換成全序列編程模式。此種實施例的更多細(xì)節(jié)揭示在標(biāo)題 為"使用早期數(shù)據(jù)的非易失性存儲器的管線化編程(Pipelined Programming of Non-Volatile Memories Using Early Data)"的美國專利公開案第2006/0126390號中， 其全文以引用方式并入本文中。
圖10A-圖10C描繪用于編程非易失性存儲器的另一過程，其通過在寫入先前頁 的鄰近存儲器元件之后寫入關(guān)于特定頁的任何特定存儲器元件來減少所述特定存儲器 元件的浮動?xùn)艠O到浮動?xùn)艠O耦合。在一個實例性實施方案中，每一非易失性存儲器元 件使用四個數(shù)據(jù)狀態(tài)來存儲兩個數(shù)據(jù)位。舉例來說，假設(shè)狀態(tài)E是已擦除狀態(tài)且狀態(tài) A、 B及C是已編程狀態(tài)。狀態(tài)E存儲數(shù)據(jù)ll，狀態(tài)A存儲數(shù)據(jù)01，狀態(tài)B存儲數(shù) 據(jù)10且狀態(tài)C存儲數(shù)據(jù)00。此是非格雷編碼的實例，因為兩個位均在鄰近狀態(tài)A與 B之間變化。也可使用數(shù)據(jù)到物理數(shù)據(jù)狀態(tài)的其它編碼。每一存儲器元件均存儲來自 兩個數(shù)據(jù)頁的位。出于參考的目的，將這些數(shù)據(jù)頁稱為上部頁及下部頁；然而，還可 給予其其它稱謂。對于狀態(tài)A，上部頁存儲位O且下部頁存儲位1。對于狀態(tài)B,上 部頁存儲位1且下部頁存儲位0。對于狀態(tài)C，兩個頁均存儲位數(shù)據(jù)0。在圖10A中 描繪的第一步驟中編程字線WLn處的存儲器單元的下部頁數(shù)據(jù)且在圖10C中描繪的第 二步驟中編程所述單元的上部頁數(shù)據(jù)。如果所述下部頁將要保持?jǐn)?shù)據(jù)1，那么所述存 儲器元件狀態(tài)的閾值電壓在所述第一步驟期間保持在狀態(tài)E。如果將要將所述數(shù)據(jù)編 程到0，那么將所述存儲器單元的閾值電壓Vt升高到狀態(tài)B'。狀態(tài)B'是具有檢驗電平 Vvb'(其低于Vvb)的臨時狀態(tài)B。
在一個實施例中，在所述存儲器元件的下部頁數(shù)據(jù)從狀態(tài)E編程到狀態(tài)B'之后， 編程鄰近字線WL^上的其相鄰存儲器元件(相對于其下部頁)。舉例來說，可在字 線WL1上的存儲器單元的下部頁之后編程字線WL2上的存儲器單元的下部頁。如果 在編程目標(biāo)存儲器單元之后鄰近存儲器單元的闞值電壓從狀態(tài)E升高到狀態(tài)B'，那么 浮動?xùn)艠O耦合可升高所述目標(biāo)存儲器單元的視在閾值電壓。對WL。處的存儲器單元的 累積耦合影響將加寬所述單元的閾值電壓的視在閾值電壓分布，如圖10B中所描繪。 可在編程所關(guān)心字線的上部頁時補(bǔ)救所述閾值電壓值分布的視在加寬。圖IOC描繪編程存儲器元件WLn的上部頁的過程。如果存儲器元件處于己擦除 狀態(tài)E且上部頁位將要保持處于1，那么所述存儲器元件將保持處于狀態(tài)E。如果所 述存儲器元件處于狀態(tài)E且其上部頁數(shù)據(jù)將被編程到0，那么存儲器元件的閾值電壓 將升高以使存儲器元件處于狀態(tài)A。如果存儲器元件處于具有中間閾值電壓分布550 的狀態(tài)B'且上部頁數(shù)據(jù)將保持處于1，那么存儲器元件將被編程到最終狀態(tài)B。如果 存儲器元件處于具有中間閾值電壓分布550的狀態(tài)B'且上部頁數(shù)據(jù)將變?yōu)閿?shù)據(jù)0，那 么存儲器元件的閾值電壓將升高以使所述存儲器元件處于狀態(tài)C。圖10A-10C所描繪 的過程減少了浮動?xùn)艠O到浮動?xùn)艠O耦合的影響，因為僅相鄰存儲器元件的上部頁編程 將對給定存儲器元件的視在閾值電壓具有影響。此技術(shù)的替代狀態(tài)編碼的實例是在上 部頁數(shù)據(jù)為1時從中間狀態(tài)B'移動到狀態(tài)C，且在上部頁數(shù)據(jù)為0時移動到狀態(tài)B。 盡管圖10A-10C提供關(guān)于四個數(shù)據(jù)狀態(tài)及兩個數(shù)據(jù)頁的實例，但也可將所教示的概念 應(yīng)用于具有多于或少于四個狀態(tài)及多于或少于兩個頁的其它實施方案。關(guān)于各種編程
方案及浮動?xùn)艠O到浮動?xùn)艠O耦合的更多細(xì)節(jié)可見于標(biāo)題為"在非易失性存儲器的讀取 操作期間補(bǔ)償耦合(Compensating For Coupling During Read Operations Of Non-Volatile Memory)"的美國專利申請案第11/099,133號中。
圖ll-圖13圖解說明在可用于實施圖8-10的編程過程的三個不同編程技術(shù)期間 的閾值電壓及位線電壓。圖IIA及11B圖解說明標(biāo)準(zhǔn)或常規(guī)編程過程，圖12A及12B 圖解說明第一粗略/精細(xì)編程過程，且圖13A及13B圖解說明經(jīng)修改的粗略/精細(xì)編程 過程。所述粗略/精細(xì)技術(shù)用于編程多級NAND存儲元件，但也可用于編程二進(jìn)制裝 置。
圖11A圖解說明標(biāo)準(zhǔn)編程過程的閾值電壓與時間之間的關(guān)系。將一系列編程脈沖 施加到選定控制柵極，如前文所說明。在編程期間的某些時間間隔或檢驗點ti、 t2、 t3 等處，實施其中測量存儲元件的閾值電壓Vt的檢驗操作。如果所述選定存儲元件的所 測量閾值電壓Vt低于預(yù)定的檢驗電平V檢驗p那么編程針對所述存儲元件繼續(xù)，且位 線電壓Vbi保持為低，通常為0 V，如圖11B中所示。在時間t3處，存儲元件已達(dá)到 高于V&m的閾值電壓電平，且位線電壓Vw升高到禁止電壓V禁止，以完全禁止對所 述存儲元件的進(jìn)一步編程。所述禁止電壓V禁止通常是相對高的電壓，例如電力供應(yīng)電 壓Vdd。此標(biāo)準(zhǔn)編程方法從而使用單個檢驗電平，且所述存儲元件的編程將繼續(xù)直到 其閾值電壓Vt達(dá)到檢驗電平V tem，此后通過將位線電壓升高到高禁止電壓V禁±來禁 止進(jìn)一步編程。
圖12A圖解說明粗略/精細(xì)編程過程的閾值電壓與時間之間的關(guān)系。在此技術(shù)中， 使用兩個檢驗電平，且在存儲元件達(dá)到在上限檢驗電平V 與下限檢驗電平V檢驗2 之間的閾值電壓電平時在時間t3處部分禁止所述存儲元件編程。因此，不是將位線電 壓升高到高電壓電平，而是將所述位線升高中間電壓電平Vt (通常約為0.5-1.0 V)， 其部分禁止存儲元件的編程，如圖12B中所示。編程期間的溝道電壓也將與Vi大約 相同。在時間U處，閾值電壓Vt仍在上限檢驗電平與下限檢驗電平之間，因此位線電壓Vw保持在中間電壓Vi。然而，在時間t5處，閾值電壓Vt已增加到高于上限檢驗電 平V^驗i的電壓，此時位線電壓升高到V禁止以完全禁止編程。通過使用粗略/精細(xì)編程 過程，已編程Vt分布比在標(biāo)準(zhǔn)編程過程的情況下窄，因為一旦閾值電壓Vt接近所需
己編程狀態(tài)的目標(biāo)閾值電壓值，那么存儲元件的閾值電壓變化減小。
圖13A圖解說明經(jīng)修改粗略/精細(xì)編程過程的閾值電壓與時間之間的關(guān)系，在所 述粗略/精細(xì)編程過程中在位線上使用不同的部分禁止電壓V2。在此實例中，如在圖 12A中，當(dāng)存儲元件達(dá)到V檢驗！與V檢驗2之間的Vt狀態(tài)時在時間t3處禁止所述存儲元 件編程。在那時，位線電壓升高到中間電壓V2。 V2的值經(jīng)選擇使得在時間U處，在一 個額外編程脈沖已被施加之后，所述存儲元件達(dá)到高于V檢射的Vt，此時Vw從V2升 高到V祉以完全禁止編程。關(guān)于經(jīng)修改粗略/精細(xì)編程的更多信息可見于美國專利公開 案2005/0157552 "編程非易失性存儲器"中。
為使用經(jīng)修改的粗略/精細(xì)編程技術(shù)獲得最好的性能，優(yōu)選地應(yīng)以使得存儲元件的 閾值電壓Vt在下一編程脈沖期間的變化等于AV ,/2的方式來選擇中間禁止電壓V2。 如果以適當(dāng)?shù)姆绞竭x擇檢驗限制V iw及V鵬2，那么存儲元件的Vt在僅一個額外編 程脈沖之后應(yīng)高于V&^ (目標(biāo)值)。因此，僅提供一個額外編程脈沖，而不管存儲 元件的閾值電壓Vt在所述一個額外脈沖之后高于還是低于最終目標(biāo)電平V檢驗"經(jīng)修 改粗略/精細(xì)編程過程的優(yōu)點是需要比在傳統(tǒng)粗略/精細(xì)編程過程的情況下更少的編程 脈沖，從而導(dǎo)致更短的編程時間及降低的編程干擾(尤其在用于最高已編程Vt狀態(tài) 時)。
在一個實施例中，使用標(biāo)準(zhǔn)技術(shù)(不是粗略/精細(xì)編程)編程到最高狀態(tài)(例如， 狀態(tài)C)的同時使用粗略/精細(xì)編程技術(shù)編程到較低狀態(tài)(例如，狀態(tài)A及B)。然而， 當(dāng)完成所述較低狀態(tài)的編程時，仍需要若干編程脈沖來編程所述最高狀態(tài)(例如，狀 態(tài)C)。為改善編程速度，可從最低狀態(tài)(例如，狀態(tài)A及B)己被編程的時刻起使 用較大的步長及較長的編程脈沖。同時，用于最高狀態(tài)的編程技術(shù)可改變?yōu)樯衔乃f 明或另外所屬領(lǐng)域中已知的粗略/精細(xì)編程技術(shù)中的一者。因此，優(yōu)選地，所述編程方 法在較低狀態(tài)已完成編程時切換到較快的技術(shù)。此可不合理地加寬最高狀態(tài)的閾值電 壓分布，然而，切換到粗略/精細(xì)編程限制最高狀態(tài)的電壓分布的此種加寬。還應(yīng)注意， 在某些情況下，沒有必要一直等到所有存儲器單元達(dá)到A或B狀態(tài)。事實上，某些存 儲器單元可能不能夠成功地編程到A或B狀態(tài)。因此，應(yīng)在所有存儲器單元已達(dá)到所 述A或B狀態(tài)時或在除預(yù)定義最大數(shù)量的不規(guī)則存儲器單元以外的所有存儲器單元已 達(dá)到所述A或B狀態(tài)時起始到較快編程方法的切換。使用錯誤校正可有效地校正正確 編程失敗的不穩(wěn)定存儲器單元(假設(shè)存在不超過預(yù)定義的最大值的不穩(wěn)定存儲器單 元)。因此，出于本發(fā)明的目的，當(dāng)所有存儲器單元或除預(yù)定義最大數(shù)量的不穩(wěn)定存 儲器單元以外的所有存儲器單元已達(dá)到B狀態(tài)時，所述B狀態(tài)已完成或完成編程。
圖14圖解說明可用于實現(xiàn)多級非易失性存儲元件的最高級的較快編程的編程脈 沖序列，如以上緊接段落所說明。這些圖顯示用于四狀態(tài)裝置的全序列編程的編程脈沖，但可使用其它方法。所述序列的標(biāo)記為"B級編程"的部分關(guān)于存儲器單元被編 程到狀態(tài)B時的時間。其也可被編程到狀態(tài)A及C (至少在一部分時間期間)。所述 序列的標(biāo)記為"C級編程"的部分關(guān)于存儲器單元被編程到狀態(tài)C時的時間。所述"B 級編程"在時間112之后結(jié)束，在此點上將要編程到狀態(tài)A或B的所有存儲元件已達(dá) 到最終目標(biāo)閾值電壓電平且現(xiàn)在被鎖定以避免進(jìn)一步編程。此點處的額外編程僅用于 將要編程到狀態(tài)C (最高狀態(tài))的存儲元件。將初始編程脈沖V,施加到選定存儲元件。每一后續(xù)脈沖遞增脈沖步長AV 在每一編程脈沖之間，實施一個或一個以上檢驗操作，從而將一系列檢驗脈沖(舉例 來說，如圖16中所示)施加到存儲元件，且將閾值電壓Vt與適當(dāng)?shù)臋z驗電平進(jìn)行比 較以確定針對所關(guān)心的單元繼續(xù)編程還是禁止編程。當(dāng)確定B狀態(tài)已完成編程(例如，將要編程到狀態(tài)A或B的所有或幾乎所有存 儲元件已達(dá)到最終目標(biāo)閾值電壓電平且現(xiàn)在被鎖定以避免進(jìn)一步編程)時，那么可施 加準(zhǔn)許C狀態(tài)的較快編程的脈沖序列。參照圖14，下一脈沖的步長從AV鵬i (通常為 0.4 V)增加到AV編程2 (通常為0.8V)。優(yōu)選地，AV編程2約為AV編程i的兩倍大。另夕卜， 在調(diào)節(jié)步長的同時，增加編程脈沖的長度。舉例來說，現(xiàn)有編程方法的典型脈沖長度 為10iisec，且增加的脈沖長度可為20(isec，但這些值將基于實施方案而變化。此外， 替代針對C狀態(tài)編程使用常規(guī)編程方法(其中使用單個檢驗電平的標(biāo)準(zhǔn)寫入方法，如 圖16中所示)，可使用兩個檢驗電平的粗略/精細(xì)編程方法，如圖17中所示。因此，對于正被編程到C狀態(tài)的元件，將閾值電壓Vt與檢驗電平Vve及Vve.l(其中Vve > Vv")進(jìn)行比較。如果V^V^l，那么編程繼續(xù)。如果Vve > Vt > Vve.l，那么將中間電壓施 加到位線以減緩編程。當(dāng)Vt〉Vvc時，那么將高電壓施加到位線以禁止進(jìn)一步編程。 注意，在某些實施例中，沒有必要在增加脈沖長度及寬度的同時切換到粗略/精細(xì)編程 方法。在某些情況下，可接受使用單個檢驗電平而繼續(xù)，因為C狀態(tài)的所得較寬Vt 分布是可接受的。以此方式，可減少檢驗操作的數(shù)量，從而產(chǎn)生較快的編程。圖15類似于圖14，除在B狀態(tài)已完成編程之后，下一脈沖增加步長AV編程3 (通 常為1.2V)，但然后后跟具有步長AV編程2 (通常為0.8V)的脈沖。優(yōu)選地，AV編程3 大于AV鍋2。注意，在B狀態(tài)的編程期間，某些最快的單元將已經(jīng)達(dá)到C狀態(tài)。因此 那些C狀態(tài)單元以小步長AV ,i編程，且這些單元不需要粗略/精細(xì)方法。然而，當(dāng) 所有或幾乎所有B狀態(tài)單元已完成編程時，改變步長及檢驗方法兩者。步長增加，且 代替使用僅使用一個檢驗電平的正常寫入方法(如在圖16中)，所述編程切換到使用 兩個檢驗電平的粗略/精細(xì)方法(如圖17中所示)。優(yōu)選地，使用經(jīng)修改的快速一遍 寫入方法來寫入C狀態(tài)，以限制編程干擾以及編程脈沖的數(shù)量。如前文所提及，然而， 在某些實施例中，可能沒有必要改變檢驗方法，因為C狀態(tài)的所得較寬Vt分布是可 接受的。對于時間間隔trtu，施加圖16中所描繪的所述組檢驗脈沖。在此實例中，所述 組檢驗脈沖包括五個脈沖。第一脈沖591具有量值V^l以用于檢査A狀態(tài)的下限檢驗電平。第二脈沖592具有量值Vva以用于檢查A狀態(tài)的上限檢驗電平。第三脈沖593 具有量值Vvb_L以用于檢查B狀態(tài)的下限檢驗電平。第四脈沖594具有量值Vvb以用于 檢查B狀態(tài)的上限檢驗電平。第五脈沖595具有量值Vve以用于檢查C狀態(tài)的單個檢 驗電平。因此，當(dāng)正編程較低狀態(tài)時，使用兩個檢驗電平的粗略/精細(xì)技術(shù)用于編程較 低狀態(tài)A及B，而使用單個檢驗電平的標(biāo)準(zhǔn)技術(shù)用于編程最高狀態(tài)C。在某些情況下， 在每一編程脈沖之后，不是所有五個檢驗操作被執(zhí)行。舉例來說，任何單元在tl處的 第一編程脈沖之后將已達(dá)到C狀態(tài)的可能性非常小，因此可將C檢驗操作延期預(yù)定數(shù) 量的脈沖且然后在所述預(yù)定數(shù)量的編程脈沖己完成之后開始。可使用各種技術(shù)來減小 所需檢驗操作的總數(shù)量。在間隔tu處，系統(tǒng)確認(rèn)較低狀態(tài)A及B已完成編程，且施加不同組的檢驗脈沖 以實施粗略/精細(xì)檢驗技術(shù)以用于編程狀態(tài)C，如圖17中所示。由于A及B狀態(tài)已完 成編程，因此僅需要檢驗脈沖來檢查狀態(tài)C，且因此經(jīng)修改組的檢驗脈沖包括用于檢 查C狀態(tài)的下限檢驗電平的具有量值Vv化的第一脈沖596及用于檢査C狀態(tài)的上限 檢驗電平的具有量值Vve的第二脈沖597。應(yīng)注意，如前文所提及，在某些實施例中， 跳過用于檢査C狀態(tài)的下限檢驗電平的第一脈沖596可為可接受的，且因此僅用脈沖 597來檢驗C狀態(tài)。此減少所需檢驗操作的總數(shù)量且因此將以較寬C狀態(tài)Vt分布的 代價減少總的編程時間。在每一編程脈沖之后執(zhí)行多次檢驗操作會減緩編程過程。 一種用于減小檢驗的時 間負(fù)擔(dān)的方法是使用更高效的檢驗過程。舉例來說，在標(biāo)題為"用于多狀態(tài)存儲器的 智能檢驗(Smart Verify for Multi-State Memories)"的美國專利第7,073,103號中，揭 示一種所謂的"智能檢驗"過程，所述專利的全文以引用方式并入本文中。在使用所 述智能檢驗過程的編程/檢驗序列期間，多狀態(tài)存儲器的寫入序列的實例性實施例中， 在所述過程的開始處，在檢驗階段期間僅檢查多狀態(tài)范圍中正將選定存儲器單元編程 到的最低狀態(tài)(例如，狀態(tài)A)。 一旦一個或一個以上存儲器單元達(dá)到第一存儲狀態(tài) (例如，狀態(tài)A)，那么將所述多狀態(tài)序列中的下一狀態(tài)(例如，狀態(tài)B)添加到檢 驗過程。此下一狀態(tài)可在最快單元達(dá)到所述序列中此前一狀態(tài)后立即添加，或者，由 于存儲器通常設(shè)計為具有若干編程步驟以從一狀態(tài)移到另一狀態(tài)，因此可在延遲若干 循環(huán)之后添加。延遲量既可固定或可使用基于參數(shù)的實施方案，基于參數(shù)的實施方案 允許根據(jù)裝置特性來設(shè)定延遲量。如上所述繼續(xù)在檢驗階段中將狀態(tài)添加到正被檢查 的組，直到已添加最高狀態(tài)。同樣，當(dāng)所有準(zhǔn)備變?yōu)檫@些電平的存儲器單元成功檢驗 為達(dá)到那些目標(biāo)值并被鎖定以避免進(jìn)一步編程時，可從所述檢驗組中移除較低狀態(tài)。在圖14及15中，在B狀態(tài)的編程期間，某些最快單元將已經(jīng)達(dá)到C狀態(tài)，且那 些0狀態(tài)單元將已用較小步長么￥,1編程。因此，這些單元不需要粗略/精細(xì)方法。 然而，這些新技術(shù)的關(guān)鍵是當(dāng)所有B狀態(tài)單元已完成編程時，增加脈沖步長及脈沖長 度，且優(yōu)選地，編程切換到使用兩個檢驗電平的粗略/精細(xì)方法以維持與在現(xiàn)有技術(shù)方 法的情況下大致相同的C狀態(tài)Vt分布寬度。如上文所提及，在某些實施例中，可能沒有必要切換到粗略/精細(xì)方法，因為在某些情況下可容忍所得的較寬C狀態(tài)Vt分布。 圖18是說明用于編程非易失性存儲器的方法(舉例來說，如圖14中所揭示)的 一個實施例的流程圖。在某些實施方案中，存儲器單元在編程之前被擦除(以塊為單 位或以其它單位)。通常，通過在源極線及位線浮動的同時將p-井升高到擦除電壓(例 如，18伏)達(dá)一充足的時間周期并將選定塊的字線接地來擦除存儲器單元。由于電容 性耦合，未選定字線、位線、選擇線及c-源極也升高到占擦除電壓顯著分?jǐn)?shù)的值。由此將強(qiáng)電場施加到選定存儲器單元的隧道氧化物層上，且當(dāng)浮動?xùn)艠O的電子發(fā)射到襯 底側(cè)時，選定存儲器單元的數(shù)據(jù)通常通過福勒-諾德海姆穿隧機(jī)制擦除。當(dāng)電子從浮動 柵極傳送到p-井區(qū)域時，選定單元的閾值電壓降低?？蓪φ麄€存儲器陣列、單獨的塊 或另一單元單位執(zhí)行擦除。在圖18的步驟601中，"數(shù)據(jù)加載"命令由控制器發(fā)出且由控制電路310接收。 在步驟603中，將指定頁地址的地址數(shù)據(jù)從控制器或主機(jī)輸入到解碼器314。在步驟 605中，將所尋址頁的一頁編程數(shù)據(jù)輸入到數(shù)據(jù)緩沖器以用于編程。所述數(shù)據(jù)鎖存在 適當(dāng)組的鎖存器中。在步驟607中，"編程"命令由控制器發(fā)出到狀態(tài)機(jī)312。由"編程"命令觸發(fā)，使用施加到適當(dāng)選定字線的步進(jìn)式脈沖將在步驟605中鎖 存的數(shù)據(jù)編程到由狀態(tài)機(jī)312控制的選定存儲器單元中。在步驟609中，設(shè)定編程方 法。舉例來說，針對將要編程到狀態(tài)A及B的存儲器單元設(shè)定粗略/精細(xì)編程方法， 而針對將要編程到狀態(tài)C的存儲器單元設(shè)定標(biāo)準(zhǔn)方法(不是粗略/精細(xì)編程)。在步驟 611中，初始化過程變量。因此，編程電壓V,被初始化為開始脈沖量值(例如，12 V 或其它值)，脈沖的長度PW被設(shè)定為初始值(例如，10psec)，脈沖步長AV鵬被設(shè) 定為AV編程i (例如，0.4 V)且由狀態(tài)機(jī)312維持的編程計數(shù)器PC被初始化為0。在步驟613中，將編程脈沖V編程施加到選定字線，如圖14。如果應(yīng)編程存儲器 單元，那么將對應(yīng)的位線接地。另一方面，如果存儲器單元應(yīng)保持為其當(dāng)前數(shù)據(jù)狀態(tài)， 那么將對應(yīng)位線連接到Vdd以禁止編程。在步驟615中，檢驗選定存儲器單元以確定其是否已完全編程。如果檢測到選定 單元的目標(biāo)閾值電壓已達(dá)到適當(dāng)電平，那么鎖定所述存儲器單元以避免進(jìn)一步編程。 如果檢測到閾值電壓尚未達(dá)到適當(dāng)電平，那么鎖定所述存儲器單元以避免進(jìn)一步編程。 在步驟617中，所述系統(tǒng)檢查以了解較低狀態(tài)是否已被編程。在一個實施例中，較低 狀態(tài)是除最高狀態(tài)以外的所有已編程狀態(tài)。在圖8的實例中，低狀態(tài)是狀態(tài)A及B。 因此，所述系統(tǒng)將確定將要編程到狀態(tài)A及B的所有或幾乎所有存儲器單元是否已完 成其編程。在其它實施例中，所述組較低狀態(tài)可包括不同組的狀態(tài)。如果確定將要編 程到較低狀態(tài)的所有或幾乎所有存儲器單元尚未完成其編程，那么在步驟618中，將 編程計數(shù)器PC與PCMAX進(jìn)行比較。如果編程計數(shù)器PC小于PCMAX，那么在步驟 619中，將編程脈沖V編程的量值增加步長且將編程計數(shù)PC增加1。在步驟619之后， 所述過程循環(huán)回到步驟613且將另一編程脈沖施加到選定字線。如果編程計數(shù)器PC 不小于PCMAX，那么所述編程過程失敗。所有或幾乎所有存儲器單元己完成其編程，那么 在步驟621中，改變編程方法，使得粗略/精細(xì)編程方法用于被編程到較高狀態(tài)或狀態(tài) (例如，圖8的狀態(tài)C)的那些存儲器單元。如前文所提及，此步驟是任選地且并非 在所有實施例中都需要。在步驟623中，改變過程變量，使得脈沖的寬度PW增加(例 如，增加到20iisec)且步長AV編程增加(例如，增加到AV編程2-例如，0.8v代替0.4v)。 在步驟625中，確定所有或幾乎所有存儲器單元是否被檢驗已完成編程。如果是，那 么所述編程過程即成功完成。如果不是，那么所述編程過程繼續(xù)到步驟627,其中對 照編程限制值PCMAX來檢査編程計數(shù)器PC。編程限制值的一個實例是二十；然而， 也可使用其它數(shù)量。如果編程計數(shù)器PC不小于二十，那么所述編程過程即告失敗。 在許多實施例中，在達(dá)到最大循環(huán)數(shù)量之后，所述系統(tǒng)檢査以了解是否少于預(yù)定量的 單元尚未完成編程。如果少于預(yù)定數(shù)量的單元尚未完成編程，那么仍將所述編程過程 視為一遍。如果編程計數(shù)器PC小于PCMAX，那么在步驟629中，更新過程變量。將 編程電壓V編程增加步長AV編程2。遞增編程計數(shù)器PC。在步驟631中，施加下一編程 脈沖且在步驟633中，檢驗所述存儲器單元以確定其是否已完成編程。在步驟633之 后，所述過程循環(huán)回到步驟625。注意，在步驟629中，將編程計數(shù)器PC增加一。然 而，由于編程電壓V,增加較大的步長，因此優(yōu)選地在某些實施例中將編程計數(shù)器PC 增加二 (或更大的數(shù)量)以反映V,步長的改變。圖19是說明用于編程非易失性存儲器的方法(如圖15中所揭示)的實施例的流 程圖。步驟601-619與在圖18中相同。在步驟617中，如果確定將要編程到較低狀態(tài) 的所有或幾乎所有存儲器單元已完成其編程，那么在步驟645中確定所有或幾乎所有 存儲器單元是否被檢驗已完成編程。如果是，那么所述編程過程即成功完成。如果不 是，那么所述編程過程繼續(xù)到其中改變編程方法的步驟647，使得粗略/精細(xì)編程方法 用于被編程到較高狀態(tài)(例如，圖8的狀態(tài)C)的那些存儲器單元。如前文所提及， 此是任選步驟且并非在所有實施例中都需要。在步驟649中，改變過程變量，使得脈 沖的寬度PW增加(例如，增加到20iasec)且步長AV鍋增加(例如，增加到AV編程3 例如，1.2v代替0.4v)。在步驟651中，更新過程變量。將編程電壓V編程增加步長AV 編程2。遞增編程計數(shù)器PC。注意，在步驟651中，將編程計數(shù)器PC增加一。然而， 由于編程電壓V鵬增加較大的步長，因此可優(yōu)選地在某些實施例中將PC增加二 (或 更大的數(shù)量)以反映V,步長的改變。在步驟653中，將下一編程電壓脈沖(具有新 的量值)施加到選定字線。在步驟655中，檢驗選定存儲器單元以確定其是否已完全 編程。在步驟657中，確定所有或幾乎所有存儲器單元是否經(jīng)檢驗已完成編程。如果 是，那么所述編程過程即成功完成。如果不是，那么所述編程過程繼續(xù)到步驟659， 在步驟659中對照編程限制值PCMAX來檢查編程計數(shù)器PC。如果編程計數(shù)器PC不 小于PCMAX，那么所述編程過程失敗。如果編程計數(shù)器PC小于PCMAX，那么在步 驟661中，更新過程變量。將編程電壓V,增加步長AV,2。遞增編程計數(shù)器PC。 注意，在步驟661中，將編程計數(shù)器PC增加一。然而，由于編程電壓V編程增加較大的步長，因此可優(yōu)選地在某些實施例中將PC增加二 (或更大的數(shù)量)以反映V,步 長的改變。在步驟661之后，所述過程循環(huán)回到步驟653且施加下一編程脈沖。出于圖解說明及說明目的，上文己提供了對本發(fā)明的詳細(xì)說明。所述說明并非打 算為窮盡性或?qū)⒈景l(fā)明限定于所揭示的精確形式。依據(jù)以上教示，可做出許多修改及 改變。所說明實施例的選擇旨在最好地解釋本發(fā)明的原理及其實際應(yīng)用，從而使所屬 領(lǐng)域的其它技術(shù)人員能夠以適合于所構(gòu)想的特定用途的各種實施例及使用各種修改來 最好地利用本發(fā)明。本發(fā)明的范圍打算由所附權(quán)利要求書來界定。
權(quán)利要求
1、一種用于編程一組非易失性存儲元件的方法，其包含將一系列編程脈沖施加到所述非易失性存儲元件，其中使每一連續(xù)脈沖遞增第一步長直到較低狀態(tài)的編程完成，然后使每一連續(xù)脈沖遞增第二步長；及當(dāng)較低狀態(tài)的編程完成時，增加所述編程脈沖的脈沖長度。
2、 如權(quán)利要求1所述的方法，其中所述施加一系列編程脈沖包括 使用不使用粗略/精細(xì)編程的常規(guī)技術(shù)來朝向最高狀態(tài)進(jìn)行編程，直到較低狀態(tài)的編程完成，及在較低狀態(tài)的編程完成之后，使用粗略/精細(xì)技術(shù)來朝向所述最高狀態(tài)進(jìn)行編程。
3、 如權(quán)利要求2所述的方法，其中使用所述常規(guī)技術(shù)進(jìn)行編程包括使用單個檢 驗電平，且使用所述粗略/精細(xì)技術(shù)進(jìn)行編程包括使用至少兩個檢驗電平。
4、 如權(quán)利要求3所述的方法，其中所述粗略/精細(xì)技術(shù)包括將中間位線電壓施加 到具有超過第一檢驗電平但小于第二檢驗電平的閾值電壓的存儲元件。
5、 如權(quán)利要求3所述的方法，其中所述粗略/精細(xì)技術(shù)包括將高位線電壓施加到 具有超過第二檢驗電平的閾值電壓的存儲元件。
6、 如權(quán)利要求1所述的方法，其中每一存儲元件能夠被編程到空狀態(tài)及三個已 編程狀態(tài)，其中所述已編程狀態(tài)中的一者是最高狀態(tài)，所述方法進(jìn)一步包含將第一組檢驗脈沖施加到所述存儲元件直到所述較低狀態(tài)己編程，然后將第二組 檢驗脈沖施加到所述存儲元件，其中所述第一組檢驗脈沖包括用于所述較低狀態(tài)的至 少兩個檢驗電平及用于所述最高狀態(tài)的單個檢驗電平，且其中所述第二組檢驗脈沖包 括用于所述最高狀態(tài)的至少兩個檢驗電平。
7、 如權(quán)利要求6所述的方法，其中所述施加一系列編程脈沖的步驟使每一連續(xù)脈沖遞增所述第一步長直到較低狀態(tài)的編程完成，然后使單個脈沖遞增第三步長，然 后使每一連續(xù)脈沖遞增所述第二步長。
8、 如權(quán)利要求1所述的方法，其中使具有增加的脈沖長度的第一編程脈沖遞增第三步長，且使具有增加的脈沖長度的后續(xù)編程脈沖遞增所述第二步長。
9、 一種非易失性存儲系統(tǒng)，其包含多個非易失性存儲元件；及至少一個管理電路，其與所述非易失性存儲元件連通，其中所述管理電路將一系 列編程脈沖施加到所述存儲元件，每一連續(xù)脈沖被遞增第一步長直到較低狀態(tài)的編程 完成，然后每一連續(xù)脈沖被遞增第二步長，且其中所述管理電路在較低狀態(tài)的編程完 成時增加所述編程脈沖的脈沖長度。
10、 如權(quán)利要求9所述的系統(tǒng)，其中所述管理電路使用第一技術(shù)編程最高狀態(tài)直 到較低狀態(tài)的編程完成，然后在較低狀態(tài)的編程完成之后使用第二技術(shù)編程所述最高狀態(tài)。
11、 如權(quán)利要求10所述的系統(tǒng)，其中所述第一技術(shù)包括單個檢驗電平，且所述 第二技術(shù)包括至少兩個檢驗電平。
12、 如權(quán)利要求ll所述的系統(tǒng)，其中所述第一技術(shù)不使用粗略/精細(xì)編程且所述第二技術(shù)使用粗略精細(xì)編程。
13、 如權(quán)利要求11所述的系統(tǒng)，其中對于所述第二技術(shù)，所述管理電路將高位 線電壓施加到具有超過目標(biāo)檢驗電平的閾值電壓的存儲元件。
14、 如權(quán)利要求9所述的系統(tǒng)，其中每一存儲元件能夠被編程到空狀態(tài)及三個已 編程狀態(tài)，其中所述已編程狀態(tài)中的一者是最高狀態(tài)，且其中所述管理電路將第一組 檢驗脈沖施加到所述存儲元件直到所述較低狀態(tài)已編程，然后將第二組檢驗脈沖施加 到所述存儲元件，其中所述第一組檢驗脈沖包括用于所述較低狀態(tài)的至少兩個檢驗電 平及用于所述最高狀態(tài)的單個檢驗電平，且其中所述第二組檢驗脈沖包括用于所述最 高狀態(tài)的至少兩個檢驗電平。
15、 如權(quán)利要求14所述的系統(tǒng)，其中所述管理電路使每一連續(xù)編程脈沖遞增所述第一步長直到較低狀態(tài)的編程完成，然后使單個脈沖遞增第三步長，然后使每一連 續(xù)脈沖遞增所述第二步長。
16、 如權(quán)利要求15所述的系統(tǒng)，其中所述第三步長及所述第二步長大于所述第一步長。
17、 如權(quán)利要求16所述的系統(tǒng)，其中所述第三步長大于所述第二步長。
18、 如權(quán)利要求9所述的系統(tǒng)，其中所述管理電路使所述系列中的具有增加的脈 沖長度的第一編程脈沖遞增第三步長，且使所述系列中的后續(xù)編程脈沖遞增所述第二 步長。
19、 如權(quán)利要求9所述的系統(tǒng)，其中在較低狀態(tài)的編程完成時，所述管理電路將 所述脈沖長度加倍。
20、 如權(quán)利要求9所述的系統(tǒng)，其中所述管理電路使用粗略/精細(xì)技術(shù)編程較低狀 態(tài)，使用常規(guī)技術(shù)編程較高狀態(tài)直到較低狀態(tài)的編程完成，且在較低狀態(tài)的編程完成 之后使用粗略/精細(xì)技術(shù)編程較高狀態(tài)。
21、 如權(quán)利要求20所述的系統(tǒng)，其中所述管理電路使每一連續(xù)脈沖遞增所述第 一步長直到較低狀態(tài)的編程完成，然后使單個脈沖遞增第三步長，然后使每一連續(xù)脈 沖遞增所述第二步長。
全文摘要
在使用標(biāo)準(zhǔn)技術(shù)(不是粗略/精細(xì)編程)編程到最高狀態(tài)的同時使用一種粗略/精細(xì)編程技術(shù)編程到較低狀態(tài)。然而，當(dāng)完成所述較低狀態(tài)的編程時，仍需要若干編程脈沖來編程所述最高狀態(tài)。為改善編程速度，可從最低狀態(tài)已被編程的時刻起使用較大的步長及較長的編程脈沖。同時，可將用于最高狀態(tài)的編程技術(shù)改變?yōu)榇致?精細(xì)編程技術(shù)。
文檔編號G11C16/12GK101595527SQ200780040266
公開日2009年12月2日 申請日期2007年10月15日 優(yōu)先權(quán)日2006年10月30日
發(fā)明者李希強(qiáng), 格里特·簡·赫民克 申請人:桑迪士克股份有限公司