專利名稱：存儲設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲設(shè)備，特別是涉及一種接口可選擇的存儲設(shè)備。
背景技術(shù)：
存儲設(shè)備可以用于儲存各種數(shù)據(jù)和信息，其可以通過串行接口或并行接 口與主機(例如，計算機、單片機等)連接，即主機與存儲設(shè)備采用串行或 并行的方式傳輸數(shù)據(jù)。存儲設(shè)備采用串行接口的優(yōu)點在于可使芯片封裝小型 化和降低封裝成本，采用并行接口的優(yōu)點在于傳輸速度快。
一種具有串行接口的存儲設(shè)備如申請?zhí)枮?00510116445.7的中國發(fā)明專 利申請所述，其是采用4線式串行接口 ，即串行外設(shè)接口 ( SPI ， Serial Peripheral Interface )進行存取。另夕卜，申請?zhí)枮?00520023499.4的中國實用新型專利所 述的"漢語拼音識讀器"中，存有數(shù)字化漢語拼音字母形體信息的存儲器是 通過并行接口與單片機系統(tǒng)連接。
但是，上述的存儲設(shè)備都只采用了一種接口，與存儲設(shè)備連接的主機必 須具有與存儲設(shè)備的接口兼容的接口，也就是說，只有串行接口的主機不能 直接連接采用并行接口的存儲設(shè)備，只有并行接口的主機不能直接連接采用 串行接口的存儲設(shè)備。因此，在設(shè)計時，需要考慮選擇與主機的接口相同的 存儲設(shè)備，或者增加接口轉(zhuǎn)換電路，來實現(xiàn)主機與存儲設(shè)備的連接。

發(fā)明內(nèi)容
本發(fā)明解決的問題是，提供一種通用的存儲設(shè)備，可以適用于具有不同 4妻口的主才幾。
為解決上述問題，本發(fā)明提供一種存儲設(shè)備，包括存儲陣列；至少兩
4個接口控制電路；接口選擇信號輸入端，用于接收接口選擇信號，與所述接 口選擇信號對應(yīng)的接口控制電路與所述存儲陣列連通，所述接口控制電路輸 出的地址作為所述存儲陣列的地址輸入，所述存儲陣列輸出的對應(yīng)于所述地
址的數(shù)據(jù)通過所述接口控制電路輸出。
可選的，所述對應(yīng)于所述接口選擇信號的接口控制電路輸出的數(shù)據(jù)作為
所述存儲陣列的數(shù)據(jù)輸入。
可選的，所述存儲設(shè)備還包括
接口控制信號產(chǎn)生單元，根據(jù)接口選擇信號，產(chǎn)生對應(yīng)于各個接口控制 電路的接口控制信號；
至少兩個接口傳輸電路，在所述接口控制信號的控制下，實現(xiàn)所述對應(yīng) 于接口選擇信號的接口控制電路與所述存儲陣列的連通。
可選的，所述接口傳輸電路包括對應(yīng)連接接口控制電路的接口地址信 號端和存儲陣列的地址信號端的地址開關(guān)元件，對應(yīng)連接接口控制電路的接 口數(shù)據(jù)信號端和存儲陣列的數(shù)據(jù)信號端的數(shù)據(jù)開關(guān)元件，所述地址開關(guān)元件 和數(shù)據(jù)開關(guān)元件由接口控制信號控制。
可選的，所述接口控制電路與對應(yīng)的接口傳輸電路構(gòu)成接口單元。
可選的，所述存儲設(shè)備還包括地址和數(shù)據(jù)選擇單元，在所述接口選擇 信號的控制下，實現(xiàn)所述對應(yīng)于接口選擇信號的接口控制電路與所述存儲陣 列的連通。
可選的，所述地址和數(shù)據(jù)選擇單元包括對應(yīng)連接存儲陣列的地址信號 端和各個控制電路的接口地址信號端的地址選擇開關(guān)，對應(yīng)連接存儲陣列的 數(shù)據(jù)信號端和各個接口控制電路的接口數(shù)據(jù)信號端的數(shù)據(jù)選擇開關(guān)，所述地 址選擇開關(guān)和數(shù)據(jù)選擇開關(guān)由接口選擇信號控制。
可選的，所述一個接口控制電路的接口地址信號端與另一個接口控制電 路的接口地址信號端共用引腳。可選的，所述一個接口控制電路的接口數(shù)據(jù)信號端與另 一個接口控制電 路的接口數(shù)據(jù)信號端共用引腳。
與現(xiàn)有技術(shù)相比，上述技術(shù)方案在存儲設(shè)備中設(shè)置多個接口控制電路， 通過接口選擇信號選擇對應(yīng)的主機與存儲設(shè)備連接的接口控制電路。這樣無 論主機具有串行接口還是并行接P ，所述的存儲設(shè)備都可以與主機直接連接， 因此，上述技術(shù)方案所述的存儲設(shè)備具有通用性，應(yīng)用范圍廣。
另外，接口選擇信號輸入端可以與主機連4妄，主才幾可以通過設(shè)置接口選 擇信號選擇與存儲設(shè)備的數(shù)據(jù)傳輸方式，這樣的應(yīng)用方式可以使主機與存儲 設(shè)備的數(shù)據(jù)傳輸更具靈活性。


圖l是本發(fā)明第一實施例的存儲設(shè)備的基本結(jié)構(gòu)示意圖； 圖2是圖1所示的存儲設(shè)備的具體結(jié)構(gòu)示意圖； 圖3是本發(fā)明第二實施例的存儲設(shè)備的具體結(jié)構(gòu)示意圖； 圖4是本發(fā)明第三實施例的存儲設(shè)備的具體結(jié)構(gòu)示意圖； 圖5是本發(fā)明第四實施例的存儲設(shè)備的基本結(jié)構(gòu)示意圖。
具體實施例方式
本發(fā)明實施方式在存儲設(shè)備中設(shè)置多個接口 ，通過接口選擇信號選擇選 擇對應(yīng)的主機與存儲設(shè)備連接的接口 。
本發(fā)明實施方式的存儲設(shè)備包括存儲陣列；至少兩個接口控制電路； 接口選擇信號輸入端，用于接收接口選擇信號，與所述接口選擇信號對應(yīng)的 接口控制電路與所述存儲陣列連通，所述接口控制電路輸出的地址作為所述 存儲陣列的地址輸入，所述存儲陣列輸出的對應(yīng)于所述地址的數(shù)據(jù)通過所述 接口控制電路輸出。
下面結(jié)合附圖和實施例對本發(fā)明實施方式做詳細(xì)的說明。第一實施例
圖1為本實施例的存儲設(shè)備的基本結(jié)構(gòu)示意圖，所示的存儲設(shè)備包括 用于接收接口選擇信號SW的接口選擇信號輸入端、接口控制信號產(chǎn)生單元 11、 SPI單元12、并行接口單元13、地址鎖存器14、數(shù)據(jù)鎖存器15、存儲陣 列16。本實施例中，存儲陣列16為只讀存儲器，其用于儲存漢字字庫，主機 通過存儲設(shè)備的SPI單元12或并行接口單元13訪問存儲陣列16。
接口選擇信號輸入端接收的接口選擇信號SW，用于確定存儲設(shè)備與主機 的接口連接方式。本實施例中，存儲設(shè)備可以選用SPI方式與主機連接，也 可以選用并行4妄口方式與主機連接。由于存儲設(shè)備包括兩個不同的接口 ，因 此只需要1位接口選擇信號SW就可以確定選擇哪個接口，例如，在接口選 擇信號SW為O時，選擇SPI;在接口選擇信號SW為1時，選擇并行接口。 在實際應(yīng)用中，接口選擇信號SW可以固定連接電壓電源或接地，以確定存 儲設(shè)備與主機的接口連接方式；接口選擇信號SW也可以與主機連接，由主 機根據(jù)要選擇的接口連接方式來設(shè)定接口選擇信號SW。
接口控制信號產(chǎn)生單元11,根據(jù)輸入的接口選擇信號SW,產(chǎn)生分別對 應(yīng)控制SPI單元12、并行接口單元13的SPI控制信號SEN、并行接口控制信 號PEN。接口控制信號產(chǎn)生單元11使SPI控制信號SEN和并行接口控制信 號PEN中只有一個信號為有效的信號，本實施例中，設(shè)定有效的信號為1, 若SPI控制信號SEN為1,則并行接口控制信號PEN為0;若SPI控制信號 SEN為O,則并行接口控制信號PEN為1,也就是說，SPI控制信號SEN和 并行接口控制信號PEN互為反相信號。
SPI單元12，由接口控制信號產(chǎn)生單元11輸出的SPI控制信號SEN控制， 將串行輸入信號端SI輸入的地址通過地址信號端ADR
輸出，將數(shù)據(jù)信 號端DATA
的數(shù)據(jù)通過串行輸出信號端SO輸出。
并行接口單元13,由接口控制信號產(chǎn)生單元11輸出的并行接口控制信號PEN控制，將并行地址信號端A
輸入的地址通過地址信號端ADR
輸出，將數(shù)據(jù)信號端DATA
的數(shù)據(jù)通過并行數(shù)據(jù)信號端DQ
輸出。 請繼續(xù)參考圖2，其是圖1所示存儲設(shè)備的一個具體結(jié)構(gòu)示意圖。 接口控制信號產(chǎn)生單元11,包括兩個串接的反相器111、 112,反相器111 的輸入為接口選擇信號SW、輸出為SPI控制信號SEN,反相器112的輸出為 并行接口控制信號PEN。
SPI單元12,包括SPI控制電路121、 SPI傳輸電路122。 SPI控制電路121,根據(jù)SPI片選信號CS、時鐘輸入信號SCLK,將串行 輸入信號端SI輸入的串行地址轉(zhuǎn)換成并行地址，并通過SPI地址信號端 SADR
并行輸出；將并行輸入的SPI數(shù)據(jù)信號端SDATA
的并行數(shù)據(jù) 轉(zhuǎn)換成串行數(shù)據(jù)，并通過串行輸出信號端SO串行輸出。SPI控制電路121為 本領(lǐng)域技術(shù)人員所熟知的電路，在此即不展開說明。
SPI傳輸電路122,由SPI控制信號SEN控制SPI地址信號端SADR
與地址信號端ADR
的信號傳輸，以及數(shù)據(jù)信號端DATA
與SPI數(shù) 據(jù)信號端SDATA
的信號傳輸。當(dāng)SPI控制信號SEN為有效的信號時(在 本實施例中，SEN=1), SPI地址信號端SADR
的信號傳輸?shù)降刂沸盘柖?ADR
,數(shù)據(jù)信號端DATA
的信號傳輸?shù)絊PI數(shù)據(jù)信號端 SDATA
。例如，圖2所示的SPI傳輸電路122包括多個地址開關(guān)元件和 數(shù)據(jù)開關(guān)元件，本實施例中，地址信號為19位，因此有19個地址開關(guān)元件 ASW0 ASW18，數(shù)據(jù)信號為16位，因此有16個數(shù)據(jù)開關(guān)元件DSWO ~ DSW15，每個開關(guān)元件都是由SPI控制信號SEN控制，當(dāng)SPI控制信號SEN 為1時，開關(guān)元件關(guān)閉，SPI地址信號端SADR
與地址信號端ADR
連通，SPI數(shù)據(jù)信號端SDATA
與數(shù)據(jù)信號端DATA
連通；當(dāng)SPI 控制信號SEN為O時，開關(guān)元件打開，SPI地址信號端SADR
與地址信 號端ADR
斷開連接，SPI數(shù)據(jù)信號端SDATA
與數(shù)據(jù)信號端
8DATA
斷開連接。
并行接口單元13，包括并行接口控制電路131、并行接口傳輸電路132。
并行接口控制電路131，根據(jù)并行接口片選信號CE、輸出使能信號OE 和寫使能信號WE，將并行地址信號端A
輸入的地址通過并行4妄口地址 信號端PADR
輸出，將并行接口數(shù)據(jù)信號端PDATA
輸入的數(shù)據(jù)通 過并行數(shù)據(jù)信號端DQ
輸出。并行接口控制電路131為本領(lǐng)域技術(shù)人員 所熟知的電路，在此即不展開說明。
并行接口傳輸電路132，由并行接口控制信號PEN控制并行接口地址信 號端PADR
與地址信號端ADR
的信號傳輸，以及數(shù)據(jù)信號端 DATA
與并行接口數(shù)據(jù)信號端PDATA
的信號傳輸。當(dāng)并行接口控制 信號PEN為有效的信號時(在本實施例中，PEN=1)，并行接口地址信號端 PADR
的信號傳輸?shù)降刂沸盘柖薃DR
,數(shù)據(jù)信號端DATA
的 信號傳輸?shù)讲⑿薪涌跀?shù)據(jù)信號端PDATA
。圖2所示的并行接口傳輸電路 132與SPI傳輸電路122的結(jié)構(gòu)基本相同，區(qū)別在于開關(guān)元件的控制信號不同， 并行接口傳輸電路132的各個開關(guān)元件都是由并行接口控制信號PEN控制， 當(dāng)并行接口控制信號PEN為1時，開關(guān)元件關(guān)閉，并行接口地址信號端 PADR
與地址信號端ADR
連通，并行接口數(shù)據(jù)信號端PDATA
與數(shù)據(jù)信號端DATA
連通；當(dāng)并行接口控制信號PEN為0時，開關(guān)元件 打開，并行接口地址信號端PADR
與地址信號端ADR
斷開連接， 并行接口數(shù)據(jù)信號端PDATA
與數(shù)據(jù)信號端DATA
斷開連4妻。
地址鎖存器14，將SPI單元12的SPI傳輸電路122或并行接口單元13 的并行接口傳輸電路132的地址信號端ADR
輸出的地址信號鎖存，并提 供給存儲陣列16。
數(shù)據(jù)鎖存器15，將存儲陣列16輸出的對應(yīng)于地址信號的數(shù)據(jù)信號鎖存， 并將鎖存的數(shù)據(jù)信號提供給SPI單元12的SPI傳輸電路122或并行接口單元13的并行接口傳輸電路132的數(shù)據(jù)信號端DATA
。
當(dāng)接口選擇信號SW為0時，主機通過SPI單元12訪問存儲設(shè)備，SPI 控制信號SEN為l,并行接口控制信號PEN為0。主機通過串行輸入信號端 SI將所要訪問的存儲陣列16的地址串行輸入到SPI控制電路121， SPI控制 電路121的SPI地址信號端SADR
并行輸出要訪問的存儲陣列16的地
連接到SPI地址信號端SADR
;存儲陣列16中對應(yīng)于要訪問的地址的數(shù) 據(jù)被讀出，輸出到SPI傳輸電路122的數(shù)據(jù)信號端DATA
,數(shù)據(jù)信號端 DATA
連接到SPI數(shù)據(jù)信號端SDATA
; SPI控制電路121將SPI數(shù) 據(jù)信號端SDATA
的數(shù)據(jù)通過串行輸出信號端SO傳送給主機。
當(dāng)接口選擇信號SW為1時，主機通過并行接口單元13訪問存儲設(shè)備， SPI控制信號SEN為0,并行接口控制信號PEN為1。主機通過并行地址信 號端A
將所要訪問的存儲陣列16的地址并行輸入到并行接口控制電路 131，并行接口控制電路131的并行接口地址信號端PADR
并行輸出要訪 問的存儲陣列16的地址；存儲陣列16的地址信號端通過并行接口傳輸電路 132的地址信號端ADR
連接到并行接口地址信號端PADR
;存儲陣 列16中對應(yīng)于要訪問的地址的數(shù)據(jù)被讀出，輸出到并行接口傳輸電路132的 數(shù)據(jù)信號端DATA
,數(shù)據(jù)信號端DATA
連接到并行接口數(shù)據(jù)信號端 PDATA
;并行接口控制電路131將并行4妄口數(shù)據(jù)信號端PDATA
的 數(shù)據(jù)通過并行數(shù)據(jù)信號端DQ
傳送給主機。
需要說明的是，本實施例是以存儲陣列16為只讀存儲器，主機可以通過 SPI或并行接口讀取存儲陣列16為例進行說明的，實際上，存儲陣列16也可 以為可讀寫存儲器，主機不僅可以通過SPI或并行接口對存儲陣列16進行讀 操作，同樣也可以通過SPI或并行接口對存儲陣列16進行寫操作。其中，讀 操作如上所述，寫操作中將地址送入存儲陣列16如上所述，將數(shù)據(jù)送入存儲陣列16如下所述SPI控制電路121將串行輸入信號端SI串行輸入的數(shù)據(jù)通 過SPI數(shù)據(jù)信號端SDATA
并行輸出；在SPI控制信號SEN為1時，SPI 傳輸電路122將SPI數(shù)據(jù)信號端SDATA
的數(shù)據(jù)信號輸出到數(shù)據(jù)信號端 DATA
。并行接口控制電路131將并行數(shù)據(jù)信號端DQ
并行輸入的 數(shù)據(jù)通過并行接口it據(jù)信號端PDATA
輸出；在并行接口控制信號PEN 為1時，并行接口傳輸電路132將并行接口數(shù)據(jù)信號端PDATA
的數(shù)據(jù)信 號輸出到數(shù)據(jù)信號端DATA
。
另外，本實施例中，SPI單元12的SPI片選信號CS、時鐘輸入信號SCLK、 串行輸入信號SI、串行輸出信號SO分別與并行接口單元13的并行接口片選 信號CE、寫使能信號WE、并行地址信號AO、并行數(shù)據(jù)信號DQO共用引腳， 這樣可以減少存儲設(shè)備的芯片封裝引腳，節(jié)省封裝面積。 第二實施例
圖3是本實施例的存儲設(shè)備的具體結(jié)構(gòu)示意圖，本實施例與圖2所示的 存儲設(shè)備的區(qū)別在于
本實施例的存儲設(shè)備的SPI傳輸電路122、并行接口傳輸電路132和SPI 控制電路121、并行接口控制電路131沒有集合在SPI單元12、并行接口單 元13中，而是分開設(shè)置。
另外，本實施例中，SPI單元120的SPI片選信號CS、時鐘輸入信號SCLK、 串行輸入信號SI、串行輸出信號SO也沒有與并行接口單元130的并行接口 片選信號CE、寫使能信號WE、并行地址信號AO、并行數(shù)據(jù)信號DQO共用 引腳。
第三實施例
圖4是本實施例的存儲設(shè)備的具體結(jié)構(gòu)示意圖，本實施例與圖3所示的 存儲設(shè)備的區(qū)別在于圖3所示的接口控制信號產(chǎn)生單元11、 SPI傳輸單元 122、并行接口傳輸單元132被圖4所示的地址和數(shù)據(jù)選擇單元17所替代。
ii地址和數(shù)據(jù)選擇單元17，由接口選擇信號SW選擇地址信號端ADR
與對應(yīng)的SPI地址信號端SADR
或并行接口地址信號端PADR
的信 號傳輸；由接口選擇信號SW選擇數(shù)據(jù)信號端DATA
與對應(yīng)的SPI數(shù)據(jù) 信號端SDATA
或并行接口數(shù)據(jù)信號端PDATA
的傳輸。
如圖4所示，地址和數(shù)據(jù)選擇單元17,包括19個地址選擇開關(guān)SWAO ~ SWA18和16個數(shù)據(jù)選擇開關(guān)SWD0-SWD15,每個選擇開關(guān)都是由接口選 擇信號SW控制，本實施例中，當(dāng)接口選擇信號SW為時，地址選擇開關(guān) SWAO ~ SWA18將SPI地址信號端SADR
與地址信號端ADR
連通， 數(shù)據(jù)選擇開關(guān)SWDO ~ SWD15將SPI數(shù)據(jù)信號端SDATA
與數(shù)據(jù)信號端 DATA
連接；當(dāng)接口選擇信號SW為1時，地址選擇開關(guān)SWA0 SWA18 將并行接口地址信號端PADR
與地址信號端ADR
連通，數(shù)據(jù)選擇 開關(guān)SWD0-SWD15將并行接口數(shù)據(jù)信號端PDATA
與數(shù)據(jù)信號端 DATA
連通。
本實施例的結(jié)構(gòu)相較于圖3來說，減少了電路元件的個數(shù)，簡化了電路 設(shè)計。
第四實施例
圖5是本實施例的存儲設(shè)備的基本結(jié)構(gòu)示意圖，本實施例與圖1所示的 存儲設(shè)備的區(qū)別在于本實施例的存儲設(shè)備還包括第三個接口，即內(nèi)部集成 電路總線(I2C， Inter-Integrated Circuit)單元18。由于存儲設(shè)備包括三個不 同的接口 ，因此需要2位接口選擇信號SWO、 SW1就可以確定選擇哪個接口 ， 例如，在接口選擇信號SWO為0、 SW1為0時，選擇SPI;在接口選擇信號 SWO為0、 SW1為1時，選擇并行接口；在4妻口選擇信號SWO為1、 SW1為 0時，選擇I2C。
接口控制信號產(chǎn)生單元110,根據(jù)輸入的接口選4奪信號SWO、 SW1，產(chǎn) 生分別對應(yīng)控制SPI單元12、并行接口單元13、 12C單元18的SPI控制信號SEN、并行接口控制信號PEN、 I2C控制信號正N。接口控制信號產(chǎn)生單元 11使SPI控制信號SEN、并行接口控制信號PEN、 12C控制信號IEN中只有 一個信號為有效的信號，本實施例中，設(shè)定有效的信號為1，在接口選4H言號 SWO為0、 SW1為0時，SPI控制信號SEN為1,并行接口控制信號PEN和 I2C控制信號IEN為0;在接口選擇信號SWO為0、 SW1為1時，并行接口 控制信號PEN為1 ， SPI控制信號SEN和I2C控制信號IEN為0;在接口選 擇信號SWO為1、 SWl為0時，I2C控制信號正N為1, SPI控制信號SEN 和并行接口控制信號PEN為0;在接口選擇信號SWO為1、 SWl為1時，SPI 控制信號SEN、并行接口控制信號PEN和I2C控制信號正N為0。
I2C單元18包括I2C控制電路和I2C傳輸電路(未圖示)，I2C控制電路 為本領(lǐng)域技術(shù)人員所熟知的電路，在此即不展開說明，12C傳輸電路與SPI傳 輸電路122、并行接口傳輸電路132的結(jié)構(gòu)基本相同，區(qū)別在于開關(guān)元件的控 制信號不同，I2C傳輸電路的各個開關(guān)元件是由I2C控制信號IEN控制。
綜上所述，上述技術(shù)方案將多種接口結(jié)合，即在存儲設(shè)備中設(shè)置多個接 口控制電路，通過接口選擇信號選擇對應(yīng)的主機與存儲設(shè)備連接的接口控制 電路。這樣無論主機具有串行接口還是并行接口，所述的存儲設(shè)備都可以與 主機直接連接，因此，上述的存儲設(shè)備具有通用性，應(yīng)用范圍廣。
另外，接口選擇信號輸入端可以與主機連接，主機可以通過設(shè)置接口選 擇信號選擇與存儲設(shè)備的數(shù)據(jù)傳輸方式，這樣的應(yīng)用方式可以使主機與存儲 設(shè)備的數(shù)據(jù)傳輸更具靈活性。
本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何 本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和 修改，因此本發(fā)明的保護范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1. 一種存儲設(shè)備，包括存儲陣列，其特征在于，還包括至少兩個接口控制電路；接口選擇信號輸入端，用于接收接口選擇信號，與所述接口選擇信號對應(yīng)的接口控制電路與所述存儲陣列連通，所述接口控制電路輸出的地址作為所述存儲陣列的地址輸入，所述存儲陣列輸出的對應(yīng)于所述地址的數(shù)據(jù)通過所述接口控制電路輸出。
2. 根據(jù)權(quán)利要求1所述的存儲設(shè)備，其特征在于，所述對應(yīng)于所述接口選 擇信號的接口控制電路輸出的數(shù)據(jù)作為所述存儲陣列的數(shù)據(jù)輸入。
3. 根據(jù)權(quán)利要求1或2所述的存儲設(shè)備，其特征在于，還包括 接口控制信號產(chǎn)生單元，根據(jù)接口選擇信號，產(chǎn)生對應(yīng)于各個接口控制電路的接口控制信號；至少兩個接口傳輸電路，在所述接口控制信號的控制下，實現(xiàn)所述對應(yīng) 于接口選擇信號的接口控制電路與所述存儲陣列的連通。
4. 根據(jù)權(quán)利要求3所述的接口選擇電路，其特征在于，所述接口傳輸電路 包括對應(yīng)連接接口控制電路的接口地址信號端和存儲陣列的地址信號端的 地址開關(guān)元件，對應(yīng)連接接口控制電路的接口數(shù)據(jù)信號端和存儲陣列的數(shù)據(jù) 信號端的數(shù)據(jù)開關(guān)元件，所述地址開關(guān)元件和數(shù)據(jù)開關(guān)元件由接口控制信號 控制。
5. 根據(jù)權(quán)利要求3所述的存儲設(shè)備，其特征在于，所述接口控制電路與對 應(yīng)的接口傳輸電路構(gòu)成接口單元。
6. 根據(jù)權(quán)利要求1或2所述的存儲設(shè)備，其特征在于，還包括地址和數(shù) 據(jù)選擇單元，在所述接口選擇信號的控制下，實現(xiàn)所述對應(yīng)于接口選擇信號 的接口控制電路與所述存儲陣列的連通。
7. 根據(jù)權(quán)利要求6所述的存儲設(shè)備，其特征在于，所述地址和數(shù)據(jù)選擇單 元包括對應(yīng)連接存儲陣列的地址信號端和各個控制電路的接口地址信號端的地址選擇開關(guān)，對應(yīng)連接存儲陣列的數(shù)據(jù)信號端和各個接口控制電路的接 口數(shù)據(jù)信號端的數(shù)據(jù)選擇開關(guān)，所述地址選擇開關(guān)和數(shù)據(jù)選擇開關(guān)由接口選 擇信號控制。 '
8. 根據(jù)權(quán)利要求1所述的存儲設(shè)備，其特征在于，所述一個接口控制電路的接口地址信號端與另 一個接口控制電路的接口地址信號端共用引腳。
9. 根據(jù)權(quán)利要求1或8所述的存儲設(shè)備，其特征在于，所述一個接口控制 電路的接口數(shù)據(jù)信號端與另 一個接口控制電路的接口數(shù)據(jù)信號端共用引腳。
全文摘要
一種存儲設(shè)備，包括存儲陣列，至少兩個接口控制電路，用于接收接口選擇信號的接口選擇信號輸入端，與所述接口選擇信號對應(yīng)的接口控制電路與所述存儲陣列連通，所述接口控制電路輸出的地址作為所述存儲陣列的地址輸入，所述存儲陣列輸出的對應(yīng)于所述地址的數(shù)據(jù)通過所述接口控制電路輸出。無論主機具有串行接口還是并行接口，所述的存儲設(shè)備都可以與主機直接連接，因此，本發(fā)明所公開的存儲設(shè)備具有通用性，應(yīng)用范圍廣。
文檔編號G11C7/10GK101499312SQ20081003327
公開日2009年8月5日 申請日期2008年1月30日 優(yōu)先權(quán)日2008年1月30日
發(fā)明者林 施 申請人:上海慧翰信息技術(shù)有限公司