專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，尤其涉及一種有效用于具有由靜態(tài) 降低技術(shù)的^效技術(shù)。、 、" J > 、、；"
背景技術(shù)：
作為在靜態(tài)型存儲單元的源極線上設(shè)置電位控制電路，存儲單元 在待機時通過上述電位控制電路把源極電位作為中間電位來減低泄
漏電流的例子，有日本特開2004-206745號公報。另外，作為在存 儲單元的電源線或接地線中的一方設(shè)置追加MOSFET，存儲單元在待 機狀態(tài)時形成反映構(gòu)成存儲單元的交叉反饋電路的MOSFET的閾值 電壓變動的一方或者雙方的偏置電壓，從而進行控制的例子，有日本 特開2006 - 073065號公報。日本特開2004- 206745號公報日本特開2006 - 073065號公報

發(fā)明內(nèi)容
在上述專利文獻1中，把上述源極電位作為中間電位的電位控制 電路，為了抑制接地電位側(cè)的源極線的電位上升而采用二極管形態(tài)的 N溝道MOSFET或者為了抑制電源電壓側(cè)的源4及電位的電位降^f氐而 采用二才及管形態(tài)的P溝道MOSFET。因此，與構(gòu)成電位控制電路 MOSFET相對應(yīng)的導(dǎo)電型MOSFET的閾值電壓由于工藝標(biāo)準(zhǔn)離差而 發(fā)生較大變動時，上述中間電位也與其對應(yīng)變大。用N溝道MOSFET 的例子進行說明，則存儲單元的N溝道MOSFET與構(gòu)成上述電位控 制電路的N溝道MOSFET的閾值電壓均變大時，存儲單元中由于N溝道MOSFET的閾值電壓的上升，用于維持導(dǎo)通狀態(tài)所需的N溝道 MOSFET的柵極、源極之間的電壓將變大。與此相對，構(gòu)成上述電位 控制電^^的N溝道MOSFET,存在將會向^f吏源4 L線的中間電位變大 而使在上述導(dǎo)通狀態(tài)所需的柵極、源極之間的電壓變小的方向工作的 問題。這樣一來，在專利文獻1的技術(shù)中，在由于MOSFET的工藝 標(biāo)準(zhǔn)離差使閾值電壓的變動變大的情況下，在數(shù)據(jù)保持特性方面會出 現(xiàn)問題。
上述專利文獻2中，使流過將二極管形態(tài)的P溝道MOSFET串 聯(lián)連接而得到的電路的電流與流過將二極管形態(tài)的N溝道MOSFET 和P溝道MOSFET串聯(lián)連接而得到的電路的電流在電阻中流動而形 成偏置電壓，從而形成補償工藝標(biāo)準(zhǔn)離差那樣的偏置電壓?？墒?，為 了使在上述那樣的MOSFET串聯(lián)電路中形成的電流在電阻中流動而 得到偏置電壓，除需要上述2個串聯(lián)鏈接的P溝道MOSFET、以及串 聯(lián)連4妄的上述P溝道MOSFET和N溝道MOSFET的閾值電壓之外， 為了在上述電阻中產(chǎn)生上述偏置電壓以上的大電壓而需要大的工作 電壓。所以，存在工作下限電壓將被限定為產(chǎn)生上述偏置電壓所需的 較大電壓的問題。
本發(fā)明的 一個目的在于提供一種以簡單的結(jié)構(gòu)謀求待機時的消 耗電流的降低的半導(dǎo)體器件。本發(fā)明的上述及其他目的以及新的特 征，將從本說明書的記載和附圖而得到明確。
本發(fā)明申請中公開的一個實施例如下。具有存儲單元陣列，該存 儲陣列具有設(shè)置在多條字線和多條互補位線的交叉部的多個CMOS
靜態(tài)型存儲單元。上述存儲單元陣列以并列方式設(shè)置了開關(guān) MOSFET、形成二極管形態(tài)的第一導(dǎo)電型和第二導(dǎo)電型的MOSFET， 其中開關(guān)MOSFET位于構(gòu)成多個靜態(tài)型存儲單元的第一和第二 CMOS倒相電路所具有的第一導(dǎo)電型MOSFET的源極所連接的第一 源極線和與其對應(yīng)的第一電源線之間，在第一工作模式時被置于截止 狀態(tài)，與上述第一工作模式不同的第二工作模式時被置于導(dǎo)通狀態(tài)。 構(gòu)成上述第一和第二 CMOS倒相電路的第二導(dǎo)電型MOSFET的源極所連接的第二源極線，連接在與其相對應(yīng)的上述第二電源線上。
本發(fā)明申請中公開的另外一個實施例如下。具有通過提供第一電 源電壓和第二電源電壓而而被置于可工作狀態(tài)的第一電路塊和第二 電路塊以及電源控制電路。上述第一電路塊在處于第一工作模式時， 通過來自上述電源控制電路的控制信號關(guān)斷上述第一電源電壓或第 二電源電壓，在處于與上述第一工作模式不同的第二工作模式時，被 提供上述第一電源電壓和第二電源電壓。上述第二電路塊在上述第一 工作模式和第二工作模式時，被提供上述第一電源電壓和上述第二電 源電壓。上述第二電路塊具有存儲單元陣列，該存儲單元陣列具有設(shè)
置在多條字線和多條互補位線的交叉部的多個CMOS靜態(tài)型存儲單 元。上述存儲單元陣列以并列方式設(shè)置了開關(guān)MOSFET、形成二極管 形態(tài)的第一導(dǎo)電型和第二導(dǎo)電型的MOSFET，其中開關(guān)MOSFET在 構(gòu)成多個靜態(tài)型存儲單元的第一和第二 CMOS倒相電路所具有的第 一導(dǎo)電型MOSFET的源極所連接的第一源極線和與其對應(yīng)的第一電 源線之間，在第一工作模式時被置于截止?fàn)顟B(tài)，在與上述第一工作模 式不同的第二工作模式時被置于導(dǎo)通狀態(tài)。構(gòu)成上述第一和第二
CMOS倒相電路的第二導(dǎo)電型MOSFET的源極所連接的第二源極線， 連接在與其相對應(yīng)的上述第二電源線上。
依照P溝道MOSFET和N溝道MOSFET中的任一個較小的閾值
電壓，使靜態(tài)型存儲單元的源極電位作為中間電位，因此，能夠使泄
漏電流的降低和數(shù)據(jù)保持同時成立。能夠?qū)崿F(xiàn)含有邏輯電路等和
SRAM的半導(dǎo)體器件的低功耗。


圖1是表示安裝在本發(fā)明的半導(dǎo)體器件上的SRAM的存儲單元 陣列部的 一 個實施例的概略框圖。
圖2是表示圖1的存儲單元MC的一個實施例的電路圖。
圖3是表示圖1的存儲單元陣列部的一個實施例的阱配置圖。
圖4是表示圖1中的1個存儲單元MC和源極線控制電路的電路圖。
圖5是用于說明本發(fā)明的源極線控制電3各的工作的波形圖。
圖6是表示本發(fā)明的SRAM的一個實施例的整體電路圖。
圖7是表示本發(fā)明的SRAM中的存儲單元陣列部的另外一個實
施例的相克略框圖。
圖8是表示本發(fā)明的SRAM中的半導(dǎo)體集成電路器件的一個實
施例的框圖。
具體實施例方式
圖1示出了安裝在本發(fā)明的半導(dǎo)體器件上的靜態(tài)型RAM(以下 稱為SRAM)的存儲單元陣列部的一個實施例的概略框圖。存儲單元 陣列是多個存儲單元MC在字線和互補位線的交叉部配置成矩陣狀而 構(gòu)成的。圖1中，作為代表，在字線方向(橫方向)上例示性地示出 了 6個存儲單元MC、在位線方向(縱方向)上例示性地示出了 6個 存儲單元MC。
圖2是示出了存儲單元MC的一個實施例的電路圖。第一CMOS 倒相電路和第二 CMOS倒相電路的輸入和輸出交叉連接而構(gòu)成了鎖 存電路，其中第一 CMOS倒相電路由N溝道MOSFET Q10和P溝道 MOSFET Q12構(gòu)成，第二 CMOS倒相電路由N溝道MOSFET Qll和 P溝道MOSFET Q13構(gòu)成。在這個實施例中，電源電壓VDD被提供 給P溝道MOSFETQ 12和P溝道MOSFETQ 13的源極。N溝道MOSFET Q10和N溝道MOSFET Qll的源極與源極線VSS-CEL連接。在上述 鎖存電路的一個輸入輸出節(jié)點Nl和非倒相(true)位線BL之間設(shè)有 N溝道MOSFETQ14。在上述鎖存電路另 一側(cè)的輸入輸出節(jié)點N2和 倒相(bar)位線/BL之間設(shè)有N溝道MOSFETQ15。上述N溝道 MOSFETQ14和N溝道MOSFETQ15的柵才及與字線WL連接。
上述存儲單元MC在中央部分配置了 P溝道MOSFET Q12和P 溝道MOSFET Q13、以及上述交叉連接的輸入輸出節(jié)點Nl和N2。 這些電路部分形成于N阱NWEL。挾持上述N阱NWEL、左右如斜線所劃那樣設(shè)置P阱PWEL。在左右的P阱PWEL中分別設(shè)置了上述 N溝道MOSFET Q10和N溝道MOSFET Q14以及N溝道MOSFET Qll和N溝道MOSFET Q15。
在圖1中，多個上述圖2所示的存儲單元MC構(gòu)成存儲單元陣列， 上述N溝道MOSFET (Q10, Qll )的源極與源極線VSS-CEL公共 連接。在這個源極線VSS-CEL上設(shè)有源極線控制電路。源極線控制 電路由MOSFET Ql ~MOSFET Q3構(gòu)成。N溝道MOSFET Ql設(shè)置在 源極線VSS-CEL和電路接地線VSS (或稱GND )之間，由控制信號 SW進行開關(guān)控制。N溝道MOSFET Q2是柵極和漏極均與上述源極 線VSS-CEL公共連接從而形成二極管形態(tài)。同樣，P溝道MOSFET Q3 是柵極和漏極與接地線VSS公共地連接從而形成二極管形態(tài)。
圖3示出了圖1的存儲單元陣列部的一個實施例的阱配置圖。形 成有存儲單元MC的N溝道MOSFET和P溝道MOSFET的N阱 NWEL與P阱PWEL，在位線方向(縱方向)排列的存儲單元MC中 公用。并且，N阱NWEL中左右鄰接的部件:帔公用化。電路的接地 電位VSS提供給上述存儲單元陣列部的P阱PWEL。電源電壓VDD 提供給上述存儲單元陣列部的N阱NWEL。
形成有上述源極線控制電路的P溝道MOSFETQ3的N阱NWEL， 如上述存儲單元陣列部的P阱PWEL那樣，不是與電源電壓VDD連 接，而是與MOSFET Q3的源極即上述圖1的源極線VSS-CEL連接。 上述源極線控制電路的N溝道MOSFETQ1和MOSFETQ2，對形成有 該N溝道MOSFETQ1和MOSFETQ2的P阱PWEL提供電路的接地 電壓VSS。因此，這些MOSFET Ql和MOSFETQ2可以形成在相同 的P阱PWEL上，也可以在形成上述存儲單元MC的N溝道MOSFET 的P阱PWEL上形成。
圖4示出了 1個存儲單元MC和源極線控制電路的電路圖。存儲 單元陣列的1個存儲單元MC例如同圖所示的那樣，在上述鎖存電路 保持有高電平(H)和低電平(L)。在第一 CMOS倒相電路中，因 為P溝道MOSFET Q12處于導(dǎo)通狀態(tài)，所以處于截止?fàn)顟B(tài)的MOSFETQ10中產(chǎn)生泄漏電流，這個泄漏電流流入上述接地線VSS-CEL。同樣， 在第二 CMOS倒相電路中，因為N溝道MOSFET Q11處于導(dǎo)通狀態(tài)， 所以處于截止?fàn)顟B(tài)的P溝道MOSFET Q13中產(chǎn)生泄漏電流，這個泄 漏電流流入上述接地線VSS-CEL。另夕卜，當(dāng)?shù)瓜辔痪€/BL為高電平時， 字線WL為低電平的非選擇狀態(tài)，在處于截止?fàn)顟B(tài)的MOSFET Q15 中產(chǎn)生泄漏電流，從而通過上述MOSFET Qll流入上述接地線 VSS-CEL。
圖5中示出了用于說明本發(fā)明的源極線控制電路的工作的波形 圖。含有上述存儲單元陣列在內(nèi)的SRAM或者含有SRAM的半導(dǎo)體 器件本身在待機狀態(tài)時，上述控制信號SW從高電平變成低電平。這 樣的結(jié)果使上述MOSFET Ql從導(dǎo)通狀態(tài)變成截止?fàn)顟B(tài)。存儲單元陣 列的存儲單元MC,分別在上述鎖存電路中產(chǎn)生例如圖4所示那樣的 泄漏電流，該泄漏電流流入上述接地線VSS-CEL。因為不僅在一個存 儲單元MC中產(chǎn)生泄漏電流，而是在存儲單元陣列中的許多存儲單元 MC產(chǎn)生泄漏電流，所以流入上述4妄地線VSS-CEL的電流變?yōu)闊o法 忽略的電流。
在上述接地線VSS-CEL上連接有如上述那樣的許多存儲單元 MC的N溝道MOSFET的源;敗，并且由于它們互相連接的布線乂人而 存在寄生電容。如上述那樣，當(dāng)MOSFETQ1處于截止?fàn)顟B(tài)時，由于 上述泄漏電流而使上述寄生電容被充電，從而使電壓上升。
在圖5的(A )的例子中，在N溝道MOSFET Q2的閾值電壓VthN 和P溝道MOSFET的閾值電壓VthP相等時，源極線VSS-CEL達到 上述閾值電壓VthN ( = VthP)時，上述MOSFET Q2、 MOSFET Q3 處于導(dǎo)通狀態(tài)而4吏上述泄漏電流流入接地線VSS，因此由于上述泄漏 電流導(dǎo)致的電位上升受到限制，與上述闊值電壓VthN ( =VthP)相 對應(yīng)而成為恒定電位。上述P溝道MOSFETQ3因為源才及和作為襯底 柵極的N阱NWEL公共連接，因此即使提供給源極的源極線VSS-CEL 的電位是中間電位，也不會對源極和襯底柵極施加反饋偏壓。因此， 上述源極線VSS-CEL達到上述闊值電壓VthP時，P溝道MOSFET Q3變成導(dǎo)通狀態(tài)。
在圖5的(B)的例子中，P溝道MOSFET Q3的閾值電壓VthP 比N溝道MOSFETQ2的閾值電壓VthN大(VthN〈VthP)時，源極 線VSS-CEL達到上述閾值電壓VthN后，MOSFETQ2處于導(dǎo)通狀態(tài) 使上述泄漏電流流入接地線VSS，因此由于上述泄漏電流導(dǎo)致的電位 上升受到限制，與上述閾值電壓VthN相對應(yīng)而變?yōu)楹愣娢弧?br> 在圖5的(C )的例子中，N溝道MOSFET Q2的閾值電壓VthN 比P溝道MOSFET Q3的閾值電壓VthP大(VthP〈VthN)時，源極 線VSS-CEL達到上述閾值電壓VthP后，MOSFET Q3處于導(dǎo)通狀態(tài) 使上述泄漏電流流入接地線VSS,因此由于上述泄漏電流導(dǎo)致的電位 上升受到限制，與上述閾值電壓VthP相對應(yīng)而變?yōu)楹愣娢弧?br> 在該實施例的源極線控制電路中，能依照N溝道MOSFET Q2、 P溝道MOSFET Q3中閾值電壓較小的一者限制源極線VSS-CEL的電 位。例如上述那樣以N溝道MOSFET的例子說明，則存儲單元的N 溝道MOSFET與構(gòu)成上述源極線控制電路的N溝道MOSFET的閾值 電壓均變大，則在存儲單元中由于N溝道MOSFET的閾值電壓的上 升，為了維持導(dǎo)通狀態(tài)所需的N溝道MOSFET的柵極、源極之間的 電壓將變大。與此相對，在上述源極線控制電路中，對上述N溝道 MOSFET的閾值電壓增大沒有影響，如圖5的(C)所示那樣，利用 P溝道MOSFET的闞值電壓來限制源極線VSS-CEL的上升。相反， 即使P溝道MOSFET的閾值電壓因工藝標(biāo)準(zhǔn)離差而變大，則如圖5 (B)所示那樣，利用N溝道MOSFETQ2的閾值電壓也將限制源極 線VSS-CEL的上升。
在由N溝道MOSFET和P溝道MOSFET構(gòu)成的CMOS電路中， N溝道MOSFET的閾值電壓與P溝道MOSFET的閾值電壓在完全無 關(guān)地產(chǎn)生標(biāo)準(zhǔn)離差的情況下，N溝道MOSFET的閾值電壓變大的概 率是1/2,但N溝道MOSFET與P溝道MOSFET這兩者均變成大閾 值電壓的概率僅為1/4，從而能減輕對存儲單元的數(shù)據(jù)保持性所帶來 的影響。利用以上述的閾值電壓VthN和VthP中較'J、一者所設(shè)定的源極線VSS-CEL，在存儲單元MC中設(shè)定電源電壓VDD以進行數(shù)據(jù) 保持動作，從而能夠兼顧泄漏電流的降低和數(shù)據(jù)保持動作。
當(dāng)將上述源極線VSS-CEL的中間電壓中的、存儲單元MC中數(shù) 據(jù)保持動作所需的電源電壓作為VDD，時，當(dāng)比SRAM工作時的電源 電壓VDD小的情況下，也可以是除在上述待機狀態(tài)時利用上述控制 信號SW使M0SFETQ1 ( Q4 )處于截止?fàn)顟B(tài)之外，使存儲單元陣列 的電源電壓VDD像上述VDD，那樣降低。因此，在后面圖8中示出 的半導(dǎo)體集成電路器件中，在電源控制電路SWC上設(shè)有形成上述 VDD，的降壓電源電^^。
并且，形成在上述存儲單元陣列上的N溝道MOSFET所形成的 P阱電位，#1施加電^各的接地電位VSS。與此相對，上述N溝道 MOSFETQ的源極與源極線VSS-CEL連接，在上述待機狀態(tài)時，利 用源極線控制電路而變成中間電位(例如VthN等)，因此如上述那 樣，存儲單元MC中，源極和襯底柵極被施加反饋偏壓，能夠謀求泄 漏電流的降4氐。
圖6中示出了本發(fā)明的靜態(tài)型RAM的一個實施例的整體電路圖。 靜態(tài)型RAM包括存儲單元陣列、設(shè)置在該存儲單元陣列的周邊電路 的地址選擇電路、讀出電路以及寫入電路等。
作為存儲單元陣列，以三條字線WL1 ~ WL3;三對互補位線BLO、 /BL0~BL2、 /BL2;以及設(shè)于它們交點上的9個存4諸單元MC作為代 表而進行示例。上述存儲單元MC包括上述圖2所示的N溝道 MOSFET Q10、 N溝道MOSFET Qll與P溝道MOSFET Q12、 P溝道 MOSFET Q13構(gòu)成的2個CMOS倒相電路的輸入和輸出交叉連接而 成的鎖存電路；以及設(shè)置在該鎖存電路的一對輸入輸出節(jié)點與位線 BL、 /BL之間的N溝道MOSFET Q14、 N溝道MOSFET Q15構(gòu)成的 選擇開關(guān)。
沒有特別的限制，但實際中的存儲單元陣列在一條字線WL上設(shè) 置256個存儲單元。因此、互補位線BL、 /BL由BLO、 /BL0~BL255、 /BL255那樣的256對位線構(gòu)成。例如，在一對位線BL、 /BL上設(shè)置256個存儲單元。因此，字線由WL0 WL255那樣的256條構(gòu)成。在 上述各位線BL、 /BL上設(shè)置了沒有圖示的預(yù)充電和均壓電路。該預(yù) 充電和均壓電3各例如由向互補位線BL、 /BL施予電源電壓這樣的預(yù) 充電電壓的P溝道MOSFET與在上述互補位線BL、 /BL之間短路的 P溝道MOSFET構(gòu)成。另外，也可以是，在互補位線BL、 /BL與電 源端子之間設(shè)置柵極和漏極交叉連接而成的P溝道MOSFET作為上 拉(pull-up ) MOSFET。通過這個上拉MOSFET來防止讀出時高電平 側(cè)^[立線的下降。
沒有特別的限制，但上述256對位線，通過構(gòu)成由P溝道MOSFET 形成的讀出用列開關(guān)YS的P溝道MOSFET Q20、 Q21、 Q22、 Q23 以及Q24、 Q25等，與64對互補的讀出數(shù)據(jù)線CB、 /CB連接。 一條 讀出數(shù)據(jù)線CB、 /CB與4對位線BL、 /BL中的至少一條連接。在上 述讀出數(shù)據(jù)線CB、 /CB上設(shè)有讀出放大器SA。讀出放大器SA包括 CMOS鎖存電路和N溝道MOSFET Q30，其中CMOS鎖存電路由P 溝道MOSFET Q28、 P溝道MOSFET Q29與N溝道MOSFET Q26、 N溝道MOSFET Q27構(gòu)成的2個CMOS倒相電路的輸入和輸出交叉 連接而成，N溝道MOSFET Q30設(shè)置在上述CMOS鎖存電路的N溝 道MOSFET的源極與電路的接地電位VSS上。與上述讀出數(shù)據(jù)線CB 、 /CB如上述那樣設(shè)置64對相對應(yīng)，讀出放大器SA也總體設(shè)有64個。
將定時產(chǎn)生電路形成的讀出放大器選擇信號sac提供給激活上述 讀出放大器SA的N溝道MOSFET Q30的沖冊才及。讀出方文大器SA通過 上述選擇信號sac而激活，放大讀出數(shù)據(jù)線CB、 /CB的信號。上述讀 出放大器SA的放大信號例如傳給輸出鎖存電路，通過輸出電路OB 形成輸出信號dout。
在這個實施例中，沒有特別限制，但能夠有選擇地進行如下動作， 即全部激活上述64個讀出》文大器SA而輸出由64位構(gòu)成的讀出信 號的讀出動作、激活上述64個讀出放大器SA中的32個而輸出由32 位構(gòu)成的讀出信號的讀出動作、或者激活上述64個讀出放大器SA中 的16個而輸出由16位構(gòu)成的讀出信號的讀出動作。上述讀出放大器選擇信號sac對應(yīng)上述三種讀出動作而進行讀出放大器SA等的控制。
在這個實施例中，在各位線對BL、 /BL上設(shè)有讀出放大器WA。 這些讀出放大器，與上述讀出動作對應(yīng)，將提供給寫入用數(shù)據(jù)線的寫 入信號提供給上述位線對BL、 /BL。如上述那樣，不經(jīng)由列開關(guān)設(shè)置 上述讀出放大器WA,所以各讀出放大器進行選擇激活上述的64位 線、32位線或者16位線等的數(shù)據(jù)單位的寫入。這樣的縱向開關(guān)YS 和讀出放大器SA的選擇動作、讀出放大器WA的選擇動作通過來自 控制電路CTRL的信號而進行。
上述256條組成的字線WL中的 一條通過接受由解碼器電路DEC 形成的選擇信號的字線驅(qū)動器WDR來進行選擇。解碼器電路DEC 接受由定時生成電路形成的定時信號和地址信號，形成上述字線的選 擇信號、列選擇信號。并且，在上述待機工作等的工作模式中，與地 址信號沒有關(guān)系地將所有字線設(shè)成非選擇水平。在解碼器電路中形成 的列選擇信號，通過控制電路CTRL所具備的邏輯電路，進行與上述 32位工作、16位工作和8位工作對應(yīng)的選擇動作。
這個實施例的SRAM具備多個上述256 x 256的存儲單元陣列， 這些存儲陣列分別設(shè)置了上述的地址選擇電路、讀出放大器SA、驅(qū) 動WA。并且，用于使待機時的泄漏電流降低的上述源極線控制電路 也與上述多個存儲單元陣列分別對應(yīng)而設(shè)置多個。
圖7中示出了本發(fā)明的SRAM中的存儲單元陣列部的另外一個 實施例的概略框圖。這個實施例中，存儲單元MC的P溝道MOSFET Q12、 MOSFET Q13的源極與源極線VDD-CEL連接，電路的接地 電壓VSS提供給存儲單元MC的N溝道MOSFET Q10、MOSFET Ql 1 的源極。上述源極線VDD-CEL上設(shè)有源極線控制電路。源極線控 制電路由MOSFET Q4 ~ MOSFETQ6構(gòu)成。P溝道MOSFET Q4設(shè)置 在源極線VDD - CEL和電源電壓VDD之間，由控制信號/SW進行開 關(guān)控制。P溝道MOSFET Q5是柵極與漏極均與上述源極線VDD-CEL公共連接而形成二極管形態(tài)。同樣，N溝道MOSFET Q6是柵極 和漏極與電路的電源電壓VDD公共連接而形成二極管形態(tài)。上述源極線控制電路的N溝道MOSFET Q6所形成的P阱PWEL, 如上述存儲單元陣列部的P阱PWEL那樣，并不是連接電源電壓 VDD,而是與上述MOSFETQ6的源極即上述源極線VDD - CEL連接。 上述源極線控制電路的P溝道MOSFET Q4和MOSFET Q5所形成的 N阱NWEL被提供電源電壓VDD。因此，這些MOSFETQ4和MOSFET Q5既可以形成在同樣的N阱NWEL上，也可以形成在上述存儲單元 MC的P溝道MOSFET被形成的N阱NWEL上。
圖8中示出了本發(fā)明的半導(dǎo)體集成電路器件(半導(dǎo)體器件)的一 個實施例的框圖。在圖8中，沒有特別的限制，通過2個種類的電源 電壓VCC和VDD進行工作。沒有特別的限制，電源電壓VCC取為 3.3V那樣的較高電壓，電源電壓VDD取為1.2V那樣的較低電壓。 上述較高的電源電壓VCC和與其對應(yīng)的接地電壓VSS，提供給設(shè)置 在芯片周邊的1/0(輸入輸出)緩存器。上述較低的電源電壓VDD和 與其對應(yīng)的接地電壓VSS,提供給VDD系統(tǒng)邏輯電路1、 VDD系統(tǒng) 邏輯電路2、 VDD系統(tǒng)RAM和電源控制電路SWC。上述VDD系統(tǒng) 邏輯電路1和VDD系統(tǒng)邏輯電路2通過電源開關(guān)Sl和S2被選擇性 地提供電路的接地電壓VSS。與此相對VDD系統(tǒng)RAM沒有設(shè)置那 樣的電源開關(guān)，始終提供電源電壓VDD和接地電壓VSS。另外，上 述電源控制電路SWC也始終3皮提供電源電壓VDD和接地電壓VSS。
VDD系統(tǒng)邏輯電路1和VDD系統(tǒng)邏輯電路2，由于在半導(dǎo)體集
Sl和S2處于截止?fàn)顟B(tài)，從而降低待機狀態(tài)下的泄漏電流。與此相對， 上述VDD系統(tǒng)RAM因為必須進行數(shù)據(jù)保持動作，所以不能設(shè)置上 述VDD系統(tǒng)邏輯電路1和VDD系統(tǒng)邏輯電路2那樣的開關(guān)Sl和S2。 所以，VDD系統(tǒng)RAM設(shè)置上述那樣的源極線控制電路來i某求待機狀 態(tài)下的存儲單元MC中泄漏電流的降低。在上述電源控制電路SWC 所形成的控制信號SW也提供給上述VDD系統(tǒng)RAM,作為上述源極 線控制電路的控制信號。上述VDD系統(tǒng)邏輯電路1、 VDD系統(tǒng)邏輯 電路2與VDD系統(tǒng)RAM之間設(shè)置了微輸入輸出電路|a IO。微輸入輸出電路WlO是用于防止VDD系統(tǒng)邏輯電路1或VDD系統(tǒng)邏輯電 路2電源關(guān)斷時的不穩(wěn)定電平的傳播。
以上，基于上述實施方式具體說明了本發(fā)明者完成的發(fā)明，但本 發(fā)明并不限于上述實施模式，可在不脫離其宗旨的范圍進行各種變 更。例如，存儲單元陣列的阱結(jié)構(gòu)可以采取各種實施模式。構(gòu)成源極 線控制電路的N溝道MOSFET和P溝道MOSFET也可以在每個字線 方向或位線方向的存儲單元中分散設(shè)置。在這樣分散設(shè)置MOSFET 的情況下，利用源極線VSS-CEL或VDD-CEL中的布線電阻，能 夠防止存儲單元陣列上配置的如256 x256那樣的存儲單元中其源極 電壓變化變得不均勻。特別是，能夠使從待機狀態(tài)變成有效狀態(tài)時的 響應(yīng)性的速度提高。本發(fā)明能夠廣泛用于SRAM和裝載SRAM的半 導(dǎo)體器件。
權(quán)利要求
1.一種半導(dǎo)體器件，其中包括存儲單元陣列，該存儲單元陣列具有設(shè)置在多條字線和多條互補位線的交叉部的多個靜態(tài)型存儲單元，上述靜態(tài)型存儲單元包括輸入和輸出交叉連接的第一CMOS倒相電路和第二CMOS倒相電路，以及設(shè)置在上述第一CMOS倒相電路和第二CMOS倒相電路的輸入端子與對應(yīng)的上述互補位線之間、柵極與對應(yīng)的上述字線相連接的選擇開關(guān)MOSFET，上述存儲單元陣列包括第一源極線和第二源極線，分別連接著構(gòu)成上述第一CMOS倒相電路和第二CMOS倒相電路的N溝道MOSFET和P溝道MOSFET的源極，其中上述第一CMOS倒相電路和第二CMOS倒相電路構(gòu)成上述多個靜態(tài)型存儲單元；開關(guān)MOSFET，設(shè)置在上述第一源極線和與其相對應(yīng)的第一電源線之間，在第一工作模式時被置于截止?fàn)顟B(tài)，在與上述第一工作模式不同的第二工作模式時被置于導(dǎo)通狀態(tài)；N溝道MOSFET，設(shè)置在上述第一源極線和上述第一電源線之間，源極與形成有該N溝道MOSFET的P阱連接，漏極和柵極連接而形成二極管形態(tài)；以及P溝道MOSFET，設(shè)置在上述第一源極線和上述第一電源線之間，源極與形成有該P溝道MOSFET的N阱連接，漏極和柵極連接而形成二極管形態(tài)，上述第二源極線連接在與其相對應(yīng)的上述第二電源線上。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述第一源極線與構(gòu)成上述靜態(tài)型存儲單元的上述第一 CMOS 倒相電^各和第二 CMOS倒相電路的N溝道MOSFET的源極連4妾，上述開關(guān)MOSFET是N溝道MOSFET，上述第 一 電源線被提供電路的接地電位，上述第二源極線與構(gòu)成上述靜態(tài)型存儲單元的上述第一 CMOS倒相 電路和第二 CMOS倒相電路的P溝道MOSFET的源極連接，并被提供 正的電源電壓。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于 上述第一源極線與構(gòu)成上述靜態(tài)型存儲單元的上述第一 CMOS倒相電路和第二 CMOS倒相電路的P溝道MOSFET的源極連接， 上述開關(guān)MOSFET是P溝道MOSFET， 上述第 一 電源線被提供正的電源電壓，上述第二源極線與構(gòu)成上述靜態(tài)型存儲單元的上述第一 CMOS 倒相電路和第二 CMOS倒相電路的N溝道MOSFET的源極連接，并 被提供電路的接地電位。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述第一工作模式為不進行上述靜態(tài)型存儲單元的寫入和讀出動作的待機狀態(tài)，上述第二工作模式是能夠進行上述靜態(tài)型存儲單元的寫入或讀出動作的有效狀態(tài)。
5. —種半導(dǎo)體器件，其中包括通過提供第一電源電壓和第二電源電壓而被置于可工作狀 態(tài)的第一電路塊和第二電路塊；以及電源控制電路，上述第一電路塊在處于第一工作模式時，通過來自上述電源控制 電路的控制信號而被關(guān)斷上述第一電源電壓或第二電源電壓，并在處 于與上述第一工作模式不同的第二工作模式時，被提供上述第一電源 電壓和第二電源電壓，上述第二電路塊在處于上述第一工作模式和第二工作模式時，被 提供上述第一電源電壓和第二電源電壓，上述第二電路塊具有存儲單元陣列，該存儲單元陣列具有設(shè)置在 多條字線和多條互補位線的交叉部上的多個靜態(tài)型存儲單元，上述靜態(tài)型存儲單元包括輸入和輸出交叉連接的第一 CMOS倒 相電3各和第二 CMOS倒相電路，以及設(shè)置在上述第一 CMOS倒相電路和第二 CMOS倒相電路的輸入端子與對應(yīng)的上述互補位線之間、 柵極與對應(yīng)的上述字線相連接的選擇開關(guān)MOSFET, 上述存儲單元陣列包括第一源極線和第二源極線，分別連接著構(gòu)成上述第一 CMOS倒 相電路和第二 CMOS倒相電路的MOSFET的源極，其中上述第一 CMOS倒相電路和第二 CMOS倒相電路構(gòu)成上述多個靜態(tài)型存儲單元；開關(guān)MOSFET,設(shè)置在上述第一源極線和與其相對應(yīng)的第一電源 電壓線之間，在第一工作模式時被置于截止?fàn)顟B(tài)，在與上述第一工作 模式不同的第二工作模式時被置于導(dǎo)通狀態(tài)；N溝道MOSFET，設(shè)置在上述第一源極線和上述第一電源電壓線 之間，源極與形成有該N溝道MOSFET的P阱連接，漏極和柵極連 接而形成二極管形態(tài)；以及P溝道MOSFET,設(shè)置在上述第一源極線和上述第一電源電壓線 之間，源極與形成有該P溝道MOSFET的N阱連接，漏極和柵極連 接而形成二極管形態(tài)，上述第二源極線連接在與其相對應(yīng)的上述第二電源電壓線上。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于 上述第一源極線與構(gòu)成上述靜態(tài)型存儲單元的上述第一 CMOS倒相電路和第二 CMOS倒相電路的N溝道MOSFET的源極連接，上述開關(guān)MOSFET是N溝道MOSFET,上述第 一 電源電壓線被提供電路的接地電位，上述第二源極線與構(gòu)成上述靜態(tài)型存儲單元的上述第一 CMOS 倒相電路和第二 CMOS倒相電路的P溝道MOSFET的源極連接，并 被提供上述第二電源電壓即正電源電壓。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于 上述第一源極線與構(gòu)成上述靜態(tài)型存儲單元的上述第一 CMOS倒相電路和第二 CMOS倒相電路的P溝道MOSFET的源極連接， 上述開關(guān)MOSFET是P溝道MOSFET,上述第 一 電源電壓線被提供上述第 一 電源電壓即正電源電壓，上述第二源極線與構(gòu)成上述靜態(tài)型存儲單元的上述第一 CMOS 倒相電路和第二 CMOS倒相電路的N溝道MOSFET的源極連接，并 被提供上述第二電源電壓即電路的接地電位。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于上述第一工作模式是半導(dǎo)體器件的待機狀態(tài)，上述第二工作模式是半導(dǎo)體裝置的有效狀態(tài)。
全文摘要
本發(fā)明提供一種以簡單結(jié)構(gòu)謀求待機時的消耗電流的降低的半導(dǎo)體器件。具有存儲單元陣列，該存儲陣列具有設(shè)置在多條字線和多條互補位線的交叉部的多個CMOS靜態(tài)型存儲單元。上述存儲單元陣列以并列方式設(shè)置了開關(guān)MOSFET、形成二極管形態(tài)的第一導(dǎo)電型和第二導(dǎo)電型的MOSFET，其中開關(guān)MOSFET在構(gòu)成多個靜態(tài)型存儲單元的第一和第二CMOS倒相電路所具有的第一導(dǎo)電型MOSFET的源極所連接的第一源極線和與其對應(yīng)的第一電源線之間，在第一工作模式時被置于截止?fàn)顟B(tài)，在與上述第一工作模式不同的第二工作模式時被置于導(dǎo)通狀態(tài)。構(gòu)成上述第一和第二CMOS倒相電路的第二導(dǎo)電型MOSFET的源極所連接的第二源極線，連接在與其相對應(yīng)的上述第二電源線上。
文檔編號G11C11/417GK101295538SQ20081009238
公開日2008年10月29日 申請日期2008年4月24日 優(yōu)先權(quán)日2007年4月26日
發(fā)明者平山雅行, 林彌生, 金光道太郎, 長谷川政己, 阿南尚幸 申請人:日立超大規(guī)模集成電路系統(tǒng)株式會社