專利名稱：移位寄存器及其柵線驅(qū)動(dòng)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種液晶顯示器的驅(qū)動(dòng)裝置，特別是一種移位寄存器及其柵 線驅(qū)動(dòng)裝置。
背景技術(shù)：
液晶顯示器(LCD)具有重量輕、厚度薄和使用功率低等特點(diǎn)，廣泛應(yīng)用于 手機(jī)、顯示器、電視機(jī)等裝置中。液晶顯示器是利用電場(chǎng)來(lái)控制液晶的偏轉(zhuǎn)， 從而達(dá)到控制光的傳輸來(lái)形成顯示畫(huà)面，液晶顯示器主要由水平和垂直兩個(gè) 方向排列的像素矩陣構(gòu)成，像素陣列的水平部分由柵線組成，而且由移位寄 存器提供柵線驅(qū)動(dòng)信號(hào)，像素陣列的垂直部分由數(shù)據(jù)線組成，用于給像素陣 列施加數(shù)據(jù)信號(hào)，通過(guò)給像素矩陣的像素電極和公共電極上施加不同的電壓， 從而形成所需的電場(chǎng)。在一定時(shí)間內(nèi)，數(shù)個(gè)移位寄存器從第一行到最后一行 依次選通各柵線，數(shù)據(jù)信號(hào)通過(guò)數(shù)據(jù)線施加到相應(yīng)柵線的像素電極上，使該 柵線上的存儲(chǔ)電容充電到對(duì)應(yīng)電壓值，進(jìn)而保持這一電壓值直到下一次掃描。
圖8為現(xiàn)有技術(shù)柵線驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖。如圖8所示，現(xiàn)有技術(shù)柵
線驅(qū)動(dòng)裝置包括數(shù)級(jí)串聯(lián)的移位寄存器SR,、 SR2........ SRN、 SRN+1,每個(gè)移
位寄存器分別連接第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端CLK2、直流信號(hào)端 VDD和低電平信號(hào)端VSS,每級(jí)移位寄存器的輸出端分別連接液晶顯示器的柵 線，例如第1級(jí)移位寄存器SR,的輸出端OUT,連接液晶顯示器的第一柵線， 第二級(jí)移位寄存器SR2的輸出端OUL連接液晶顯示器的第二柵線等等，每個(gè) 移位寄存器負(fù)責(zé)產(chǎn)生柵線驅(qū)動(dòng)信號(hào)依次選通相應(yīng)柵線。此外，第1級(jí)移位寄 存器SR,還與移位起始信號(hào)STV連接，接收開(kāi)始信號(hào)，其它移位寄存器的輸出 端還同時(shí)與相鄰的兩級(jí)移位寄存器連接，例如，第N級(jí)移位寄存器SRw向前一
5級(jí)移位寄存器發(fā)送的輸出信號(hào)作為第N-l級(jí)移位寄存器SR^的復(fù)位信號(hào)，第 N級(jí)移位寄存器SIU向后一級(jí)移位寄存器發(fā)送的輸出信號(hào)作為第N+l級(jí)移位寄 存器SR^的開(kāi)始信號(hào)。
圖9為現(xiàn)有技術(shù)移位寄存器的結(jié)構(gòu)示意圖，圖10為現(xiàn)有技術(shù)移位寄存器 的工作時(shí)序圖。如圖9、圖10所示，現(xiàn)有技術(shù)移位寄存器包括八個(gè)薄膜晶體 管和二個(gè)電容，輸入輸出端分別為第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端 CLK2 (第二時(shí)鐘信號(hào)為第一時(shí)鐘信號(hào)的反向信號(hào))、直流信號(hào)端VDD、低電 平信號(hào)端VSS、從前一級(jí)移位寄存器接收輸出信號(hào)并作為開(kāi)始信號(hào)的前一級(jí) 移位寄存器輸入端INPUT h、從后一級(jí)移位寄存器接收輸出信號(hào)并作為復(fù)位 信號(hào)的后一級(jí)移位寄存器輸入端INPUT N+1、向柵線輸出柵線驅(qū)動(dòng)信號(hào)的本級(jí) 輸出端0UL。現(xiàn)有技術(shù)上述結(jié)構(gòu)在工作中，如果第一節(jié)點(diǎn)Q為高電平同時(shí)第 二節(jié)點(diǎn)Qb為低電平時(shí)，高電平的第一節(jié)點(diǎn)Q使第七薄膜晶體管M7導(dǎo)通，低 電平的第二節(jié)點(diǎn)Qb使第八薄膜晶體管M8截止，第一時(shí)鐘信號(hào)CLK1通過(guò)第七 薄膜晶體管M7從本級(jí)輸出端0UL輸出。相反，如果第一節(jié)點(diǎn)Q為低電平同時(shí) 第二節(jié)點(diǎn)Qb為高電平時(shí)，低電平的第一節(jié)點(diǎn)Q使第七薄膜晶體管M7截止， 高電平的第二節(jié)點(diǎn)Qb使第八薄膜晶體管M8導(dǎo)通，與低電平信號(hào)端VSS連接 的本級(jí)輸出端OUL為低電平，即使第一時(shí)鐘信號(hào)CLK1為高電平也不能輸出。 從圖IO可以看出，由于液晶顯示器工作時(shí)各柵線在大部分時(shí)間里是處于不選 通狀態(tài)，即本級(jí)輸出端OUL在大部分時(shí)間里需要控制為低電平，因此必須保 持第二節(jié)點(diǎn)Qb在大多數(shù)情況下保持為高電平狀態(tài)。然而研究結(jié)果表明，隨著 高電平施加時(shí)間的延長(zhǎng)，薄膜晶體管的閾值電壓將逐漸升高，薄膜晶體管的 柵極長(zhǎng)期連續(xù)地施加高電壓會(huì)使薄膜晶體管的閾值電壓升高，而閾值電壓的 升高將導(dǎo)致薄膜晶體管的遷移率逐漸變差，不僅縮短薄膜晶體管的壽命，而且 工作不穩(wěn)定，影響驅(qū)動(dòng)裝置的正常工作。
另外，現(xiàn)有技術(shù)移位寄存器的本級(jí)輸出同時(shí)又是下 一級(jí)移位寄存器的輸 入，由于移位寄存器驅(qū)動(dòng)?xùn)啪€時(shí)會(huì)產(chǎn)生延遲，這種延遲經(jīng)過(guò)數(shù)個(gè)柵線的積累將會(huì)影響移位寄存器的正常運(yùn)行，特別是當(dāng)移位寄存器的數(shù)量較多時(shí)，比較 大的延遲將導(dǎo)致后幾級(jí)的移位寄存器出現(xiàn)讀寫(xiě)錯(cuò)誤。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種移位寄存器及其柵線驅(qū)動(dòng)裝置，有效解決現(xiàn)有 技術(shù)因薄膜晶體管的柵極長(zhǎng)期連續(xù)地施加高電壓導(dǎo)致工作不穩(wěn)定、壽命短等 技術(shù)缺陷。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種移位寄存器，包括 第一薄膜晶體管，其柵極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)連接，其源極與一
時(shí)鐘信號(hào)端連接，其漏極與本級(jí)輸出端連接；
第二薄膜晶體管，其柵極與作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)連接，其源極與本 級(jí)輸出端連接，其漏極與低電平信號(hào)端連接；
第三薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，其源極與低電平信號(hào)端連接，
其漏極與第二節(jié)點(diǎn)連接；
第四薄膜晶體管，其柵極與第二節(jié)點(diǎn)連接，其源極與低電平信號(hào)端連接，
其漏極與第一節(jié)點(diǎn)連接；
第一電容，連接在時(shí)鐘信號(hào)端與第二節(jié)點(diǎn)之間，用于在時(shí)鐘信號(hào)端為高 電平時(shí)使得第二節(jié)點(diǎn)變?yōu)楦唠娖剑?br> 放電模塊，連接在時(shí)鐘信號(hào)端與本級(jí)輸出端之間，用于在本級(jí)輸出端為 高電平、時(shí)鐘信號(hào)端為低電平時(shí)使本級(jí)輸出端向時(shí)鐘信號(hào)端放電；
補(bǔ)償模塊，連接在第一節(jié)點(diǎn)與低電平信號(hào)端之間，用于對(duì)第一節(jié)點(diǎn)提供 補(bǔ)償及補(bǔ)償保護(hù)，使第二節(jié)點(diǎn)根據(jù)時(shí)鐘信號(hào)端的高電平或低電平相應(yīng)變化為 高電平或4氐電平。
所述放電模塊為薄膜晶體管，其柵極和源極同時(shí)與本級(jí)輸出端連接，其 漏極與時(shí)鐘信號(hào)端連接。
在上述技術(shù)方案中，所述補(bǔ)償模塊包 第六薄膜晶體管，其柵極與前三級(jí)移位寄存器輸入端連接，其源極與另
一時(shí)鐘信號(hào)端連接，其漏極與第一節(jié)點(diǎn)連接；
第七薄膜晶體管，其柵極與另一時(shí)鐘信號(hào)端連接，其源極與第二電容的
一端連接，其漏極與低電平信號(hào)端連接，第二電容的另一端連接第一節(jié)點(diǎn)； 第八薄膜晶體管，其柵極和源極同時(shí)與前一級(jí)移位寄存器輸入端連接，
其漏極與第七薄膜晶體管的源極連接；
第九薄膜晶體管，其柵極與再一時(shí)鐘信號(hào)端連接，其漏極與第一節(jié)點(diǎn)連
接；
第十薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，其漏極與本級(jí)輸出端連接， 其源極與第九薄膜晶體管的源極連接；
第十一薄膜晶體管，其柵極與第三電容的一端連接，其漏極與第一節(jié)點(diǎn) 連接，其源極與低電平信號(hào)端連接，第三電容的另一端連接另一時(shí)鐘信號(hào)端；
第十二薄膜晶體管，其柵極與前三級(jí)移位寄存器輸入端連接，其漏極與 第十一薄膜晶體管的柵極連接，其源極與低電平信號(hào)端連接。
在上述技術(shù)方案中，所述補(bǔ)償模塊包括
第十三薄膜晶體管，其柵極與另一時(shí)鐘信號(hào)端連接，其源極與前一級(jí)移 位寄存器輸入端連接，其漏極與第一節(jié)點(diǎn)連接；
第十四薄膜晶體管，其柵極與后一級(jí)移位寄存器輸入端連接，其源極與第
一節(jié)點(diǎn)連接，其漏極與低電平信號(hào)端連接；
第十五薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，其源極與時(shí)鐘信號(hào)端連接，
其漏極作為本級(jí)控制輸出端，本級(jí)控制輸出端分別向上 一 級(jí)移位寄存器和下
一級(jí)移位寄存器發(fā)送輸出信號(hào)；
第四電容，連接在第一薄膜晶體管的柵極與漏極之間。 為了實(shí)現(xiàn)上述目的，本發(fā)明還提供了一種柵線驅(qū)動(dòng)裝置，包括串聯(lián)連接
的數(shù)個(gè)移位寄存器，所述移位寄存器具有三個(gè)時(shí)鐘信號(hào)端、 一個(gè)本級(jí)輸出端、
一個(gè)接收前一級(jí)移位寄存器輸出信號(hào)的前一級(jí)移位寄存器輸入端和一個(gè)接收
8前三級(jí)移位寄存器輸出信號(hào)的前三級(jí)移位寄存器輸入端。
為了實(shí)現(xiàn)上述目的，本發(fā)明還提供了另一種柵線驅(qū)動(dòng)裝置，包括串聯(lián)連 接的數(shù)個(gè)移位寄存器，所述移位寄存器具有二個(gè)時(shí)鐘信號(hào)端、 一個(gè)本級(jí)輸出 端、 一個(gè)本級(jí)控制輸出端、 一個(gè)接收前一級(jí)移位寄存器輸出信號(hào)的前一級(jí)移 位寄存器輸入端和一個(gè)接收后一級(jí)移位寄存器輸出信號(hào)的后一級(jí)移位寄存器 輸入端，所述本級(jí)輸出端輸出 一個(gè)柵線驅(qū)動(dòng)信號(hào)以驅(qū)動(dòng)液晶顯示器的相應(yīng)柵 線，所述本級(jí)控制輸出端向前一級(jí)移位寄存器和后一級(jí)移位寄存器輸出控制 信號(hào)。
本發(fā)明提出了一種移位寄存器及其柵線驅(qū)動(dòng)裝置，具有如下特點(diǎn)
(1) 沒(méi)有采用直流電源，只通過(guò)時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)薄膜晶體管，因此在很 大程度上能夠降低功耗；
(2) 減少了第二節(jié)點(diǎn)處于高電平的時(shí)間，作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)處于 高電平的時(shí)間減少到原來(lái)的四分之一或二分之一 ，即減少了施加在第二薄膜 晶體管柵極上高電平的時(shí)間，從而降低了第二薄膜晶體管閾值電壓的偏移；
(3) 采用兩個(gè)薄膜晶體管共同維持本級(jí)輸出端的低電平，這樣可以大大 減少薄膜晶體管的工作時(shí)間，進(jìn)一步降低了薄膜晶體管閾值電壓的漂移，薄 膜晶體管的柵極偏置電壓的占空比約為25%或50%,當(dāng)薄膜晶體管的柵極占 空比較小時(shí)，其閾值電壓能夠慢慢恢復(fù)，其閾值電壓就不會(huì)隨著施加高電平 時(shí)間的增加而增加，因此降低了對(duì)薄膜晶體管的破壞，延長(zhǎng)了薄膜晶體管的 工作壽命；
(4) 第二節(jié)點(diǎn)的電壓沒(méi)有采用現(xiàn)有技術(shù)的直流電驅(qū)動(dòng)形式，而是采用電
容驅(qū)動(dòng)形式，用時(shí)鐘信號(hào)和電容來(lái)驅(qū)動(dòng)第二節(jié)點(diǎn)的電壓，這樣薄膜晶體管只
有電荷驅(qū)動(dòng)，通過(guò)電荷來(lái)開(kāi)啟薄膜晶體管，不僅能夠較少功耗，還能同時(shí)減 少薄膜晶體管的損壞；
(5 )通過(guò)采用薄膜晶體管的放電模塊，且薄膜晶體管只有在本級(jí)輸出端
為高電平和時(shí)鐘信號(hào)端為低電平時(shí)才工作，這樣對(duì)薄膜晶體管的特性有很好的維持，大大延遲了薄膜晶體管的工作壽命；
(6 )通過(guò)補(bǔ)償模塊來(lái)彌補(bǔ)薄膜晶體管的閾值電壓因柵極偏置導(dǎo)致的漂 移，在薄膜晶體管的閾值電壓有一定漂移時(shí)也不會(huì)影響正常工作，延長(zhǎng)了工 作壽命，通過(guò)兩個(gè)薄膜晶體管形成一個(gè)放電回路并記憶存儲(chǔ)第一薄膜晶體管 的閾值電壓，保證第一薄膜晶體管能夠正常工作；
(7)通過(guò)設(shè)置兩個(gè)本級(jí)輸出端，其中一個(gè)負(fù)責(zé)輸出一個(gè)柵線驅(qū)動(dòng)信號(hào)以 驅(qū)動(dòng)液晶顯示器的相應(yīng)柵線，另外一個(gè)采用一個(gè)獨(dú)立的薄膜晶體管負(fù)責(zé)向前 一級(jí)移位寄存器輸出作為前一級(jí)移位寄存器的復(fù)位信號(hào)和向后一級(jí)移位寄存 器輸出作為后一級(jí)移位寄存器的初始信號(hào)，這樣可以避免現(xiàn)有技術(shù)一個(gè)輸出 端由于延遲而造成后幾級(jí)移位寄存器讀寫(xiě)錯(cuò)誤的缺陷，提高了工作穩(wěn)定性。
總之，本發(fā)明移位寄存器具有低成本、功耗低和壽命長(zhǎng)等優(yōu)點(diǎn)，同時(shí)還 具有高穩(wěn)定性、抗干擾能力強(qiáng)、延遲小等特點(diǎn)。
下面通過(guò)附圖和實(shí)施例，對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。


圖1為本發(fā)明移位寄存器的結(jié)構(gòu)示意圖； 圖2為本發(fā)明移位寄存器第一實(shí)施例的結(jié)構(gòu)示意圖； 圖3為本發(fā)明移位寄存器第一實(shí)施例的工作時(shí)序圖； 圖4為本發(fā)明移位寄存器第二實(shí)施例的結(jié)構(gòu)示意圖； 圖5為本發(fā)明移位寄存器第二實(shí)施例的工作時(shí)序圖； 圖6為本發(fā)明第一種柵線驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖； 圖7為本發(fā)明第二種柵線驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖； 圖8為現(xiàn)有技術(shù)柵線驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖； 圖9為現(xiàn)有技術(shù)移位寄存器的結(jié)構(gòu)示意圖； 圖10為現(xiàn)有技術(shù)移位寄存器的工作時(shí)序圖。
具體實(shí)施例方式
圖1為本發(fā)明移位寄存器的結(jié)構(gòu)示意圖。如圖1所示，本發(fā)明移位寄存 器的主體包括四個(gè)薄膜晶體管、 一個(gè)存儲(chǔ)電容、 一個(gè)放電模塊、 一個(gè)補(bǔ)償模
塊和相應(yīng)輸入輸出端，其中，第一薄膜晶體管Ml的柵極與作為上拉節(jié)點(diǎn)的第 一節(jié)點(diǎn)Q連接，其源極與一個(gè)時(shí)鐘信號(hào)端CLK連接，其漏極與本級(jí)輸出端OUT.、 連接，其作用是為本級(jí)輸出端OUL提供高電平輸出；第二薄膜晶體管M2的柵
極與作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb連接，其源極與本級(jí)輸出端oin;連接，其漏
極與低電平信號(hào)端VSS連接，其作用是保持本級(jí)輸出端0UL為低電平；第三 薄膜晶體管M3的柵極與第一節(jié)點(diǎn)Q連接，其源極與低電平信號(hào)端VSS連接， 其漏極與第二節(jié)點(diǎn)Qb連接，其作用是當(dāng)作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q為高電平 時(shí)保持作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb為低電平；第四薄膜晶體管M4的柵極與 第二節(jié)點(diǎn)Qb連接，其源極與低電平信號(hào)端VSS連接，其漏極與第一節(jié)點(diǎn)Q連 接，其作用是當(dāng)?shù)诙?jié)點(diǎn)Qb為高電平時(shí)使第一節(jié)點(diǎn)Q保持低電平，從而維持 第一薄膜晶體管Ml的柵極為低電平；放電模塊1連接在時(shí)鐘信號(hào)端CLK與本 級(jí)輸出端OUL之間，其作用是起放電作用，當(dāng)時(shí)鐘信號(hào)端CLK為低電平、本 級(jí)輸出端OUTw為高電平時(shí)，通過(guò)放電模塊1向時(shí)鐘信號(hào)端CLK放電，維持本 級(jí)輸出端0UL為低電平，同時(shí)起著把本級(jí)輸出端OUL下拉為低電平的作用； 第一電容Cl設(shè)置在時(shí)鐘信號(hào)端CLK與第二節(jié)點(diǎn)Qb之間，其作用是當(dāng)時(shí)鐘信 號(hào)端CLK變?yōu)楦唠娖綍r(shí)，通過(guò)第一電容C.l使第二節(jié)點(diǎn)Qb變?yōu)楦唠娖剑瑥亩?使第四薄膜晶體管M4和第二薄膜晶體管M2導(dǎo)通，維持第一節(jié)點(diǎn)Q和本級(jí)輸 出端0UL為低電平；補(bǔ)償模塊2設(shè)置在第一節(jié)點(diǎn)Q與低電平信號(hào)端VSS之間， 并與其它信號(hào)輸入端INPUT連接，對(duì)第一節(jié)點(diǎn)提供補(bǔ)償及補(bǔ)償保護(hù)，使第二 節(jié)點(diǎn)Qb根據(jù)時(shí)鐘信號(hào)端的高電平或低電平相應(yīng)變化為高電平或低電平。
圖2為本發(fā)明移位寄存器第一實(shí)施例的結(jié)構(gòu)示意圖。本實(shí)施例移位寄存 器的主體結(jié)構(gòu)包括十二個(gè)氫化非晶硅薄膜晶體管、三個(gè)存儲(chǔ)電容和相應(yīng)的輸 入輸出端，十二個(gè)薄膜晶體管分別為第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶 體管M6、第七薄膜晶體管M7、第八薄膜晶體管M8、第九薄膜晶體管M9、第 十薄膜晶體管MIO、第十一薄膜晶體管Mll和第十二薄膜晶體管M12，三個(gè)存 儲(chǔ)電容分別為第一電容Cl、第二電容C2和第三電容C3，輸入輸出端包括低 電平信號(hào)端VSS、本級(jí)輸出端0UTN、從前一級(jí)移位寄存器接收輸出信號(hào)的前 一級(jí)輸入端、從前三級(jí)移位寄存器接收輸出信號(hào)的前三級(jí)輸入端和三個(gè)時(shí)鐘 信號(hào)，三個(gè)時(shí)鐘信號(hào)為相互連續(xù)的第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端 CLK2、第三時(shí)鐘信號(hào)端CLK3和第四時(shí)鐘信號(hào)端CLK4中的三個(gè)。
針對(duì)圖2所示的第N級(jí)移位寄存器，從前一級(jí)移位寄存器接收輸出信號(hào) 的前一級(jí)輸入端為前一級(jí)移位寄存器輸入端INPUT h,從前三級(jí)移位寄存器 接收輸出信號(hào)的前三級(jí)輸入端為前三級(jí)移位寄存器輸入端INPUTS,三個(gè)時(shí)鐘 信號(hào)分別為第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端CLK2和第四時(shí)鐘信號(hào)端 CLK4。第一薄膜晶體管M1的柵極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q連接，其源極 與第四時(shí)鐘信號(hào)端CLK4連接，其漏極與本級(jí)輸出端0UL連接；第二薄膜晶體 管M2的柵極與作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb連接，其源極與本級(jí)輸出端0UL 連接，其漏極與低電平信號(hào)端VSS連接；第三薄膜晶體管M3的柵極與第一節(jié) 點(diǎn)Q連接，其源極與低電平信號(hào)端VSS連接，其漏極與第二節(jié)點(diǎn)Qb連接；第 四薄膜晶體管M4的柵極與第二節(jié)點(diǎn)Qb連接，其源極與低電平信號(hào)端VSS連 接，其漏極與第一節(jié)點(diǎn)Q連接；作為放電模塊的第五薄膜晶體管M5的柵極和 源極同時(shí)與本級(jí)輸出端0UTn連接，其漏極與第四時(shí)鐘信號(hào)端CLK4連接；第六 薄膜晶體管M6的柵極與前三級(jí)移位寄存器輸入端INPUTV3連接，其源極與第 一時(shí)鐘信號(hào)端CLK1連接，其漏極與第一節(jié)點(diǎn)Q連接；第七薄膜晶體管M7的 柵極與第一時(shí)鐘信號(hào)端CLK1連接，其源極與第二電容C2的一端連接，其漏 極與低電平信號(hào)端VSS連接，第二電容C2的另一端連接第一節(jié)點(diǎn)Q;第八薄 膜晶體管M8的柵極和源極同時(shí)與前一級(jí)移位寄存器輸入端INPUTh連接，其 漏極與第七薄膜晶體管M7的源極連接；第九薄膜晶體管M9的柵極與第二時(shí)鐘信號(hào)端CLK2連接，其源極與第十薄膜晶體管MIO的源極連接，其漏極與第 一節(jié)點(diǎn)Q連接；第十薄膜晶體管M10的柵極與第一節(jié)點(diǎn)Q連接，其漏極與本 級(jí)輸出端OUL連接，其源極與第九薄膜晶體管M9的源極連接；第十一薄膜晶 體管Mil的柵極與第三電容C3的一端連接，其漏極與第一節(jié)點(diǎn)Q連接，其源 極與低電平信號(hào)端VSS連接，第三電容C3的另 一端連接第一時(shí)鐘信號(hào)端CLK1; 第十二薄膜晶體管M12的柵極與前三級(jí)移位寄存器輸入端INPUT^連接，其漏 極與第十一薄膜晶體管Mil的柵極連接，其源極與低電平信號(hào)端VSS連接； 第一電容Cl設(shè)置在第四時(shí)鐘信號(hào)端CLK4與第二節(jié)點(diǎn)Qb之間，第二電容C2 設(shè)置在第一節(jié)點(diǎn)Q與第八薄膜晶體管M8的漏極之間，第三電容C'3設(shè)置在第 一時(shí)鐘信號(hào)端CLK1與第十一薄膜晶體管Mll的柵極之間。其中，第五薄膜晶 體管M5作為本實(shí)施例的放電模塊，第六薄膜晶體管M6、第七薄膜晶體管M7、 第八薄膜晶體管M8、第九薄膜晶體管M9、第十薄膜晶體管MIO、第十一薄膜 晶體管Mll、第十二薄膜晶體管M12、第二電容C2和第三電容C3組成本實(shí)施 例的補(bǔ)償模塊。在實(shí)際使用中，本實(shí)施例上述技術(shù)方案不僅適用于氫化非晶 硅薄膜晶體管，對(duì)其它薄膜晶體管也適用。
圖3為本發(fā)明移位寄存器第一實(shí)施例的工作時(shí)序圖。下面結(jié)合圖2和圖 3通過(guò)移位寄存器的工作過(guò)程進(jìn)一步說(shuō)明本實(shí)施例的技術(shù)方案。
本實(shí)施例移位寄存器的工作分為六個(gè)階段，每個(gè)階段的工作情況具體為 第一階段T1
在本階段，第四時(shí)鐘信號(hào)端CLK4為高電平，同時(shí)其它時(shí)鐘信號(hào)端都為低 電平；第四時(shí)鐘信號(hào)端CLK4通過(guò)第一電容C1使得作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn) Qb變?yōu)楦唠娖剑@樣第二薄膜晶體管M2和第四薄膜晶體管M4處于導(dǎo)通狀態(tài)， 使作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q和本級(jí)輸出端OUTw與低電平信號(hào)端VSS連接， 維持低電平；在本階段中其它薄膜晶體管都是處于關(guān)閉狀態(tài)。 第二階段T2
在本階段，第一時(shí)鐘信號(hào)端CLK1為高電平，同時(shí)其它時(shí)鐘信號(hào)端都為低
13電平，而前三級(jí)移位寄存器輸入端INPUV;為高電平；前三級(jí)移位寄存器輸入 端INPUTN—3的高電平使第十二薄膜晶體管M12導(dǎo)通，其漏級(jí)通過(guò)源級(jí)與低電平 信號(hào)端VSS連接，所以雖然此時(shí)第一時(shí)鐘信號(hào)端CLK1為高電平時(shí)，第十一薄 膜晶體管Mil的柵極仍為低電平，使第十一薄膜晶體管Mil處于截止?fàn)顟B(tài)； 由于此時(shí)第四時(shí)鐘信號(hào)端CLK4變?yōu)榈碗娖?，這樣第二節(jié)點(diǎn)Qb也為低電平， 使第二薄膜晶體管M2和第四薄膜晶體管M4處于截止?fàn)顟B(tài)；由于前三級(jí)移位 寄存器輸入端INPUTN—3為高電平，使第六薄膜晶體管M6導(dǎo)通，高電平的第一 時(shí)鐘信號(hào)端CLK1通過(guò)第六薄膜晶體管M6使第一節(jié)點(diǎn)Q具有較高的電壓，第 二電容C2與第六薄膜晶體管M6漏極(即與第一節(jié)點(diǎn)Q)連接的一端也具有 較高的電壓；由于第一時(shí)鐘信號(hào)端CLK1為高電平，使第七薄膜晶體管M7導(dǎo) 通，使第二電容C2與第七薄膜晶體管M7源極連接的一端為低電平。 第三階段T3
在本階段，第二時(shí)鐘信號(hào)端CLK2變?yōu)楦唠娖剑瑫r(shí)其它時(shí)鐘信號(hào)端都 為低電平；第二時(shí)鐘信號(hào)端CLK2的高電平使第九薄膜晶體管M9處于導(dǎo)通狀 態(tài)，由于此時(shí)第一節(jié)點(diǎn)Q為高電平，第一薄膜晶體管Ml和第十薄膜晶體管 M10處于導(dǎo)通狀態(tài)，這樣使第二時(shí)鐘信號(hào)端CLK2、第九薄膜晶體管M9、第十 薄膜晶體管MIO、第一節(jié)點(diǎn)Q、第一薄膜晶體管M1和第四時(shí)鐘信號(hào)端CLIU形 成了一個(gè)向第四時(shí)鐘信號(hào)端CLK4進(jìn)行放電的回路，直到第一節(jié)點(diǎn)Q的電壓變 為第一薄膜晶體管Ml和第十薄膜晶體管M10的閣值電壓時(shí)停止放電，使第十 薄膜晶體管M10記住存儲(chǔ)第一薄膜晶體管Ml的閾值電壓且保持該闞值電壓。 第四階段T4
在本階段，三個(gè)時(shí)鐘信號(hào)端都為低電平，而前一級(jí)移位寄存器輸入端 INPU!Vi為高電平；前一級(jí)移位寄存器輸入端INPUT^的高電平使第八薄膜晶 體管M8導(dǎo)通，所以第八薄膜晶體管M8的漏極變?yōu)楦唠娖?；由于第二電容C'2 的作用，第一節(jié)點(diǎn)Q的電壓在原來(lái)的閾值電壓基礎(chǔ)上加上第八薄膜晶體管M8 提供的電壓，使第一節(jié)點(diǎn)Q為高電平；第一節(jié)點(diǎn)Q的高電平使第一薄膜晶體管Ml和第三薄膜晶體管M3導(dǎo)通，因此使第二節(jié)點(diǎn)Qb與低電平信號(hào)端VSS連
接，保持為低電平。
第五階段T5
在本階段，第四時(shí)鐘信號(hào)端CLK4變?yōu)楦唠娖剑瑫r(shí)其它時(shí)鐘信號(hào)端變?yōu)?低電平；雖然本階段第四時(shí)鐘信號(hào)端CLK4的高電平有通過(guò)第一電容C1使第 二節(jié)點(diǎn)Qb變?yōu)楦唠娖降内厔?shì)，但由于此時(shí)第一節(jié)點(diǎn)Q為高電平，第一薄膜晶 體管M1和第三薄膜晶體管M3處于導(dǎo)通狀態(tài)，使作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb 與低電平信號(hào)端VSS連接，因此將第二節(jié)點(diǎn)Qb下拉為低電平，第二節(jié)點(diǎn)Qb 的低電平使第二薄膜晶體管M2和第四薄膜晶體管M4處于截止?fàn)顟B(tài)，這樣第 四時(shí)鐘信號(hào)端CLK4通過(guò)第一薄膜晶體管Ml輸出，這樣本級(jí)輸出端OUL為高 電平。
第六階段T6
在本階段，第一時(shí)鐘信號(hào)端CLK1變?yōu)楦唠娖?，同時(shí)其它時(shí)鐘信號(hào)端變?yōu)?低電平；此時(shí)高電平的本級(jí)輸出端OUL使作為放電模塊的第五薄膜晶體管M5 導(dǎo)通，本級(jí)輸出端OUTw通過(guò)第五薄膜晶體管M5向低電平的第四時(shí)鐘信號(hào)端 CLK4放電，直到本級(jí)輸出端OUT;變?yōu)榈碗娖?；同時(shí)由于第一時(shí)鐘信號(hào)端CLK1 為高電平，因此使第七薄膜晶體管M7和第十一薄膜晶體管M11都處于導(dǎo)通狀 態(tài)，導(dǎo)通的第七薄膜晶體管M7和第十一薄膜晶體管Mil使第一節(jié)點(diǎn)Q與低電 平信號(hào)端VSS連接，保持為低電平。之后，不論第一時(shí)鐘信號(hào)端CLK1、第二 時(shí)鐘信號(hào)端CLK2和第四時(shí)鐘信號(hào)端CLK4如何變化，第一節(jié)點(diǎn)Q —直保持為 低電平，維持本級(jí)輸出端0UTw的低電平，同時(shí)第二節(jié)點(diǎn)Qb的電平通過(guò)第一電 容C1與第四時(shí)鐘信號(hào)端CLK4的電平保持一致，即第四時(shí)鐘信號(hào)端CLK4為高 電平時(shí)第二節(jié)點(diǎn)Qb也為相同的高電平，第四時(shí)鐘信號(hào)端CLK4為低電平時(shí)第 二節(jié)點(diǎn)Qb也為相同的低電平，直到下一幀的初始信號(hào)到來(lái)。
通過(guò)本實(shí)施例移位寄存器的工作過(guò)程可以看出，在本實(shí)施例技術(shù)方案中， 第一薄膜晶體管M1的作用是為本級(jí)輸出端OUL提供高電平輸出；第二薄膜晶
15體管M2的作用是保持本級(jí)輸出端0UL為低電平；第三薄膜晶體管M3的作用是當(dāng)作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q為高電平時(shí)保持作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb為低電平；第四薄膜晶體管M4的作用是當(dāng)?shù)诙?jié)點(diǎn)Qb為高電平時(shí)使第一節(jié)點(diǎn)Q保持低電平，從而維持第一薄膜晶體管Ml的柵極為低電平；作為放電模塊的第五薄膜晶體管M5的作用是起放電作用，當(dāng)?shù)谒臅r(shí)鐘信號(hào)端CLK4為低電平、本級(jí)輸出端0UL為高電平時(shí)，高電平的本級(jí)輸出端OUL通過(guò)第五薄膜晶體管M5向第四時(shí)鐘信號(hào)端CLK4放電，維持本級(jí)輸出端0UT、為低電平，同時(shí)起著把本級(jí)輸出端OUTw下拉為低電平的作用；第六薄膜晶體管M6的主要作用是當(dāng)?shù)?一時(shí)鐘信號(hào)端CLK1為高電平時(shí)，向第 一節(jié)點(diǎn)Q提供一個(gè)補(bǔ)償電壓；第七薄膜晶體管M7的主要作用是當(dāng)?shù)谝粫r(shí)鐘信號(hào)端CLK1給作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q提供補(bǔ)償電壓時(shí)，控制第二電容C2與第七薄膜晶體管M7源極連接的一端為低電平；第八薄膜晶體管M8的主要作用是給第一節(jié)點(diǎn)Q提供一個(gè)高電平；第九薄膜晶體管M9和第十薄膜晶體管M10的主要作用是共同形成一個(gè)放電回路，使第十薄膜晶體管M10記住并存儲(chǔ)第一薄膜晶體管Ml的閾值電壓；第十一薄膜晶體管Mil的作用是保持第一節(jié)點(diǎn)Q在不工作時(shí)為低電平；第十二薄膜晶體管M12的主要作用是當(dāng)?shù)谝粫r(shí)鐘信號(hào)端CLK1提供補(bǔ)償電壓時(shí)，使得第十一薄膜晶體管Mll處于關(guān)閉狀態(tài)；第一電容C1的作用是當(dāng)?shù)谒臅r(shí)鐘信號(hào)變?yōu)楦唠娖綍r(shí)，通過(guò)第一電容C1使得第二節(jié)點(diǎn)Qb變?yōu)楦唠娖剑瑥亩沟诙∧ぞw管M2和第四薄膜晶體管M4導(dǎo)通，維持第一節(jié)點(diǎn)Q和本級(jí)輸出端OUL為低電平；第二電容C2的主要作用是使經(jīng)過(guò)補(bǔ)償?shù)牡谝还?jié)點(diǎn)Q變?yōu)楦唠娖?，使第一薄膜晶體管M1和第三薄膜晶體管M3導(dǎo)通；第三電容。的主要作用是通過(guò)第一時(shí)鐘信號(hào)端CLK1給第十一薄膜晶體管Mil的柵極提供一個(gè)高電平，同時(shí)可以避免直流發(fā)生，減少功耗。
本實(shí)施例移位寄存器的技術(shù)方案中，移位寄存器的本級(jí)輸出端OUL輸出一個(gè)柵線驅(qū)動(dòng)信號(hào)以驅(qū)動(dòng)液晶顯示器的相應(yīng)柵線，同時(shí)從其它兩個(gè)移位寄存器接收輸出信號(hào)，其中一個(gè)輸出信號(hào)來(lái)自前一級(jí)移位寄存器，作為本級(jí)移位寄存器的初始信號(hào)，另外一個(gè)輸出信號(hào)來(lái)自前三級(jí)移位寄存器，作為本級(jí)移位寄存器的補(bǔ)償信號(hào)，移位寄存器的工作同時(shí)受到三個(gè)時(shí)鐘信號(hào)、 一個(gè)來(lái)自前一級(jí)移位寄存器的初始信號(hào)和一個(gè)來(lái)自前三級(jí)移位寄存器的補(bǔ)償信號(hào)的控制。本實(shí)施例移位寄存器沒(méi)有采用直流電源，只通過(guò)時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)，因此
在很大程度上能夠降低功耗。本實(shí)施例移位寄存器減少了第二節(jié)點(diǎn)Qb處于高電平的時(shí)間，作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb處于高電平的時(shí)間減少到原來(lái)的四分之一，即減少了施加在第二薄膜晶體管M2柵極上高電平的時(shí)間，從而降低了第二薄膜晶體管M2閾值電壓的偏移。本實(shí)施例移位寄存器采用第二薄膜晶體管M2和第五薄膜晶體管M5共同維持本級(jí)輸出端0UL的低電平，這樣可以大大減少第二薄膜晶體管M2的工作時(shí)間，進(jìn)一步降低了第二薄膜晶體管M2閾值電壓的漂移，其中第二薄膜晶體管M2的柵極偏置電壓的占空比約為"%,當(dāng)薄膜晶體管的柵極占空比較小時(shí)，其闊值電壓能夠慢慢恢復(fù)，其閾值電壓就不會(huì)隨著施加高電平時(shí)間的增加而增加，因此本實(shí)施例降低了對(duì)薄膜晶體管的破壞，延長(zhǎng)了薄膜晶體管的工作壽命。同時(shí)，本實(shí)施例第二節(jié)點(diǎn)Qb的電壓沒(méi)有采用現(xiàn)有技術(shù)的直流電驅(qū)動(dòng)形式，而是采用電容驅(qū)動(dòng)形式，用第四時(shí)鐘信號(hào)端CLK4和第一電容C1來(lái)驅(qū)動(dòng)第二節(jié)點(diǎn)Qb的電壓，這樣第二薄膜晶體管M2和第四薄膜晶體管M4只有電荷驅(qū)動(dòng)，通過(guò)電荷來(lái)開(kāi)啟薄膜晶體管，不僅能夠減少功耗，還能同時(shí)減少薄膜晶體管的損壞。本實(shí)施例還提供了一
個(gè)放電模塊，放電模塊采用薄膜晶體管，且薄膜晶體管只有在本級(jí)輸出端oim
為高電平和第四時(shí)鐘信號(hào)端CLK4為低電平時(shí)才工作，這樣對(duì)薄膜晶體管的特性有很好的維持，大大延遲了薄膜晶體管的工作壽命。進(jìn)一步地，本實(shí)施例通過(guò)補(bǔ)償模塊來(lái)彌補(bǔ)薄膜晶體管的閾值電壓因柵極偏置導(dǎo)致的漂移，在薄膜晶體管的閣值電壓有一定漂移時(shí)也不會(huì)影響正常工作，延長(zhǎng)了工作壽命，其中通過(guò)第九薄膜晶體管M9和第十薄膜晶體管M10形成一個(gè)放電回路并記憶存儲(chǔ)第一薄膜晶體管Ml的閾值電壓，保證第一薄膜晶體管Ml能夠正常工作。本實(shí)施例只有在本級(jí)輸出端OUTN輸出高電平時(shí)薄膜晶體管才具有柵極偏置，而在移位寄存器整個(gè)工作過(guò)程中，本級(jí)輸出端OUT、,輸出高電平所占的時(shí)間非
常短，因此對(duì)薄膜晶體管閾值電壓的漂移基本上沒(méi)有什么影響，可以保證薄膜晶體管在長(zhǎng)時(shí)間工作中不發(fā)生退化?？傊?，本實(shí)施例移位寄存器具有低成
本、功耗低和壽命長(zhǎng)等優(yōu)點(diǎn)，同時(shí)還具有高穩(wěn)定性、抗干擾能力強(qiáng)等特點(diǎn)。
圖4為本發(fā)明移位寄存器第二實(shí)施例的結(jié)構(gòu)示意圖。本實(shí)施例移位寄存器的主體結(jié)構(gòu)包括八個(gè)氬化非晶硅薄膜晶體管、二個(gè)存儲(chǔ)電容和相應(yīng)的輸入輸出端，八個(gè)薄膜晶體管分別為第一薄膜晶體管M1、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4、第五薄膜晶體管M5、第十三薄膜晶體管M13、第十四薄膜晶體管M14和第十五薄膜晶體管M15， 二個(gè)存儲(chǔ)電容分別為第一電容C1和第四電容C4，輸入輸出端包括低電平信號(hào)端VSS、本級(jí)輸出端oinv本級(jí)控制輸出端Xw、從前一級(jí)移位寄存器接收輸出信號(hào)并作為開(kāi)始信號(hào)的前一級(jí)輸入端、從后一級(jí)移位寄存器接收輸出信號(hào)并作為復(fù)位信號(hào)的后一級(jí)輸入端和二個(gè)時(shí)鐘信號(hào)，二個(gè)時(shí)鐘信號(hào)為順序輸出的第 一時(shí)鐘信號(hào)端CLK1和第二時(shí)鐘信號(hào)端CLK2,第二時(shí)鐘信號(hào)為第一時(shí)鐘信號(hào)的反向信號(hào)。
針對(duì)圖4所示的第N級(jí)移位寄存器，從前一級(jí)移位寄存器接收輸出信號(hào)的前一級(jí)輸入端為前一級(jí)移位寄存器輸入端INPUT N-M從后一級(jí)移位寄存器接收輸出信號(hào)的后一級(jí)輸入端為后一級(jí)移位寄存器輸入端INPUTN+1。第一薄膜晶體管Ml 第五薄膜晶體管M5的連接結(jié)構(gòu)與前述本發(fā)明移位寄存器第一實(shí)施例基本相同，具體為第一薄膜晶體管Ml的柵極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q連接，其源極與第一時(shí)鐘信號(hào)端CLK1連接，其漏極與本級(jí)輸出端oim連接；第二薄膜晶體管M2的柵極與作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb連接，其源極與本級(jí)輸出端OUTw連接，其漏極與低電平信號(hào)端VSS連接；第三薄膜晶體管M3的柵極與第一節(jié)點(diǎn)Q連接，其源極與低電平信號(hào)端VSS連接，其漏極與第二節(jié)點(diǎn)Qb連接；第四薄膜晶體管M4的柵極與第二節(jié)點(diǎn)Qb連接，其源極與低電平信號(hào)端VSS連接，其漏極與第一節(jié)點(diǎn)Q連接；作為放電模塊的第五薄膜晶體管M5的柵極和源極同時(shí)與本級(jí)輸出端OUL連接，其漏極與第一時(shí)鐘信號(hào)端CLK1連接；第十三薄膜晶體管M13的柵極與第二時(shí)鐘信號(hào)端CLK2連接，其源極與前一級(jí)移位寄存器輸入端INPUTN—i連接，其漏極與第一節(jié)點(diǎn)Q連接；第十四薄膜晶體管M14的柵極與后一級(jí)移位寄存器輸入端工NPUTw連接，其源極與第一節(jié)點(diǎn)Q連接，其漏極與低電平信號(hào)端VSS連接；第十五薄膜晶體管M15的柵極與第一節(jié)點(diǎn)Q連接，其源極與第一時(shí)鐘信號(hào)端CLK1連接，其漏極作為本級(jí)控制輸出端XN， 一方面向上一級(jí)移位寄存器中的第十三薄膜晶體管的源極發(fā)送作為復(fù)位信號(hào)的輸出信號(hào)，另 一方面向下一級(jí)移位寄存器中的第十四薄膜晶體管的柵極發(fā)送作為開(kāi)始信號(hào)的輸出信號(hào)。第一電容C1設(shè)置在第
一時(shí)鐘信號(hào)端CLK1與第二節(jié)點(diǎn)Qb之間，第四電容C4設(shè)置在第一薄膜晶體管Ml的柵極與漏極之間(第一節(jié)點(diǎn)Q與本級(jí)輸出端0UL之間)。其中，第五薄膜晶體管M5作為本實(shí)施例的放電模塊，第十三薄膜晶體管M13、第十四薄膜晶體管M14、第十五薄膜晶體管M15和第四電容C4組成本實(shí)施例的補(bǔ)償模塊,,在實(shí)際使用中，本實(shí)施例上述技術(shù)方案不僅適用于氫化非晶硅薄膜晶體管，對(duì)其它薄膜晶體管也適用。
圖5為本發(fā)明移位寄存器第二實(shí)施例的工作時(shí)序圖。下面結(jié)合圖4和圖5通過(guò)移位寄存器的工作過(guò)程進(jìn)一步說(shuō)明本實(shí)施例的技術(shù)方案。
本實(shí)施例移位寄存器的工作分為四個(gè)階段，每個(gè)階段的工作情況具體為第一階段T1
在本階段，第一時(shí)鐘信號(hào)端CLK1為高電平，第二時(shí)鐘信號(hào)端CLK2、前一級(jí)移位寄存器輸入端INPIHV,和后一級(jí)移位寄存器輸入端INPUT.w都為低電平，因此第十三薄膜晶體管M13和第十四薄膜晶體管M14都處于關(guān)閉狀態(tài)；由于第一電容C1的作用，使第一時(shí)鐘信號(hào)端CLK1的高電平將作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb瞬間變?yōu)楦唠娖剑瑥亩沟诙∧ぞw管M2和第四薄膜晶體管M4導(dǎo)通，使得作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q和本級(jí)輸出端OUL與低電平信號(hào)端VSS連接，維持在低電平狀態(tài)；第一節(jié)點(diǎn)Q的低電平使得第一薄膜晶體管Ml、第三薄膜晶體管M3、第五薄膜晶體管M5和第十五薄膜晶體管M15處于關(guān)閉狀態(tài)。
第二階段T2
在第一階段T1結(jié)束后到達(dá)本階段時(shí)，第一時(shí)鐘信號(hào)端CLK1變?yōu)榈碗娖?，第二時(shí)鐘信號(hào)端CLK2變?yōu)楦唠娖剑瑫r(shí)前一級(jí)移位寄存器輸入端INPUTh變?yōu)楦唠娖?，作為本?jí)移位寄存器的初始信號(hào)，后一級(jí)移位寄存器輸入端INPUU呆持低電平狀態(tài)；由于第二時(shí)鐘信號(hào)端CLK2和前一級(jí)移位寄存器輸入端INPUTN—,同時(shí)為高電平，導(dǎo)通的第十三薄膜晶體管Ml3將前一級(jí)移位寄存器輸入端INPU1Vi輸出的高電平使第一節(jié)點(diǎn)Q變?yōu)楦唠娖?；第一?jié)點(diǎn)Q的高電平使第一薄膜晶體管Ml、第三薄膜晶體管M3和第十五薄膜晶體管M"同時(shí)導(dǎo)通；第三薄膜晶體管M3的導(dǎo)通使得作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb變?yōu)榈碗娖?，第二薄膜晶體管M2和第四薄膜晶體管M4處于截至狀態(tài)；此時(shí)雖然第一薄膜晶體管Ml和第十五薄膜晶體管M15導(dǎo)通，但由于第一時(shí)鐘信號(hào)端CLK1為低電平，因此本級(jí)輸出端OUL和本級(jí)控制輸出端X、無(wú)輸出。第三階段T3
在第二階段T2結(jié)束后到達(dá)本階段時(shí)，第一時(shí)鐘信號(hào)端CLK1變?yōu)楦唠娖?，第二時(shí)鐘信號(hào)端CLK2變?yōu)閊氐電平，同時(shí)前一級(jí)移位寄存器輸入端1NPUT^和后一級(jí)移位寄存器輸入端INPUT^都為低電平，所以第十三薄膜晶體管MH和第十四薄膜晶體管M14處于截止?fàn)顟B(tài)；由于第一薄膜晶體管Ml的柵極與漏極之間連接有第四電容C4，高電平的第二節(jié)點(diǎn)Q由于bootstrap效應(yīng)在第一時(shí)鐘信號(hào)端CLK1高電平的作用下使得第二節(jié)點(diǎn)Q的電壓變得更高，繼續(xù)保持使第一薄膜晶體管Ml、第三薄膜晶體管M3和第十五薄膜晶體管Ml5的導(dǎo)通狀態(tài)；雖然本階段第一時(shí)鐘信號(hào)端CLK1的高電平有通過(guò)第一電容C1使第二節(jié)點(diǎn)Qb變?yōu)楦唠娖降内厔?shì)，但由于第三薄膜晶體管M3的導(dǎo)通使作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb與低電平信號(hào)端VSS連接，因此將第二節(jié)點(diǎn)Qb下拉為低電平，第二薄膜晶體管M2和第四薄膜晶體管M4處于截止?fàn)顟B(tài)；第一薄膜晶體管M1的導(dǎo)通使第一時(shí)鐘信號(hào)端CLK1的高電平通過(guò)第一薄膜晶體管M1從本級(jí)輸出端0UL輸出，高電平的本級(jí)輸出端0UL驅(qū)動(dòng)液晶顯示器的第N行柵極；第十五薄膜晶體管M15的導(dǎo)通使第一時(shí)鐘信號(hào)端CLK1的高電平通過(guò)十五薄膜晶體管M15從本級(jí)控制輸出端Xw輸出，向上一級(jí)移位寄存器輸出復(fù)位信號(hào)和向下一級(jí)移位寄存器輸出開(kāi)始信號(hào)。第四階段T4
當(dāng)?shù)谌A段T3結(jié)束后到達(dá)本階段時(shí)，第一時(shí)鐘信號(hào)端CLK1處于低電平狀態(tài)，第二時(shí)鐘信號(hào)端CLK2為高電平狀態(tài)，同時(shí)前一級(jí)移位寄存器輸入端INPUT ^為4氐電平，后一級(jí)移位寄存器輸入端INPUT^為高電平；第二時(shí)鐘信號(hào)端CLK2和后一級(jí)移位寄存器輸入端INPUTw的高電平使第十三薄膜晶體管M13和第十四薄膜晶體管M14同時(shí)處于導(dǎo)通狀態(tài)，使第一節(jié)點(diǎn)Q變?yōu)榈碗娖剑坏谝还?jié)點(diǎn)Q和第二節(jié)點(diǎn)Qb同時(shí)為低電平使第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4和第十五薄膜晶體管M"都為截止?fàn)顟B(tài)；而由于第一時(shí)鐘信號(hào)端CLK為低電平，本級(jí)輸出端0UT、為高電平，這樣使第五薄膜晶體管M5處于導(dǎo)通狀態(tài)，通過(guò)第五薄膜晶體管MS使得本級(jí)輸出端OUTN向第一時(shí)鐘信號(hào)端CLK1放電，直到本級(jí)輸出端OUT、變?yōu)榈碗娖绞沟谖灞∧ぞw管M5截止時(shí)結(jié)束。之后，不論第一時(shí)鐘信號(hào)端CLK1和第二時(shí)鐘信號(hào)端CLK2如何變化，第一節(jié)點(diǎn)Q—直保持為低電平，維持本級(jí)輸出端OUL的低電平，同時(shí)第二節(jié)點(diǎn)Qb的電平通過(guò)第一電容C1與第一時(shí)鐘信號(hào)端CLK1的電平保持一致，即第一時(shí)鐘信號(hào)端CLK1為高電平時(shí)第二節(jié)點(diǎn)Qb也為相同的高電平，第一時(shí)鐘信號(hào)端CLK1為低電平時(shí)第二節(jié)點(diǎn)Qb也為相同的低電平，直到下一幀的初始信號(hào)到來(lái)。
通過(guò)本實(shí)施例移位寄存器的工作過(guò)程可以看出，在本實(shí)施例技術(shù)方案中，第一薄膜晶體管Ml的作用是為本級(jí)輸出端OUL提供高電平輸出；第二薄膜晶體管M2的作用是保持本級(jí)輸出端OUL為低電平；第三薄膜晶體管M3的作用是當(dāng)作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)Q為高電平時(shí)保持作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb為低電平；第四薄膜晶體管M4的作用是當(dāng)?shù)诙?jié)點(diǎn)Qb為高電平時(shí)使第一節(jié)
21點(diǎn)Q保持低電平，從而維持第一薄膜晶體管Ml的柵極為低電平；作為放電模塊的第五薄膜晶體管M5的作用是起放電作用，當(dāng)?shù)谝粫r(shí)鐘信號(hào)端CLK1為低電平、本級(jí)輸出端0UL為高電平時(shí)，高電平的本級(jí)輸出端OUL通過(guò)第五薄膜晶體管M5向第一時(shí)鐘信號(hào)端CLK1放電，維持本級(jí)輸出端0UL為低電平，同時(shí)起著把本級(jí)輸出端OUL下拉為低電平的作用；第十三薄膜晶體管M13的主要作用是當(dāng)?shù)诙r(shí)鐘信號(hào)端CLK2和前一級(jí)移位寄存器輸入端INPUTw均為高電平時(shí)，前一級(jí)移位寄存器輸入端INPUTN—!輸出的高電平通過(guò)第十三薄膜晶體管M13傳輸?shù)阶鳛樯侠?jié)點(diǎn)的第一節(jié)點(diǎn)Q，使得第一節(jié)點(diǎn)Q為高電平；第十四薄膜晶體管M14的作用是當(dāng)后一級(jí)移位寄存器輸入端INPUT^輸出高電平時(shí)將第一節(jié)點(diǎn)Q的電壓變?yōu)榈碗娖?；第十五薄膜晶體管M15的作用是通過(guò)第十五薄膜晶體管M15的漏極向上一級(jí)移位寄存器發(fā)送作為上一級(jí)移位寄存器復(fù)位信號(hào)的輸出信號(hào)和向下一級(jí)移位寄存器發(fā)送作為下一級(jí)移位寄存器開(kāi)始信號(hào)的輸出信號(hào)。第一電容C1的作用是當(dāng)?shù)谝粫r(shí)鐘信號(hào)變?yōu)楦唠娖綍r(shí)，通過(guò)第一電容C1使得第二節(jié)點(diǎn)Qb變?yōu)楦唠娖?，從而使第二薄膜晶體管M2和第四薄膜晶體管M4導(dǎo)通，維持第一節(jié)點(diǎn)Q和本級(jí)輸出端OUL為低電平；第四電容C4的作用是利用bootstrap效應(yīng)起到維護(hù)第一節(jié)點(diǎn)Q高電平的作用。
本實(shí)施例移位寄存器的技術(shù)方案中，移位寄存器的本級(jí)輸出端0UT,輸出一個(gè)柵線驅(qū)動(dòng)信號(hào)以驅(qū)動(dòng)液晶顯示器的相應(yīng)柵線，同時(shí)從其它兩個(gè)移位寄存器接收輸出信號(hào)，其中一個(gè)輸出信號(hào)來(lái)自前一級(jí)移位寄存器，作為本級(jí)移位寄存器的初始信號(hào)，另外一個(gè)輸出信號(hào)來(lái)自后一級(jí)移位寄存器，作為本級(jí)移位寄存器的復(fù)位信號(hào)，移位寄存器的工作同時(shí)受到二個(gè)時(shí)鐘信號(hào)、 一個(gè)來(lái)自前一級(jí)移位寄存器的輸出信號(hào)和一個(gè)來(lái)自后一級(jí)移位寄存器的輸出信號(hào)的控制。本實(shí)施例移位寄存器沒(méi)有采用直流電源，只采用時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)，因此在很大程度上能夠降低功耗。本實(shí)施例移位寄存器減少了第二節(jié)點(diǎn)Qb處于高電平的時(shí)間，作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)Qb處于高電平的時(shí)間減少到原來(lái)的二分之一，即減少了施加在第二薄膜晶體管M2柵極上高電平的時(shí)間，從而降低了第二薄膜晶體管M2閾值電壓的偏移。本實(shí)施例移位寄存器采用第二薄膜晶體管M2和第五薄膜晶體管M5共同維持本級(jí)輸出端0UL的低電平，這樣可以大大減少第二薄膜晶體管M2的工作時(shí)間，進(jìn)一步降低了第二薄膜晶體管M2閾值電壓的漂移，其中第二薄膜晶體管M2的柵極偏置電壓的占空比約為50%,當(dāng)薄膜晶體管的柵極占空比較小時(shí)，其閾值電壓能夠慢慢恢復(fù)，其閾值電壓就不會(huì)隨著施加高電平時(shí)間的增加而增加，因此本實(shí)施例降低了對(duì)薄膜晶體管的破壞，延長(zhǎng)了薄膜晶體管的工作壽命。同時(shí)，本實(shí)施例第二節(jié)點(diǎn)Qb的電壓沒(méi)有采用現(xiàn)有技術(shù)的直流電驅(qū)動(dòng)形式，而是釆用電容驅(qū)動(dòng)形式，用第一時(shí)鐘信號(hào)端CLK1和第一電容C1來(lái)驅(qū)動(dòng)第二節(jié)點(diǎn)Qb的電壓，這樣第二薄膜晶體管M2和第四薄膜晶體管M4只有電荷驅(qū)動(dòng)，通過(guò)電荷來(lái)開(kāi)啟薄膜晶體管，不僅能夠較少功耗，還能同時(shí)減少薄膜晶體管的損壞。本實(shí)施例還提供了一個(gè)放電模塊，放電模塊采用薄膜晶體管，且薄膜晶體管只有在本級(jí)輸出端0UT、為高電平和第一時(shí)鐘信號(hào)端CLK1為低電平時(shí)才工作，這樣對(duì)薄膜晶體管的特性有很好的維持，大大延遲了薄膜晶體管的工作壽命。進(jìn)一步地，本實(shí)施例的移位寄存器設(shè)置兩個(gè)本級(jí)輸出端，其中 一個(gè)負(fù)責(zé)輸出 一個(gè)柵線驅(qū)動(dòng)信號(hào)以驅(qū)動(dòng)液晶顯示器的相應(yīng)柵線，另外一個(gè)采用一個(gè)獨(dú)立的薄膜晶體管負(fù)責(zé)向前一級(jí)移位寄存器輸出作為前一級(jí)移位寄存器的復(fù)位信號(hào)和向后一級(jí)移位寄存器輸出作為后一級(jí)移位寄存器的初始信號(hào)，這樣可以避免現(xiàn)有技術(shù)一個(gè)輸出端由于延遲而造成后幾級(jí)移位寄存器讀寫(xiě)錯(cuò)誤的缺陷，提高了工作穩(wěn)定性，使本實(shí)施例技術(shù)方案特別適用于包含有多個(gè)移位寄存器的柵線驅(qū)動(dòng)裝置中，避免后幾級(jí)移位寄存器的讀寫(xiě)錯(cuò)誤。本實(shí)施例只有在本級(jí)輸出端0UL輸出高電平時(shí)薄膜晶體管才具有柵極偏置，而在移位寄存器整個(gè)工作過(guò)程中，本級(jí)輸出端OUL輸出高電平所占的時(shí)間非常短，因此對(duì)薄膜晶體管閾值電壓的漂移基本上沒(méi)有什么影響，可以保證薄膜晶體管在長(zhǎng)時(shí)間工作中不發(fā)生退化。總之，本實(shí)施例移位寄存器具有低成本、功耗低和壽命長(zhǎng)等優(yōu)點(diǎn)，同時(shí)還具有高穩(wěn)定性、延遲小等特點(diǎn)。
23本發(fā)明第 一種柵線驅(qū)動(dòng)裝置包括串聯(lián)連接的數(shù)個(gè)移位寄存器，且四個(gè)串聯(lián)連接的移位寄存器組成一個(gè)移位寄存器組，每個(gè)移位寄存器分別具有接收三個(gè)時(shí)鐘信號(hào)的時(shí)鐘信號(hào)端、 一個(gè)向相應(yīng)柵線發(fā)送柵線驅(qū)動(dòng)信號(hào)的本級(jí)輸出端、 一個(gè)接收來(lái)自前一級(jí)移位寄存器的輸出信號(hào)并作為本級(jí)移位寄存器初始信號(hào)的前一級(jí)移位寄存器輸入端和一個(gè)接收來(lái)自前三級(jí)移位寄存器的輸出信號(hào)并作為本級(jí)移位寄存器補(bǔ)償信號(hào)的前三級(jí)移位寄存器輸入端，此外，每個(gè)
移位寄存器還與低電平信號(hào)端連接。
圖6為本發(fā)明第一種柵線驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖，移位寄存器組的四個(gè)移位寄存器分別為第N-3級(jí)移位寄存器SRN—3、第N-2級(jí)移位寄存器SR^、第N-1級(jí)移位寄存器SRh和第N級(jí)移位寄存器SRN，每個(gè)移位寄存器具有圖2所示結(jié)構(gòu)。本實(shí)施例柵線驅(qū)動(dòng)裝置通過(guò)時(shí)鐘信號(hào)發(fā)生器產(chǎn)生相互連續(xù)的四個(gè)時(shí)鐘信號(hào)，四個(gè)時(shí)鐘信號(hào)分別為第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端CLK2、第三時(shí)鐘信號(hào)端CLK3和第四時(shí)鐘信號(hào)端CLK4，每個(gè)移位寄存器與該四個(gè)時(shí)鐘信號(hào)端中的三個(gè)時(shí)鐘信號(hào)端按照一定的順序連接。
以第N級(jí)移位寄存器SRw為例，其輸入輸出端具體為第一時(shí)鐘信號(hào)端CLK1、第二時(shí)鐘信號(hào)端CLK2、第四時(shí)鐘信號(hào)端CLK4、本級(jí)輸出端OUi;、接收第N-l級(jí)移位寄存器輸出端OUT^輸出信號(hào)的前一級(jí)移位寄存器輸入端INPUTN—!、接收第N-3級(jí)移位寄存器輸出端OUTN—3輸出信號(hào)的前三級(jí)移位寄存器輸入端INPUTN-3,本級(jí)輸出端OUT;同時(shí)還向后一級(jí)(第N+l級(jí))移位寄存器輸出作為其初始信號(hào)的輸出信號(hào)，向后三級(jí)(第N+3級(jí))移位寄存器輸出作為其補(bǔ)償信號(hào)的輸出信號(hào)。
本發(fā)明第一種柵線驅(qū)動(dòng)裝置的工作過(guò)程已經(jīng)在本發(fā)明移位寄存器第一實(shí)施例中詳細(xì)說(shuō)明，不再贅述。
本發(fā)明第二種柵線驅(qū)動(dòng)裝置包括串聯(lián)連接的數(shù)個(gè)移位寄存器，每個(gè)移位寄存器分別具有接收二個(gè)時(shí)鐘信號(hào)的時(shí)鐘信號(hào)端、 一個(gè)向相應(yīng)柵線發(fā)送柵線驅(qū)動(dòng)信號(hào)的本級(jí)輸出端、 一個(gè)向前一級(jí)移位寄存器和后一級(jí)移位寄存器輸出信號(hào)的本級(jí)控制輸出端、 一個(gè)接收來(lái)自前一級(jí)移位寄存器的輸出信號(hào)并作為本級(jí)移位寄存器初始信號(hào)的前一級(jí)移位寄存器輸入端和一個(gè)接收來(lái)自后一級(jí)移位寄存器的輸出信號(hào)并作為本級(jí)移位寄存器復(fù)位信號(hào)的后一級(jí)移位寄存器輸入端，此外，每個(gè)移位寄存器還與低電平信號(hào)端連接。
圖7為本發(fā)明第二種柵線驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖，包括第N-1級(jí)移位寄存器SRh、第N級(jí)移位寄存器SR4口第N+l級(jí)移位寄存器SRN+1，每個(gè)移位寄存器具有圖4所示結(jié)構(gòu)。本實(shí)施例柵線驅(qū)動(dòng)裝置通過(guò)時(shí)鐘信號(hào)發(fā)生器產(chǎn)生連續(xù)的二個(gè)時(shí)鐘信號(hào)，二個(gè)時(shí)鐘信號(hào)分別為第一時(shí)鐘信號(hào)端CLK1和第二時(shí)鐘信號(hào)端CLK2,其中第二時(shí)鐘信號(hào)是第一時(shí)鐘信號(hào)的反向信號(hào)。
以第N級(jí)移位寄存器SRw為例，其輸入輸出端具體為第一時(shí)鐘信號(hào)端CLK1和第二時(shí)鐘信號(hào)端CLK2、本級(jí)輸出端0UL、本級(jí)控制輸出端Xx、接收第N-1級(jí)移位寄存器輸出端0UV!輸出信號(hào)的前一級(jí)移位寄存器輸入端INPUT、,、接收第N+l級(jí)移位寄存器輸出端OUT^輸出信號(hào)的后一級(jí)移位寄存器輸入端INPUTN+1，本級(jí)控制輸出端l向后一級(jí)(第N+l級(jí))移位寄存器輸出作為其初始信號(hào)的輸出信號(hào)，向前一級(jí)(第N-l級(jí))移位寄存器輸出作為其復(fù)位信號(hào)的輸出信號(hào)。
本發(fā)明第二種柵線驅(qū)動(dòng)裝置的工作過(guò)程已經(jīng)在本發(fā)明移位寄存器第二實(shí)施例中詳細(xì)說(shuō)明，不再贅述。
最后應(yīng)說(shuō)明的是以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本發(fā)明技術(shù)方案的精神和范圍。
權(quán)利要求
1.一種移位寄存器，其特征在于，包括第一薄膜晶體管，其柵極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)連接，其源極與一時(shí)鐘信號(hào)端連接，其漏極與本級(jí)輸出端連接；第二薄膜晶體管，其柵極與作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)連接，其源極與本級(jí)輸出端連接，其漏極與低電平信號(hào)端連接；第三薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，其源極與低電平信號(hào)端連接，其漏極與第二節(jié)點(diǎn)連接；第四薄膜晶體管，其柵極與第二節(jié)點(diǎn)連接，其源極與低電平信號(hào)端連接，其漏極與第一節(jié)點(diǎn)連接；第一電容，連接在時(shí)鐘信號(hào)端與第二節(jié)點(diǎn)之間，用于在時(shí)鐘信號(hào)端為高電平時(shí)使得第二節(jié)點(diǎn)變?yōu)楦唠娖剑环烹娔K，連接在時(shí)鐘信號(hào)端與本級(jí)輸出端之間，用于在本級(jí)輸出端為高電平、時(shí)鐘信號(hào)端為低電平時(shí)使本級(jí)輸出端向時(shí)鐘信號(hào)端放電；補(bǔ)償模塊，連接在第一節(jié)點(diǎn)與低電平信號(hào)端之間，用于對(duì)第一節(jié)點(diǎn)提供補(bǔ)償及補(bǔ)償保護(hù)，使第二節(jié)點(diǎn)根據(jù)時(shí)鐘信號(hào)端的高電平或低電平相應(yīng)變化為高電平或低電平。
2. 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述放電模塊為薄 膜晶體管，其柵極和源極同時(shí)與本級(jí)輸出端連接，其漏極與時(shí)鐘信號(hào)端連接。
3. 根據(jù)權(quán)利要求1或2所述的移位寄存器，其特征在于，所述補(bǔ)償模塊 包括第六薄膜晶體管，其柵極與前三級(jí)移位寄存器輸入端連接，其源極與另 一時(shí)鐘信號(hào)端連接，其漏極與第一節(jié)點(diǎn)連接；第七薄膜晶體管，其柵極與另一時(shí)鐘信號(hào)端連接，其源極與第二電容的一端連接，其漏極與低電平信號(hào)端連接，第二電容的另一端連接第一節(jié)點(diǎn)； 第八薄膜晶體管，其柵極和源極同時(shí)與前一級(jí)移位寄存器輸入端連接，其漏極與第七薄膜晶體管的源極連接；第九薄膜晶體管，其柵極與再一時(shí)鐘信號(hào)端連接，其漏極與第一節(jié)點(diǎn)連接； 第十薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，其漏極與本級(jí)輸出端連接，其源極與第九薄膜晶體管的源極連接；第十一薄膜晶體管，其柵極與第三電容的一端連接，其漏極與第一節(jié)點(diǎn)連接，其源極與低電平信號(hào)端連接，第三電容的另一端連接另一時(shí)鐘信號(hào)端； 第十二薄膜晶體管，其柵極與前三級(jí)移位寄存器輸入端連接，其漏極與 第十 一薄膜晶體管的柵極連接，其源極與低電平信號(hào)端連接。
4. 根據(jù)權(quán)利要求1或2所述的移位寄存器，其特征在于，所述補(bǔ)償模塊 包括第十三薄膜晶體管，其柵極與另一時(shí)鐘信號(hào)端連接，其源極與前一級(jí)移位寄存器輸入端連接，其漏極與第一節(jié)點(diǎn)連接；第十四薄膜晶體管，其柵極與后一級(jí)移位寄存器輸入端連接，其源極與第一節(jié)點(diǎn)連接，其漏極與低電平信號(hào)端連接；第十五薄膜晶體管，其柵極與第一節(jié)點(diǎn)連接，其源極與時(shí)鐘信號(hào)端連接， 其漏極作為本級(jí)控制輸出端，本級(jí)控制輸出端分別向上一級(jí)移位寄存器和下 一級(jí)移位寄存器發(fā)送輸出信號(hào)；第四電容，連接在第一薄膜晶體管的柵極與漏極之間。
5. —種采用權(quán)利要求1、 2或3所述移位寄存器的柵線驅(qū)動(dòng)裝置，包括串 聯(lián)連接的數(shù)個(gè)移位寄存器，其特征在于，所述移位寄存器具有三個(gè)時(shí)鐘信號(hào) 端、 一個(gè)本級(jí)輸出端、 一個(gè)接收前一級(jí)移位寄存器輸出信號(hào)的前一級(jí)移位寄存器輸入端和一個(gè)接收前三級(jí)移位寄存器輸出信號(hào)的前三級(jí)移位寄存器輸入二山 禍。
6. —種采用權(quán)利要求1、 2或4所述移位寄存器的柵線驅(qū)動(dòng)裝置，包括串 聯(lián)連接的數(shù)個(gè)移位寄存器，其特征在于，所述移位寄存器具有二個(gè)時(shí)鐘信號(hào)端、 一個(gè)本級(jí)輸出端、 一個(gè)本級(jí)控制輸出端、 一個(gè)接收前一級(jí)移位寄存器輸出信號(hào)的前一級(jí)移位寄存器輸入端和一個(gè)接收后一級(jí)移位寄存器輸出信號(hào)的 后一級(jí)移位寄存器輸入端，所述本級(jí)輸出端輸出 一個(gè)柵線驅(qū)動(dòng)信號(hào)以驅(qū)動(dòng)液 晶顯示器的相應(yīng)柵線，所述本級(jí)控制輸出端向前一級(jí)移位寄存器和后一級(jí)移 位寄存器輸出控制信號(hào)。
全文摘要
本發(fā)明涉及一種移位寄存器及其柵線驅(qū)動(dòng)裝置。移位寄存器包括第一薄膜晶體管，柵極與第一節(jié)點(diǎn)連接，源極與一時(shí)鐘信號(hào)端連接，漏極與本級(jí)輸出端連接；第二薄膜晶體管，柵極與第二節(jié)點(diǎn)連接，源極與本級(jí)輸出端連接，漏極與低電平信號(hào)端連接；第三薄膜晶體管，柵極與第一節(jié)點(diǎn)連接，源極與低電平信號(hào)端連接，漏極與第二節(jié)點(diǎn)連接；第四薄膜晶體管，柵極與第二節(jié)點(diǎn)連接，源極與低電平信號(hào)端連接，漏極與第一節(jié)點(diǎn)連接；第一電容連接在時(shí)鐘信號(hào)端與第二節(jié)點(diǎn)之間；放電模塊連接在時(shí)鐘信號(hào)端與本級(jí)輸出端之間；補(bǔ)償模塊連接在第一節(jié)點(diǎn)與低電平信號(hào)端之間。本發(fā)明具有低成本、功耗低和壽命長(zhǎng)等優(yōu)點(diǎn)，同時(shí)還具有高穩(wěn)定性、抗干擾能力強(qiáng)、延遲小等特點(diǎn)。
文檔編號(hào)G11C19/00GK101604551SQ20081011461
公開(kāi)日2009年12月16日 申請(qǐng)日期2008年6月10日 優(yōu)先權(quán)日2008年6月10日
發(fā)明者明 胡 申請(qǐng)人:北京京東方光電科技有限公司