專利名稱：非易失存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到具有非易失存儲(chǔ)器的半導(dǎo)體器件，確切地說是涉 及到用來高速讀取存儲(chǔ)器信息的技術(shù)，例如能夠應(yīng)用于快速存儲(chǔ)器或 包括芯片上提供的快速存儲(chǔ)器的微計(jì)算機(jī)等的技術(shù)。
背景技術(shù)：
作為非易失存儲(chǔ)單元，可以指出分離柵型存儲(chǔ)單元和疊層?xùn)判?存儲(chǔ)單元。分離柵型存儲(chǔ)單元包含構(gòu)成存儲(chǔ)區(qū)的存儲(chǔ)器MOS型晶體 管的二個(gè)晶體管以及用來選擇其存儲(chǔ)區(qū)從而從中獲取信息的選擇 MOS型晶體管。已知的文獻(xiàn)1994-Proceedings of IEEE, VLSI, Technology Symposium, pp71-72描述了一種熟知的才支術(shù)。下面簡(jiǎn)要 解釋一下其中所述的存儲(chǔ)單元的結(jié)構(gòu)和工作。此分離柵型存儲(chǔ)單元包
含源、漏、浮柵、以及控制柵。作為電荷進(jìn)入浮柵中的注入，可以提 及利用熱電子的產(chǎn)生的源側(cè)注入系統(tǒng)。儲(chǔ)存在浮柵中的電荷從浮柵的 尖端被注入到控制柵。此時(shí)，需要對(duì)控制柵施加12V的高電壓。用 作電荷注入電極的控制柵，甚至用作讀出選擇MOS型晶體管的柵電 極。選擇MOS型晶體管區(qū)的柵氧化膜是一種淀積的氧化膜，它甚至 起電隔離選擇MOS型晶體管的浮柵與柵電極的作用。作為其它已知 的與分離柵型存儲(chǔ)單元有關(guān)的技術(shù)，已知有例如美國(guó)專利 No.4659828和5408115以及日本未經(jīng)審查的專利公開No.Hei 5(1993)-136422等。
疊層?xùn)判痛鎯?chǔ)單元包含源、漏、浮柵、以及層疊在溝道形成區(qū)
上的控制柵。熱電子的產(chǎn)生被用來將電荷注入到浮柵中。儲(chǔ)存在浮柵
中的電荷向襯底釋放。此時(shí)，需要對(duì)控制柵施加-10V的負(fù)高電壓。 借助于將例如3.3V的讀出電壓施加到控制柵而執(zhí)行讀出。在日本未 經(jīng)審查的專利公開No.Hei 11(1999)-232886等中，已經(jīng)描述了疊層?xùn)?型存儲(chǔ)單元。
就提高數(shù)據(jù)處理速度而言，即使對(duì)非易失存儲(chǔ)器件，非易失存 儲(chǔ)器件讀出操作的提速也變得重要。在分離柵型存儲(chǔ)器單元中，選擇 MOS晶體管的柵電極被構(gòu)造成甚至用作擦除電極。因此，柵絕緣膜 的厚度不得不被設(shè)定為相同于寫入/擦除電壓控制高電壓MOS晶體管 的柵絕緣膜的厚度，以便確保承受得了其電壓。于是，選擇MOS晶 體管的Gm (定義為電流供應(yīng)能力的跨導(dǎo))變小，故分離柵型存儲(chǔ)單 元不太可能成為能夠充分得到讀出電流的結(jié)構(gòu)。若什么也不^L，則分 離柵型存儲(chǔ)單元不適合于低壓下的高速運(yùn)行。由于為了實(shí)現(xiàn)高的承受 電壓而對(duì)寫入/擦除時(shí)施加有高電壓的控制柵采用厚的柵氧化物膜， 這降低了讀出操作時(shí)的Gm,故疊層?xùn)判蛦卧惶赡艹蔀槟軌虺浞?確保讀出電流的結(jié)構(gòu)。
已知文獻(xiàn)的美國(guó)專利No,4659828和5408115分別描述了與寫入/ 擦除操作有關(guān)的發(fā)明，但未曾涉及到讀出操作性能的改善。而且，雖 然已知文獻(xiàn)的日本未經(jīng)審查的專利公開No.Hei 5(1993)-136422描述 了最相似于本發(fā)明的一種情況，但它所提出的是涉及到對(duì)二個(gè)彼此相 鄰的柵電極進(jìn)行絕緣的方法，而沒有公開讀出性能。用來使邏輯操作 器件具有高性能的現(xiàn)有技術(shù)未提供的非易失存儲(chǔ)器件是需要的。
已經(jīng)采用了一種結(jié)構(gòu)，其中，位線被分成主位線和子位線，只 有連接到待要工作和選擇的存儲(chǔ)單元的子位線才被選擇和連接到其相 應(yīng)的主位線，且存儲(chǔ)單元附近的位線的寄生電容被明顯地減小，從而 實(shí)現(xiàn)高速讀出操作。但本發(fā)明人已經(jīng)發(fā)現(xiàn)，如在疊層?xùn)判痛鎯?chǔ)單元中 那樣，即使對(duì)于位線，在寫入時(shí)恐怕也必須施加高電壓，必然使用來 將子位線選擇性地連接到其相應(yīng)的主位線的MOS晶體管承受高電 壓，從而進(jìn)一步降低讀出路徑的Gm,致使基于主位線/子位線的分層位線結(jié)構(gòu)的提速將無法充分起作用。
本發(fā)明的目的是從存儲(chǔ)器信息讀出路徑中消除妨礙提速的厚膜
高電壓MOS晶體管。
本發(fā)明的另一目的是提供一種半導(dǎo)體器件，它能夠從非易失存 儲(chǔ)單元高速讀出存儲(chǔ)器信息。
從本說明書和附圖的描述中，本發(fā)明的上述和其它的目的以及 新穎特點(diǎn)將變得明顯。
發(fā)明內(nèi)容
下面簡(jiǎn)要地解釋本申請(qǐng)所公開的有代表性的本發(fā)明的概述 [1半導(dǎo)體器件包括多個(gè)非易失存儲(chǔ)單元(1)。各個(gè)非易失存 儲(chǔ)單元包含用于信息儲(chǔ)存的MOS型第一晶體管區(qū)(3)以及對(duì)第一 晶體管區(qū)進(jìn)行選擇的MOS型第二晶體管區(qū)(4)。第二晶體管區(qū)具 有連接到位線(BL)的位線電極(16)和連接到控制柵控制線
(CL)的控制柵電極(18)。第一晶體管區(qū)具有連接到源線的源線 電極(10)、連接到存儲(chǔ)器柵控制線(ML)的存儲(chǔ)器柵電極
(14)、以及設(shè)置在存儲(chǔ)器柵電極正下方的電荷儲(chǔ)存區(qū)(11)。第二 晶體管區(qū)的柵承受電壓低于第一晶體管區(qū)的柵承受電壓。換言之，假 設(shè)第二晶體管區(qū)的控制柵電極的柵絕緣膜(17)的厚度被定義為tc， 且第一晶體管區(qū)的存儲(chǔ)器柵電極的柵絕緣膜(11， 12， 13)的厚度被
定義為tm，則它們之間的關(guān)系為tc〈tm。此處，MOS是絕緣柵場(chǎng) 效應(yīng)晶體管結(jié)構(gòu)的通稱。
根據(jù)上面所述，當(dāng)在數(shù)據(jù)讀出操作時(shí)使非易失存儲(chǔ)單元的第二 晶體管區(qū)處于開通狀態(tài)時(shí)，根據(jù)電流是否按照第一晶體管區(qū)的閾值電 壓狀態(tài)而流動(dòng)，存儲(chǔ)器的信息被讀出到相應(yīng)的位線。第二晶體管區(qū)的 柵氧化物膜厚度比第一晶體管區(qū)的柵氧化物膜厚度更薄，其柵承受電 壓也比第一晶體管區(qū)更低。因此，與存儲(chǔ)器保持MOS晶體管區(qū)和選 擇MOS晶體管區(qū)二者都被制作成高承受電壓的情況相比，在關(guān)于選 擇MOS晶體管區(qū)的比較低的柵電壓下，能夠容易地得到比較大的Gm,且能夠相對(duì)提高整個(gè)非易失存儲(chǔ)單元的電流供應(yīng)能力亦即 Gm,從而有助于讀出速度的提高。
在對(duì)第一晶體管區(qū)設(shè)定比較高的閾值電壓的操作時(shí)，例如高電 壓被施加到其存儲(chǔ)器柵電極，以開通第二晶體管區(qū)，從而使電流能夠 從源線流到位線，控制柵側(cè)上電荷儲(chǔ)存區(qū)附近產(chǎn)生的熱電子因而可以 被保持在電荷儲(chǔ)存區(qū)中。在對(duì)第一晶體管區(qū)設(shè)定比較低的閾值電壓的 操作時(shí)，例如高電壓被施加到其存儲(chǔ)器柵電極，以開通第二晶體管 區(qū)，從而將位線電極和源線電極設(shè)定到電路的接地電位，電荷儲(chǔ)存區(qū) 中保持的電子從而可以排向存儲(chǔ)器柵電極。于是，能夠?qū)崿F(xiàn)對(duì)第一晶 體管區(qū)設(shè)定比較低的閾值電壓或比較高的閾值電壓的操作，而無須對(duì) 控制柵的控制線和位線施加高電壓。這保證了第二晶體管區(qū)的柵承受 電壓可以比較j氐。
為了使儲(chǔ)存在電荷儲(chǔ)存區(qū)中的電荷不容易泄漏到控制柵電極 中，例如假設(shè)控制柵電極與電荷儲(chǔ)存區(qū)之間的絕緣膜(9)的厚度被 定義為ti,建立tmgi的關(guān)系是可取的。
為了按器件結(jié)構(gòu)來確保第二晶體管區(qū)的低的承受電壓，例如可 以防止在形成于阱區(qū)中的位線電極與源線電極之間形成高密度的雜質(zhì) 區(qū)(30)。此高密度雜質(zhì)區(qū)是雜質(zhì)的擴(kuò)散區(qū)。在非易失存儲(chǔ)單元包含 存儲(chǔ)器保持MONOS區(qū)和選擇MOS晶體管區(qū)的串聯(lián)電路的情況下， 二個(gè)晶體管區(qū)的串聯(lián)連接的節(jié)點(diǎn)被構(gòu)造成二者共用的擴(kuò)散區(qū)(源-漏 區(qū))。當(dāng)二個(gè)晶體管區(qū)共用的公共擴(kuò)散區(qū)被插入在其間時(shí)，寫入時(shí)高 電壓被施加到MONOS區(qū)以形成溝道，致使MONOS側(cè)上的高電壓 經(jīng)由二個(gè)晶體管區(qū)公共的擴(kuò)散區(qū)從溝道被施加到選擇MOS晶體管 區(qū)。在MONOS型存儲(chǔ)單元的情況下，選擇MOS晶體管區(qū)處于高承 受電壓狀態(tài)因而是至關(guān)重要的。
電荷儲(chǔ)存區(qū)可以采用覆蓋有絕緣膜的導(dǎo)電浮柵電極，或可以釆 用覆蓋有絕緣膜的電荷捕獲絕緣膜、覆蓋有絕緣膜的導(dǎo)電微細(xì)顆粒層 等。
提供了開關(guān)MOS晶體管(19)，它能夠?qū)⑽痪€連接到其相應(yīng)的
全局位線(GL),并可以采用分割的位線結(jié)構(gòu)(分層的位線結(jié) 構(gòu))。分割的位線結(jié)構(gòu)有助于在讀出操作時(shí)僅僅某些非易失存儲(chǔ)單元 被連接到相應(yīng)的全局位線，從而明顯地減小位線的寄生電容并進(jìn)一步 提高讀出操作速度。此時(shí)，由于在擦除/寫入操作時(shí)高電壓可以不施 加到位線，故開關(guān)MOS晶體管的柵氧化物膜厚度可以被形成得比第 一晶體管區(qū)的更薄?？傊?，容易對(duì)開關(guān)MOS晶體管提供比較大的電 流供應(yīng)能力。而且，有可能利用分割的位線結(jié)構(gòu)來確保讀出操作的提 速。
2作為另一種詳細(xì)的情況，半導(dǎo)體器件包括對(duì)控制柵控制線進(jìn) 行驅(qū)動(dòng)的第一驅(qū)動(dòng)器(21)、對(duì)存儲(chǔ)器柵控制線進(jìn)行驅(qū)動(dòng)的第二驅(qū)動(dòng) 器(22)、將開關(guān)MOS晶體管驅(qū)動(dòng)到開通狀態(tài)的第三驅(qū)動(dòng)器 (23)、以及對(duì)源線進(jìn)行驅(qū)動(dòng)的第四驅(qū)動(dòng)器(24)。第一驅(qū)動(dòng)器和第 三驅(qū)動(dòng)器釆用第一電壓作為工作電源，而第二驅(qū)動(dòng)器和第四驅(qū)動(dòng)器采
用高于第一電壓的電壓作為工作電源。
此半導(dǎo)體器件具有控制電路(76)，當(dāng)?shù)谝痪w管區(qū)的閾值電 壓取高時(shí)，此控制電路將第一驅(qū)動(dòng)器的工作電源設(shè)定為第一電壓，， 將第四驅(qū)動(dòng)器的工作電源設(shè)定為比第一電壓高的第二電壓，并將第二 驅(qū)動(dòng)器的工作電源設(shè)定為比第二電壓高的第三電壓，從而使熱電子能 夠從位線電極側(cè)排出到相應(yīng)的電荷儲(chǔ)存區(qū)中。
當(dāng)?shù)?一 晶體管區(qū)的閾值電壓取低時(shí)，此控制電路將第二驅(qū)動(dòng)器
的工作電源設(shè)定為比第三電壓高的第四電壓，從而將電子從電荷儲(chǔ)存 區(qū)排出到相應(yīng)的存儲(chǔ)器柵電極。
其閾值電壓已經(jīng)被降低了的第 一晶體管區(qū)，可以被設(shè)定為例如 耗盡型。其閾值電壓已經(jīng)被提高了的第一晶體管區(qū)，可以被設(shè)定為例 如增強(qiáng)型。存儲(chǔ)器柵電極在讀出操作時(shí)可以被設(shè)定為電路的接地電 壓。由于對(duì)第一晶體管區(qū)配備了對(duì)其進(jìn)行選擇的第二晶體管區(qū)，故還 能夠進(jìn)行關(guān)于寫入和擦除的沒有嚴(yán)格驗(yàn)證操作的選擇。
當(dāng)儲(chǔ)存在非易失存儲(chǔ)單元中的信息被讀取時(shí)，控制電路可以將 第一驅(qū)動(dòng)器的工作電源設(shè)定為第一電壓，并將存儲(chǔ)器柵電極和源線電 極設(shè)定為電路的接地電位。讀出操作中電流的方向?qū)е缕浞较驈奈痪€ 到源線。
當(dāng)儲(chǔ)存在非易失存儲(chǔ)單元中的信息被讀取時(shí)，控制電路可以將 第一驅(qū)動(dòng)器的工作電源設(shè)定為第一電壓，并將存儲(chǔ)器柵電極和位線電 極設(shè)定為電路的接地電位。與上述相反，讀出操作中電流的方向?qū)е?其方向從源線到位線。
上述的半導(dǎo)體器件可以不僅僅是分立的非易失存儲(chǔ)器，也可以 是諸如具有提供在芯片上的非易失存儲(chǔ)器的微計(jì)算機(jī)、數(shù)據(jù)處理器之
類的半導(dǎo)體器件。例如，半導(dǎo)體器件還具有邏輯工作單元(61)，它 以第 一 電壓作為工作電源來執(zhí)行邏輯操作。
當(dāng)從布局的觀點(diǎn)看時(shí)，各個(gè)第一驅(qū)動(dòng)器和第三驅(qū)動(dòng)器可以接收 地址譯碼信號(hào)(51)，致使其操作被選擇，且各個(gè)第二驅(qū)動(dòng)器和第四 驅(qū)動(dòng)器可以接收第一驅(qū)動(dòng)器的輸出(52)，致使其操作被選擇。
第一驅(qū)動(dòng)器和第三驅(qū)動(dòng)器可以被排列在一側(cè)上，且第二驅(qū)動(dòng)器
和第四驅(qū)動(dòng)器可以被排列在另 一側(cè)上，其中至少 一個(gè)非易失存儲(chǔ)單元
陣列(50)被插入在其間。有可能將各自以高電壓作為工作電源而工 作的各個(gè)驅(qū)動(dòng)器與各自以比較低的電壓作為工作電源而工作的各個(gè)電
路彼此分隔開。
在存儲(chǔ)器陣列中，各個(gè)存儲(chǔ)器柵控制線(ML)被與各個(gè)存儲(chǔ)器 柵電極集成制作，并可以構(gòu)造低電阻金屬層(MGmt)，以便分別層 疊在多晶硅層(MGps)上。控制柵控制線(CL)還可以與其相應(yīng)的 控制柵電極集成構(gòu)造。而且，可以構(gòu)造低電阻金屬層(CGmt)，以 便層疊在其相應(yīng)的多晶硅層(CGps)上。這樣，就能夠減小布線電 阻。
用來分別使各存儲(chǔ)器柵控制線響應(yīng)于讀出操作導(dǎo)通到電路的接 地電位的放電MOS晶體管53，可以被提供在存儲(chǔ)器柵控制線的不同 位置處。這樣有可能形成迅速的過渡到讀出操作啟動(dòng)狀態(tài)。
作為位于分割位線結(jié)構(gòu)下方的開關(guān)MOS晶體管，可以釆用p 溝道MOS晶體管(19p)。因而有可能防止信號(hào)電平被開關(guān)MOS晶
體管的閾值電壓降低，并滿意地克服相應(yīng)位線讀出信號(hào)電平的電壓降 低。然而，當(dāng)使相應(yīng)的非易失存儲(chǔ)單元的閾值電壓高時(shí)，即使試圖過 將位線設(shè)定為電路的接地電位，位線的電位也不會(huì)達(dá)到低于p溝道
開關(guān)MOS晶體管闊值電壓的電平。為了解決這一問題，可以由 CMOS傳送柵(19p， 19n )來構(gòu)成開關(guān)MOS晶體管。
各互補(bǔ)于開關(guān)MOS晶體管進(jìn)行開關(guān)操作的n溝道放電MOS晶 體管(20n),可以被提供在其相應(yīng)的位線處。這樣，當(dāng)相應(yīng)的位線 經(jīng)由開關(guān)MOS晶體管^皮選擇時(shí)，位線凈皮其相應(yīng)的放電MOS晶體管 完全放電，致使能夠防止開始讀出之前被預(yù)充電的全局位線的電平發(fā) 生不希望的變化，從而有助于穩(wěn)定讀出信號(hào)的讀出和讀出操作的提 速。
3下面從稍許不同于上述的觀點(diǎn)來理解本發(fā)明。半導(dǎo)體器件具 有以矩陣形式排列在半導(dǎo)體襯底(2)中的非易失存儲(chǔ)單元(1)。各 個(gè)非易失存儲(chǔ)單元在半導(dǎo)體襯底中包括連接到源線(SL)的源線電 極(10)、連接到位線(BL)的位線電極(16)、以及插入在源線 電極與位線電極之間的溝道區(qū)。而且，非易失存儲(chǔ)單元還包括溝道區(qū) 上經(jīng)由第一絕緣膜(17)排列在位線電極附近且連接到控制柵控制線 (CL)的控制柵電極(18)以及經(jīng)由第二絕緣膜(12， 13)和電荷 儲(chǔ)存區(qū)(11)排列的電隔離于控制柵電極(18)且連接到存儲(chǔ)器柵控 制線(ML)的存儲(chǔ)器柵電極(14)。第一絕緣膜的承受電壓低于第 二絕緣膜的承受電壓。
在關(guān)于具有控制柵電極的選擇MOS晶體管比較低的柵電壓下，
就容易得到比較大的Gm。能夠使整個(gè)非易失存儲(chǔ)單元的電流供應(yīng)能
力亦即Gm比較大，從而有助于讀出速度的提高。
為了從其存儲(chǔ)器柵看時(shí)相對(duì)地將非易失存儲(chǔ)單元的閾值電壓設(shè)
定為高，例如，高電壓被施加到其存儲(chǔ)器柵電極以開通控制柵電極 側(cè)，從而使電流能夠從源線流到位線，控制柵電極側(cè)上電荷儲(chǔ)存區(qū)附 近產(chǎn)生的電子因而可以被保持在電荷儲(chǔ)存區(qū)中。相反，為了設(shè)定比較 低的閾值電壓，例如，高電壓被施加到其存儲(chǔ)器柵電極以開通控制柵
電極側(cè)，從而將位線電極和源線電極設(shè)定為電路的接地電位，保持在 電荷儲(chǔ)存區(qū)中的電子因而可以被排出到存儲(chǔ)器柵電極。這樣，就能夠 實(shí)現(xiàn)對(duì)非易失存儲(chǔ)單元設(shè)定比較低的閾值電壓或比較高的閾值電壓的 操作，而無須將高電壓施加到控制柵的控制線和位線。這就保證了控 制柵電極側(cè)上的柵承受電壓可以比較低。
根據(jù)另一個(gè)具體情況的具有非易失存儲(chǔ)單元的半導(dǎo)體器件包括 各驅(qū)動(dòng)控制柵控制線的控制柵驅(qū)動(dòng)器、各驅(qū)動(dòng)存儲(chǔ)器柵控制線的存儲(chǔ) 器柵驅(qū)動(dòng)器、以及各驅(qū)動(dòng)源線的源驅(qū)動(dòng)器。此時(shí)，控制柵驅(qū)動(dòng)器可以 采用第一電壓作為工作電源，且各個(gè)存儲(chǔ)器柵驅(qū)動(dòng)器和源驅(qū)動(dòng)器可以 采用高于第一電壓的電壓作為工作電源。
此半導(dǎo)體器件具有控制電路，當(dāng)使從存儲(chǔ)器柵電極看的非易失 存儲(chǔ)單元的閾值電壓高時(shí)，此控制電路將控制柵驅(qū)動(dòng)器工作電源設(shè)定 為第一電壓，將源驅(qū)動(dòng)器的工作電源設(shè)定為高于第一電壓的第二電 壓，并將存儲(chǔ)器柵驅(qū)動(dòng)器的工作電源設(shè)定為高于或等于第二電壓的第 三電壓，電子從而能夠從位線電極側(cè)注入到相應(yīng)的電荷儲(chǔ)存區(qū)中。
當(dāng)使從存儲(chǔ)器柵電極看的非易失存儲(chǔ)單元的閾值電壓低時(shí)，此 控制電路將存儲(chǔ)器柵驅(qū)動(dòng)器的工作電源設(shè)定為大于或等于第三電壓的 第四電壓，電子從而從電荷儲(chǔ)存區(qū)排出到相應(yīng)的存儲(chǔ)器柵電極。
當(dāng)儲(chǔ)存在非易失存儲(chǔ)單元中的信息被讀取時(shí)，控制電路將控制 柵驅(qū)動(dòng)器的工作電源設(shè)定為第一電壓，并將存儲(chǔ)器柵電極和源線電極 設(shè)定為電路的接地電位。此讀出操作中的電流方向?qū)е缕浞较驈奈痪€ 到源線。順便說一下，此時(shí)，存儲(chǔ)器柵電極的電壓可以高于接地電 位。
當(dāng)儲(chǔ)存在非易失存儲(chǔ)單元中的信息被讀取時(shí)，控制電路將控制 柵驅(qū)動(dòng)器的工作電源設(shè)定為第一電壓，并將存儲(chǔ)器柵電極和位線電極 設(shè)定為電路的接地電位。與上述相反，此讀出操作中的電流方向?qū)е?其方向從源線到位線。此時(shí)，以相似于上述的方式，存儲(chǔ)器柵電極的 電壓可以高于接地電位。
此半導(dǎo)體器件不僅可以是分立的非易失存儲(chǔ)器，還可以是具有
提供在芯片上的非易失存儲(chǔ)器的微計(jì)算機(jī)、數(shù)據(jù)處理器之類。例如， 此半導(dǎo)體器件具有邏輯工作單元，它以第一電壓作為工作電源來執(zhí)行
控制柵驅(qū)動(dòng)器可以是輸入有地址譯碼信號(hào)的驅(qū)動(dòng)器，致使其操 作被選擇，且各個(gè)存儲(chǔ)器柵驅(qū)動(dòng)器和源驅(qū)動(dòng)器可以是基于控制柵驅(qū)動(dòng) 器輸出的驅(qū)動(dòng)器，致使其操作被選擇。
控制柵驅(qū)動(dòng)器可以被排列在 一 側(cè)上，且存儲(chǔ)器柵驅(qū)動(dòng)器和源驅(qū) 動(dòng)器可以被排列在另 一側(cè)上，其間至少插入一 個(gè)非易失存儲(chǔ)單元陣 列。這就容易將各自以高電壓作為工作電源而工作的各個(gè)驅(qū)動(dòng)器與各 自以比較低的電壓作為工作電源而工作的各個(gè)電路彼此分隔開。
在非易失存儲(chǔ)單元陣列中，存儲(chǔ)器柵控制線可以與存儲(chǔ)器柵電 極集成制作，且利用層疊在多晶硅層上，可以分別形成低電阻金屬 層。這樣就能夠降低布線電阻。
來關(guān)注由存儲(chǔ)器柵驅(qū)動(dòng)器和源驅(qū)動(dòng)器形成的芯片占據(jù)面積的減
小。在非易失存儲(chǔ)單元陣列中，存儲(chǔ)器柵驅(qū)動(dòng)器(22A)最好被共用 于存儲(chǔ)器柵控制線與控制柵控制線成對(duì)的多個(gè)單元中，且源驅(qū)動(dòng)器 (24A)最好被共用于源線與控制柵控制線成對(duì)的多個(gè)單元中。此 時(shí)，被相應(yīng)存儲(chǔ)器柵驅(qū)動(dòng)器共用的存儲(chǔ)器柵控制線的數(shù)目最好少于或 等于被相應(yīng)源驅(qū)動(dòng)器共用的源線的數(shù)目。例如，當(dāng)使電流在源與漏之 間流動(dòng)，從而將高電壓施加到存儲(chǔ)器柵作為相對(duì)于非易失存儲(chǔ)單元的 寫入格式時(shí)，與寫入被選擇的存儲(chǔ)單元共用存儲(chǔ)器柵控制線的寫入非 選擇的非易失存儲(chǔ)單元的源和存儲(chǔ)器柵之間的電場(chǎng)不增強(qiáng)，特別是若
相應(yīng)的源線被饋送。若源電位是寫入非選擇的低的源電位，則與擦除 時(shí)可比擬的大電場(chǎng)有可能會(huì)作用在與寫入被選擇的存儲(chǔ)單元共用存儲(chǔ) 器柵控制線的寫入非選擇的存儲(chǔ)單元的源和存儲(chǔ)器柵之間。出現(xiàn)一種 干擾，如此大的電場(chǎng)不希望有地改變處于寫入狀態(tài)的存儲(chǔ)單元的閾值 電壓。被存儲(chǔ)器柵驅(qū)動(dòng)器共用的存儲(chǔ)器柵控制線的數(shù)目和被源驅(qū)動(dòng)器 共用的源線的數(shù)目之間的上述關(guān)系，在預(yù)先防止這種干擾方面是有用的。
可以基于構(gòu)成關(guān)于其相應(yīng)的多個(gè)控制柵控制線的選擇狀態(tài)的OR 的OR電路的輸出，來驅(qū)動(dòng)存儲(chǔ)器柵驅(qū)動(dòng)器和源驅(qū)動(dòng)器。此時(shí)，OR
管，以便減小OR電路布局面積。
就讀出操作的提速而言，用來分別響應(yīng)于讀出操作而使存儲(chǔ)器 柵控制線連接到第一電源電壓的多個(gè)充電MOS晶體管可以被提供在 存儲(chǔ)器柵控制線的不同位置處。就讀出操作而言，能夠縮短使各個(gè)存 儲(chǔ)器柵控制線過渡到所希望電平所需的時(shí)間。
而且，為了控制相應(yīng)存儲(chǔ)單元的閾值電壓，使之處于預(yù)定的電 壓分布內(nèi)，在寫入操作之后可以執(zhí)行寫入驗(yàn)證操作，并在擦除操作之 后可以進(jìn)行擦除驗(yàn)證操作。此處按各個(gè)存儲(chǔ)單元的器件結(jié)構(gòu)來列出本發(fā)明的要點(diǎn)。不一 定要提供所有的要點(diǎn)，也可以單獨(dú)或以各種組合的形式出現(xiàn)。順便說 一下，本發(fā)明的先決條件在于，寫入/擦除時(shí)施加有高電壓的柵電極 以及選擇MOS晶體管的柵電極，被構(gòu)造成彼此分隔開。(1)各個(gè) 選擇MOS晶體管的柵絕緣膜的厚度被設(shè)定為薄于處置寫入/擦除電壓 的高電壓MOS晶體管的柵絕緣膜厚度，從而提高選擇MOS晶體管 的Gm。在柵絕緣膜的厚度最薄的情況下，選擇MOS晶體管的柵絕 緣膜的厚度被設(shè)定成等于具有邏輯操作單元(核心邏輯)電荷的 MOS晶體管即處置往返外界的信號(hào)的輸入/輸出的I/O MOS晶體管 的柵氧化物膜厚度。而且，選擇MOS晶體管的柵電極被其相應(yīng)的高 速工作的核心邏輯MOS晶體管驅(qū)動(dòng)。(2)構(gòu)成單元的各個(gè)選擇 MOS晶體管的擴(kuò)散層，與具有其柵氧化物膜的核心邏輯即I/O MOS 晶體管的擴(kuò)散層共用，從而抑制短溝道效應(yīng)。而且，使存儲(chǔ)器保持 MOS晶體管的擴(kuò)散層的結(jié)承受電壓高于選擇MOS晶體管擴(kuò)散層的 結(jié)承受電壓。(3)用來確定選擇MOS晶體管的閾值電壓的p型溝 道雜質(zhì)的密度，被設(shè)定成使晶體管的閾值電壓為正，并被設(shè)定為厚于 存儲(chǔ)器保持MOS晶體管的。在存儲(chǔ)器保持MOS晶體管中，使其中
性閾值為負(fù)，致使擦除時(shí)的閾值變得足夠低，從而在大范圍內(nèi)得到讀
出電流。p型溝道雜質(zhì)的密度被設(shè)定為低于選擇MOS晶體管的密 度。作為變通，為了將存儲(chǔ)器保持MOS晶體管的中性閾值設(shè)定為 負(fù)，使其溝道的n型雜質(zhì)密度高于其閾值為正的選擇MOS晶體管的 溝道n型雜質(zhì)密度。
這樣，就能夠得到半導(dǎo)體非易失存儲(chǔ)器件讀出速度的改善。因 此，此半導(dǎo)體非易失存儲(chǔ)器件能夠被用于高速程序讀出。若采用本發(fā) 明技術(shù)的半導(dǎo)體集成電路器件被使用，則能夠以低的成本實(shí)現(xiàn)高性能 的信息裝置。本發(fā)明能夠用于便攜式裝置等，在這些便攜式裝置中沒 有建立能夠高速讀出的暫時(shí)儲(chǔ)存存儲(chǔ)器件的空間。
圖1是剖面圖，示出了用于本發(fā)明的非易失存儲(chǔ)單元的一個(gè)例
子；
圖2是解釋圖，典型地說明了關(guān)于圖1所示非易失存儲(chǔ)單元的
特性；
圖3是解釋圖，舉例說明了非易失存儲(chǔ)單元的擦除和寫入狀態(tài) 被設(shè)定為耗盡型和增強(qiáng)型的閾值電壓狀態(tài)；
圖4是解釋圖，舉例說明了非易失存儲(chǔ)單元的擦除和寫入狀態(tài)
都被設(shè)定為增強(qiáng)型的闊值電壓狀態(tài)；
圖5是解釋圖，作為比較例子示出了有關(guān)圖2所示非易失存儲(chǔ) 單元在其優(yōu)化之前的幾種連接形式；
圖6是解釋圖，舉例說明了有關(guān)具有浮柵的疊層?xùn)判涂焖俅鎯?chǔ) 單元的器件區(qū)、工作電壓、以及分層位線結(jié)構(gòu)；
圖7是解釋圖，舉例說明了有關(guān)分割柵型快速存儲(chǔ)單元的器件 區(qū)、工作電壓、以及分層位線結(jié)構(gòu)；
圖8是解釋圖，舉例說明了有關(guān)一晶體管/一存儲(chǔ)單元的 MONOS疊層?xùn)判痛鎯?chǔ)單元的器件區(qū)、工作電壓、以及分層位線結(jié) 構(gòu)；
圖9是解釋圖，舉例說明了有關(guān)2晶體管/1存儲(chǔ)單元的 MONOS型存儲(chǔ)單元的器件區(qū)、工作電壓、以及分層位線結(jié)構(gòu)；
圖10是剖面圖，示出了器件區(qū)，其中注意了圖2所示非易失存 儲(chǔ)單元的寫入操作；
圖11是剖面圖，示出了相似于圖10寫入電壓狀態(tài)的電壓施加 狀態(tài)被提供給由存儲(chǔ)器保持MONOS和選擇MOS晶體管的串聯(lián)電路 組成的非易失存儲(chǔ)單元結(jié)構(gòu)的方式；
圖12是平面圖，舉例說明了圖1所示非易失存儲(chǔ)單元的平面結(jié)
構(gòu)；
圖13是平面圖，舉例說明了圖6和8所示各個(gè)非易失存儲(chǔ)單元 的平面結(jié)構(gòu)；
圖14是平面圖，舉例說明了圖7所示非易失存儲(chǔ)單元的平面結(jié)
構(gòu)；
圖15是平面圖，舉例說明了圖9所示非易失存儲(chǔ)單元的平面結(jié)
構(gòu)；
圖16是電路圖，示出了采用圖1所示非易失存儲(chǔ)單元的存儲(chǔ)單 元陣列的一個(gè)例子；
圖17是電路圖，示出了其中ZMOS由CMOS傳送門構(gòu)成的存 儲(chǔ)單元陣列的一個(gè)例子；
圖18是電路圖，示出了采用子位線放電晶體管的存儲(chǔ)單元陣列 的一個(gè)例子；
圖19是電路圖，舉例說明了關(guān)于采用圖l所示非易失存儲(chǔ)單元 的存儲(chǔ)單元陣列的驅(qū)動(dòng)器布局；
圖20是電路圖，示出了存儲(chǔ)單元陣列的一個(gè)例子； 圖2l是電路圖，示出了存儲(chǔ)單元陣列的另一個(gè)例子； 圖22是電路圖，示出了存儲(chǔ)單元陣列的又一個(gè)例子；
圖23是時(shí)間圖，舉例說明了在非易失存儲(chǔ)單元的讀出操作中電
流的方向從源線延伸到位線時(shí)的操作時(shí)刻；
圖24是微計(jì)算機(jī)的方框圖，其中，非易失存儲(chǔ)器已經(jīng)采用了非易失存儲(chǔ)單元被提供在芯片上；
圖25是方框圖，示出了快速存儲(chǔ)器模塊的詳細(xì)例子；
圖26是電路圖，舉例說明了關(guān)于非易失存儲(chǔ)單元的正向讀出操
作形式；
圖27是時(shí)間圖，舉例說明了圖26的正向讀出操作的主要信號(hào)
波形；
圖28是電路圖，舉例說明了關(guān)于非易失存儲(chǔ)單元的反向讀出操 作形式；
圖29是時(shí)間圖，舉例說明了在讀出放大器輸入側(cè)上的主位線已 經(jīng)凈皮預(yù)充電之后，當(dāng)圖28的反向讀出操作開始時(shí)的主要信號(hào)波形；
圖30是時(shí)間圖，舉例說明了在讀出放大器輸入側(cè)上的主位線未 被預(yù)充電的圖28的反向讀出操作開始時(shí)的主要信號(hào)波形；
圖31是解釋圖，舉例說明了關(guān)于非易失存儲(chǔ)單元的其它寫入電 壓條件等；
圖32是電路圖，示出了另一個(gè)例子，說明了已經(jīng)采用非易失存
儲(chǔ)單元的存儲(chǔ)單元陣列以及驅(qū)動(dòng)器的布局；圖33是電路圖，舉例說明了一種電路格式，其中，存儲(chǔ)器柵控 制線被其相應(yīng)的驅(qū)動(dòng)器根據(jù)圖19所示控制柵控制線的選擇而分別驅(qū)
動(dòng)；
圖34是電路圖，原則上示出了相應(yīng)于圖32的存儲(chǔ)器柵控制線 的驅(qū)動(dòng)格式；
圖35是解釋圖，詳細(xì)示出了電壓以可允許的干擾狀態(tài)被施加到 存儲(chǔ)單元的狀態(tài)；
圖36是電路圖，舉例說明了一種結(jié)構(gòu)，此結(jié)構(gòu)需要選定控制柵
控制線的路線作為存儲(chǔ)器柵控制線的驅(qū)動(dòng)形式；
圖37是電路圖，舉例說明了邏輯電路的一種具體結(jié)構(gòu)；-圖38是平面圖，舉例說明了 NOR門的一種布局結(jié)構(gòu)； 圖39是解釋圖，舉例說明了根據(jù)是否采用源線耦合的MOS晶 體管而得到的效果之間的差別；
圖40是根據(jù)本發(fā)明第一實(shí)施方案的存儲(chǔ)單元的剖面圖41是用來描述根據(jù)本發(fā)明第一實(shí)施方案的存儲(chǔ)單元的工作以
及施加到其上的電壓的曲線；
圖42是剖面圖，示出了根據(jù)本發(fā)明第一實(shí)施方案的存儲(chǔ)單元與
其它MOS晶體管混合的情況；
圖43是根據(jù)本發(fā)明第二實(shí)施方案的存儲(chǔ)單元的剖面圖44是用來描述根據(jù)本發(fā)明第二實(shí)施方案的存儲(chǔ)單元的工作以
及施加到其上的電壓的曲線；
圖45是根據(jù)本發(fā)明第二實(shí)施方案的存儲(chǔ)單元的一種修正的剖面
圖46是剖面圖，示出了根據(jù)本發(fā)明第二實(shí)施方案的存儲(chǔ)單元中
溝道密度的差別；
圖47是根據(jù)本發(fā)明第三實(shí)施方案的存儲(chǔ)單元的剖面圖； 圖48是根據(jù)本發(fā)明第四實(shí)施方案的存儲(chǔ)單元的剖面圖； 圖49是根據(jù)本發(fā)明第五實(shí)施方案的存儲(chǔ)單元的剖面圖50是有關(guān)半導(dǎo)體集成電路制造工藝的第一剖面圖，在此半導(dǎo) 體集成電路中，根據(jù)本發(fā)明的存儲(chǔ)單元與其它MOS晶體管混合；
圖51是有關(guān)半導(dǎo)體集成電路制造工藝的第二剖面圖，在此半導(dǎo) 體集成電路中，根據(jù)本發(fā)明的存儲(chǔ)單元與其它MOS晶體管混合；
圖52是有關(guān)半導(dǎo)體集成電路制造工藝的第三剖面圖，在此半導(dǎo) 體集成電路中，根據(jù)本發(fā)明的存儲(chǔ)單元與其它MOS晶體管混合；
圖53是有關(guān)半導(dǎo)體集成電路制造工藝的第四剖面圖，在此半導(dǎo) 體集成電路中，根據(jù)本發(fā)明的存儲(chǔ)單元與其它MOS晶體管混合；
圖54是有關(guān)半導(dǎo)體集成電路制造工藝的第五剖面圖，在此半導(dǎo) 體集成電路中，根據(jù)本發(fā)明的存儲(chǔ)單元與其它MOS晶體管混合；
圖55是有關(guān)半導(dǎo)體集成電路制造工藝的第六剖面圖，在此半導(dǎo) 體集成電路中，根據(jù)本發(fā)明的存儲(chǔ)單元與其它MOS晶體管混合；
圖56是有關(guān)半導(dǎo)體集成電路制造工藝的第七剖面圖，在此半導(dǎo) 體集成電路中，根據(jù)本發(fā)明的存儲(chǔ)單元與其它MOS晶體管混合；
圖57是有關(guān)半導(dǎo)體集成電路制造工藝的第八剖面圖，在此半導(dǎo) 體集成電路中，根據(jù)本發(fā)明的存儲(chǔ)單元與其它MOS晶體管混合；
圖58是電路圖，舉例說明了根據(jù)本發(fā)明的各個(gè)存儲(chǔ)單元被應(yīng)用 于其中的存儲(chǔ)器陣列的構(gòu)造；
圖59是根據(jù)本發(fā)明第六實(shí)施方案的存儲(chǔ)單元的剖面圖60是有關(guān)根據(jù)本發(fā)明第六實(shí)施方案的存儲(chǔ)單元的制造工藝的 第一剖面圖61是有關(guān)根據(jù)本發(fā)明第六實(shí)施方案的存儲(chǔ)單元的制造工藝的 第二剖面圖62是有關(guān)根據(jù)本發(fā)明第六實(shí)施方案的存儲(chǔ)單元的制造工藝的 第三剖面圖63是根據(jù)本發(fā)明笫七實(shí)施方案的存儲(chǔ)單元的剖面圖。
具體實(shí)施例方式
圖1示出了非易失存儲(chǔ)單元(以下也簡(jiǎn)稱為存儲(chǔ)單元)的一個(gè) 例子。非易失存儲(chǔ)單元1包括其中提供在硅襯底上的p型阱區(qū)2、用 于信息儲(chǔ)存的MOS型第一晶體管區(qū)3、以及對(duì)第一晶體管區(qū)3進(jìn)行 選擇的MOS型第二晶體管區(qū)4 (選擇MOS晶體管區(qū))。第一晶體 管區(qū)3包括用作連接到源線的源線電極的n型擴(kuò)散層(n型雜質(zhì) 區(qū))、電荷儲(chǔ)存區(qū)(例如氮化硅膜)11、排列在電荷儲(chǔ)存區(qū)11正面 和背面上的絕緣膜(例如氧化硅膜)12和13、在寫入和擦除時(shí)用來 施加高電壓的存儲(chǔ)器柵電極(例如n型多晶硅層)14、以及用來保護(hù) 存儲(chǔ)器柵電極的氧化物膜(例如氧化硅膜)15。絕緣膜12被形成為 5nm厚，電荷儲(chǔ)存區(qū)11被形成為10nm厚(氧化硅膜轉(zhuǎn)換)，而氧 化物膜13被形成為3nm厚。第二晶體管區(qū)4具有用作連接到位線的 位線電極的n型擴(kuò)散層(n型雜質(zhì)區(qū))16、柵絕緣膜(例如氧化硅 膜)17、控制柵電極(例如n型多晶硅層)18、以及使控制柵電極 18與存儲(chǔ)器柵電極14彼此隔離的絕緣膜(例如氧化硅膜)9。
假設(shè)第一晶體管區(qū)3的電荷儲(chǔ)存區(qū)11的厚度和排列在其正面和
背面上的絕緣膜12和絕緣膜13的厚度的總和(總稱為存儲(chǔ)器柵絕緣 膜11、 12、 13)被示為tm,控制柵電極18的柵絕緣膜17的厚度被 示為tc，且控制柵電極18與電荷儲(chǔ)存區(qū)11之間的絕緣膜的厚度被示 為仏則有關(guān)系tc〈tm^ti。第二晶體管區(qū)4的柵承受電壓被設(shè)定為 比第一晶體管區(qū)3的柵承受電壓低了柵絕緣膜17與存儲(chǔ)器柵絕緣膜 11、 12、 13之間尺寸的差值。圖12舉例說明了圖1所示非易失存儲(chǔ) 單元1的平面結(jié)構(gòu)。
順便說一下，擴(kuò)散層16部分中所述的術(shù)語漏，意味著擴(kuò)散層16 在數(shù)據(jù)讀出操作時(shí)用作晶體管的漏電極，而擴(kuò)散層10部分中所述的 術(shù)語源，意味著擴(kuò)散層10在數(shù)據(jù)讀出時(shí)用作晶體管的源電極。在擦 除/寫入操作中，漏電極和源電極的功能相對(duì)于漏和源的標(biāo)注可能互 換。
圖2典型地示出了有關(guān)圖1所示非易失存儲(chǔ)單元的特性。圖2 舉例說明了分層位線結(jié)構(gòu)中非易失存儲(chǔ)單元1的一種連接形式。擴(kuò)散 層16被連接到子位線BL (以下也簡(jiǎn)稱為位線BL)，擴(kuò)散層10被 連接到源線SL,存儲(chǔ)器柵電極14被連接到存儲(chǔ)器柵控制線ML，而 控制柵電極18被連接到控制柵控制線CL。子位線BL經(jīng)由n溝道開 關(guān)MOS晶體管(ZMOS) 19，被連接到主位線(也稱為全局位線) GL。雖然圖中未特別示出，但多個(gè)非易失存儲(chǔ)單元1被連接到子位 線BL，且多個(gè)位線BL經(jīng)由ZMOS 19被連接到一個(gè)主位線GL。
對(duì)控制柵控制線CL進(jìn)行驅(qū)動(dòng)的第一驅(qū)動(dòng)器(字驅(qū)動(dòng)器)21、 對(duì)存儲(chǔ)器柵控制線ML進(jìn)行驅(qū)動(dòng)的第二驅(qū)動(dòng)器22、對(duì)ZMOS 19進(jìn)行 開關(guān)驅(qū)動(dòng)的第三驅(qū)動(dòng)器(Z驅(qū)動(dòng)器)23、以及對(duì)源線SL進(jìn)行驅(qū)動(dòng)的 第四驅(qū)動(dòng)器24，被典型地示于圖2中。驅(qū)動(dòng)器22和24由采用其柵 承受電壓為高電壓的MOS晶體管的高電壓MOS驅(qū)動(dòng)器構(gòu)成。驅(qū)動(dòng) 器21和23由采用其柵承受電壓比較低的MOS晶體管的驅(qū)動(dòng)器構(gòu) 成。
例如，在對(duì)非易失存儲(chǔ)單元1的第一晶體管區(qū)3設(shè)定比較高的 閾值電壓的寫入操作時(shí)，存儲(chǔ)器柵電壓Vmg和源線電壓Vs分別被
設(shè)定為高電壓，1.8V被饋送作為控制柵電壓Vcg，寫入選擇位線被 設(shè)定為0V (電路的接地電位)，而寫入非選擇位線被設(shè)定為1.8V。 在此狀態(tài)下，寫入選擇位線的第二晶體管區(qū)4被開通，從而使電流從 擴(kuò)散層10流到擴(kuò)散層16。此電流在控制柵電極18側(cè)上電荷儲(chǔ)存區(qū) 11附近引起的熱電子，可以被保持在電荷儲(chǔ)存區(qū)11中。當(dāng)用大約幾 微安到大約幾十微安范圍內(nèi)的恒定電流作為寫入電流進(jìn)行寫入時(shí)，寫 入選擇位線的電位不局限于接地電位。例如，可以對(duì)其施加大約 0.8V，以便提供溝道電流。在寫入操作時(shí)，擴(kuò)散層10用作n溝道存 儲(chǔ)單元中的漏，而擴(kuò)散層16用作源。這種寫入格式導(dǎo)致熱電子的源 側(cè)注入。
例如，在對(duì)第一晶體管區(qū)3設(shè)定比較低的閾值電壓的擦除操作 中，施加高電壓作為存儲(chǔ)器柵電壓Ving，以便使保持在電荷儲(chǔ)存區(qū) 11中的電子放電到存儲(chǔ)器柵電極14中。此時(shí)，擴(kuò)散層10被設(shè)定為 電路的接地電位。此時(shí)可以使第二晶體管區(qū)4成為開通狀態(tài)。
如從上述作用于第一晶體管區(qū)3的寫入/擦除操作可見，上述的 操作能夠?qū)崿F(xiàn)而無須對(duì)控制柵控制線CL和位線BL施加高電壓。這 保證了第二晶體管區(qū)4的柵承受電壓可以比較低。ZMOS 19也無須
具有高承受電壓。
如圖3舉例說明的那樣，雖然沒有特別的限制，但保持在其閾 值電壓被降低了的擦除狀態(tài)中的第一晶體管區(qū)3，被設(shè)定為耗盡型， 而保持在其閾值電壓被提高了的寫入狀態(tài)中的第一晶體管區(qū)3,被設(shè) 定為增強(qiáng)型。在圖3的擦除和寫入狀態(tài)中，存儲(chǔ)器柵電極4在讀出操 作時(shí)可以被設(shè)定為電路的接地電位。而且，例如當(dāng)讀出操作被提速 時(shí)，電源電壓Vdd可以被加到存儲(chǔ)器柵電極14。另一方面，例如當(dāng) 如圖4所示擦除和寫入狀態(tài)二者都被設(shè)定為增強(qiáng)型時(shí)，電源電壓 Vdd在讀出操作時(shí)被加到存儲(chǔ)器柵電極14。在圖3和4 二者的閾值 狀態(tài)下，對(duì)第一晶體管區(qū)3進(jìn)行選擇的MOS型第二晶體管區(qū)4,在 本發(fā)明的情況下，與用于信息儲(chǔ)存的MOS型第一晶體管區(qū)3相關(guān)地 被提供。因此，沒有必要對(duì)寫入和擦除執(zhí)行驗(yàn)證操作。當(dāng)必須對(duì)存儲(chǔ)
單元減輕寫入和擦除操作例如寫入次數(shù)增加所造成的應(yīng)力時(shí)，可以進(jìn) 行驗(yàn)證操作。
在圖2的非易失存儲(chǔ)單元1于圖3的閾值狀態(tài)下的讀出操作 中，源線電壓Vs和存儲(chǔ)器柵電壓Vmg可以被設(shè)定為0V，而各個(gè)被 讀取和選擇的存儲(chǔ)單元的控制柵電壓Vcg可以被設(shè)定為1.8V的選擇 電平。當(dāng)使第二晶體管區(qū)4開通時(shí)，根據(jù)電流是否按照第一晶體管區(qū) 3的閾值電壓狀態(tài)流動(dòng)，存儲(chǔ)器信息被讀入到相應(yīng)的位線BL。由于 第二晶體管區(qū)4的柵氧化物膜比第一晶體管區(qū)4的柵氧化物膜更薄， 且柵承受電壓也更低，故與存儲(chǔ)器保持MOS晶體管和選擇晶體管都 被制作成高承受電壓的情況相比，能夠相對(duì)增大非易失存儲(chǔ)單元1的 整個(gè)電流供應(yīng)能力，于是有可能提高數(shù)據(jù)讀出的速度。
在非易失存儲(chǔ)單元1的讀出操作時(shí)，電流的方向可以被設(shè)定為 與正向相反的方向(反向)。如圖23舉例說明的那樣，源線電壓Vs 被設(shè)定為1.8V而位線電壓Vd設(shè)定為0V。在關(guān)于各個(gè)讀出和被選擇 存儲(chǔ)單元的圖23的時(shí)刻tO，控制柵電壓Vcg祐 沒定為選擇電平 (1.8V)。由于在本例子情況下存儲(chǔ)單元處于擦除狀態(tài)而降低了閾值 電壓，故位線電壓Vd升高。此電壓的變化由未示出的讀出放大器探 測(cè)。
圖26以電路圖的形式舉例說明了有關(guān)非易失存儲(chǔ)單元1的正向 讀出操作的形式。Iread表示讀出電流的方向。圖27舉例說明了饋 送Iread時(shí)的主信號(hào)波形。圖28以電路圖的形式舉例說明了有關(guān)非 易失存儲(chǔ)單元l的反向讀出操作的形式。圖29和30舉例說明了此時(shí) 的主信號(hào)波形。圖29示出了讀出放大器輸入側(cè)上的GL被預(yù)充電然 后開始讀出操作的情況，而圖30示出了不預(yù)充電讀出放大器輸入側(cè) 上的GL而開始讀出操作的情況。圖26和28所示的讀出放大器可以 是微分輸入型。在此情況下，各個(gè)讀出放大器的參考輸入是圖27、 29、 30中數(shù)據(jù)輸入側(cè)上的存儲(chǔ)器Vth的高電壓側(cè)與低電壓側(cè)之間的 電壓。
作為比較例，圖5示出了圖2所示非易失存儲(chǔ)單元2在其優(yōu)化
之前的幾種連接狀態(tài)。有關(guān)本發(fā)明的比較例1示出了一種模式，其中
使寫入電流的方向(Iprog)與本發(fā)明相反。在此情況下，由于寫入 高電壓6V必須施加到子位線BL，故需要將ZMOS設(shè)定為高電壓 MOS晶體管且將Z驅(qū)動(dòng)器設(shè)定為高電壓MOS驅(qū)動(dòng)器。在分層位線 結(jié)構(gòu)中，與本發(fā)明的形式相比，存儲(chǔ)器信息的讀出操作變慢。
比較例2示出了一種結(jié)構(gòu)，其中第一晶體管區(qū)3被連接到子位 線BL，而第二晶體管區(qū)4被連接到源線SL，從而使寫入電流從源線 SL側(cè)流到子位線BL側(cè)。由于此情況下寫入高電壓^皮施加到源線SL 側(cè)，故需要將第二晶體管區(qū)4構(gòu)造成高承受電壓結(jié)構(gòu)，并將字驅(qū)動(dòng)器 構(gòu)造成高電壓MOS驅(qū)動(dòng)器。在此方面，本例子是不適合于讀出操作 提速的。
比較例3示出了一種構(gòu)造，其中第一晶體管區(qū)3被連接到子位 線BL，而第二晶體管區(qū)4被連接到源線SL，從而使寫入電流從位線 BL側(cè)流到源線SL側(cè)。即^吏在此情況下，也需要以相似于比較例1 的方式將ZMOS和Z驅(qū)動(dòng)器構(gòu)造成高電壓MOS晶體管。在此方 面，本例子是不適合于讀出操作提速的。
如從圖5可見，為了提高非易失存儲(chǔ)單元1的讀出操作的速 度，第一晶體管區(qū)3被連接到源線SL，第二晶體管區(qū)4被連接到位 線BL，且寫入電流的方向被設(shè)定為從源線SL側(cè)延伸到位線BL 側(cè)。這導(dǎo)致最佳的條件。
作為比較例子，圖6-9示出了不同于圖2所示非易失存儲(chǔ)單元 的非易失存儲(chǔ)單元。圖6舉例說明了有關(guān)具有浮柵的疊層?xùn)判涂焖俅?儲(chǔ)單元的器件區(qū)、工作電壓、以及分層位線結(jié)構(gòu)。圖7舉例說明了有 關(guān)分割柵型快速存儲(chǔ)單元的器件區(qū)、工作電壓、以及分層位線結(jié)構(gòu)。 圖8舉例說明了有關(guān)1 Tr (晶體管)/1 MC (存儲(chǔ)單元)型MONOS (金屬-氧化物-氮化物-氧化物-半導(dǎo)體)疊層?xùn)判涂焖俅鎯?chǔ)單元的器 件區(qū)、工作電壓、以及分層位線結(jié)構(gòu)。圖9舉例說明了有關(guān)2 Tr/1 MC型MONOS型存儲(chǔ)單元的器件區(qū)、工作電壓、以及分層位線結(jié) 構(gòu)。圖13舉例說明了圖6和8所示各種非易失存儲(chǔ)單元的平面結(jié)
構(gòu)，圖14舉例說明了圖7所示非易失存儲(chǔ)單元的平面結(jié)構(gòu)，而圖15 舉例說明了圖9所示非易失存儲(chǔ)單元的平面結(jié)構(gòu)。
在寫入和擦除操作時(shí)，疊層?xùn)判?、分割柵型、以及MONOS型 分別需要施加高電壓作為位線電壓Vd或控制柵電壓Vcg。于是，由 于高電壓如所需被施加到構(gòu)成用來驅(qū)動(dòng)控制柵電極的字驅(qū)動(dòng)器的 MOS晶體管、存儲(chǔ)單元控制柵電極正下方的MOS晶體管區(qū)、連接 到其漏的ZMOS、以及構(gòu)成用來驅(qū)動(dòng)ZMOS的Z驅(qū)動(dòng)器的MOS晶 體管，故它們由厚膜高電壓MOS晶體管構(gòu)成。這些厚膜高電壓 MOS晶體管被包含在讀取路徑中對(duì)讀出速度進(jìn)行速率控制。因此， 這些非易失存儲(chǔ)單元的使用使得難以執(zhí)行高速讀出操作。
圖6所示的疊層?xùn)判头且资Т鎯?chǔ)單元的擦除操作導(dǎo)致從浮柵FG 抽出電子，這些電子被F-N隧穿作用儲(chǔ)存到襯底的操作。其寫入操 作導(dǎo)致這些電子被熱電子儲(chǔ)存在浮柵FG中的操作。圖7所示分割柵 型非易失存儲(chǔ)單元的擦除操作導(dǎo)致從浮柵FG抽出電子，這些電子被 F-N隧穿作用儲(chǔ)存到控制柵的操作。其寫入操作導(dǎo)致這些電子由于控 制柵末端處產(chǎn)生的熱電子注入到源側(cè)而儲(chǔ)存在浮柵FG中的操作。圖 8所示的1 Tr/1單元型MONOS型非易失存儲(chǔ)單元的擦除操作導(dǎo)致 從電荷存儲(chǔ)層ONO的氮化物膜N抽出電子，這些電子被F-N隧穿 作用儲(chǔ)存到控制柵的操作。其寫入操作導(dǎo)致將電壓施加到源端子(在 晶體管層面內(nèi)，源和漏互換)，并將熱電子儲(chǔ)存在電荷儲(chǔ)存區(qū)ONO 的氮化物膜中的操作。2 TW1單元型MONOS型非易失存儲(chǔ)單元的 擦除操作導(dǎo)致將負(fù)電壓施加到存儲(chǔ)器柵，從而從電荷存儲(chǔ)層ONO的 氮化物膜N抽出F-N隧穿電子，將這些電子儲(chǔ)存到襯底的操作。其 寫入操作利用隧穿作用由存儲(chǔ)器柵正下方的溝道的電位導(dǎo)致將電子儲(chǔ) 存在電荷存儲(chǔ)層ONO的氮化物膜N中。
顯然，圖6-9所示各個(gè)比較例所述的疊層?xùn)判?、分割柵型、?及MONOS型中的任何一種，都在存儲(chǔ)器信息讀取路徑中插入了高 電壓MOS晶體管，并限制讀出操作提速。
圖10示出了注意圖2所示非易失存儲(chǔ)單元的寫入操作時(shí)的器件
區(qū)。在圖中所示的寫入電壓狀態(tài)中，在電荷儲(chǔ)存區(qū)11正下方的控制
柵電極18附近形成了 6V的溝道。另一方面，控制柵電極18正下方 的溝道為0V。于是，在電荷儲(chǔ)存區(qū)11的存儲(chǔ)器柵電極18正下方形 成了陡哨的電場(chǎng)(突變電場(chǎng))，從而有可能控制流過源-漏溝道的電 流。熱電子由于突變電場(chǎng)而產(chǎn)生，并被儲(chǔ)存在電荷儲(chǔ)存區(qū)11中。由 于控制柵電極18正下方的溝道為0V，故控制柵電極18的絕緣膜17 有保證被減薄到與例如無高承受電壓的邏輯電路等那樣的大多數(shù) MOS晶體管完全相同或基本上相等的程度。當(dāng)電流減小時(shí)，控制柵 電極18正下方的溝道約為0.8V。
控制柵電極18正下方的溝道在寫入操作時(shí)不被設(shè)定為6V的理 由是，沒有高密度雜質(zhì)區(qū)例如擴(kuò)散層被形成在制作于阱區(qū)2中的位線 電極16與源線電極10之間。假設(shè)由存儲(chǔ)器保持MONOS和選擇 MOS晶體管的串聯(lián)電路組成的非易失存儲(chǔ)單元(等效于圖9的 MONOS)的結(jié)構(gòu)被構(gòu)造成如圖11舉例所述的例子那樣，則二種晶 體管的串聯(lián)連接節(jié)點(diǎn)被構(gòu)造成二者共用的擴(kuò)散區(qū)(源-漏區(qū))30。當(dāng) 被二者晶體管共用的公共擴(kuò)散區(qū)30被插入在其間時(shí)，高電壓在寫入 時(shí)被施加到MONOS以形成溝道，致使MONOS側(cè)上的高電壓經(jīng)由 二種晶體管共用的擴(kuò)散區(qū)30從溝道被施加到選擇MOS晶體管。在 圖11中示出了相似于圖10的寫入電壓狀態(tài)的電壓施加狀態(tài)，接近 5V的電壓被施加到位于控制柵電極31與存儲(chǔ)器柵電極32之間的擴(kuò) 散層30,且在漏末端產(chǎn)生熱電子，并被引入電荷存儲(chǔ)層33中。由于 控制柵電極31與存儲(chǔ)器柵電極32之間的擴(kuò)散層30導(dǎo)致5V，故控制 柵電極31的絕緣膜需要達(dá)到各個(gè)高電壓MOS的絕緣膜的厚度。因 此，無法執(zhí)行高速讀出操作。如在圖9的情況中那樣，在MONOS 型存儲(chǔ)單元的情況下，重要的是選擇MOS晶體管是高承受電壓型 的。
圖16示出了釆用非易失存儲(chǔ)單元1的存儲(chǔ)單元陣列的一個(gè)例 子。非易失存儲(chǔ)單元1被排列成具有1024行x2048列并以16行 x2048列為單位共用源線SL。對(duì)應(yīng)于1列的64個(gè)非易失存儲(chǔ)單元，
被連接到子位線BL，并經(jīng)由p溝道ZMOS 19p分別被連接到主位線 GL。當(dāng)p溝道型MOS晶體管被采用作為ZMOS 19p時(shí)，在ZMOS 之前和之后，傳播信號(hào)電平未被降低一個(gè)閾值電壓。從而有可能克服 相應(yīng)位線BL讀出信號(hào)電平的電壓降低。
然而，當(dāng)執(zhí)行非易失存儲(chǔ)單元1的寫入或擦除時(shí)，即4吏已經(jīng)試 圖將位線BL設(shè)定為電路的接地電位(0V)，位線的電位也不達(dá)到低 于p溝道型ZMOS 19p的閾值電壓的電平。為了解決這一問題，可 以采用CMOS傳送門，其中，p溝道型ZMOS 19p與n溝道型 ZMOS 19n被并聯(lián)連接，如圖17舉例說明的那樣。構(gòu)成CMOS傳送 門的ZMOS 19p和19n，分別由地址譯碼器的譯碼信號(hào)開關(guān)控制。參 考號(hào)40所指的邏輯意味著地址譯碼器的譯碼輸出末級(jí)。
圖18示出了采用非易失存儲(chǔ)單元1的存儲(chǔ)單元陣列的另一個(gè)例 子。在此圖所示的例子中，與p溝道型ZMOS 19p互補(bǔ)開關(guān)工作的 n溝道型放電MOS晶體管20n，被提供在其相應(yīng)的子位線BL處。 于是，當(dāng)子位線BL經(jīng)由ZMOS 19p被選擇時(shí)，子位線BL就凈皮相應(yīng) 的放電MOS晶體管20n完全放電。因此有可能防止在開始讀出之前 預(yù)充電了的主位線GL的電平發(fā)生不希望有的變化，有可能利用微分 讀出放大器等來穩(wěn)定讀出信號(hào)的讀出操作，并有可能有助于讀出操作 的提速。ZMOS 19p和放電MOS晶體管20n受地址譯碼器的譯碼信 號(hào)開關(guān)控制。參考號(hào)41所指的邏輯意味著地址譯碼器的譯碼輸出末 級(jí)。
圖19舉例說明了與采用非易失存儲(chǔ)單元1的存儲(chǔ)單元陣列相關(guān) 的驅(qū)動(dòng)器的布局。各個(gè)存儲(chǔ)單元陣列50和50具有例如圖16所解釋 的那種結(jié)構(gòu)。第一驅(qū)動(dòng)器21和第三驅(qū)動(dòng)器23被排列在一側(cè)上，而第 二驅(qū)動(dòng)器22和第四驅(qū)動(dòng)器24被排列在另一側(cè)上，以二個(gè)存儲(chǔ)單元陣 列50和50插入在其間。第一驅(qū)動(dòng)器21和第三驅(qū)動(dòng)器23分別接收地 址譯碼信號(hào)51，致使其操作被選擇。第二驅(qū)動(dòng)器22和第四驅(qū)動(dòng)器24 分別接收第一驅(qū)動(dòng)器21的輸出信號(hào)52,致使其操作被選擇。于是有 可能將各以高電壓作為工作電源而工作的驅(qū)動(dòng)器與各以比較低的電壓作為工作電源而工作的電路彼此分隔開。
順便說一下，在圖19所示結(jié)構(gòu)中的控制柵或存儲(chǔ)器柵部件中， 能夠執(zhí)行寫入操作。此時(shí)，源線被對(duì)應(yīng)于16行作為單位的存儲(chǔ)單元 共用。而且，用16個(gè)控制柵控制線52上的OR信號(hào)來驅(qū)動(dòng)控制源 線。Prog是寫入操作控制信號(hào)。
在存儲(chǔ)單元陣列50和50中，存儲(chǔ)器柵控制線ML分別與存儲(chǔ) 器柵電極集成制作，并借助于將低電阻金屬層MGmt層疊在多晶硅 層MGps上而構(gòu)成。使多晶硅層MGps和低電阻金屬層MGmt在適 當(dāng)?shù)攸c(diǎn)相接觸。控制柵控制線CL也與控制柵電極集成制作，并借助 于將低電阻金屬層CGmt層疊在多晶硅層CGps上而構(gòu)成。也使多晶 硅層CGps和低電阻金屬層CGmt在適當(dāng)位置相接觸。借助于采用其 中多晶硅布線被形成在低電阻金屬層背面的短路結(jié)構(gòu)，能夠減小布線 電阻。
用來響應(yīng)于讀出操作而使存儲(chǔ)器柵控制線ML導(dǎo)通到電路的接 地電位Vss (0V)的放電MOS晶體管53,被提供在存儲(chǔ)器柵控制線 ML的不同位置處。即使存在著由各個(gè)存儲(chǔ)器柵控制線ML的寄生電 容和布線電阻等產(chǎn)生的比較大的延遲組成部分，存儲(chǔ)器柵控制線ML 也能夠?yàn)榱俗x出操作而被迅速放電，故能夠得到向讀出操作啟動(dòng)狀態(tài) 的迅速過渡。
在圖16-19所述的存儲(chǔ)單元陣列50的構(gòu)造中，位(8位)寫入 ;故啟動(dòng)為寫入單位。而且，由于與正常熱電子相比，因?yàn)槿缟纤鲈?側(cè)注入而寫入電流小，在控制柵控制線(字線)部件中的諸如H8位 的寫入也被啟動(dòng)。雖然擦除部件基本上被用作字線部件，但擦除部件 可以是共用圖16舉例說明的源線SL的部件?；蛘?，多個(gè)源線SL的 部件可以被成批收集。
順便說一下，當(dāng)考慮到沿字線方向的缺陷釋放時(shí)，缺陷釋放的 部件導(dǎo)致采用共用至少源線SL的部件。為了進(jìn)行缺陷釋放，雖然在 圖中未特別示出，但提供了用缺陷部分代替的釋放存儲(chǔ)器陣列、儲(chǔ)存 要通過非易失存儲(chǔ)器等釋放的地址的釋放地址程序電路、對(duì)釋放地址
程序電路中儲(chǔ)存的地址和存取地址進(jìn)行比較的地址比較器、以及釋放 選擇電路。當(dāng)?shù)刂繁容^器的比較結(jié)果表示它們彼此符合時(shí)，釋放選擇 電路就根據(jù)存取地址而禁止訪問，并利用與此符合有關(guān)的釋放地址作 為其變通而操作釋放存儲(chǔ)器陣列。
圖20-22示出了根據(jù)本發(fā)明的非易失存儲(chǔ)單元1的其它剖面結(jié) 構(gòu)。如圖20舉例說明的那樣，電荷儲(chǔ)存區(qū)11和存儲(chǔ)器柵電極14可 以被排列在控制柵電極18上。如圖21所示，電荷儲(chǔ)存區(qū)11和存儲(chǔ) 器柵電極14被排列在控制柵電極18附近，且存儲(chǔ)器柵電極14可以 被制作成側(cè)壁柵?；蛘?，如圖22所示，控制柵電極18可以被制作成 側(cè)壁柵。
雖然在圖中未特別示出，但電荷儲(chǔ)存區(qū)11不局限于采用覆蓋有 如上所述的氮化硅膜那樣的絕緣膜的電荷捕獲絕緣膜。作為變通，可 以采用覆蓋有絕緣膜的導(dǎo)電浮柵電極(例如多晶硅電極)或覆蓋有絕 緣膜的導(dǎo)電顆粒層等。導(dǎo)電顆粒層可以由例如納米點(diǎn)構(gòu)成，其中多晶 硅被形成為點(diǎn)狀。
圖24示出了半導(dǎo)體器件例如微計(jì)算機(jī)的整個(gè)構(gòu)造，其中，采用 了上述非易失存儲(chǔ)單元的非易失存儲(chǔ)器被提供在芯片上。雖然沒有特 別的限制，但利用CMOS集成電路制造技術(shù)，此微計(jì)算機(jī)60被制作 在如單晶硅的一個(gè)半導(dǎo)體襯底(半導(dǎo)體芯片)上。微計(jì)算機(jī)60包括
CPU (中央處理器)61、用作易失存儲(chǔ)器的RAM 62、用作非易失存 儲(chǔ)器的快速存儲(chǔ)器模塊63、快速存儲(chǔ)器控制器64、總線狀態(tài)控制器 65、諸如輸入/輸出端口電路之類的輸入/輸出電路(I/O) 66、以及其 它的外圍電路67。這些電路模塊被連接到內(nèi)部總線68。內(nèi)部總線68 包括分別用于地址、數(shù)據(jù)、以及控制信號(hào)的信號(hào)線。CPU 61包括指 令控制器和執(zhí)行裝置，并對(duì)獲取的指令進(jìn)行譯碼，且根據(jù)譯碼結(jié)果而 執(zhí)行算術(shù)處理?？焖俅鎯?chǔ)器模塊63中儲(chǔ)存CPU 61的操作程序和數(shù) 據(jù)。RAM 62用作CPU的工作區(qū)或數(shù)據(jù)暫存區(qū)?？焖俅鎯?chǔ)器模塊63 的工作根據(jù)CPU 61設(shè)定到快速控制器64的控制數(shù)據(jù)而^L控制?？?線狀態(tài)控制器65經(jīng)由內(nèi)部總線68控制著關(guān)于存取和外部總線存取的
存取周期的數(shù)目、中間狀態(tài)插入、總線寬度等。
圖24中用雙虛線圍繞的區(qū)域69所示的電路意味著由柵氧化物 膜比較薄的MOS晶體管構(gòu)成的電路部分。區(qū)域69之外的電路導(dǎo)致 由柵氧化物膜比較厚的高電壓MOS晶體管構(gòu)成的電路部分。作為此 電路部分，指出了例如快速存儲(chǔ)器模塊63中的制作有高電壓驅(qū)動(dòng)器 22和24的區(qū)域。
圖25示出了快速存儲(chǔ)器模塊的詳細(xì)例子。存儲(chǔ)器陣列70具有 圖16和19等所示的構(gòu)造。驅(qū)動(dòng)器電路71是配備有驅(qū)動(dòng)器23和21 等的電路區(qū)。待要根據(jù)編碼信號(hào)進(jìn)行輸出工作的驅(qū)動(dòng)器被饋?zhàn)訶地 址譯碼器(XDCR) 73的相應(yīng)地址選擇。驅(qū)動(dòng)器電路72包括驅(qū)動(dòng)器 22和24等。待要進(jìn)行輸出工作的驅(qū)動(dòng)器根據(jù)控制柵控制線CL的狀 態(tài)等被選擇。讀出放大器電路和寫入控制器78被連接到全局位線 GL。讀出放大器電路78對(duì)讀出到相應(yīng)全局位線GL的讀出數(shù)據(jù)進(jìn)行 放大和鎖存。寫入控制器78對(duì)寫入操作時(shí)要施加到相應(yīng)全局位線的 寫入控制信息進(jìn)行鎖存。讀出放大器電路和寫入控制器78經(jīng)由Y選 擇電路(YG) 79被連接到數(shù)據(jù)輸入/輸出緩沖器(DTB) 80，因而能 夠與包括在內(nèi)部總線68中的數(shù)據(jù)總線68D形成界面。在讀出操作 時(shí)，Y選擇電路78根據(jù)從Y地址譯碼器(YDCR) 74輸出的地址譯 碼信號(hào)，對(duì)鎖存在讀出放大器電路78中的讀出數(shù)據(jù)進(jìn)行選擇。被選 擇的讀出數(shù)據(jù)能夠經(jīng)由數(shù)據(jù)輸入/輸出緩沖器80被輸出到外部。在寫 入操作中，Y選擇電路78控制著使饋?zhàn)詳?shù)據(jù)輸入/輸出緩沖器80的
78中。
地址信號(hào)從地址總線68A饋送到地址緩沖器75，從地址緩沖器 被饋送到X地址譯碼器73和Y地址譯碼器74。電壓發(fā)生器(VS) 77根據(jù)外部電源Vdd和Vss而產(chǎn)生讀出、擦除、以及寫入所需的工 作電源。例如，考慮到圖2所示的寫入工作電壓，它們導(dǎo)致 Vdd=1.8V， VCCE=12V， VCCP=8V，以及VCCD-6V。
控制器(CONT) 76執(zhí)行快速存儲(chǔ)器模塊63的讀出操作、擦除
操作、以及寫入操作的控制程序以及根據(jù)對(duì)快速存儲(chǔ)器控制器64設(shè) 定的控制信息而對(duì)其工作電源的開關(guān)控制。對(duì)工作電源的轉(zhuǎn)換控制相 當(dāng)于根據(jù)圖2工作模式按照讀出操作、擦除操作、以及寫入操作來控 制為轉(zhuǎn)換驅(qū)動(dòng)器21-24的工作電源。
圖31舉例說明了關(guān)于非易失存儲(chǔ)單元的其它寫入電壓條件等。 圖31與圖2的基本差別在于，電源電壓Vdd從1.8V改變到了 1.5V，且讀出時(shí)的存儲(chǔ)器柵電壓Vmg從0V改變到了 Vdd=1.5V。
而且，寫入(編程)和擦除時(shí)的源電壓Vs和存儲(chǔ)器柵電壓 Vmg也被改變了。采用ZMOS 19的分層結(jié)構(gòu)未,皮用于圖31中的各 個(gè)位線BL。圖2所示的這種位線分層結(jié)構(gòu)是可以采用的。即使在圖 31中，也能夠得到相似于圖2的效果。
圖32示出了有關(guān)采用非易失存儲(chǔ)單元1的存儲(chǔ)單元陣列以及驅(qū) 動(dòng)器的布局的另一個(gè)例子。在圖32的例子中，以相似于圖19的方 式，各個(gè)控制柵驅(qū)動(dòng)器21分別接收地址譯碼信號(hào)，以便其操作被選 擇，同時(shí)分別提供存儲(chǔ)器柵驅(qū)動(dòng)器22A和源驅(qū)動(dòng)器24，以便根據(jù)控 制柵驅(qū)動(dòng)器21的輸出而選擇它們的操作?？刂茤膨?qū)動(dòng)器21被排列在 一側(cè)上，而存儲(chǔ)器柵驅(qū)動(dòng)器22A和源驅(qū)動(dòng)器24被排列在另一側(cè)上， 以存儲(chǔ)器陣列50插入在其間。于是，各以高電壓作為工作電源而工 作的各個(gè)驅(qū)動(dòng)器與各以比較低的電壓作為工作電源而工作的各個(gè)電路 被彼此分隔開。至此所述的構(gòu)造與圖19所示的完全相同，且下面將 解釋圖32與圖19之間的各種差異。順便說一下，由于存儲(chǔ)器柵驅(qū)動(dòng) 器22A相對(duì)于存儲(chǔ)器柵驅(qū)動(dòng)器22提高了驅(qū)動(dòng)負(fù)載，故可以具有比存 儲(chǔ)器柵驅(qū)動(dòng)器22更大的驅(qū)動(dòng)能力，其中存儲(chǔ)器柵驅(qū)動(dòng)器22A缺乏這 種能力。
第一不同點(diǎn)是存儲(chǔ)器柵控制線ML被^^共連接在多個(gè)部件中。 亦即，與控制柵控制線CL成對(duì)的存儲(chǔ)器柵控制線ML例如在16個(gè) 部件中共用存儲(chǔ)器柵驅(qū)動(dòng)器22A。源線SL也例如在16個(gè)部件中共 用源驅(qū)動(dòng)器24。此時(shí)，被存儲(chǔ)器柵驅(qū)動(dòng)器22A共用的存儲(chǔ)器柵控制 線ML的數(shù)目Nml滿足被設(shè)定為小于或等于被源驅(qū)動(dòng)器24共用的
源線SL的數(shù)目Nsl的條件(NmlSNsl)。
上述條件來自下列理由。當(dāng)使電流在源和漏之間流動(dòng)，從而將 高電壓施加到存儲(chǔ)器柵電極14作為關(guān)于非易失存儲(chǔ)單元的寫入格式 時(shí)，若使電流在寫入被選擇的存儲(chǔ)單元的源與漏之間流動(dòng)的源電位 Vs被施加到其相應(yīng)的源線SL,則共用寫入非選擇的非易失存儲(chǔ)單元 與寫入被選擇的存儲(chǔ)單元之間的存儲(chǔ)器柵控制線ML的寫入非選擇 的非易失存儲(chǔ)單元的源與存儲(chǔ)器柵之間的電場(chǎng)不特別增強(qiáng)。在圖31 和32所示的例子中，源與存儲(chǔ)器柵之間的電位差約為6V。若源電位 是用于寫入非選擇的低源電位，則在共用寫入非選擇的存儲(chǔ)單元與寫 入被選擇的存儲(chǔ)單元之間的存儲(chǔ)器柵控制線的寫入非選擇的存儲(chǔ)單元 的源與存儲(chǔ)器柵之間形成如12V的大電位差。這有可能會(huì)引起可與 擦除比擬的大電場(chǎng)的作用。出現(xiàn)一種干擾，致使大電場(chǎng)不希望有地改 變處于寫入狀態(tài)的存儲(chǔ)單元的閾值電壓。在預(yù)先防止這種干擾方面， 被存儲(chǔ)器柵驅(qū)動(dòng)器22A共用的存儲(chǔ)器柵控制線ML的數(shù)目與被源驅(qū) 動(dòng)器24共用的源線SL的數(shù)目之間的上述關(guān)系是有用的。
其理由將進(jìn)一步詳細(xì)描述。圖33舉例說明了一種電路格式，其 中，如圖19所示，存儲(chǔ)器柵控制線ML被其相應(yīng)的驅(qū)動(dòng)器22以存 儲(chǔ)器柵控制線與控制柵控制線之間的 一 對(duì) 一 的對(duì)應(yīng)關(guān)系驅(qū)動(dòng)。被干擾 的存儲(chǔ)單元僅僅是A所示的位于存儲(chǔ)器柵控制線ML與寫入被選擇 的存儲(chǔ)單元共用的同一行中的存儲(chǔ)單元。由于即使在A所示的存儲(chǔ) 單元的情況下，6V也以相似于寫入被選擇的存儲(chǔ)單元的方式被施加 到源線SL,故僅僅大約6V的電位差出現(xiàn)在其源與存儲(chǔ)器柵之間。 因此，諸如擦除時(shí)產(chǎn)生的這種大電場(chǎng)不出現(xiàn)，故導(dǎo)致可允許的干擾。 若即使源線被公共連接到圖33中的各個(gè)寫入被選擇的存儲(chǔ)單元，其 它的存儲(chǔ)單元也不同于存儲(chǔ)器柵控制線ML中的寫入被選擇的存儲(chǔ) 單元，則在源與存儲(chǔ)器柵之間僅僅出現(xiàn)方向與擦除時(shí)相反的電場(chǎng)，致 使寫入時(shí)不出現(xiàn)干擾。若詳細(xì)描述的話，上述可允許干擾狀態(tài)中的存 儲(chǔ)單元的電壓施加狀態(tài)被表示為圖35所示。在對(duì)應(yīng)于圖32的圖34 的情況下，大約6V的電位差以相似于A所示的存儲(chǔ)單元的方式出現(xiàn)
在B和C所示的各個(gè)存儲(chǔ)單元中的源與存儲(chǔ)器柵之間。但這是與圖 33中A所示的存儲(chǔ)單元相同的，因此，僅僅出現(xiàn)可允許的干擾。這 是因?yàn)楫?dāng)圖34中寫入選擇的存儲(chǔ)器柵控制線ML的數(shù)目大于寫入選 擇的源線的數(shù)目時(shí)，在根據(jù)OV被施加到寫入非選擇的源線而12V被 施加到寫入選擇的存儲(chǔ)器柵線而連接到寫入非選擇的源線和寫入選擇 的存儲(chǔ)器柵控制線之間，沿與擦除時(shí)相同的電場(chǎng)方向形成了 12V的 電位差，存儲(chǔ)單元從而被置于與擦除狀態(tài)可比擬的狀態(tài)。
在上述條件Nml5Nsl下，存儲(chǔ)器柵驅(qū)動(dòng)器22A在存儲(chǔ)器柵控 制線ML之間-陂共用，而源驅(qū)動(dòng)器24在源線SL之間被共用，從而 如圖34舉例說明的那樣，能夠明顯地減小由驅(qū)動(dòng)器22A和24形成 的芯片占據(jù)面積。在圖33中，存儲(chǔ)器柵驅(qū)動(dòng)器22相對(duì)于1024個(gè)控 制柵控制線CL被排列1024個(gè)，而在圖34中，它們可以被提供64 個(gè)，等于1024個(gè)存儲(chǔ)器柵驅(qū)動(dòng)器的16分之一。
第二個(gè)不同點(diǎn)在于用來產(chǎn)生用于存儲(chǔ)器柵驅(qū)動(dòng)器22A和源驅(qū)動(dòng) 器24的驅(qū)動(dòng)控制信號(hào)的邏輯結(jié)構(gòu)。亦即，如圖32所示，存儲(chǔ)器柵驅(qū) 動(dòng)器22A和源驅(qū)動(dòng)器24被構(gòu)造成根據(jù)用來形成對(duì)應(yīng)于其相應(yīng)的16 個(gè)控制柵控制線CL0-CL15的選擇狀態(tài)的OR操作的OR電路的輸出 而被驅(qū)動(dòng)。此時(shí)，為了縮短控制柵控制線CL0-CL15的路徑，OR電 路90被排列成靠近存儲(chǔ)器陣列50，且其OR結(jié)果信號(hào)CloutO被饋 送到驅(qū)動(dòng)器22A和24。于是，諸如圖36舉例說明的布線路徑就成為 不是必須的。而且，無須使控制柵控制線CL0-CL15延伸在驅(qū)動(dòng)器 22A附近以及將它們輸入到OR電路100。
圖37示出了 OR電路卯的一種具體構(gòu)造。此OR電路90包含 NOR門。在圖中，NOR門91被插入在其相繼的級(jí)中。NOR門91 不被信號(hào)Read用于讀操作的指令，電壓Vdd被施加到所有的存儲(chǔ) 器柵。換言之，NOR門91被用于讀出操作之外的擦除和寫入操作。
確切地說，為了減小NOR門90的布局面積，用晶體管Q0-Q15構(gòu)成了控制柵控制線CL0-CL15的延伸部分用作柵電極。圖38 舉例i兌明了 NOR門90的布局結(jié)構(gòu)。
第三個(gè)不同點(diǎn)在于從讀出操作提速觀點(diǎn)作出的改善。亦即，如
圖32舉例說明的那樣，用來使存儲(chǔ)器柵控制線ML0，...響應(yīng)于讀出 操作而導(dǎo)通到電源電壓Vdd的多個(gè)充電MOS晶體管92，分別被提 供在存儲(chǔ)器柵控制線ML的不同位置處。從讀出操作的觀點(diǎn)看，能 夠縮短使相應(yīng)的存儲(chǔ)器柵控制線ML過渡到所希望的電平所需的時(shí) 間。響應(yīng)于用來由信號(hào)SWE指令禁止重寫的狀態(tài)而使充電MOS晶 體管92處于開通狀態(tài)。
而且，如圖32舉例說明的那樣，提供了 MOS晶體管95,用來 使在16個(gè)部件中共用源驅(qū)動(dòng)器24的源線SL0，...響應(yīng)于讀出操作而 導(dǎo)通到電路的接地電位。而且，提供了耦合MOS晶體管94，用來選 擇性地使設(shè)置在16個(gè)部件中的源線SL組進(jìn)入導(dǎo)電。如圖39舉例說 明的那樣，此耦合MOS晶體管94和MOS晶體管95在讀出操作時(shí) 被開通，從而有可能使源線SL中的電阻明顯地減小。響應(yīng)于由圖32 中的信號(hào)P提供非寫入指令的狀態(tài)，分別使MOS晶體管94和95處 于開通狀態(tài)。
圖40是剖面圖，示出了本發(fā)明的第一實(shí)施方案，這是采用浮柵 的存儲(chǔ)單元的情況。此存儲(chǔ)單元包含提供在硅襯底上的p型阱區(qū) PWEL、用作源區(qū)的n型擴(kuò)散層MS、用作漏區(qū)的n型擴(kuò)散層MD、 浮柵FLG、隧穿氧化物膜FTO、層間絕緣膜INTP、用來在寫入/擦 除時(shí)施加高電壓的存儲(chǔ)器柵電極MG (材料為n型多晶硅)、用來 保護(hù)存儲(chǔ)器柵電極MG的氧化物膜CAP、選擇MOS型晶體管的柵 氧化物膜STOX、由n型多晶硅組成的選擇柵電極SG、以及用來隔 離選擇柵電極SG與存儲(chǔ)器柵電極MG的絕緣膜GAPOX。柵氧化物 膜STOX的特征在于柵氧化物膜STOX的厚度被制作得薄于絕緣膜 GAPOX的厚度和用于寫入/擦除的高電壓MOS型晶體管的厚度。柵 氧化物膜STOX和絕緣膜GAPOX分別由其它的層形成。層間絕緣 膜INTP可以是浮柵型的硅的氧化物膜/氮化物膜/氧化物膜的通常使 用的疊層結(jié)構(gòu)。圖41示出了圖40所示的單元的工作以及如何對(duì)其施 加電壓。此處，電荷注入到浮柵FLG中被定義為寫入(編程)。寫
入系統(tǒng)表示采用源側(cè)注入的熱電子寫入。施加到源區(qū)MS的電壓Vs 為5V。施加到存儲(chǔ)器柵電極MG的電壓Vmg為IOV。施加到選擇 MOS型晶體管的柵電極SG的電壓Vsg被規(guī)定為基本上等于MOS 型晶體管的閾值電壓。熱電子的產(chǎn)生區(qū)是GAPOX區(qū)下方的溝道部 分，以相似于圖40的方式，二個(gè)柵電極被GAPOX區(qū)彼此隔離。
在用作擦除操作的電荷從浮柵FLG排出的情況下，產(chǎn)生了諸如 使儲(chǔ)存的電荷(電子)放電即排出到p型阱區(qū)PWEL的電場(chǎng)。例如 當(dāng)電位差被設(shè)定為20V時(shí)，施加到存儲(chǔ)器柵電極MG的電壓Vmg被 設(shè)定為-20V，而施加到p型阱區(qū)PWEL的電壓Vwell ;故設(shè)定為0。 作為變通，施加到存儲(chǔ)器柵電極MG的電壓Vmg被設(shè)定為-10V，施 加到p型阱區(qū)PWEL的電壓Vwell被設(shè)定為10V，而施加到柵電極 SG的電壓Vsg被設(shè)定為10V。施加到柵電極SG的電壓Vsg是為消 除柵電極SG與p型阱區(qū)PWEL之間的電位差以及避免柵氧化物膜 STOX受到損傷所需的電壓。
若讀出時(shí)施加到源/漏的電壓的方向與混合核心邏輯的工作電壓 為1.8V的寫入時(shí)施加的電壓方向相反，則施加到源區(qū)MS的電壓Vs 被設(shè)定為0V,施加到漏區(qū)MD的電壓Vdi皮設(shè)定為1.8V,而施力口到 柵電極SG的電壓Vsg被設(shè)定為1.8V。若此時(shí)擦除狀態(tài)中的存儲(chǔ)器 的閾值電壓被設(shè)定得足夠低于0,則施加到存儲(chǔ)器柵電極MG的電壓 Vmg能夠在0V下4皮讀出。在正向讀出的情況下，施加到漏區(qū)MD 的電壓Vd可以被設(shè)定為1.8V，而施加到源區(qū)MS的電壓Vs可以被 設(shè)定為0。作為除了核心邏輯之外還混合有高電位的晶體管，指出了 各處置從外部輸入的信號(hào)以及輸出到外部的信號(hào)的I/O的MOS型晶 體管。它們克服了高于核心邏輯處置的，例如3.3V， 2.5V等的電 壓。各個(gè)這種為I/O的MOS型晶體管的柵絕緣膜的厚度薄于絕緣膜 GAPOX的厚度。在3.3V的情況下，其厚度約為8nm，而在2.5V的 情況下，其厚度約為6nm。由于其厚度薄于需要高承受電壓的絕緣 膜GAPOX的厚度，故可以被用作柵氧化物膜STOX的厚度?？梢?采用上述的1.8V,或?yàn)镮/O的3.3V或2.5V作為待要施加的讀出電壓。
圖42示出了圖40所示第一實(shí)施方案所示的存儲(chǔ)單元以及其中 混合的其他MOS型晶體管二者的剖面結(jié)構(gòu)。新加入到圖42剖面結(jié) 構(gòu)中作為標(biāo)記的是器件隔離區(qū)SGI、核心邏輯n MOS型晶體管(核 心邏輯MOS)的p型阱LPWEL、其柵氧化物膜LVGOX、其柵電 極LVG、其源/漏區(qū)LVSD、寫入/擦除高電壓MOS型晶體管的p型 阱HPWEL、其柵氧化物膜HVGOX、其柵電極HVG、其源/漏區(qū) HVSD、布線層間絕緣膜INSMI、用來將核心邏輯MOS型晶體管的 低輸出電壓饋送到第一布線層中的選擇柵電極SG的布線Mla、以及 用來將寫入/擦除MOS型晶體管的高輸出電壓饋送到存儲(chǔ)器柵電極 MG的布線Mlb。雖然實(shí)際上還存在著上部布線，但在此圖中被省 略了。
若柵氧化物膜STOX、 LVGOX、 HVGOX、以及隧穿氧化物膜 FTO都被確定為氧化硅膜，且它們的物理厚度分別被定義為tS、 tL、 tH、 tF，則在根據(jù)本發(fā)明的非易失存儲(chǔ)器件中有關(guān)系tLStS〈tF 〈tH。雖然省略了為I/O的MOS型晶體管剖面圖的描述，但若其柵 絕緣膜的厚度被定義為tIO，則有關(guān)系tL<tIO<tF。即使與厚度 tIO相同的厚度被用作厚度tS，關(guān)系tL$tS<tF<tH也仍然保持，且 能夠在本發(fā)明的范圍內(nèi)。若這些膜不單獨(dú)由氧化硅膜構(gòu)成，例如在其 部分中釆用了氮化物膜，則本發(fā)明特有的厚度關(guān)系能夠從物理厚度4皮 概括為電學(xué)厚度。由于柵絕緣膜的結(jié)構(gòu)和厚度相應(yīng)于各個(gè)施加的電壓 而被設(shè)定，故符合本發(fā)明的特征，其中基于其上的厚度組成被應(yīng)用于 甚至單元結(jié)構(gòu)。
說到有關(guān)MOS型晶體管與存儲(chǔ)單元之間的連接關(guān)系方面的本發(fā) 明的其它特點(diǎn)，核心邏輯的MOS型晶體管的選擇柵電極SG與源/漏 區(qū)LVSD彼此被布線層Mla直接連接，而寫入/擦除MOS型晶體管 的存儲(chǔ)器柵電極MG與源/漏區(qū)HVSD彼此被布線層Mlb直接連 接。
圖43是剖面圖，示出了第二實(shí)施方案，其中，本發(fā)明被應(yīng)用于 執(zhí)行分立電荷儲(chǔ)存的MONOS型存儲(chǔ)單元。圖43與圖40不同之處 在于構(gòu)造了其中電荷儲(chǔ)存區(qū)導(dǎo)致硅的氮化物膜SIN的疊層結(jié)構(gòu)，氧 化物膜BOTOX被形成在氮化物膜SIN的正下方，而氧化物膜 TOPOX被形成在氧化物膜BOTOX的正上方。氮化物膜SIN的厚度 被設(shè)定為小于或等于50nm。假設(shè)氧化物膜TOPOX的厚度被定義為 tT，且氧化物膜BOTOX的厚度被定義為tB，則tT和tB 二者被設(shè) 定為達(dá)到關(guān)系tB>tT,其中，儲(chǔ)存的電荷經(jīng)由氧化物TOPOX被抽 出，而tT和tB 二者被設(shè)定為達(dá)到關(guān)系tB<tT，其中，儲(chǔ)存的電荷經(jīng) 由氧化物BOTOX被抽出。圖42中所述的膜厚度關(guān)系，亦即tl^tS <tF<tH，在二種情況下是相似的。雖然氮化硅膜已經(jīng)被舉例描述為 本實(shí)施方案中的電荷存儲(chǔ)層，但即使在其它絕緣捕獲膜例如鋁之類的 情況下，也能夠應(yīng)用本發(fā)明。
圖44示出了圖43所7>開的單元的工作以及如何將電壓施加于 其上。圖44基本上與圖41相同，但施加到存儲(chǔ)器柵電極MG的電 壓Vmg被設(shè)定為12V，其中電荷被排向存儲(chǔ)器柵電極MG并被擦 除。這是一種電壓施加方法，其中氧化物膜BOTOX的厚度厚于氧 化物膜TOPOX的厚度。施加到存儲(chǔ)器柵電極MG的電壓Vmg被設(shè) 定為-12V,其中電荷被放電到p型阱區(qū)PWEL中并被擦除。這是一 種電壓施加方法，其中氧化物膜BOTOX的厚度薄于氧化物膜 TOPOX的厚度。順便說一下，擦除電壓的絕對(duì)值12V被示出作為例 子。本發(fā)明不局限于這一數(shù)值。
圖45舉例說明了用于圖43所示存儲(chǔ)單元的源/漏結(jié)構(gòu)。作為前 提，各個(gè)工作電壓對(duì)應(yīng)于圖44所示的寫入、擦除、反向讀出。在此 情況下，漏的結(jié)承受電壓可以完全相同于1.8V工作的CMOS (核心 邏輯的MOS型晶體管)的。因此，漏區(qū)可以采用與核心邏輯相同的 結(jié)構(gòu)。亦即，漏區(qū)被構(gòu)造成LDD結(jié)構(gòu)，它包含低密度區(qū)MDM和高 密度區(qū)MD，并能夠與核心邏輯的MOS型晶體管的源/漏區(qū)共用。于 是，由于能夠抑制選擇MOS型晶體管的短溝道效應(yīng)，故其柵長(zhǎng)度能 夠被縮短。這適合于在低電壓下獲得大的讀出電流。另一方面，在寫
入時(shí)被施加高電壓的漏區(qū)不能采用與核心邏輯晶體管源/漏區(qū)相同的
結(jié)構(gòu)，因而導(dǎo)致一種雙漏結(jié)構(gòu)，它包含高密度區(qū)MS和擴(kuò)散層 MSM，用來改善承受電壓。其源區(qū)也能夠與用于寫入/擦除電壓控制 的高電壓MOS型晶體管的源/漏區(qū)共用，并可以按需要被構(gòu)造成存儲(chǔ) 單元專用的結(jié)構(gòu)。
圖46示出了圖43所示存儲(chǔ)單元中選擇MOS型晶體管與存儲(chǔ)器 MOS型晶體管之間溝道密度的差異。為了確保低電壓下的大讀出電 流，MOS型晶體管的閾值越低越好。但當(dāng)選擇MOS型晶體管的閾 值變得非常低時(shí)，則即使其柵電壓為0,選擇MOS型晶體管也不完 全關(guān)斷。這導(dǎo)致泄漏電流使正常的讀出操作不能進(jìn)行。因此，選擇 MOS型晶體管的閾值最好在正的范圍內(nèi)低。另一方面，為了將讀出 電流設(shè)定得高，需要充分地降低存儲(chǔ)器MOS型晶體管的閾值。為了 能夠長(zhǎng)時(shí)間儲(chǔ)存電荷，存儲(chǔ)器柵電極MG的電壓在讀出時(shí)最好可以 被設(shè)定為0V。這樣，若假設(shè)在選擇MOS型晶體管中不出現(xiàn)泄漏， 則需要使擦除狀態(tài)下的存儲(chǔ)器MOS型晶體管的閾值為負(fù)。
借助于提高擦除電壓或長(zhǎng)時(shí)間施加擦除電壓，常規(guī)的浮柵型能 夠獲得足夠低的閾值。但如本實(shí)施方案中那樣采用捕獲作用膜的存儲(chǔ) 單元的特征是閾值不被降低到恒定數(shù)值或以下。因此，為了降低存儲(chǔ) 器MOS型晶體管的閾值，應(yīng)該需要調(diào)整溝道密度和將原來的闊值設(shè) 定得低。若溝道雜質(zhì)密度被設(shè)定成中性閾值變負(fù)，則也能夠使擦除之 后的閾值成為負(fù)。若進(jìn)行了這種設(shè)定，則當(dāng)選擇MOS型晶體管被開 通以讀取信號(hào)時(shí)，能夠得到大的讀出電流值。因此，在MOS型晶體 管的溝道區(qū)SE的雜質(zhì)密度與存儲(chǔ)器MOS型晶體管的溝道區(qū)ME的 雜質(zhì)密度之間必然不可避免地出現(xiàn)差異。若在圖46所示的制作在p 型阱區(qū)PWEL上的存儲(chǔ)單元的情況下在溝道區(qū)SE的p型雜質(zhì)密度 Nse與溝道區(qū)ME的p型雜質(zhì)密度Nme之間進(jìn)行比較，則各個(gè)雜質(zhì) 密度凈皮設(shè)定成使關(guān)系Nse > Nme成立。或者，各個(gè)p型雜質(zhì)密度被 設(shè)定為完全相同，但ME區(qū)的n型雜質(zhì)密度被設(shè)定為高于SE區(qū)的n 型雜質(zhì)密度。密度的差別是本發(fā)明的重點(diǎn)之一，它有助于在低電壓下
獲得大的讀出電流。
順便說一下，由于在采用常規(guī)浮柵型時(shí)存儲(chǔ)器MOS型晶體管的 闊值被設(shè)定為負(fù)的未被控制的狀態(tài)下，閾值的變化量被抑制為小，故 需要將存儲(chǔ)器MOS型晶體管的中性閾值抑制小。當(dāng)存儲(chǔ)器柵電極 MG的電壓在讀出時(shí)被設(shè)定為0時(shí)，其中性闊值也最好可以被設(shè)定為 負(fù)。因此，不管存儲(chǔ)器MOS型晶體管的電荷儲(chǔ)存方法如何，上述重 點(diǎn)都成立。
圖47是剖面圖，示出了第三實(shí)施方案，其中，本發(fā)明被應(yīng)用于 采用精細(xì)顆粒作為電荷儲(chǔ)存部分的存儲(chǔ)單元。精細(xì)顆粒DOTS被提 供在底座氧化物膜BOTOX上。作為各個(gè)精細(xì)顆粒DOTS的材料， 可以指出多晶硅?？梢圆捎闷渌牟牧?。顆粒的直徑最好是10nm或 以下。層間絕緣膜INTOX被淀積，以便覆蓋精細(xì)顆粒DOTS,且存 儲(chǔ)器柵電極MG被安裝在其正上方。此電荷儲(chǔ)存部分可以被i人為等 于具有變?yōu)榉至⒌牟东@性質(zhì)的電荷儲(chǔ)存膜。因此，迄今所述的本發(fā)明 的內(nèi)容能夠被用于其任何組合或其所有組合。
上面已經(jīng)描述了對(duì)應(yīng)于本發(fā)明主旨的關(guān)系tLStS〈tH以及單元 結(jié)構(gòu)。下面參照?qǐng)D48的示出了第四實(shí)施方案的剖面圖來解釋具體的 制造方法。此處公開的是剖面結(jié)構(gòu)，其中，用各向異性千法腐蝕方法 形成的側(cè)壁間隔GAPSW被用作絕緣膜GAPOX，用來隔離用于第二 實(shí)施方案的選擇柵電極SG和存儲(chǔ)器柵電極MG。用相似于形成正常 MOS型晶體管的擴(kuò)散層的LDD (輕摻雜漏)結(jié)構(gòu)所用側(cè)壁間隔的方 法的技術(shù)來形成側(cè)壁間隔GAPSW。然而，干法腐蝕之后立即形成的 氧化物膜的承受電壓由于腐蝕損傷而降低了。由于在正常CMOS情 況下施加的電壓低，且未提供鄰近側(cè)壁間隔的電極，故承受電壓的降 低變得幾乎無足輕重。但當(dāng)側(cè)壁間隔被用作絕緣膜GAPOX,用來彼 此隔離選擇柵電極SG與存儲(chǔ)器柵電極MG時(shí)，就必須確保大約15V 的承受電壓。因而重要的是在氧氣氛中進(jìn)行退火工藝，以便淀積在整 個(gè)表面上的氧化硅膜被各向異性干法腐蝕方法回腐蝕以形成側(cè)壁間隔 GAPSW之后，在淀積用作選擇柵電極SG的多晶硅之前改善承受電頁
壓。這是實(shí)現(xiàn)根據(jù)本實(shí)施方案的存儲(chǔ)單元結(jié)構(gòu)的不可缺少的一個(gè)工 藝。
圖49是第五實(shí)施方案的剖面圖，其中，圖48所示的各個(gè)選擇 MOS型晶體管的柵電極被構(gòu)造成自對(duì)準(zhǔn)于一個(gè)儲(chǔ)存區(qū)。此結(jié)構(gòu)是借 助于在整個(gè)表面上淀積柵電極材料(例如多晶硅)并對(duì)其進(jìn)行各向異 性干法腐蝕工藝而形成的結(jié)構(gòu)。用這種技術(shù)形成的選擇MOS型晶體 管的柵電極，對(duì)應(yīng)于圖中的SGR1和SGR2。它們的形狀不同于圖48 的具有相同功能的柵電極SG，但其間的不同之處僅僅在于這一點(diǎn)。 亦即，對(duì)應(yīng)于本發(fā)明主旨的關(guān)系tl^tS〈tH保持不變。
圖50-56公開了根據(jù)本發(fā)明的上述存儲(chǔ)單元與其它MOS型晶體 管被混合時(shí)，有關(guān)制造工藝的剖面圖。
首先來解釋圖50。器件隔離氧化物膜區(qū)SG1被形成在p型硅襯 底PSUB上，以便形成核心邏輯的n型MOS型晶體管(nMOS)的 p型阱PWL、核心邏輯的p型MOS型晶體管(pMOS)的n型阱 NWL、寫入/擦除的高電壓控制n型MOS型晶體管(nHVMOS )的 p型阱HPWL、高電壓控制p型MOS型晶體管(pHVMOS)的n 型阱HNWL、以及存儲(chǔ)單元區(qū)的n型阱NWL。接著，用來控制各個(gè) MOS型晶體管的閾值的雜質(zhì)被引入到用作溝道表面的區(qū)域中。結(jié)果 形成nMOS雜質(zhì)層NE、 pMOS雜質(zhì)層PE、 nHVMOS雜質(zhì)層 HNE、 pHVMOS雜質(zhì)層HPE、以及存儲(chǔ)器MOS型晶體管的雜質(zhì)層 ME。
接著來解釋圖51。硅襯底的表面被清潔處理。然后，用熱氧化 方法形成存儲(chǔ)器MOS型晶體管的下部氧化物膜BOTOX (5nm)， 并用化學(xué)氣相淀積方法在其正上方淀積氮化硅膜SIN (15nm)。然 后，對(duì)氮化硅膜SIN的表面進(jìn)行熱氧化處理，從而形成上部氧化物 膜TOPOX (2nm)。隨后，相繼淀積稍后用作存儲(chǔ)器柵電極的n型 多晶硅層NMG (100nm)以及用來保護(hù)存儲(chǔ)器柵電極MG的氧化硅 膜CAP (100nm )。
接著來解釋圖52。利用光刻技術(shù)和干法腐蝕技術(shù)，對(duì)應(yīng)于圖51
中硅襯底上形成的5個(gè)層的層疊的膜BOTOX、 SIN、 TOPOX、 NMG、以及CAP被加工成存儲(chǔ)器MOS型晶體管的柵電極MG1和 MG2的形狀。如圖中所見，它們被表示為沿深度方向的直線形狀。 它們的數(shù)目與字線的數(shù)目相同。但在圖中僅僅示出了二個(gè)線條。在加 工時(shí)，干法腐蝕被停止于下部氧化物膜BOTOX表面暴露層處，其 余的下部氧化物膜BOTOX被氫氟酸清除。這是用來防止對(duì)襯底表 面不希望有的腐蝕損傷的方法。由于這一氫氟酸處理，襯底表面被暴 露。隨后，形成熱氧化物膜BOX (5nm)，并在其上淀積氧化硅膜 HVGOX (15nm)。然后，提供對(duì)應(yīng)于此二個(gè)層的氧化物膜作為高 電壓控制MOS型晶體管的柵氧化物膜。由于單獨(dú)淀積的膜的可靠性 降低，故采用疊層結(jié)構(gòu)。
接著來解釋圖53。用光刻技術(shù)對(duì)得到的結(jié)構(gòu)進(jìn)行加工，以便形 成光抗蝕劑膜RES1,此光抗蝕劑膜覆蓋用來形成核心邏輯的MOS 型晶體管的區(qū)域以及用來形成高電壓控制MOS型晶體管的區(qū)域。然 后，用對(duì)氧化硅膜HVGOX有作用的各向異性干法腐蝕4支術(shù)，清除 各個(gè)選擇MOS型晶體管溝道區(qū)中的氧化物膜，從而暴露襯底表面。 根據(jù)此工藝，借助于加工氧化硅膜HVGOX而得到的側(cè)壁間隔 GAPSW也同時(shí)被形成在存儲(chǔ)器MOS型晶體管的各個(gè)選擇MOS型 晶體管側(cè)上。隨后，在各個(gè)選擇MOS型晶體管的溝道區(qū)中形成用于 閾值控制的雜質(zhì)層SE，同時(shí)留下光抗蝕劑膜RES1。雜質(zhì)層SE和雜 質(zhì)層ME的雜質(zhì)密度滿足圖46所公開的關(guān)系。
接著來解釋圖54。用光刻技術(shù)對(duì)光抗蝕劑膜RES2進(jìn)行加工， 以便僅僅對(duì)用來形成核心邏輯MOS型晶體管的區(qū)域開窗口。然后， 利用氫氟酸處理方法，完全清除包含熱氧化物膜BOX以及氧化硅膜 HVGOX的疊層結(jié)構(gòu)的氧化物膜。
接著來描述圖55。在已經(jīng)清除上圖所述的光抗蝕劑膜RES2以 及完成清潔工藝之后，在暴露的硅襯底表面(核心邏輯MOS型晶體 管區(qū)和選擇MOS型晶體管區(qū))上形成熱氧化物膜(4nm)。此熱氧 化物膜導(dǎo)致核心邏輯MOS型晶體管的柵氧化物膜LVGOX和各個(gè)選
擇MOS型晶體管的柵氧化物膜STOX。雖然在此圖中為方便起見， 核心邏輯MOS型晶體管和選擇MOS型晶體管的各個(gè)柵氧化物膜被 表示為分立的符號(hào)LVGOX和STOX，但若采用本制造方法，則二者 的厚度變得完全相同。隨后，不摻雜的多晶硅膜(150nm)被淀積在 整個(gè)表面上。然后，雜質(zhì)被引如到多晶硅膜中，其引入方式使n型 -陂形成在各個(gè)用來形成nMOS和nHVMOS的區(qū)域上，而p型被形 成在各個(gè)用來形成pMOS和pHVMOS的區(qū)域上。雜質(zhì)的密度典型 凈皮i史定為lxl0,cm3或以上。隨后，氧化珪膜(20nm)被淀積在整 個(gè)表面上。然后，用光刻技術(shù)和干法腐蝕技術(shù)對(duì)多晶硅膜和氧化硅膜 的疊層膜進(jìn)行加工，從而形成nMOS的柵電極LVGn、 pMOS的柵 電極LVGp、 nHVMOS的柵電極HVGn、以及pHVMOS的柵電極 HVGp。此時(shí)，在存儲(chǔ)器區(qū)中，僅僅各個(gè)選擇MOS型晶體管源側(cè)上 的柵電極末端被加工。0.18微米級(jí)中的柵長(zhǎng)度在核心邏輯MOS型晶 體管中導(dǎo)致例如0.15微米以及高電壓控制MOS型晶體管HVMOS 中的1.0微米。但這是待要處置的各個(gè)電壓彼此不同所造成的必然結(jié) 果。隨后，利用光刻技術(shù)和使用雜質(zhì)離子的離子注入技術(shù)，恰當(dāng)?shù)匦?成nMOS的具有淺給的n型源/漏LLDDn、 pMOS的具有淺結(jié)的p 型源/漏LLDDp、 nHVMOS的具有高承受電壓結(jié)的n型源/漏 HLDDn 、以及pHVMOS的具有高承受電壓結(jié)的p型源/漏 HLDDp。這些源/漏應(yīng)該根據(jù)確保足以被使用的結(jié)承受電壓來設(shè)計(jì)。 在此處引入的各個(gè)源/漏雜質(zhì)的密度方面，核心邏輯MOS型晶體管的 高于高電壓控制MOS型晶體管HVMOS的。雖然n型擴(kuò)散層MDM 被形成在各個(gè)選擇MOS型晶體管的漏處，但根據(jù)此處公開的制造方 法，能夠使n型擴(kuò)散層MDM和n型源/漏LLDDn的密度彼此完全 相同。
接著來解釋圖56。在此圖中，形成存儲(chǔ)器MOS型晶體管的漏 區(qū)。用光刻工藝來形成具有用作存儲(chǔ)器MOS型晶體管的漏的窗口 的、且其窗口末端被提供在存儲(chǔ)器柵電極MG1和MG2上的光抗蝕 劑膜RES3。然后，用各向異性干法腐蝕方法，對(duì)多晶硅膜和氧化硅
膜的疊層膜進(jìn)行加工，從而形成二個(gè)選擇MOS型晶體管的柵電極 SG1和SG2。隨后，進(jìn)行n型雜質(zhì)的離子注入，從而形成存儲(chǔ)器 MOS型晶體管的源區(qū)MSM。
接著來描述圖57。氧化硅膜(100nm)被淀積在整個(gè)表面上， 隨后對(duì)整個(gè)表面進(jìn)行各向異性千法腐蝕。由于這一加工，間隔 SWSPLDD就凈皮形成在其所有柵電極的相應(yīng)側(cè)壁上。利用離子注入和 熱處理，高密度n型擴(kuò)散層NSD和MS以及高密度p型擴(kuò)散層PSD 分別被形成在所有n型晶體管的源/漏中以及p型晶體管的源/漏中。 隨后，從所有源/漏NSD、 MS、 PSD、以及柵電極LVGn、 LVGp、 HVGn、 HVGp、 SG1 、 SG2清除氧化物膜，從而暴露珪。金屬鈷 (10nm)被淀積在整個(gè)表面上，并在700。C下對(duì)其進(jìn)行熱處理，從 而形成自對(duì)準(zhǔn)的硅化鈷。用清洗方法清除未反應(yīng)的不必要的鈷，隨之 以再次在750。C下執(zhí)行加工，從而形成低電阻的珪化鈷層COSI。然 后，在整個(gè)表面上淀積絕緣氧化物膜INSM1。后續(xù)的布線工藝可以 采用常規(guī)的技術(shù)。
圖58示出了用本發(fā)明的存儲(chǔ)單元技術(shù)構(gòu)成的存儲(chǔ)器陣列的一個(gè) 實(shí)施方案。其基本構(gòu)造是NOR型的，并采用了分層位線結(jié)構(gòu)。在本 實(shí)施方案中，為了簡(jiǎn)化而典型地示出了二個(gè)全局位線。全局位線 BLP被連接到讀出放大器SAP。全局位線BLP具有到局部位線的分 支。ZAP表示用來選擇局部位線LBAP的選擇MOS型晶體管。多 個(gè)存儲(chǔ)單元MPA1-MPA4被連接到局部位線LBAP。雖然圖中典型 地示出了 4個(gè)存儲(chǔ)單元，但要連接的存儲(chǔ)單元的數(shù)目也可以是16、 32、或64。存儲(chǔ)單元的選擇MOS型晶體管被連接到局部位線 LBAP。選擇MOS型晶體管ZAP和存儲(chǔ)單元MPA1-MPA4被統(tǒng)稱 為塊BLCPA。在與塊BLCPA對(duì)稱排列的塊BLCQA中，存儲(chǔ)單元 MQA1-MQA4被連接到局部位線LBAQ,且ZAQ表示用來選擇它 們的MOS型晶體管。對(duì)應(yīng)于塊BLCQA的全局位線被示于BLQ， 并被連接到讀出放大器SAQ。選擇MOS型晶體管ZAP和ZAQ是 各具有與各個(gè)核心邏輯MOS型晶體管相同的柵氧化物膜厚度的MOS型晶體管。用來將信號(hào)傳輸?shù)竭x擇MOS型晶體管ZAP和 ZAQ的柵電極的驅(qū)動(dòng)器被示于ZSLA。驅(qū)動(dòng)器ZSLA也由核心邏輯
MOS型晶體管構(gòu)成。單元選擇MOS型晶體管的柵電極被連接到其 沿水平方向延伸跨越彼此相鄰的各個(gè)塊的相應(yīng)字線。例如，屬于塊
BLCP的存儲(chǔ)單元MPA1的單元選擇MOS型晶體管的柵電極被連接 到字線WAP1，而屬于塊BLCQ的存儲(chǔ)單元MPA2的單元選擇 MOS型晶體管的柵電極被連接到字線WAP2。用來選擇字線WAP1 的是驅(qū)動(dòng)器WSLA1。這也采用了核心邏輯MOS型晶體管。驅(qū)動(dòng)器 WSLA2-WSLA4以一對(duì)一的關(guān)系與字線WAP2-WAP4相關(guān)。驅(qū)動(dòng)器 WSLA1-WSLA4以及驅(qū)動(dòng)器ZSLA被統(tǒng)稱為驅(qū)動(dòng)器組DECA。存儲(chǔ) 器柵也沿水平方向跨越。MWAP1是存儲(chǔ)單元MPA1和存儲(chǔ)單元 MQA1的各個(gè)存儲(chǔ)器柵共用的布線。為了在寫入/擦除時(shí)施加高電 壓，用來將電壓饋送到布線MWAP1的驅(qū)動(dòng)器MGSLA1由高電壓 MOS型晶體管組成。驅(qū)動(dòng)器MGSLA2-MGSLA4以一對(duì)一的關(guān)系與 布線MWAP2-MWAP4相關(guān)。在寫入時(shí)，需要將5V的電壓饋送到塊 BLCPA與塊BLCQA之間共用的布線COMSL。利用由高電壓MOS 型晶體管構(gòu)成的驅(qū)動(dòng)器PRVS來完成這一工作。各包舍高電壓MOS 型晶體管的驅(qū)動(dòng)器MSGLA1-MSGLA4以及驅(qū)動(dòng)器PRVSA被統(tǒng)稱為 驅(qū)動(dòng)器組HVDRVA。如此圖所示，其它塊BLPB和BLQB分別被進(jìn) 一步連接到全局位線BLP和BLQ。存在著對(duì)應(yīng)于它們的驅(qū)動(dòng)器組 DECB和HVDRVB。同樣，存在著塊BLPC和BLQC以及驅(qū)動(dòng)器組 DECC和HVDRVC。在讀出時(shí)，包含在驅(qū)動(dòng)器組DECA-DECC中的 各個(gè)驅(qū)動(dòng)器根據(jù)地址分別選擇字線。但由于這些具有等效于核心邏輯 的性能，故被選擇的字線能夠被高速驅(qū)動(dòng)。因此，能夠高速執(zhí)行信息 讀出。這是一種構(gòu)成對(duì)應(yīng)于本發(fā)明存儲(chǔ)單元結(jié)構(gòu)的存儲(chǔ)器陣列構(gòu)成的 方法。
圖59示出了一種用來在寫入時(shí)減少電子捕獲到本發(fā)明存儲(chǔ)單元 中陷阱膜之外區(qū)域中的結(jié)構(gòu)。雖然本發(fā)明的存儲(chǔ)單元基本上與迄今所 述的存儲(chǔ)單元相同，但此存儲(chǔ)單元的特征在于彼此隔離選擇柵電極SG和存儲(chǔ)器柵電極MG的絕緣膜的形狀及其制作方法。如圖所示， 彼此隔離SG和MG的MG側(cè)壁部分處的絕緣膜的形狀在MG的側(cè) 壁處被做得厚，而在陷阱膜SIN的側(cè)壁部分處被做得薄。源側(cè)電子 注入發(fā)生在靠近SG的MG末端附近。但某些電子被儲(chǔ)存在用來彼此 分隔SG與MG的絕緣膜中是不可避免的。由于其儲(chǔ)存區(qū)域不對(duì)應(yīng)于 原來的電子儲(chǔ)存部分，在擦除時(shí)無法施加必須的電場(chǎng)，故難以對(duì)儲(chǔ)存 的電子進(jìn)行放電即排出。因此，有可能會(huì)禁止所需的寫入和擦除操 作。因此，這一區(qū)域?qū)?yīng)于SG和MG承受電壓的允許范圍，并最好 凈皮設(shè)定為盡可能窄。僅僅加厚SG和MG的側(cè)面彼此相對(duì)的區(qū)域中的 絕緣膜的厚度，使得有可能確保SG和MG的承受電壓而不損害原來 的寫入和擦除操作。
下面用圖60-62來解釋存儲(chǔ)單元的制造方法。在圖60中，用各 向異性干法腐蝕方法來加工MG，然后用所謂ISSG氧化的方法，將 大約10nm的氧化物膜ISSGOX附著或鍵合到整個(gè)表面上。在文獻(xiàn) IEEE Electron Device Letters, Vol.21， No.9， Sept.2000, pp430-432 中，已經(jīng)描述了此氧化方法。這是一種能夠形成高承受電壓和高質(zhì)量 的薄氧化物膜的技術(shù)。此技術(shù)導(dǎo)致一種特征，即厚度相等的各個(gè)氧化 物膜不僅能夠形成在硅表面上，而且能夠形成在氮化物膜表面上。甚 至在儲(chǔ)存缺陷膜的暴露側(cè)壁上能夠附著耐壓優(yōu)良的氧化膜。
圖61是圖60之后的工藝。雖然在已經(jīng)附著ISSGOX之后加入 了熱氧化，但SIN側(cè)壁幾乎不被氧化，且對(duì)應(yīng)于多晶硅的MG側(cè)壁 被氧化得厚。根據(jù)此工藝，能夠使SG與儲(chǔ)存陷阱膜之間的絕緣膜 薄，且能夠使SG與MG之間的絕緣膜厚。
圖62是圖61之后的工藝。在形成圖61的形狀之后，珪襯底的 表面也立即被熱氧化。當(dāng)氧化物膜現(xiàn)在被各向異性腐蝕時(shí)，僅僅形成 在襯底表面上的氧化物膜被清除，致使MG側(cè)壁的厚氧化物膜 GAPOX-TH能夠留下作為必需的絕緣膜形狀。硅襯底的表面被清除 的熱氧化物膜重新處理。然后，在清洗工藝之后，可以熱形成選擇 MOS型晶體管的薄柵氧化物膜STOXR。隨后，可以相繼形成SG、
源(MSM和MS)、以及漏(MDM和MD )。它們相似于本發(fā)明 的其它執(zhí)行項(xiàng)目。順便說一下，即使當(dāng)采用浮柵、陷阱膜、以及導(dǎo)電 精細(xì)顆粒中任何一種時(shí)，也能夠使用參照?qǐng)D59-62所述的結(jié)構(gòu)。
圖63示出了采取的一種處置方法，其中，淀積的氧化物膜被用 于選擇MOS型晶體管的柵絕緣膜。大量的缺陷通常存在于淀積的氧 化物膜中，并導(dǎo)致不希望有的電荷儲(chǔ)存和泄漏電流。產(chǎn)生的缺點(diǎn)是， 當(dāng)?shù)矸e的氧化物膜被用作柵絕緣膜時(shí)，可靠性變得明顯地 低。"Journal of Applied Physics in 1996，，， No.80， pp3430中發(fā)表的 Kamigaki等人的文章描述了用氧氣氛中的熱處理能夠減少氧化物膜 中的缺陷(E，中心)，且用氫氣氛中的高溫?zé)崽幚砟軌驕p少界面態(tài) (Pb中心)。若此方法被采用，其中利用淀積的氧化物膜來形成構(gòu) 成本發(fā)明的存儲(chǔ)單元的各個(gè)選擇MOS型晶體管的柵絕緣膜，則選擇 MOS型晶體管能夠被用作高可靠的MOS型晶體管。用圖48所述的 回腐蝕系統(tǒng)可以形成GAPOX。然后，將淀積的氧化物膜STOXCV 附著到整個(gè)表面上。此淀積的氧化物膜STOXCV被用來隔離選擇柵 電極SG與存儲(chǔ)器電極MG，且同時(shí)存在于SG的正下方。而且，淀 積的氧化物膜STOXCV用作選擇MOS型晶體管的柵絕緣膜。在附 著STOXCV之后立即在氧氣氛中進(jìn)行熱處理以及隨后附著和形成 SG的過程被執(zhí)行。在本發(fā)明中，影響到STOXCV的氧氣氛中的熱 處理4皮確定為800-850。C下10-20分鐘的熱解氧化。然后，形成諸如 源MS、漏MD之類的擴(kuò)散層。氫氣氛中的高溫?zé)崽幚砜梢栽?00-750。C下進(jìn)行。利用氬氣氛中的熱處理，能夠明顯地降低氮化硅膜中 的電子電導(dǎo)率。這樣，用于本發(fā)明的用來將熱電子局部注入到諸如氮 化物膜之類的陷阱膜中并將它們儲(chǔ)存在其中的系統(tǒng)，就導(dǎo)致對(duì)防止電 子由于自感應(yīng)電場(chǎng)而沿水平方向的擴(kuò)散來說4艮重要的一種工藝。利用 在其中已經(jīng)全部完成了其它700。C熱處理的布線工藝之前立即進(jìn)行氬 氣氛中的熱處理，能夠達(dá)到最滿意的效果。雖然STOXCV已經(jīng)被描 述為對(duì)應(yīng)于一個(gè)層的淀積氧化物膜，但也可以采用疊層結(jié)構(gòu)，其中， 在形成熱氧化物膜即ISSG氧化物膜之后，淀積的氧化物膜被附著。
雖然根據(jù)所述的各個(gè)實(shí)施方案已經(jīng)具體描述了本發(fā)明人上面提 出的本發(fā)明，但本發(fā)明不局限于此。不言自明，可以在不偏離其主旨 的范圍內(nèi)對(duì)其進(jìn)行各種改變。
例如，有關(guān)非易失存儲(chǔ)單元的閾值電壓狀態(tài)與寫入/擦除狀態(tài)之 間的對(duì)應(yīng)關(guān)系是一種相對(duì)的概念，也可以進(jìn)行與上述相反的定義。
不言自明，非易失存儲(chǔ)單元的低閾值電壓狀態(tài)不局限于耗盡 型，也可以被設(shè)定為增強(qiáng)型。
而且，寫入、擦除、以及讀出工作電壓可以#1適當(dāng)?shù)馗淖兌?br>
局限于圖2所述的電壓。在擦除操作時(shí)，對(duì)電荷儲(chǔ)存區(qū)11中的電子 被排向存儲(chǔ)器柵14的形式?jīng)]有限制。擦除時(shí)的電場(chǎng)方向被反轉(zhuǎn)，電 荷儲(chǔ)存區(qū)11中的電子就可以被排向阱區(qū)2。
位線可以不釆用相對(duì)于全局位線被分層的構(gòu)造或結(jié)構(gòu)。各個(gè)位 線可以被連接到讀出放大器電路或?qū)懭腚娐?。讀出放大器電路和寫入 電路中的僅僅任何一個(gè)可以械/沒定為上述的分層結(jié)構(gòu)。而且，電源電 壓、寫入和擦除高電壓等可以被適當(dāng)?shù)馗淖優(yōu)槠渌碾妷骸?br>
非易失存儲(chǔ)單元的ONO結(jié)構(gòu)中的膜厚度可以取溝道區(qū)附近之外 的接近3nm、 26.5nm、以及0nm的厚度的組合，或5nm、 10nm、 以及3nm的組合。
工業(yè)應(yīng)用
根據(jù)本發(fā)明的半導(dǎo)體器件不局限于其中易失存儲(chǔ)器被提供在芯 片上的微計(jì)算機(jī)。此半導(dǎo)體器件能夠廣泛地應(yīng)用于諸如單一快速存儲(chǔ) 器、邏輯規(guī)模比較大的芯片上系統(tǒng)LSI系統(tǒng)之類的非易失存儲(chǔ)LSI。 此外，根據(jù)本發(fā)明的半導(dǎo)體器件可應(yīng)用于基于IDE (集成器件電子 學(xué))的采用非易失存儲(chǔ)器、ATA (AT附件)等的存儲(chǔ)卡。
權(quán)利要求
1.一種非易失存儲(chǔ)器件，包括:產(chǎn)生第一電壓和第二電壓的電壓發(fā)生器；被耦接為接收所述第一電壓的第一電路；被耦接到所述第二電壓的第二電路；非易失存儲(chǔ)單元，包括耦接到所述第一電路的第一柵和耦接到所述第二電路的第二柵，所述非易失存儲(chǔ)單元具有位于所述第二柵與溝道區(qū)之間的電荷存儲(chǔ)區(qū)；和具有MOS晶體管的邏輯電路，其中，所述第一電路被配置在所述非易失存儲(chǔ)單元的第一側(cè)上；所述第二電路被配置在所述非易失存儲(chǔ)單元的與所述第一側(cè)相對(duì)置的第二側(cè)上；所述第一電路的柵承受電壓低于所述第二電路的柵承受電壓；所述邏輯電路中的所述MOS晶體管的柵承受電壓低于所述第二電路的柵承受電壓。
2. 如權(quán)利要求l所述的非易失存儲(chǔ)器件，其中， 所述邏輯電路包括中央處理器和寄存器。
3. —種集成微計(jì)算機(jī)，包括總線5被耦接到所述總線上的中央處理器； 被耦接到所述總線上的非易失存儲(chǔ)器，包括多個(gè)非易失存儲(chǔ)單元，所述多個(gè)非易失存儲(chǔ)單元的每個(gè)具有 第一柵和第二柵；與各個(gè)所述多個(gè)非易失存儲(chǔ)單元的第一柵耦接的第一電路； 與各個(gè)所述多個(gè)非易失存儲(chǔ)單元的第二柵耦接的第二電路； 向所述第一電路提供第一電壓并向所述第二電路提供第二電 壓的電壓發(fā)生器； 其中，所述第一電路的柵承受電壓低于所述第二電路的柵承受電壓。
4. 如權(quán)利要求3所述的集成微計(jì)算機(jī)，其中， 所述多個(gè)非易失存儲(chǔ)單元的每個(gè)具有位于所迷第二柵與溝道區(qū)之間的電荷存儲(chǔ)區(qū)。
5. 如權(quán)利要求3所述的集成微計(jì)算機(jī)，其中，所述第 一電路被配置在所述多個(gè)非易失存儲(chǔ)單元的第一側(cè)上。
6. 如權(quán)利要求5所迷的集成微計(jì)算機(jī)，其中， 所述第二電路被配置在所迷非易失存儲(chǔ)單元的與所述笫一側(cè)相對(duì)置的第二側(cè)上。
7. 如權(quán)利要求3所述的集成微計(jì)算機(jī)，其中， 所述中央處理器具有MOS晶體管，所述中央處理器中的所述MOS晶體管的柵承受電壓低于所述第 二電路的柵承受電壓。
8. —種半導(dǎo)體芯片上的微計(jì)算機(jī)，包括 總線；被耦接到所述總線上的中央處理器，所述中央處理器具有MOS 晶體管；被耦接到所述總線上的快速存儲(chǔ)器，包括多個(gè)非易失存儲(chǔ)單元，所述多個(gè)非易失存儲(chǔ)單元的每個(gè)具有 第一柵和第二柵；與各個(gè)所述多個(gè)非易失存儲(chǔ)單元的第一柵耦接的笫一驅(qū)動(dòng) 器、即字線驅(qū)動(dòng)器；與各個(gè)所述多個(gè)非易失存儲(chǔ)單元的第二柵耦接的笫二驅(qū)動(dòng) 器、即存儲(chǔ)器柵線驅(qū)動(dòng)器；向所述第一驅(qū)動(dòng)器提供第一電壓并向所述第二驅(qū)動(dòng)器提供第 二電壓的電壓發(fā)生器；其中，所述笫一驅(qū)動(dòng)器的柵承受電壓以及所述中央處理器中的 所述MOS晶體管的柵承受電壓低于所述第二電路驅(qū)動(dòng)器的柵承受電 壓。
9. 如權(quán)利要求8所述的微計(jì)算機(jī)，其中，所述多個(gè)非易失存儲(chǔ)單元的每個(gè)具有位于所述第二柵與溝道區(qū) 之間的電荷存儲(chǔ)區(qū)。
10. 如權(quán)利要求8所述的微計(jì)算機(jī)，其中，所述第一驅(qū)動(dòng)器被配置在所述多個(gè)非易失存儲(chǔ)單元的第一側(cè)上。
11. 如權(quán)利要求10所述的微計(jì)算機(jī)，其中，所述第二驅(qū)動(dòng)器被配置在所述非易失存儲(chǔ)單元的與所述第 一側(cè) 相對(duì)置的第二側(cè)上。
12. —種半導(dǎo)體芯片上的集成數(shù)據(jù)處理器，包括 總線；被耦接到所述總線上的中央處理器，所述中央處理器具有MOS 晶體管；被耦接到所述總線上的快速存儲(chǔ)器，包括多個(gè)非易失存儲(chǔ)單元，所述多個(gè)非易失存儲(chǔ)單元的每個(gè)具有 第一控制柵和第二控制柵；與所述多個(gè)非易失存儲(chǔ)單元耦接的多個(gè)字線、多個(gè)位線、多 個(gè)控制線、以及多個(gè)源線，使得一個(gè)字線、 一個(gè)位線、 一個(gè)控制線、 以及一個(gè)源線耦接到一個(gè)非易失存儲(chǔ)單元；通過相應(yīng)的字線與相應(yīng)的非易失存儲(chǔ)單元的第一控制柵耦接 的第一驅(qū)動(dòng)器、即字線驅(qū)動(dòng)器；通過相應(yīng)的控制線與相應(yīng)的非易失存儲(chǔ)單元的第二控制柵耦 接的第二驅(qū)動(dòng)器、即存儲(chǔ)器柵線驅(qū)動(dòng)器；向所述第一驅(qū)動(dòng)器提供第一電壓并向所述第二驅(qū)動(dòng)器提供第 二電壓的電壓發(fā)生器；其中，所述第一驅(qū)動(dòng)器的柵承受電壓低于所述第二電路驅(qū)動(dòng)器 的柵承受電壓。
13. 如權(quán)利要求12所述的集成數(shù)據(jù)處理器，其中， 所述多個(gè)非易失存儲(chǔ)單元的每個(gè)具有位于所述第二控制柵與溝 道區(qū)之間的電荷存儲(chǔ)區(qū)。
14. 如權(quán)利要求12所述的集成數(shù)據(jù)處理器，其中， 所述中央處理器具有MOS晶體管，所述中央處理器中的所述MOS晶體管的柵承受電壓低于所述第 二電路的柵承受電壓
15. 如權(quán)利要求12所述的集成數(shù)據(jù)處理器，其中， 所述第一驅(qū)動(dòng)器被配置在所述多個(gè)非易失存儲(chǔ)單元的第一側(cè)上。
16. 如權(quán)利要求12所述的半導(dǎo)體芯片上的微計(jì)算機(jī)，其中， 所述第二驅(qū)動(dòng)器被配置在所述非易失存儲(chǔ)單元的與所述第一側(cè)相對(duì)置的第二側(cè)上。
全文摘要
一種半導(dǎo)體器件包括多個(gè)非易失存儲(chǔ)單元(1)，各個(gè)非易失存儲(chǔ)單元包含用于信息儲(chǔ)存的MOS型第一晶體管區(qū)(3)以及對(duì)第一晶體管區(qū)進(jìn)行選擇的MOS型第二晶體管區(qū)(4)。第二晶體管區(qū)具有連接到位線的位線電極(16)以及連接到控制柵控制線的控制柵電極(18)。第一晶體管區(qū)具有連接到源線的源線電極(10)、連接到存儲(chǔ)器柵控制線的存儲(chǔ)器柵電極(14)、以及設(shè)置在存儲(chǔ)器柵電極正下方的電荷儲(chǔ)存區(qū)(11)。第二晶體管區(qū)的柵承受電壓低于第一晶體管區(qū)的柵承受電壓。假設(shè)第二晶體管區(qū)的柵絕緣膜的厚度被定義為tc，且第一晶體管區(qū)的柵絕緣膜的厚度被定義為tm時(shí)，則它們具有tc＜tm的關(guān)系。
文檔編號(hào)G11C16/04GK101373635SQ200810166448
公開日2009年2月25日 申請(qǐng)日期2002年7月22日 優(yōu)先權(quán)日2001年7月27日
發(fā)明者南真一, 古川博之, 品川裕, 山木貴志, 平木充, 松崎望, 梅本由紀(jì)子, 片山弘造, 田中利廣, 神垣良昭, 藤戶正道, 鈴川一文 申請(qǐng)人:株式會(huì)社瑞薩科技