專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)器、存儲(chǔ)器系統(tǒng)和存儲(chǔ)器訪(fǎng)問(wèn)控制方法
技術(shù)領(lǐng)域：
本申請(qǐng)涉及半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
偽SRAM (pseudo-SRAM)包括DRAM存儲(chǔ)單元(memory cell)和 SRAM接口，并且自動(dòng)執(zhí)行芯片中存儲(chǔ)單元的刷新操作。在偽SRAM中， 在芯片內(nèi)生成的刷新請(qǐng)求是與外部訪(fǎng)問(wèn)請(qǐng)求異步生成的。與偽SRAM有關(guān) 的技術(shù)在日本早期公開(kāi)專(zhuān)利公布No. 2005-285271、日本早期公開(kāi)專(zhuān)利公布 No. 2007-12244等等中有所公開(kāi)。

發(fā)明內(nèi)容
根據(jù)實(shí)施例的一方面，提供了一種半導(dǎo)體存儲(chǔ)器，包括包括多個(gè)存 儲(chǔ)單元的存儲(chǔ)器核心(memory core);生成用于刷新存儲(chǔ)單元的刷新請(qǐng)求 的刷新生成單元；響應(yīng)于訪(fǎng)問(wèn)請(qǐng)求而執(zhí)行訪(fǎng)問(wèn)操作的核心控制單元；在芯 片使能信號(hào)的激活和刷新請(qǐng)求發(fā)生沖突時(shí)激活等待時(shí)間延長(zhǎng)(latency extension)信號(hào)，并且響應(yīng)于芯片使能信號(hào)的失活(deactivate)而失活等 待時(shí)間延長(zhǎng)信號(hào)的等待時(shí)間判定單元；輸出等待時(shí)間延長(zhǎng)信號(hào)的等待時(shí)間 輸出緩沖器；以及在等待時(shí)間延長(zhǎng)信號(hào)的激活期間改變從訪(fǎng)問(wèn)請(qǐng)求到向數(shù) 據(jù)端子傳送數(shù)據(jù)的等待時(shí)間的數(shù)據(jù)控制單元。
本發(fā)明的其他優(yōu)點(diǎn)和新穎特征將部分地在下面跟著的描述中給出，并 且將在本領(lǐng)域技術(shù)人員檢查了以下內(nèi)容或者通過(guò)實(shí)施本發(fā)明而學(xué)習(xí)后部分 地變得更加清楚。在下面的


中，"PSRAM"指根據(jù)各種實(shí)施例的 偽SRAM。

圖l示出了第一實(shí)施例；
圖2示出了示例性的命令譯碼器；
圖3示出了突發(fā)計(jì)數(shù)器(burst counter)的示例性操作;
圖4示出了其上設(shè)有PSRAM的示例性系統(tǒng)；
圖5示出了示例性的存儲(chǔ)器控制器；
圖6示出了等待時(shí)間判定單元的示例性操作；
圖7示出了 PSRAM的示例性操作；
圖8示出了 PSRAM的另一種示例性操作；
圖9示出了 PSRAM的又一種示例性操作；
圖10示出了 PSRAM的又一種示例性操作；
圖11示出了 PSRAM的又一種示例性操作；
圖12示出了第二實(shí)施例；
圖13示出了 PSRAM的示例性操作；
圖14示出了 PSRAM的另一種示例性操作；
圖15示出了 PSRAM的又一種示例性操作；
圖16示出了第三實(shí)施例；
圖17示出了 PSRAM的示例性操作；
圖18示出了 PSRAM的另一種示例性操作；
圖19示出了第四實(shí)施例；
圖20示出了示例性的存儲(chǔ)器控制器；
圖21示出了等待時(shí)間判定單元的示例性操作；
圖22示出了 PSRAM的示例性操作；
圖23示出了 PSRAM的又一種示例性操作；
圖24示出了第五實(shí)施例；
圖25示出了 PSRAM的示例性操作；
圖26示出了 PSRAM的又一種示例性操作；
圖27示出了第六實(shí)施例；
圖28示出了 PSRAM的示例性操作；
圖29示出了 PSRAM的另一種示例性操作；
7圖30示出了第七實(shí)施例；
圖31示出了 PSRAM的示例性操作；以及
圖32示出了 PSRAM的另一種示例性操作。
具體實(shí)施例方式
在圖1、 4、 5、 12、 16、 19、 20、 24、 27禾B 30中，以粗體示出的信 號(hào)線(xiàn)指示多條信號(hào)線(xiàn)被設(shè)置。粗線(xiàn)所耦合到的塊的一部分包括多個(gè)電路。 信號(hào)線(xiàn)用代表通過(guò)信號(hào)線(xiàn)傳送的信號(hào)名稱(chēng)的標(biāo)號(hào)來(lái)標(biāo)記。具有后綴是字母 "Z"的標(biāo)號(hào)的信號(hào)指示正邏輯。具有前綴是符號(hào)"/"的標(biāo)號(hào)的信號(hào)指示 負(fù)邏輯。
雙框符號(hào)代表外部端子，例如半導(dǎo)體芯片上的焊盤(pán)或其中包含半導(dǎo)體 芯片的封裝的引線(xiàn)。端子和通過(guò)端子提供的信號(hào)分別用相似的標(biāo)號(hào)來(lái)表 示。半導(dǎo)體存儲(chǔ)器例如是時(shí)鐘同步型偽SRAM (下文中稱(chēng)為PSRAM)。 PSRAM包括DRAM存儲(chǔ)單元(動(dòng)態(tài)存儲(chǔ)單元)和SRAM接口。
圖1示出了第一實(shí)施例。圖1中的PSRAM包括時(shí)鐘輸入緩沖器10、 命令輸入緩沖器12、刷新生成單元14、命令譯碼器16、等待時(shí)間判定單 元18、等待時(shí)間輸出緩沖器20、模式寄存器22、操作控制單元24、突發(fā) 計(jì)數(shù)器26、地址輸入緩沖器28、突發(fā)地址計(jì)數(shù)器30、地址鎖存器32、數(shù) 據(jù)輸入緩沖器34、數(shù)據(jù)輸出緩沖器36和存儲(chǔ)器核心CORE。
時(shí)鐘輸入緩沖器10接收時(shí)鐘信號(hào)CLK并輸出內(nèi)部時(shí)鐘信號(hào)ICLK。 內(nèi)部時(shí)鐘信號(hào)ICLK被提供給與時(shí)鐘同步操作的電路。命令輸入緩沖器12 接收命令信號(hào)CMD。命令信號(hào)CMD可以是地址有效信號(hào)/ADV、芯片使 能信號(hào)/CE、輸出使能信號(hào)/OE、寫(xiě)使能信號(hào)/WE等等。CMD信號(hào)是與內(nèi) 部時(shí)鐘信號(hào)ICLK同步接收的，并且被輸出到命令譯碼器16。刷新生成單 元14包括振蕩器(未示出)，并且周期性地輸出刷新請(qǐng)求信號(hào)RREQZ。 生成刷新請(qǐng)求信號(hào)RREQZ的周期(cycle)例如是10微秒(ms)。
命令譯碼器16響應(yīng)于來(lái)自命令輸入緩沖器12的芯片使能信號(hào)CEZ而 輸出內(nèi)部芯片使能信號(hào)ICEZ，并且響應(yīng)于來(lái)自刷新生成單元14的刷新請(qǐng) 求信號(hào)RREQZ而輸出內(nèi)部刷新請(qǐng)求信號(hào)IREFZ。命令譯碼器16在被提供訪(fǎng)問(wèn)請(qǐng)求(讀命令或?qū)懨?時(shí)激活行讀寫(xiě)信號(hào)RRWZ。命令譯碼器16 在芯片使能信號(hào)/CE處于低電平的時(shí)間段期間接收到讀命令或?qū)懨詈蠹?活列讀寫(xiě)信號(hào)CRWZ。
命令譯碼器16包括判定芯片使能信號(hào)CEZ和刷新請(qǐng)求信號(hào)RREQZ 之間的優(yōu)先級(jí)的仲裁器(arbiter) ARB。讀命令(讀訪(fǎng)問(wèn)請(qǐng)求)是基于在 /ADV信號(hào)和/CE信號(hào)的激活期間處于低電平的/OE信號(hào)而檢測(cè)到的。寫(xiě)命 令(寫(xiě)訪(fǎng)問(wèn)請(qǐng)求)是基于在/ADV信號(hào)和/CE信號(hào)的激活期間處于低電平 的/WE信號(hào)而檢測(cè)到的。當(dāng)優(yōu)先級(jí)被賦予讀命令或?qū)懨?高于刷新請(qǐng)求 信號(hào)RREQZ)時(shí)，命令譯碼器16輸出讀信號(hào)RDZ或?qū)懶盘?hào)WRZ，并且 在/CE信號(hào)的失活之后輸出刷新信號(hào)REFZ。當(dāng)優(yōu)先級(jí)被賦予刷新請(qǐng)求信 號(hào)RREQZ (高于讀命令或?qū)懨?時(shí)，命令譯碼器16輸出刷新信號(hào) REFZ，并且響應(yīng)于刷新操作的完成而輸出讀信號(hào)RDZ或?qū)懶盘?hào)WRZ。當(dāng) 命令信號(hào)CMD的組合代表用于設(shè)置模式寄存器22的模式寄存器設(shè)置命令 時(shí)，命令譯碼器16輸出模式寄存器設(shè)置信號(hào)MRSZ。
等待時(shí)間判定單元18包括判斷電路JUDG和觸發(fā)器F/F。當(dāng)在內(nèi)部芯 片使能信號(hào)ICEZ的激活期間內(nèi)部刷新請(qǐng)求信號(hào)IREFZ被激活時(shí)，判斷電 路JUDG輸出用于設(shè)置觸發(fā)器F/F的設(shè)置信號(hào)。觸發(fā)器F/F在設(shè)置信號(hào)被 輸入到設(shè)置端子SET后激活延長(zhǎng)信號(hào)EXTZ。觸發(fā)器F/F在復(fù)位信號(hào) (CEZ信號(hào)的上升沿)被輸入到復(fù)位端子RST后失活(deactivate)延長(zhǎng) 信號(hào)EXTZ。等待時(shí)間輸出緩沖器20使延長(zhǎng)信號(hào)EXTZ的邏輯電平反轉(zhuǎn)以 輸出為等待時(shí)間延長(zhǎng)信號(hào)/LEXT。低電平等待時(shí)間延長(zhǎng)信號(hào)/LEXT表明讀 等待時(shí)間RL或?qū)懙却龝r(shí)間WL相比于標(biāo)準(zhǔn)值增大。高電平等待時(shí)間延長(zhǎng) 信號(hào)/LEXT表明讀等待時(shí)間RL或?qū)懙却龝r(shí)間WL等于標(biāo)準(zhǔn)值。讀等待時(shí) 間RL指示第一讀數(shù)據(jù)信號(hào)(DQ)的輸出和讀命令的提供之間的時(shí)鐘周期 的數(shù)目。寫(xiě)等待時(shí)間WL指示第一寫(xiě)數(shù)據(jù)信號(hào)(DQ)的輸出和寫(xiě)命令的 提供之間的時(shí)鐘周期的數(shù)目。
模式寄存器22包括多個(gè)寄存器，其中行地址信號(hào)RAD、列地址信號(hào) CAD和數(shù)據(jù)信號(hào)DQ中的至少一個(gè)被與模式寄存器設(shè)置信號(hào)MRSZ同步地 設(shè)置。例如，模式寄存器22輸出指示突發(fā)長(zhǎng)度(burst length) BL的信號(hào)。突發(fā)長(zhǎng)度BL指示響應(yīng)于單個(gè)讀命令而從數(shù)據(jù)端子DQ輸出的數(shù)據(jù)信 號(hào)的輸出數(shù)目和響應(yīng)于單個(gè)寫(xiě)命令而在數(shù)據(jù)端子DQ處接收的數(shù)據(jù)信號(hào)的 輸出數(shù)目。
操作控制單元24響應(yīng)于讀信號(hào)RDZ、寫(xiě)信號(hào)WRZ或刷新信號(hào)REFZ 而輸出控制存儲(chǔ)器核心CORE的訪(fǎng)問(wèn)操作(讀操作、寫(xiě)操作或刷新操作) 的控制信號(hào)CNT?？刂菩盘?hào)CNT包括用于對(duì)位線(xiàn)BL和/BL預(yù)充電的定時(shí) 信號(hào)、用于激活字線(xiàn)WL1的定時(shí)信號(hào)、用于激活讀出放大器(sense amplifier) SA的定時(shí)信號(hào)等等?；谧x命令，數(shù)據(jù)被從由行地址信號(hào) RAD和列地址信號(hào)CAD選定的存儲(chǔ)單元MC讀取。基于寫(xiě)命令，數(shù)據(jù)被 向由行地址信號(hào)RAD和列地址信號(hào)CAD選定的存儲(chǔ)單元MC寫(xiě)入?；?刷新命令，耦合到由刷新地址信號(hào)選定的字線(xiàn)WL1的存儲(chǔ)單元MC被刷 新。
操作控制單元24輸出定時(shí)信號(hào)，例如操作突發(fā)地址計(jì)數(shù)器30和地址 鎖存器32的定時(shí)信號(hào)、操作數(shù)據(jù)輸入緩沖器34的定時(shí)信號(hào)DIZ和操作數(shù) 據(jù)輸出緩沖器36的定時(shí)信號(hào)DOZ。仲裁器ARB和操作控制單元24在芯 片使能信號(hào)/CE的失活期間響應(yīng)于刷新請(qǐng)求信號(hào)RREQZ而執(zhí)行刷新操 作。仲裁器ARB和操作控制單元24響應(yīng)于與芯片使能信號(hào)/CE的激活一 起提供的第一訪(fǎng)問(wèn)請(qǐng)求和在芯片使能信號(hào)/CE的激活期間提供的后續(xù)訪(fǎng)問(wèn) 請(qǐng)求而執(zhí)行訪(fǎng)問(wèn)操作(讀操作或?qū)懖僮?。仲裁器ARB和操作控制單元 24在芯片使能信號(hào)/CE的激活和刷新請(qǐng)求信號(hào)RREQZ之間沖突時(shí)在刷新 操作之后執(zhí)行訪(fǎng)問(wèn)操作。
突發(fā)計(jì)數(shù)器26響應(yīng)于訪(fǎng)問(wèn)請(qǐng)求(行讀寫(xiě)信號(hào)RRWZ或列讀寫(xiě)信號(hào) CRWZ)而執(zhí)行計(jì)數(shù)操作。當(dāng)計(jì)數(shù)器值達(dá)到預(yù)期值時(shí)，突發(fā)計(jì)數(shù)器26與內(nèi) 部時(shí)鐘信號(hào)ICLK同步地輸出具有與突發(fā)長(zhǎng)度BL相對(duì)應(yīng)的脈沖數(shù)目的突 發(fā)時(shí)鐘信號(hào)BCLK。
預(yù)期值是訪(fǎng)問(wèn)請(qǐng)求和突發(fā)時(shí)鐘信號(hào)BCLK的脈沖輸出之間的時(shí)間段 (某一數(shù)目的時(shí)鐘周期)。預(yù)期值是響應(yīng)于讀/寫(xiě)信號(hào)RRWZ和CRWZ以 及延長(zhǎng)信號(hào)EXTZ決定的，并且在等待時(shí)間延長(zhǎng)信號(hào)/LEXT的激活后增 大。
10地址輸入緩沖器28經(jīng)由地址端子AD內(nèi)的不同端子同時(shí)接收行地址信 號(hào)RAD和列地址信號(hào)CAD，以便選擇要訪(fǎng)問(wèn)的存儲(chǔ)單元MC。行地址信 號(hào)RAD被提供以便選擇字線(xiàn)WL1，而列地址信號(hào)CAD被提供以便選擇 位線(xiàn)對(duì)BL和/BL。在突發(fā)讀操作或突發(fā)寫(xiě)操作中，突發(fā)地址計(jì)數(shù)器30利 用地址端子AD接收列地址CAD (起始地址)，并且隨后順序地生成列地 址。這樣生成的列地址的數(shù)目是基于突發(fā)長(zhǎng)度BL決定的。地址鎖存器32 接收來(lái)自地址端子AD的列地址CAD和來(lái)自突發(fā)地址計(jì)數(shù)器30的列地 址，并且向列譯碼器CDEC輸出列地址作為內(nèi)部列地址ICAD。
數(shù)據(jù)輸入緩沖器34在定時(shí)信號(hào)DIZ的激活期間接收提供給數(shù)據(jù)端子 DQ的寫(xiě)數(shù)據(jù)信號(hào)(例如16位)，并將數(shù)據(jù)信號(hào)輸出到數(shù)據(jù)總線(xiàn)DB。數(shù) 據(jù)輸出緩沖器36經(jīng)由數(shù)據(jù)總線(xiàn)DB接收從存儲(chǔ)單元MC讀取的讀數(shù)據(jù)，并 且在定時(shí)信號(hào)DOZ的激活期間將讀數(shù)據(jù)輸出到數(shù)據(jù)端子DQ。
例如，存儲(chǔ)器核心CORE包括一對(duì)行塊(row block) RBLK、與行塊 RBLK中的每一個(gè)相對(duì)應(yīng)的行譯碼器RDEC、設(shè)在行塊RBLK之間的讀出 放大器區(qū)域SAA、列譯碼器CDEC、讀放大器RA、寫(xiě)放大器WA和數(shù)據(jù) 寄存器DREG。注意，行塊RBLK的數(shù)目是四(4)、八(8)、十(10) 等等。各個(gè)行塊RBLK包括以矩陣方式布置的多個(gè)存儲(chǔ)單元MC、耦合到 在圖1中布置在橫向方向上的存儲(chǔ)單元MC的行的字線(xiàn)WL1、以及耦合到 在圖1中布置在縱向方向上的存儲(chǔ)單元MC的列的位線(xiàn)BL1 (或/BLl)。
讀出放大器區(qū)域SAA包括預(yù)充電電路PRE和耦合開(kāi)關(guān)BT (其中每一 個(gè)對(duì)應(yīng)于行塊RBLK中的每一個(gè))、以及讀出放大器SA和列開(kāi)關(guān)CSW (其中每一個(gè)被行塊RBLK共享)。耦合開(kāi)關(guān)BT選擇性地將每個(gè)行塊 RBLK的位線(xiàn)對(duì)BL和/BL耦合到讀出放大器SA。
列譯碼器CDEC對(duì)列地址信號(hào)CAD譯碼以便選擇數(shù)目與數(shù)據(jù)端子DQ 的位數(shù)相對(duì)應(yīng)的位線(xiàn)對(duì)BL和/BL。如果數(shù)據(jù)寄存器DREG具有將并行的 讀數(shù)據(jù)轉(zhuǎn)換為串行的讀數(shù)據(jù)的功能，則列譯碼器CDEC選擇數(shù)目與數(shù)據(jù)端 子DQ的位數(shù)的整數(shù)倍相對(duì)應(yīng)的位線(xiàn)對(duì)BL和/BL。在讀操作中，讀放大器 RA放大經(jīng)由列開(kāi)關(guān)CSW輸出的互補(bǔ)的讀數(shù)據(jù)。在寫(xiě)操作中，寫(xiě)放大器 WA放大經(jīng)由數(shù)據(jù)總線(xiàn)DB提供的互補(bǔ)的寫(xiě)數(shù)據(jù)，并向位線(xiàn)對(duì)BL和/BL提供數(shù)據(jù)。
在讀操作中，數(shù)據(jù)寄存器DREG與突發(fā)時(shí)鐘信號(hào)BCLK同步地將經(jīng)由 讀放大器RA提供的讀數(shù)據(jù)輸出到數(shù)據(jù)總線(xiàn)DB。在寫(xiě)操作中，數(shù)據(jù)寄存 器DREG與突發(fā)時(shí)鐘信號(hào)BCLK同步地將經(jīng)由數(shù)據(jù)總線(xiàn)DB提供的寫(xiě)數(shù)據(jù) 輸出到寫(xiě)放大器WA。突發(fā)計(jì)數(shù)器26響應(yīng)于訪(fǎng)問(wèn)請(qǐng)求和等待時(shí)間延長(zhǎng)信號(hào) /LEXT而生成突發(fā)時(shí)鐘信號(hào)BCLK。數(shù)據(jù)寄存器DREG與突發(fā)時(shí)鐘信號(hào) BCLK同步地將讀數(shù)據(jù)或?qū)憯?shù)據(jù)傳送到數(shù)據(jù)總線(xiàn)DB或?qū)懛糯笃鱓A。存 儲(chǔ)器核心CORE可以是共用的DRAM存儲(chǔ)器核心。
圖2示出了圖1中所示的示例性命令譯碼器16。命令譯碼器16包括 仲裁器ARB、緩沖器電路BUF、讀寫(xiě)請(qǐng)求生成單元RWREQ和讀寫(xiě)檢測(cè) 單元RWDET。
當(dāng)刷新請(qǐng)求RREQZ的上升沿領(lǐng)先于芯片使能信號(hào)CEZ的上升沿時(shí)， 仲裁器ARB激活刷新信號(hào)REFZ。在以上情況下，仲裁器ARB在響應(yīng)于 刷新信號(hào)REFZ的刷新操作完成之后激活讀信號(hào)RDZ或?qū)懶盘?hào)WRD。讀 信號(hào)RDZ是響應(yīng)于輸出使能信號(hào)OEZ而生成的。寫(xiě)信號(hào)WRZ是響應(yīng)于 寫(xiě)使能信號(hào)WEZ而生成的。
當(dāng)芯片使能信號(hào)CEZ的上升沿領(lǐng)先于刷新請(qǐng)求RREQZ的上升沿時(shí)， 仲裁器ARB激活讀信號(hào)RDZ或?qū)懶盘?hào)WRZ。在以上情況下，仲裁器 ARB響應(yīng)于芯片使能信號(hào)CEZ (/CE)的失活而激活刷新信號(hào)REFZ。
緩沖器電路BUF輸出刷新請(qǐng)求RREQZ作為內(nèi)部刷新請(qǐng)求信號(hào) IREFZ，并且輸出芯片使能信號(hào)CEZ作為內(nèi)部芯片使能信號(hào)ICEZ。讀寫(xiě) 請(qǐng)求生成單元RWREQ響應(yīng)于在芯片使能信號(hào)CEZ的激活期間提供的輸 出使能信號(hào)OEZ或?qū)懯鼓苄盘?hào)WEZ而激活內(nèi)部讀寫(xiě)信號(hào)IRWZ。
當(dāng)輸出使能信號(hào)OEZ或?qū)懯鼓苄盘?hào)WEZ與芯片使能信號(hào)CEZ的激活 一同被激活時(shí)，讀寫(xiě)檢測(cè)單元RWDET激活行讀寫(xiě)信號(hào)RRWZ。當(dāng)輸出使 能信號(hào)OEZ或?qū)懯鼓苄盘?hào)WEZ在芯片使能信號(hào)CEZ的激活期間被激活 時(shí)，讀寫(xiě)檢測(cè)單元RWDET激活列讀寫(xiě)信號(hào)CRWZ。當(dāng)字線(xiàn)WL1的激活 和讀出放大器SA的激活之間的行操作以及位線(xiàn)對(duì)BL和/BL的選擇和數(shù)據(jù) 向/從存儲(chǔ)器核心CORE輸入/輸出之間的列操作是必要的時(shí)，行讀寫(xiě)信號(hào)RRWZ被激活。當(dāng)行操作己經(jīng)開(kāi)始并且僅有列操作是必要的時(shí)，列讀寫(xiě)信
號(hào)CRWZ被激活。
圖3示出了圖1中所示的突發(fā)計(jì)數(shù)器26的示例性操作。突發(fā)計(jì)數(shù)器 26具有與時(shí)鐘信號(hào)CLK同步操作的邏輯電路(未示出)。突發(fā)計(jì)數(shù)器26 響應(yīng)于延長(zhǎng)信號(hào)EXTZ的邏輯電平和處于高電平的行讀寫(xiě)信號(hào)RRWZ或處 于高電平的列讀寫(xiě)信號(hào)CRWZ而輸出各自具有不同定時(shí)的四種類(lèi)型的突發(fā) 時(shí)鐘信號(hào)BCLK。突發(fā)時(shí)鐘信號(hào)BCLK的脈沖數(shù)目等于突發(fā)長(zhǎng)度BL的值 (在該實(shí)施例中是4)。
在芯片使能信號(hào)/CE的激活后，當(dāng)執(zhí)行刷新操作并且執(zhí)行伴隨有行操 作和列操作的訪(fǎng)問(wèn)操作時(shí)(當(dāng)EXTZ信號(hào)處于高電平并且RRWZ信號(hào)處于 高電平時(shí))，突發(fā)時(shí)鐘信號(hào)BCLK在訪(fǎng)問(wèn)命令(讀命令或?qū)懨?之后的 8個(gè)時(shí)鐘開(kāi)始輸出。當(dāng)突發(fā)計(jì)數(shù)器26的計(jì)數(shù)器值達(dá)到作為預(yù)期值的"8" 時(shí)，突發(fā)時(shí)鐘信號(hào)BCLK的輸出開(kāi)始。下文中，執(zhí)行伴隨有行操作和列操 作的訪(fǎng)問(wèn)操作的訪(fǎng)問(wèn)命令(讀命令或?qū)懨?被稱(chēng)為"行訪(fǎng)問(wèn)命令"(行 讀命令或行寫(xiě)命令)。
當(dāng)訪(fǎng)問(wèn)命令是讀命令時(shí)，讀數(shù)據(jù)RD1至RD4與突發(fā)時(shí)鐘信號(hào)BCLK 同步地被從存儲(chǔ)器核心CORE輸出到數(shù)據(jù)總線(xiàn)DB，并且被從數(shù)據(jù)端子 DQ輸出到外部。訪(fǎng)問(wèn)PSRAM的控制器(例如，圖4中所示的PSCNT) 與第九時(shí)鐘信號(hào)CLK的上升沿同步地接收第一讀數(shù)據(jù)RD。讀等待時(shí)間 RL是"9"。
當(dāng)訪(fǎng)問(wèn)命令是寫(xiě)命令時(shí)，寫(xiě)數(shù)據(jù)WR1至WR4與第九時(shí)鐘信號(hào)CLK 至第十一時(shí)鐘信號(hào)CLK的上升沿同步地被從控制器順序提供給PSRAM的 數(shù)據(jù)端子DQ，并且被傳送到數(shù)據(jù)總線(xiàn)DB。寫(xiě)等待時(shí)間WL是"8"。數(shù) 據(jù)總線(xiàn)DB上的寫(xiě)數(shù)據(jù)WD1至WD4與突發(fā)時(shí)鐘信號(hào)BCLK同步地被寫(xiě)入 到存儲(chǔ)單元MC。
當(dāng)在芯片使能信號(hào)/CE的激活期間執(zhí)行刷新操作和僅伴隨有列操作的 訪(fǎng)問(wèn)操作時(shí)(當(dāng)EXTZ信號(hào)處于高電平并且CRWZ信號(hào)處于高電平時(shí))， 突發(fā)時(shí)鐘信號(hào)BCLK在訪(fǎng)問(wèn)命令之后的5個(gè)時(shí)鐘開(kāi)始輸出。讀等待時(shí)間 RL是"6"，并且寫(xiě)等待時(shí)間WL是"5"。下文中，執(zhí)行僅伴隨有列操作的訪(fǎng)問(wèn)操作的訪(fǎng)問(wèn)命令(讀命令或?qū)懨?被稱(chēng)為"列訪(fǎng)問(wèn)命令"(列讀命令或列寫(xiě)命令)。
與列讀命令相對(duì)應(yīng)的讀等待時(shí)間RL相比于與行讀命令相對(duì)應(yīng)的讀等
待時(shí)間RL來(lái)說(shuō)較小。與列寫(xiě)命令相對(duì)應(yīng)的寫(xiě)等待時(shí)間WL相比于與行寫(xiě)命令相對(duì)應(yīng)的寫(xiě)等待時(shí)間WL來(lái)說(shuō)較小。讀等待時(shí)間RL或?qū)懙却龝r(shí)間WL取決于是否伴隨有行操作而改變，從而讀數(shù)據(jù)利用最小數(shù)目的時(shí)鐘周期被從PSRAM輸出，或者寫(xiě)數(shù)據(jù)利用最小數(shù)目的時(shí)鐘周期被輸入到PSRAM。
當(dāng)響應(yīng)于芯片使能信號(hào)/CE的激活而在沒(méi)有刷新操作的情況下執(zhí)行伴隨有行操作和列操作的訪(fǎng)問(wèn)操作時(shí)(當(dāng)EXTZ信號(hào)處于低電平并且CRWZ信號(hào)處于高電平時(shí))，突發(fā)時(shí)鐘信號(hào)BCLK在訪(fǎng)問(wèn)命令之后的4個(gè)時(shí)鐘開(kāi)始輸出。讀等待時(shí)間RL是"5 (標(biāo)準(zhǔn)值)"，并且寫(xiě)等待時(shí)間WL是"4(標(biāo)準(zhǔn)值)"。
當(dāng)響應(yīng)于芯片使能信號(hào)/CE的激活而在沒(méi)有刷新操作的情況下執(zhí)行僅伴隨有列操作的訪(fǎng)問(wèn)操作時(shí)(當(dāng)EXTZ信號(hào)處于低電平并且CRWZ信號(hào)處于高電平時(shí))，突發(fā)時(shí)鐘信號(hào)BCLK在訪(fǎng)問(wèn)命令之后的1個(gè)時(shí)鐘開(kāi)始輸出。讀等待時(shí)間RL是"2 (標(biāo)準(zhǔn)值)"，并且寫(xiě)等待時(shí)間WL是"1 (標(biāo)準(zhǔn)值)"。
圖4示出了其上設(shè)有PSRAM的示例性系統(tǒng)SYS。例如，系統(tǒng)SYS是諸如移動(dòng)電話(huà)等的便攜式設(shè)備。注意，下面公開(kāi)的實(shí)施例也被設(shè)在圖4中所示的系統(tǒng)上。系統(tǒng)SYS包括系統(tǒng)級(jí)封裝(SiP)，其中多個(gè)芯片被設(shè)在諸如引線(xiàn)框架等的封裝襯底上?；蛘撸到y(tǒng)SYS包括多芯片封裝(MCP)，其中多個(gè)芯片被堆疊在封裝襯底上?；蛘?，系統(tǒng)SYS包括片上系統(tǒng)(SoC)，其中多個(gè)宏被集成在硅襯底上?；蛘?，系統(tǒng)SYS包括層疊芯片(ChiponChip， CoC)或?qū)盈B封裝(Package on Package, PoP)。
SiP包括圖1中所示的PSRAM、訪(fǎng)問(wèn)PSRAM的存儲(chǔ)器控制器PSCNT、閃存FLASH、訪(fǎng)問(wèn)閃存FLASH的存儲(chǔ)器控制器FCNT、以及控制整個(gè)系統(tǒng)的CPU (控制器)。CPU與存儲(chǔ)器控制器PSCNT和FCNT經(jīng)由系統(tǒng)總線(xiàn)SBUS彼此耦合。SiP經(jīng)由外部總線(xiàn)SCNT耦合到上層系統(tǒng)。CPU輸出命令信號(hào)CMD、地址信號(hào)AD和寫(xiě)數(shù)據(jù)信號(hào)DQ以便訪(fǎng)問(wèn)PSRAM和閃存FLASH,并且從PSRAM和閃存FLASH接收讀數(shù)據(jù)信號(hào)DQ。
圖5示出了圖4中所示的示例性存儲(chǔ)器控制器PSCNT。存儲(chǔ)器控制器PSCNT包括等待時(shí)間判定單元50、等待時(shí)間調(diào)節(jié)單元52、命令生成單元54、數(shù)據(jù)輸出單元56和數(shù)據(jù)輸入單元58。等待時(shí)間判定單元50基于來(lái)自PSRAM的等待時(shí)間延長(zhǎng)信號(hào)/LEXT和來(lái)自命令生成單元54的命令信息來(lái)輸出讀等待時(shí)間RL (系統(tǒng)讀等待時(shí)間)和寫(xiě)等待時(shí)間WL (系統(tǒng)寫(xiě)等待時(shí)間)。
系統(tǒng)讀等待時(shí)間指示在等待時(shí)間延長(zhǎng)信號(hào)/LEXT的激活期間讀訪(fǎng)問(wèn)請(qǐng)求的輸出和讀數(shù)據(jù)的接收之間的時(shí)間段(某一數(shù)目的時(shí)鐘周期)。系統(tǒng)寫(xiě)等待時(shí)間指示在等待時(shí)間延長(zhǎng)信號(hào)/LEXT的激活期間寫(xiě)訪(fǎng)問(wèn)請(qǐng)求的輸出和寫(xiě)數(shù)據(jù)的輸出之間的時(shí)間段(某一數(shù)目的時(shí)鐘周期)。
來(lái)自命令生成單元54的命令信息還包括兩條信息，g卩，關(guān)于訪(fǎng)問(wèn)請(qǐng)求是否伴隨有行操作的第一信息和關(guān)于訪(fǎng)問(wèn)請(qǐng)求是讀請(qǐng)求還是寫(xiě)請(qǐng)求的第二信息。讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL具有如圖3所示的相同值。等待時(shí)間判定單元50預(yù)先包括關(guān)于PSRAM的讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL的信息。
等待時(shí)間調(diào)節(jié)單元52基于指示突發(fā)長(zhǎng)度BL的突發(fā)信息BINF、來(lái)自等待時(shí)間判定單元50的讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL來(lái)與時(shí)鐘信號(hào)CLK同步地輸出控制命令生成單元54、數(shù)據(jù)輸出單元56和數(shù)據(jù)輸入單元58的控制信號(hào)。等待時(shí)間判定單元50和等待時(shí)間調(diào)節(jié)單元52在等待時(shí)間延長(zhǎng)信號(hào)/LEXT的激活期間相比于等待時(shí)間延長(zhǎng)信號(hào)/LEXT的失活期間增大系統(tǒng)讀等待時(shí)間。等待時(shí)間判定單元50和等待時(shí)間調(diào)節(jié)單元52在等待時(shí)間延長(zhǎng)信號(hào)/LEXT的激活期間相比于等待時(shí)間延長(zhǎng)信號(hào)/LEXT的失活期
間增大系統(tǒng)寫(xiě)等待時(shí)間。
命令生成單元54響應(yīng)于來(lái)自等待時(shí)間調(diào)節(jié)單元52的控制信號(hào)，根據(jù)突發(fā)長(zhǎng)度BL、可變讀等待時(shí)間RL和可變寫(xiě)等待時(shí)間WL來(lái)輸出命令信號(hào)CMD，并且將控制信號(hào)輸出到數(shù)據(jù)輸出單元56和數(shù)據(jù)輸入單元58。
15數(shù)據(jù)輸出單元56基于來(lái)自等待時(shí)間調(diào)節(jié)單元52和命令生成單元54的指令來(lái)將寫(xiě)數(shù)據(jù)輸出到數(shù)據(jù)端子DQ。數(shù)據(jù)輸入單元58基于來(lái)自等待時(shí)間調(diào)節(jié)單元52和命令生成單元54的指令來(lái)從數(shù)據(jù)端子DQ接收讀數(shù)據(jù)。
圖6示出了圖5中所示的等待時(shí)間判定單元50的示例性操作。等待時(shí)間判定單元50可包括邏輯電路，或者可以是軟件。
在操作10中，等待時(shí)間判定單元50基于來(lái)自命令生成單元54的信息來(lái)判定讀命令RD和寫(xiě)命令WR中的哪一個(gè)已被提供給PSRAM。當(dāng)提供了讀命令RD時(shí)，過(guò)程進(jìn)行到操作12。當(dāng)提供了寫(xiě)命令WR時(shí)，過(guò)程進(jìn)行到操作32。
在操作12中，等待時(shí)間判定單元50判定來(lái)自PSRAM的延長(zhǎng)信號(hào)/LEXT是否處于低電平。當(dāng)延長(zhǎng)信號(hào)/LEXT處于低電平時(shí)，判定刷新操作已被插入，并且過(guò)程進(jìn)行到操作14。當(dāng)延長(zhǎng)信號(hào)/LEXT處于高電平時(shí)，判定刷新操作未被插入，并且過(guò)程進(jìn)行到操作20。
在操作14中，等待時(shí)間判定單元50基于來(lái)自命令生成單元54的信息來(lái)判定讀操作是否伴隨有行操作(是否是第一讀命令"第一 RD")。當(dāng)讀操作伴隨有行操作時(shí)，過(guò)程進(jìn)行到操作16。當(dāng)讀操作未伴隨有行操作時(shí)，過(guò)程進(jìn)行到操作18。在操作16中，讀等待時(shí)間RL被設(shè)置為"9"。在操作18中，讀等待時(shí)間RL被設(shè)置為"6"。
在操作20中，以與先前公開(kāi)的操作14中相同的方式判定讀操作是否伴隨有行操作。在操作22和24中，讀等待時(shí)間RL分別被設(shè)置為"5"和"，，o
當(dāng)提供了寫(xiě)命令WR時(shí)，在操作32中判定延長(zhǎng)信號(hào)/LEXT的邏輯電平。在操作34和操作40中，判定寫(xiě)操作是否伴隨有行操作。在操作36、38、 42和44中，響應(yīng)于PSRAM的操作狀態(tài)設(shè)置寫(xiě)等待時(shí)間WL。
圖7示出了圖1中所示的PSRAM的示例性操作。讀命令RD1至RD5被從存儲(chǔ)器控制器PSCNT順序提供給PSRAM，并且頁(yè)面讀操作(pageread operation)被執(zhí)行。緊挨著在提供第一讀命令RD1之前，刷新請(qǐng)求信號(hào)RREQZ (IREFZ)被激活(圖7 (a))。突發(fā)長(zhǎng)度BL被設(shè)置為頁(yè)面讀操作指示這樣的操作，其中從耦合到單個(gè)字線(xiàn)WL1的存儲(chǔ)單
元MC讀取并且被讀出放大器SA鎖存的任何數(shù)據(jù)被利用列地址CAD選定并被讀取。字線(xiàn)WL1在頁(yè)操作中保持激活，并且由于此原因，芯片使能信號(hào)/CE也需要被保持激活。例如，為了周期性地執(zhí)行刷新操作，字線(xiàn)WL1的最大激活時(shí)間段被設(shè)置為10ms，其等于刷新請(qǐng)求信號(hào)RREQZ的周期。
在/ADV信號(hào)和/CE信號(hào)的激活期間(/WE信號(hào)處于高電平)，響應(yīng)于獲得低電平的/OE信號(hào)而識(shí)別讀命令RD1至RD5。對(duì)于與芯片使能信號(hào)/CE的下降沿一同提供的讀命令RD1和下一讀命令RD2之間的時(shí)間段來(lái)說(shuō)，至少4個(gè)時(shí)鐘周期是必需的，以便執(zhí)行行操作。對(duì)于讀命令RD1和讀命令RD2之間的時(shí)間段來(lái)說(shuō)，突發(fā)長(zhǎng)度BL的值加上(+ ) 3個(gè)或更多個(gè)時(shí)鐘周期是必需的。第二和后續(xù)讀命令RD (RD2、 RD3等)在某一數(shù)目的時(shí)鐘周期中被一次提供，其數(shù)目等于突發(fā)長(zhǎng)度BL的值(在該實(shí)施例中是l個(gè)時(shí)鐘周期)。
圖2中所示的命令譯碼器16響應(yīng)于讀命令RD1-RD5中的每一個(gè)而激活內(nèi)部讀寫(xiě)信號(hào)IRWZ。與讀命令RD1至RD5 —同，存儲(chǔ)器控制器PSCNT將行地址信號(hào)RAD和列地址信號(hào)CAD輸出到PSRAM。行地址信號(hào)RAD (Rl)指示用于執(zhí)行頁(yè)面操作的公共行地址。列地址信號(hào)CAD(Cl至C5)指示用于執(zhí)行頁(yè)面操作的分別不同的列地址。
圖2中所示的命令譯碼器16響應(yīng)于芯片使能信號(hào)/CE的激活而激活內(nèi)部芯片使能信號(hào)ICEZ (圖7 (b))。由于在內(nèi)部芯片使能信號(hào)ICEZ之前內(nèi)部刷新請(qǐng)求信號(hào)IREFZ己被激活，因此圖4中的等待時(shí)間判定單元50激活延長(zhǎng)信號(hào)EXTZ (圖7 (c))。圖1中的等待時(shí)間輸出緩沖器20響應(yīng)于延長(zhǎng)信號(hào)EXTZ的激活而激活等待時(shí)間延長(zhǎng)信號(hào)/LEXT (圖7(d))。延長(zhǎng)信號(hào)EXTZ和等待時(shí)間延長(zhǎng)信號(hào)/LEXT被保持激活，直到芯片使能信號(hào)/CE被失活并且頁(yè)面讀操作完成。因此，如圖3所示，當(dāng)讀等待時(shí)間伴隨有行操作時(shí)，讀等待時(shí)間RL是"9"。當(dāng)讀等待時(shí)間未伴隨有行操作時(shí)，讀等待時(shí)間RL是"6"。
圖1中所示的命令譯碼器16的仲裁器ARB (圖2)響應(yīng)于刷新請(qǐng)求信號(hào)RREQZ而激活刷新信號(hào)REFZ，并且臨時(shí)保持讀命令RD1。圖1中的操作控制單元24響應(yīng)于刷新信號(hào)REFZ而開(kāi)始存儲(chǔ)器核心CORE的刷新操作REF (圖7 (e))。仲裁器ARB響應(yīng)于刷新操作REF的完成而激活讀信號(hào)RDZ (未示出)。操作控制單元24響應(yīng)于讀信號(hào)RDZ而激活由行地址信號(hào)RAD指示的字線(xiàn)WL1，并且激活讀出放大器SA。存儲(chǔ)器核心CORE的激活操作ACTV開(kāi)始(圖7 (f))。
圖1中所示的數(shù)據(jù)寄存器DERG與圖3中所示的突發(fā)時(shí)鐘BCLK同步地輸出讀數(shù)據(jù)RD1至RD5。讀數(shù)據(jù)RD1至RD5與對(duì)應(yīng)于讀等待時(shí)間RL的時(shí)鐘信號(hào)CLK同步地被輸出到數(shù)據(jù)端子DQ (圖7 (g))。
圖8示出了 PSRAM的另一種示例性操作。在圖8中，讀命令RD1至RD5在與圖7中所示相同的定時(shí)被從存儲(chǔ)器控制器PSCNT順序提供給PSRAM，并且頁(yè)面讀操作被執(zhí)行。存儲(chǔ)器控制器PSCNT在與圖7中所示相同的定時(shí)將信號(hào)提供給PSRAM。突發(fā)長(zhǎng)度BL被設(shè)置為"1"。
在提供了第一讀命令RD1后，刷新請(qǐng)求還未生成并且刷新請(qǐng)求信號(hào)RREQZ (IREFZ)保持失活(圖8 (a))。仲裁器ARB響應(yīng)于讀命令RDl而激活讀信號(hào)RDZ。由于操作控制單元24響應(yīng)于讀信號(hào)RDZ而執(zhí)行存儲(chǔ)器核心CORE的讀操作，因此操作控制單元24激活由行地址信號(hào)RAD指示的字線(xiàn)WL1，并且激活讀出放大器SA。存儲(chǔ)器核心CORE的激活操作ACTV開(kāi)始(圖8 (b))。
圖5中所示的等待時(shí)間判定單元50保持延長(zhǎng)信號(hào)EXTZ被失活(圖8(c))。等待時(shí)間輸出緩沖器20保持等待時(shí)間延長(zhǎng)信號(hào)/LEXT被失活(圖8 (d))。如圖3所示，當(dāng)讀等待時(shí)間RL伴隨有行操作時(shí)，讀等待時(shí)間RL是"5"。當(dāng)讀等待時(shí)間RL未伴隨有行操作時(shí)，讀等待時(shí)間RL是"2"。讀數(shù)據(jù)RD1至RD5與對(duì)應(yīng)于圖3中所示的讀等待時(shí)間RL的時(shí)鐘信號(hào)CLK同步地被輸出到數(shù)據(jù)端子DQ (圖8 (e))。
在圖7和8所示的PSRAM的操作中，第二和后續(xù)讀命令RD2至RD5中的每一個(gè)在相同的定時(shí)被提供，而無(wú)論刷新操作REF是否被插入。在刷新操作REF被插入的情況下第一讀命令RD1的讀等待時(shí)間RL (二9)與第二和后續(xù)讀命令RD2至RD5的讀等待時(shí)間RL (=6)之間的差異被設(shè)置為與以下值相等該值是在刷新操作REF未被插入的情況下第一讀命令
RD1的讀等待時(shí)間RL (=5)與第二和后續(xù)讀命令RD2至RD5的讀等待 時(shí)間RL (=2)之間的差異(在該實(shí)施例中是"3")，從而允許命令在 相同的定時(shí)被提供。即使寫(xiě)命令WR在第一讀命令RD1之后提供，等待 時(shí)間上的差異也被設(shè)置為相同，而無(wú)論刷新操作REF是否被插入，從而允 許命令在相同的定時(shí)被提供，而無(wú)論刷新操作REF是否被插入。
存儲(chǔ)器控制器PSCNT可以取決于刷新操作是否被插入而僅改變讀數(shù) 據(jù)的接收定時(shí)。由于存儲(chǔ)器控制器PSCNT不需要改變輸出第二和后續(xù)讀 命令RD2至RD5的定時(shí)，因此存儲(chǔ)器控制器PSCNT可以在其操作方面具 有某種裕度(leeway)。例如，由于圖5中所示的命令生成單元54可以在 相同的定時(shí)進(jìn)行操作，而無(wú)論刷新操作是否被插入，因此在命令提供的定 時(shí)方面提供了某種裕度。
圖9示出了圖1中所示的PSRAM的另一種示例性操作。在圖9中， 寫(xiě)命令和讀命令以混合方式被從存儲(chǔ)器控制器PSCNT提供，并且頁(yè)面操 作被執(zhí)行。突發(fā)長(zhǎng)度BL被設(shè)置為"1"。在/ADV信號(hào)和/CE信號(hào)的激活 期間(/OE信號(hào)處于低電平)，響應(yīng)于獲得低電平的/WE信號(hào)而識(shí)別寫(xiě)命 令曹。
作為與芯片使能信號(hào)/CE的下降沿一同提供的寫(xiě)命令WR1和下一讀命 令RD2之間的間隔，至少3個(gè)時(shí)鐘周期是必需的，以便執(zhí)行行操作。對(duì)于 寫(xiě)命令WR1和讀命令RD2之間的間隔來(lái)說(shuō)，突發(fā)長(zhǎng)度BL的值加上(+ ) 2個(gè)或更多個(gè)時(shí)鐘周期是必需的。由于比讀等待時(shí)間RL小一個(gè)(1)時(shí)鐘 周期的寫(xiě)等待時(shí)間WL，因此圖9中所示的間隔比圖7中所示的間隔小一 個(gè)時(shí)鐘。
對(duì)于第二和后續(xù)讀命令RD與寫(xiě)命令RD之間的間隔來(lái)說(shuō)，至少一個(gè) (1)時(shí)鐘周期是必需的，以防止基于等待時(shí)間WL和等待時(shí)間RL之間的 差異而生成的讀數(shù)據(jù)RD和寫(xiě)數(shù)據(jù)WD之間的沖突。多個(gè)第二和后續(xù)讀命 令RD以時(shí)鐘周期為基礎(chǔ)被提供。多個(gè)第二和后續(xù)寫(xiě)命令WD也以時(shí)鐘周 期為基礎(chǔ)被提供。第二和后續(xù)寫(xiě)命令WD和讀命令RD被順序提供。
緊挨著在第一寫(xiě)命令WR1被提供之前，刷新請(qǐng)求信號(hào)RREQZ(IREFZ)被激活(圖9 (a))。以與圖7中所示相同的方式，延長(zhǎng)信號(hào) EXTZ被激活(圖9 (b))，并且等待時(shí)間延長(zhǎng)信號(hào)/LEXT被激活(圖9
(c))。如圖3所示，當(dāng)寫(xiě)等待時(shí)間WL伴隨有行操作時(shí)，寫(xiě)等待時(shí)間 WL是"8"。當(dāng)寫(xiě)等待時(shí)間WL未伴隨有行操作時(shí)，寫(xiě)等待時(shí)間WL是
"5"。讀等待時(shí)間RL與圖7中所示的讀等待時(shí)間相同。
當(dāng)刷新操作REF未被插入時(shí)，向數(shù)據(jù)端子DQ提供寫(xiě)數(shù)據(jù)WD的定時(shí) 和從數(shù)據(jù)端子DQ輸出讀數(shù)據(jù)RD的定時(shí)改變。寫(xiě)等待時(shí)間WL和讀等待 時(shí)間RL減小"4"?？梢允沟锰峁┟頦R1、 RD2、 WR3、 RD4和WR5 的定時(shí)等于圖9中所示的提供定時(shí)。在刷新操作REF被插入的情況下第一 寫(xiě)命令WR1的寫(xiě)等待時(shí)間WL (二8)與第二和后續(xù)讀命令RD2和RD4 的等待時(shí)間RL (=6)之間的差異被設(shè)置為與以下值相等該值是在刷新 操作REF未被插入的情況下第一寫(xiě)命令WD1的寫(xiě)等待時(shí)間WL (=4)與 第二和后續(xù)讀命令RD2和RD4的讀等待時(shí)間RL (=2)之間的差異(在 該實(shí)施例中是"2")，從而允許命令在相同的定時(shí)被提供。在刷新操作 REF被插入的情況下第一寫(xiě)命令WR1的等待時(shí)間WL (=8)與第二和后 續(xù)寫(xiě)命令WR3和WR5的寫(xiě)等待時(shí)間WL (=5)之間的差異被設(shè)置為與 以下值相等該值是在刷新操作REF未被插入的情況下第一寫(xiě)命令WR1 的等待時(shí)間WL (=4)與第二和后續(xù)寫(xiě)命令WR3和WR5的讀等待時(shí)間 RL (二l)之間的差異(在該實(shí)施例中是"3")，從而允許命令在相同的 定時(shí)被提供。
存儲(chǔ)器控制器PSCNT可以取決于刷新操作是否被插入而僅改變輸出 寫(xiě)數(shù)據(jù)的定時(shí)和接收讀數(shù)據(jù)的定時(shí)。即，存儲(chǔ)器控制器PSCNT不需要改 變輸出第二和后續(xù)命令RD2至RD5的定時(shí)。因此，對(duì)于存儲(chǔ)器控制器 PSCNT，在其操作方面可以有某種裕度，因而在提供命令的定時(shí)方面可以 有某種裕度。
圖10示出了圖1中的PSRAM的另一種示例性操作。在圖10中的 PSRAM的操作中，讀命令和寫(xiě)命令以混合方式被從存儲(chǔ)器控制器PSCNT 提供，并且頁(yè)面操作被執(zhí)行。突發(fā)長(zhǎng)度BL被設(shè)置為"1"。
對(duì)于第二和后續(xù)讀命令RD與寫(xiě)命令WR之間的間隔來(lái)說(shuō)，至少一個(gè)(1)時(shí)鐘周期是必需的。作為與芯片使能信號(hào)/CE的下降沿一同提供的讀
命令RD1和下一寫(xiě)命令WR2之間的間隔，比圖7中所示的間隔多一個(gè) (1)時(shí)鐘周期的5個(gè)時(shí)鐘周期是必需的。作為讀命令RD1和寫(xiě)命令WR2 之間的間隔，突發(fā)長(zhǎng)度BL的值加上(+ ) 4個(gè)或更多個(gè)時(shí)鐘周期是必需 的。
在提供了第一讀命令RD1后，刷新請(qǐng)求還未生成，并且刷新請(qǐng)求信號(hào) RREQZ (IREFZ)被失活(圖10 (a))。圖5中所示的等待時(shí)間判定單 元50保持延長(zhǎng)信號(hào)EXTZ被失活(圖10 (b))。圖l中所示的等待時(shí)間 輸出緩沖器20保持等待時(shí)間延長(zhǎng)信號(hào)/LEXT被失活(圖10 (c))。如圖 3所示，當(dāng)寫(xiě)等待時(shí)間WL伴隨有行操作時(shí)，寫(xiě)等待時(shí)間WL是"5"。當(dāng) 寫(xiě)等待時(shí)間WL未伴隨有行操作時(shí)，寫(xiě)等待時(shí)間WL是"1"。讀等待時(shí) 間RL與圖8中所示的讀等待時(shí)間相同。
圖11示出了圖1中所示的PSRAM的另一種示例性操作。在圖11所 示的PSRAM的操作中，讀命令RD1至RD3被從存儲(chǔ)器控制器PSCNT順 序提供，并且頁(yè)面操作被執(zhí)行。突發(fā)長(zhǎng)度BL被設(shè)置為"4"。
讀命令RD1和RD2之間的最小間隔是突發(fā)長(zhǎng)度BL的值加上(+) 3 個(gè)時(shí)鐘周期(也就是說(shuō)，7個(gè)時(shí)鐘周期)。讀命令RD2和RD3之間的間隔 變?yōu)槟骋粩?shù)目的時(shí)鐘周期，其數(shù)目等于突發(fā)長(zhǎng)度BL的值(在該實(shí)施例中 是4個(gè)時(shí)鐘周期)。
緊挨著在第一讀命令RD1被提供之前，刷新請(qǐng)求信號(hào)RREQZ (IREFZ)被激活(圖11 (a))。因此，以與圖7中所示相同的方式， 延長(zhǎng)信號(hào)EXTZ被激活(圖11 (b))，并且等待時(shí)間延長(zhǎng)信號(hào)/LEXT被 激活(圖11 (c))。
以與圖7中所示相同的方式，當(dāng)讀等待時(shí)間伴隨有行操作時(shí)，讀等待 時(shí)間RL是"9"。當(dāng)讀等待時(shí)間RL未伴隨有行操作時(shí)，讀等待時(shí)間RL 是"6"。
在芯片使能信號(hào)/CE的激活期間，等待時(shí)間延長(zhǎng)信號(hào)/LEXT被保持在 恒定電平，從而防止了在頁(yè)面操作中與列訪(fǎng)問(wèn)命令相對(duì)應(yīng)的讀等待時(shí)間 RL或?qū)懙却龝r(shí)間WL的改變，而無(wú)論刷新操作REF是否被插入。由于向PSRAM提供列訪(fǎng)問(wèn)命令的定時(shí)變得相同，而無(wú)論刷新操作 REF是否被插入，因此對(duì)于存儲(chǔ)器控制器PSCNT的操作可以提供某種裕 度，并且對(duì)于提供命令的定時(shí)可以提供某種裕度。即使時(shí)鐘信號(hào)CLK具 有高頻率，讀命令RD和寫(xiě)命令WR也被可靠地提供給PSRAM。因此， 可以防止在錯(cuò)誤的定時(shí)從存儲(chǔ)器控制器PSCNT向PSRAM提供列訪(fǎng)問(wèn)命 令。因而，可以防止PSRAM的誤操作(mammction)。
圖12示出了第二實(shí)施例。在第二實(shí)施例中，與第一實(shí)施例中所示相 同的標(biāo)號(hào)被賦予相同的元件，并且其公開(kāi)將被縮減或省略。圖12中所示 的半導(dǎo)體存儲(chǔ)器例如是PSRAM。圖12中的PSRAM包括等待時(shí)間判定單 元18A，而不是圖1中的等待時(shí)間判定單元18。 PSRAM包括復(fù)位控制單 元RSTCNT。圖12中的PSRAM的其他結(jié)構(gòu)與第一實(shí)施例中所示的相同。
等待時(shí)間判定單元18A的觸發(fā)器F/F在復(fù)位端子RST接收到延長(zhǎng)復(fù)位 信號(hào)EXTRSTZ或高電平的芯片使能信號(hào)CEZ后被復(fù)位，并且將延長(zhǎng)信號(hào) EXTZ改變到低電平。如果從命令譯碼器CDEC提供的列讀寫(xiě)信號(hào)CRWZ 之間的間隔超過(guò)了某一時(shí)間段(通過(guò)將由突發(fā)長(zhǎng)度BL指示的時(shí)鐘周期加 上4個(gè)時(shí)鐘周期而獲得的時(shí)鐘周期的數(shù)目)，則復(fù)位控制單元RSTCNT激 活延長(zhǎng)復(fù)位信號(hào)EXTRSTZ。當(dāng)在芯片使能信號(hào)/CE的激活之后緊跟著的訪(fǎng) 問(wèn)請(qǐng)求未被提供達(dá)某一時(shí)間段時(shí)，復(fù)位控制單元RSTCNT輸出延長(zhǎng)復(fù)位信 號(hào)。
圖13示出了圖12中所示的PSRAM的示例性操作。在圖13中，讀命 令RD1至RD5被順序從存儲(chǔ)器控制器PSCNT提供給PSRAM，并且頁(yè)面 讀操作被執(zhí)行。緊挨著在第一讀命令RD1被提供之前，刷新請(qǐng)求信號(hào) RREQZ (IREFZ)被激活(圖13 (a))，并且在訪(fǎng)問(wèn)操作之前執(zhí)行刷新 操作REF (圖13 (b))。突發(fā)長(zhǎng)度BL被設(shè)置為"1"。
圖12中所示的復(fù)位控制單元RSTCNT對(duì)在接收到與讀命令RD3相對(duì) 應(yīng)的列讀寫(xiě)信號(hào)CRWZ之后的時(shí)鐘周期的數(shù)目計(jì)數(shù)(圖13 (c))。復(fù)位 控制單元RSTCNT臨時(shí)激活延長(zhǎng)復(fù)位信號(hào)EXTRSTZ,因?yàn)橄乱蛔x命令或 下一寫(xiě)命令沒(méi)有與第十二時(shí)鐘信號(hào)CLK的上升沿同步地被提供(圖13 (d))?；谂R時(shí)激活的延長(zhǎng)復(fù)位信號(hào)EXTRSTZ，延長(zhǎng)信號(hào)EXTZ被失活，并且等待時(shí)間延長(zhǎng)信號(hào)/LEXT被失活(圖13 (e))。
基于等待時(shí)間延長(zhǎng)信號(hào)/LEXT的失活，讀等待時(shí)間RL被從"6"減小 到"2"(圖13 (f))。該減小不僅提高了存儲(chǔ)器控制器PSCNT和 PSRAM之間的數(shù)據(jù)傳送速率，還提高了 PSRAM的訪(fǎng)問(wèn)效率。在沒(méi)有刷 新操作REF被插入的情況下的操作與圖8中所示的相同。第一讀命令RD1 的讀等待時(shí)間RL是"5"，并且第二和后續(xù)讀命令RD2至RD5的讀等待 時(shí)間RL是"2"。
在與第十三時(shí)鐘信號(hào)CLK同步地提供了讀命令RD4后，讀數(shù)據(jù)RD4 與第十五時(shí)鐘信號(hào)CLK同步地被輸出(圖13 (g))。生成了一個(gè)(1) 時(shí)鐘周期的時(shí)間段，在該時(shí)間段中數(shù)據(jù)未被傳送到數(shù)據(jù)端子DQ。由于當(dāng) 寫(xiě)命令WR與第十三時(shí)鐘信號(hào)CLK同步地被提供時(shí)，寫(xiě)數(shù)據(jù)與第十四時(shí) 鐘信號(hào)CLK同步地被提供給數(shù)據(jù)端子DQ (寫(xiě)等待時(shí)間WL=1)，因此 一個(gè)(1)時(shí)鐘周期是必需的。
即使當(dāng)刷新操作REF未被插入時(shí)，復(fù)位控制單元RSTCNT也對(duì)時(shí)鐘 周期的數(shù)目計(jì)數(shù)并激活復(fù)位信號(hào)EXTRSTZ。當(dāng)刷新操作未被插入時(shí)，觸 發(fā)器F/F失活延長(zhǎng)信號(hào)EXTZ，從而防止了誤操作。
圖14示出了圖12中所示的PSRAM的另一種示例性操作。在圖14所 示的操作中，寫(xiě)命令和讀命令以混合方式被從存儲(chǔ)器控制器PSCNT提 供，并且頁(yè)面操作被執(zhí)行。突發(fā)長(zhǎng)度BL被設(shè)置為"1"。在圖14所示的 操作中，刷新操作REF被插入。
圖12中所示的復(fù)位控制單元RSTCNT對(duì)在接收到與讀命令RD2相對(duì) 應(yīng)的列讀寫(xiě)信號(hào)CRWZ之后的時(shí)鐘周期的數(shù)目計(jì)數(shù)(圖14 (a))。復(fù)位 控制單元RSTCNT臨時(shí)激活延長(zhǎng)復(fù)位信號(hào)EXTRSTZ，因?yàn)橄乱蛔x命令或 下一寫(xiě)命令沒(méi)有與第十時(shí)鐘信號(hào)CLK的上升沿同步地被提供(圖14 (b))。以與圖13中所示的操作相同的方式，基于臨時(shí)激活的延長(zhǎng)復(fù)位 信號(hào)EXTRSTZ，減小讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL (圖14 (c))。 在沒(méi)有刷新操作REF被插入的情況下的操作與圖10中所示的相同。當(dāng)緊 接著在等待時(shí)間減小之后提供了寫(xiě)命令WR時(shí)，讀數(shù)據(jù)RD2和寫(xiě)數(shù)據(jù) WR3被順序傳送到數(shù)據(jù)端子DQ。圖15示出了圖12中所示的PSRAM的另一種示例性操作。在圖15所 示的PSRAM的操作中，讀命令RD1至RD3被順序從存儲(chǔ)器控制器 PSCNT提供，并且頁(yè)面操作被執(zhí)行。突發(fā)長(zhǎng)度BL被設(shè)置為"4"。在圖 15所示的操作中，刷新操作REF被插入。
圖12中所示的復(fù)位控制單元RSTCNT對(duì)在接收到與讀命令RD2相對(duì) 應(yīng)的列讀寫(xiě)信號(hào)CRWZ之后的時(shí)鐘周期的數(shù)目計(jì)數(shù)(圖15 (a))。復(fù)位 控制單元RSTCNT臨時(shí)激活延長(zhǎng)復(fù)位信號(hào)EXTRSTZ，因?yàn)橄乱蛔x命令或 下一寫(xiě)命令沒(méi)有與第十七時(shí)鐘信號(hào)CLK的上升沿同步地被提供(圖15
(b) )。當(dāng)突發(fā)長(zhǎng)度BL為"4"并且讀命令或?qū)懨钗幢惶峁┻_(dá)8個(gè)時(shí) 鐘周期的時(shí)間段時(shí)，讀等待時(shí)間RL被減小。即使當(dāng)突發(fā)長(zhǎng)度BL不同 時(shí)，圖12中所示的PSRAM也不會(huì)誤操作。以與圖13中所示的操作相同 的方式，在圖12所示的PSRAM中讀等待時(shí)間RL被減小(圖15
(c) )。
第二實(shí)施例具有與第一實(shí)施例相同的優(yōu)點(diǎn)。在第二實(shí)施例中，當(dāng)?shù)谌?和后續(xù)訪(fǎng)問(wèn)請(qǐng)求未被提供達(dá)某一時(shí)間段時(shí)，等待時(shí)間延長(zhǎng)信號(hào)/LEXT被失 活，并且讀等待時(shí)間RL或?qū)懙却龝r(shí)間WL被減小。
讀等待時(shí)間RL或?qū)懙却龝r(shí)間WL被減小，從而存儲(chǔ)器控制器PSCNT 和PSRAM之間的數(shù)據(jù)傳送速率得以提高，并且另外，PSRAM的訪(fǎng)問(wèn)效 率得以提高。
由于直到等待時(shí)間延長(zhǎng)信號(hào)/LEXT的失活為止的時(shí)鐘周期的數(shù)目可響 應(yīng)于突發(fā)長(zhǎng)度BL而改變，因此可以防止由于突發(fā)長(zhǎng)度BL的改變而引起 的數(shù)據(jù)信號(hào)DQ之間的沖突，并且可以有效地防止PSRAM的誤操作。
圖16示出了第三實(shí)施例。在第三實(shí)施例中，與第一和第二實(shí)施例中 所示相同的標(biāo)號(hào)被賦予相同的元件，并且其公開(kāi)將被縮減或省略。圖16 中所示的半導(dǎo)體存儲(chǔ)器例如是PSRAM。
圖16中所示的PSRAM具有與圖12所示的PSRAM中的復(fù)位控制單 元RSTCNT不同的復(fù)位控制單元RSTCNT。圖16中的其他結(jié)構(gòu)與圖12中 所示的相同。
當(dāng)列讀寫(xiě)信號(hào)CRWZ之間的間隔超過(guò)了某一數(shù)目的時(shí)鐘周期(通過(guò)向
24等于突發(fā)長(zhǎng)度BL的值的時(shí)鐘周期的數(shù)目加上"4"而獲得的值)時(shí)，復(fù)位
控制單元RSTCNT激活延長(zhǎng)復(fù)位信號(hào)EXTRSTZ。當(dāng)行讀寫(xiě)信號(hào)RRWZ之 間的間隔超過(guò)了某一數(shù)目的時(shí)鐘周期(通過(guò)向等于突發(fā)長(zhǎng)度BL的值的時(shí) 鐘周期的數(shù)目加上"7"而獲得的值)時(shí)，復(fù)位控制單元RSTCNT激活延 長(zhǎng)復(fù)位信號(hào)EXTRSTZ。在第三實(shí)施例中，當(dāng)在提供了與芯片使能信號(hào)/CE 一同提供的第一訪(fǎng)問(wèn)命令RD或WR之后下一訪(fǎng)問(wèn)命令未被提供達(dá)某一時(shí) 間段時(shí)，延長(zhǎng)復(fù)位信號(hào)EXTRSTZ被激活。
圖17示出了圖16中所示的PSRAM的示例性操作。直到第四時(shí)鐘周 期為止的操作與圖7中所示的操作相同。在訪(fǎng)問(wèn)操作之前執(zhí)行刷新操作 REF (圖17 (a))。突發(fā)長(zhǎng)度BL被設(shè)置為"1"。
圖16中所示的復(fù)位控制單元RSTCNT對(duì)在接收到與讀命令RD1相對(duì) 應(yīng)的行讀寫(xiě)信號(hào)RRWZ之后的時(shí)鐘周期的數(shù)目計(jì)數(shù)(圖17 (b))。復(fù)位 控制單元RSTCNT臨時(shí)激活延長(zhǎng)復(fù)位信號(hào)EXTRSTZ，因?yàn)橄乱蛔x命令或 下一寫(xiě)命令未與第十時(shí)鐘信號(hào)CLK的上升沿同步地被提供(圖17 (c))。臨時(shí)激活的延長(zhǎng)復(fù)位信號(hào)EXTRSTZ失活了延長(zhǎng)信號(hào)EXTZ，并 且等待時(shí)間延長(zhǎng)信號(hào)/LEXT被失活(圖17 (d))。
等待時(shí)間延長(zhǎng)信號(hào)/LEXT的失活使得讀等待時(shí)間RL從"9"減小到 "2"(圖17 (e))。在沒(méi)有刷新操作REF被插入的情況下的操作與圖 8中所示的操作相同。第一讀命令RD1的讀等待時(shí)間RL是"5"，而第二 和后續(xù)讀命令RD2至RD5的讀等待時(shí)間RL是"2"。
圖18示出了圖16中的PSRAM的另一種示例性操作。在圖18中，讀 命令RD1至RD3被順序從存儲(chǔ)器控制器PSCNT提供，并且頁(yè)面操作被執(zhí) 行。突發(fā)長(zhǎng)度BL被設(shè)置為"4"。同樣，在圖18所示的操作中，刷新操 作REF被插入。
圖16中所示的復(fù)位控制單元RSTCNT對(duì)在接收到與第一讀命令RD1 相對(duì)應(yīng)的行讀寫(xiě)信號(hào)RRWZ之后的時(shí)鐘周期的數(shù)目計(jì)數(shù)(圖18 (a))。 復(fù)位控制單元RSTCNT臨時(shí)激活延長(zhǎng)復(fù)位信號(hào)EXTRSTZ，因?yàn)橄乱蛔x命 令和下一寫(xiě)命令未與第十三時(shí)鐘信號(hào)CLK的上升沿同步地被提供(圖18 (b))。以與圖13中所示的操作相同的方式，臨時(shí)激活的延長(zhǎng)復(fù)位信號(hào)EXTRSTZ使得讀等待時(shí)間RL被減小(圖18 (c))。
第三實(shí)施例具有與第一和第二實(shí)施例相同的優(yōu)點(diǎn)。在第三實(shí)施例中， 即使在與芯片使能信號(hào)/CE —同提供的第一訪(fǎng)問(wèn)命令(行訪(fǎng)問(wèn)命令)和下 一訪(fǎng)問(wèn)命令(列訪(fǎng)問(wèn)命令)之間有大量的時(shí)鐘周期，也可以提高存儲(chǔ)器控 制器PSCNT和PSRAM之間的數(shù)據(jù)傳送速率，并且可以提高PSRAM的訪(fǎng) 問(wèn)效率。在圖17所示的操作中，防止了讀命令RD2至RD5的讀等待時(shí)間 RL變?yōu)?6"。
圖19示出了第四實(shí)施例。在第四實(shí)施例中，與第一、第二和第三實(shí) 施例中所示相同的標(biāo)號(hào)被賦予相同的元件，并且其公開(kāi)將被縮減或省略。 半導(dǎo)體存儲(chǔ)器例如是PSRAM。在PSRAM中，等待時(shí)間輸出緩沖器20B 不同于圖12中的等待時(shí)間輸出緩沖器20。圖19中所示的其他結(jié)構(gòu)與圖 12中所示的相同。
等待時(shí)間輸出緩沖器20B包括脈沖發(fā)生器PGEN，脈沖發(fā)生器PGEN 與延長(zhǎng)信號(hào)EXTZ的激活同步地生成具有負(fù)脈沖的等待時(shí)間延長(zhǎng)信號(hào) /LEXT (脈沖信號(hào))。等待時(shí)間延長(zhǎng)信號(hào)/LEXT與延長(zhǎng)信號(hào)EXTZ的上升 沿同步地改變到低電平。
在第四實(shí)施例中，除了等待時(shí)間延長(zhǎng)信號(hào)/LEXT的波形以外， PSRAM的操作與圖13至15中的相同。如圖16所示，不僅列讀寫(xiě)信號(hào) CRWZ而且行讀寫(xiě)信號(hào)RRWZ可以被提供給復(fù)位控制單元RSTCNT。即 使在與芯片使能信號(hào)/CE —同提供的第一訪(fǎng)問(wèn)命令和下一訪(fǎng)問(wèn)命令之間有 大量的時(shí)鐘周期，PSRAM的訪(fǎng)問(wèn)效率也得以提高。
圖20示出了圖4中所示的示例性存儲(chǔ)器控制器PSCNT。存儲(chǔ)器控制 器PSCNT包括等待時(shí)間判定單元50B，而不是圖5中的等待時(shí)間判定單 元50。
等待時(shí)間判定單元50B與等待時(shí)間延長(zhǎng)信號(hào)/LEXT的低脈沖同步地增 大讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL的值。當(dāng)在通過(guò)向指示出突發(fā)長(zhǎng)度BL 的突發(fā)信息BINF的值加上4個(gè)時(shí)鐘而獲得的某些時(shí)鐘周期期間，讀命令 或?qū)懨钗磸拿钌蓡卧?4輸出時(shí)，等待時(shí)間判定單元50B減小讀等 待時(shí)間RL和寫(xiě)等待時(shí)間WL的值。等待時(shí)間判定單元50B檢測(cè)讀命令或?qū)懨钗幢簧蛇_(dá)某一時(shí)間段以便減小讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL。
在接收到等待時(shí)間延長(zhǎng)信號(hào)/LEXT的低脈沖后，等待時(shí)間判定單元 50B和等待時(shí)間調(diào)節(jié)單元52增大讀訪(fǎng)問(wèn)請(qǐng)求的輸出和讀數(shù)據(jù)的接收之間的 系統(tǒng)讀等待時(shí)間RL，并且當(dāng)后續(xù)的讀訪(fǎng)問(wèn)請(qǐng)求未被輸出達(dá)某一時(shí)間段時(shí) 恢復(fù)系統(tǒng)讀等待時(shí)間RL。在接收到等待時(shí)間延長(zhǎng)信號(hào)/LEXT的低脈沖 后，等待時(shí)間判定單元50B和等待時(shí)間調(diào)節(jié)單元52增大寫(xiě)訪(fǎng)問(wèn)請(qǐng)求的輸 出和寫(xiě)數(shù)據(jù)的輸出之間的系統(tǒng)寫(xiě)等待時(shí)間WL，并且在后續(xù)的寫(xiě)訪(fǎng)問(wèn)請(qǐng)求 未被輸出達(dá)某一時(shí)間段的情況下恢復(fù)系統(tǒng)寫(xiě)等待時(shí)間WL。
圖21示出了圖20中所示的等待時(shí)間判定單元50B的示例性操作。在 操作50中，等待時(shí)間判定單元50B檢測(cè)來(lái)自PSRAM的等待時(shí)間延長(zhǎng)信 號(hào)/LEXT是否改變到低電平。如果等待時(shí)間延長(zhǎng)信號(hào)/LEXT處于低電平， 則過(guò)程進(jìn)行到操作52。如果等待時(shí)間延長(zhǎng)信號(hào)/LEXT處于高電平，則過(guò)程 進(jìn)行到操作64。
在操作52中，等待時(shí)間判定單元50B增大讀等待時(shí)間RL和寫(xiě)等待時(shí) 間WL的值，并且將其通知給等待時(shí)間調(diào)節(jié)單元52。等待時(shí)間調(diào)節(jié)單元 52基于增大的讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL來(lái)控制命令生成單元54、 數(shù)據(jù)輸出單元56和數(shù)據(jù)輸入單元58。在操作54中，等待時(shí)間判定單元 50B將其內(nèi)結(jié)合的計(jì)數(shù)器的計(jì)數(shù)器值復(fù)位到"0"。
在操作56中，等待時(shí)間判定單元50B基于來(lái)自命令生成單元54的命 令信息來(lái)檢測(cè)讀命令RD或?qū)懨頦R是否被輸出到PSRAM。當(dāng)命令RD 或命令WR被輸出時(shí)，在操作58中計(jì)數(shù)器值COUNT被復(fù)位到"0"。當(dāng) 命令RD或命令WR未被輸出時(shí)，在操作60中計(jì)數(shù)器值COUNT與時(shí)鐘信 號(hào)CLK同步地增大"1"。
在操作62中，等待時(shí)間判定單元50B判定計(jì)數(shù)器值COUNT是否等 于通過(guò)向突發(fā)信息BINF的值加上4個(gè)時(shí)鐘周期而獲得的值(切換值)。 當(dāng)計(jì)數(shù)器值COUNT沒(méi)有達(dá)到切換值時(shí)，過(guò)程進(jìn)行到操作56。讀等待時(shí)間 RL和寫(xiě)等待時(shí)間WL保持增大。
當(dāng)計(jì)數(shù)器值COUNT達(dá)到切換值時(shí)，過(guò)程進(jìn)行到操作64。等待時(shí)間判定單元50B判定在某些時(shí)鐘周期中未生成命令RD或命令WR。
在操作64中，等待時(shí)間判定單元50B減小讀等待時(shí)間RL和寫(xiě)等待時(shí)
間WL的值，并且將其通知給等待時(shí)間調(diào)節(jié)單元52。等待時(shí)間調(diào)節(jié)單元
52基于這樣減小的讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL來(lái)控制命令生成單元
54、數(shù)據(jù)輸出單元56和數(shù)據(jù)輸入單元58。
圖22示出了圖19中所示的PSRAM的示例性操作。除了等待時(shí)間延
長(zhǎng)信號(hào)/LEXT的波形以外，圖22中所示的PSRAM的操作與圖13中所示
的操作相同。突發(fā)長(zhǎng)度BL被設(shè)置為"1"。
圖20中所示的等待時(shí)間判定單元50B判定在讀命令RD己被輸出之
后下一命令RD或WR是否以時(shí)鐘周期為基礎(chǔ)被輸出。當(dāng)命令RD或WR
未被輸出時(shí)，等待時(shí)間判定單元50B順序增大計(jì)數(shù)器值COUNT (圖22 (a))。當(dāng)命令RD或WR被輸出時(shí)，等待時(shí)間判定單元50B將計(jì)數(shù)器
值COUNT復(fù)位到"0"(圖22 (b) 、 (c))。當(dāng)計(jì)數(shù)器值COUNT變
為"5"時(shí)，等待時(shí)間判定單元50B減小讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL (圖22 (d))。
圖23示出了圖19中所示的PSRAM的另一種示例性操作。除了等待 時(shí)間延長(zhǎng)信號(hào)/LEXT的波形以外，圖23中所示的PSRAM的操作與圖13 中所示的相同。突發(fā)長(zhǎng)度BL被設(shè)置為"4"。當(dāng)計(jì)數(shù)器值COUNT變?yōu)?"8"時(shí)，等待時(shí)間判定單元50B減小讀等待時(shí)間RL和寫(xiě)等待時(shí)間WL。
第四實(shí)施例具有與第二和第三實(shí)施例相同的優(yōu)點(diǎn)。在第四實(shí)施例中， 存儲(chǔ)器控制器PSCNT可以在跟在芯片使能信號(hào)/CE被提供給PSRAM的時(shí) 鐘周期之后的時(shí)鐘周期中監(jiān)視等待時(shí)間延長(zhǎng)信號(hào)/LEXT的電平。因此，在 存儲(chǔ)器控制器PSCNT中迅速地執(zhí)行了改變讀等待時(shí)間RL和寫(xiě)等待時(shí)間 WL的操作。
存儲(chǔ)器控制器PSCNT的等待時(shí)間判定單元50B (圖20)通過(guò)監(jiān)視輸 出到PSRAM的讀命令RD或?qū)懨頦R來(lái)判定是否可以減小讀等待時(shí)間 RL和寫(xiě)等待時(shí)間WL。與響應(yīng)于來(lái)自PSRAM的等待時(shí)間延長(zhǎng)信號(hào)/LEXT 而執(zhí)行的操作相比，第四實(shí)施例可以迅速地減小讀等待時(shí)間RL和寫(xiě)等待 時(shí)間WL。
28例如，存儲(chǔ)器控制器PSCNT與第一時(shí)鐘信號(hào)CLK的上升沿同步地判 定讀命令RD1的輸出，并且與第一時(shí)鐘信號(hào)CLK的下降沿同步地將讀命 令RD1輸出到PSRAM。圖20中所示的等待時(shí)間判定單元50B可以判定 命令RD和WR是否比在圖12的第二實(shí)施例中和圖16的第三實(shí)施例中早 一個(gè)(1)時(shí)鐘周期被輸出。結(jié)果，在第四實(shí)施例中，存儲(chǔ)器控制器 PSCNT的操作容限(operation margin)變得更大。在第四實(shí)施例中，即使 時(shí)鐘信號(hào)CLK具有高頻率，也可以可靠地執(zhí)行讀等待時(shí)間RL和寫(xiě)等待時(shí) 間WL的切換操作，從而防止了 PSRAM的誤操作。
圖24示出了第五實(shí)施例。在第五實(shí)施例中，與第一至第四實(shí)施例中 所示相同的標(biāo)號(hào)被賦予相同的元件，并且其公開(kāi)將被縮減或省略。
半導(dǎo)體存儲(chǔ)器例如是具有SDRAM型輸入-輸出接口的PSRAM。第五 實(shí)施例中的PSRAM包括時(shí)鐘緩沖器IOC、命令譯碼器16C、突發(fā)計(jì)數(shù)器 26C和地址輸入緩沖器28C，而不是圖1中的時(shí)鐘緩沖器10、命令譯碼器 16、突發(fā)計(jì)數(shù)器26和地址輸入緩沖器28。其他結(jié)構(gòu)與圖1中所示的相 同。
時(shí)鐘輸入緩沖器IOC在芯片使能信號(hào)CE2處于高電平時(shí)接收時(shí)鐘信號(hào) CLK，并且輸出內(nèi)部時(shí)鐘信號(hào)ICLK。當(dāng)芯片使能信號(hào)CE2處于低電平 時(shí)，時(shí)鐘輸入緩沖器10C停止輸出內(nèi)部時(shí)鐘信號(hào)ICLK。當(dāng)內(nèi)部時(shí)鐘信號(hào) ICLK的輸出停止時(shí)，PSRAM使得內(nèi)部電路的操作和刷新操作停止，并且 PSRAM從正常操作模式進(jìn)入功率降低模式(低功耗模式)。
命令譯碼器16C向突發(fā)計(jì)數(shù)器26C僅輸出列讀寫(xiě)信號(hào)CRWZ。在第五 實(shí)施例中，不是讀命令RD或?qū)懨頦R，而是活動(dòng)命令(active command) ACT與芯片使能信號(hào)/CE —同被提供給PSRAM。行讀寫(xiě)信號(hào) RRWZ不被生成。在接收到列讀寫(xiě)信號(hào)CRWZ后，突發(fā)計(jì)數(shù)器26C與內(nèi) 部時(shí)鐘信號(hào)ICLK同步地輸出其脈沖數(shù)目對(duì)應(yīng)于突發(fā)長(zhǎng)度BL的突發(fā)時(shí)鐘 信號(hào)BCLK。
地址輸入緩沖器28C分別在不同的定時(shí)接收到提供給公共地址端子 AD的行地址信號(hào)RAD和列地址信號(hào)CAD。第五實(shí)施例中的PSRAM是 地址復(fù)用型的。圖25示出了圖24中所示的PSRAM的示例性操作。命令譯碼器16C 基于芯片使能信號(hào)/CE的下降沿檢測(cè)活動(dòng)命令A(yù)CT (圖25 (a))。行地 址信號(hào)Rl被提供給地址端子AD (圖25 (b))。以與圖7中所示相同的 方式，由于緊挨著在芯片使能信號(hào)/CE的激活之前刷新操作REF被插入， 因此等待時(shí)間延長(zhǎng)信號(hào)/LEXT被激活(圖25 (c) ) 。 PSRAM響應(yīng)于活動(dòng) 命令A(yù)CT激活由行地址信號(hào)RAD指示的字線(xiàn)WL1，并且激活讀出放大器 SA。
讀命令RD1和列地址信號(hào)Cl與第五時(shí)鐘信號(hào)CLK的上升沿同步地 被提供給PSRAM (圖25 (d))。由于讀數(shù)據(jù)或?qū)憯?shù)據(jù)沒(méi)有響應(yīng)于活動(dòng)命 令A(yù)CT而被傳送到數(shù)據(jù)端子DQ，因此讀命令Rl比圖7中所示的讀命令 RD2早一個(gè)(1)時(shí)鐘周期被提供。除了讀命令Rl早一個(gè)(1)時(shí)鐘周期 被提供以外，伴隨有讀命令RD1至RD4的操作與圖7中所示的相同。
圖26示出了圖24中所示的PSRAM的另一種示例性操作。在圖26所 示的PSRAM的操作中，活動(dòng)命令A(yù)CT被提供，而不是圖8中所示的讀命 令RD1。刷新操作REF未被插入。以與圖25中所示相同的方式，讀命令 RD1至RD4比圖8中所示的讀命令RD2至RD5早一個(gè)(1)時(shí)鐘周期被 提供給PSRAM，并且讀數(shù)據(jù)被早一個(gè)(1)時(shí)鐘周期輸出。其他操作與圖 8中所示的相同。
第五實(shí)施例具有與第一至第四實(shí)施例相同的優(yōu)點(diǎn)。第五實(shí)施例中所示 的具有SDRAM型輸入-輸出接口的PSRAM可以防止PSRAM的誤操作。
圖27示出了第六實(shí)施例。在第六實(shí)施例中，與第一至第五實(shí)施例中 所示的相同的標(biāo)號(hào)被賦予相同的元件，并且其公開(kāi)將被縮減或省略。半導(dǎo) 體存儲(chǔ)器例如是具有SDRAM型輸入-輸出接口的PSRAM。 PSRAM包括 接收地址信號(hào)和數(shù)據(jù)信號(hào)的地址數(shù)據(jù)端子ADQ。
地址輸入緩沖器28D輸出提供給地址端子AD和地址數(shù)據(jù)端子ADQ 的地址信號(hào)，作為行地址信號(hào)RAD。數(shù)據(jù)輸入緩沖器34D向數(shù)據(jù)總線(xiàn)DB 輸出提供給數(shù)據(jù)端子DQ和地址數(shù)據(jù)端子ADQ的寫(xiě)數(shù)據(jù)。數(shù)據(jù)輸出緩沖 器36D將從存儲(chǔ)器核心CORE提供給數(shù)據(jù)總線(xiàn)DB的讀數(shù)據(jù)輸出到數(shù)據(jù)端 子DQ和地址數(shù)據(jù)端子ADQ。圖27中所示的其他結(jié)構(gòu)與圖24中所示的相同。
圖28示出了圖27中所示的PSRAM的示例性操作。除了行地址信號(hào) RAD被提供給地址數(shù)據(jù)端子ADQ并且讀數(shù)據(jù)RD1至RD4不僅被輸出到 數(shù)據(jù)端子DQ還被輸出到地址數(shù)據(jù)端子ADQ以外，該操作與圖25中所示 的相同。
圖29示出了圖27中所示的PSRAM的另一種示例性操作。除了行地 址信號(hào)RAD被提供給地址數(shù)據(jù)端子ADQ并且讀數(shù)據(jù)RDl至RD4不僅被 輸出到數(shù)據(jù)端子DQ還被輸出到地址數(shù)據(jù)端子ADQ以外，該操作與圖26 中所示的相同。
第六實(shí)施例具有與第一至第五實(shí)施例相同的優(yōu)點(diǎn)。第六實(shí)施例中所示 的具有SDRAM型輸入-輸出接口和地址數(shù)據(jù)端子ADQ的PSRAM可以防 止PSRAM的誤操作。
圖30示出了第七實(shí)施例。在第七實(shí)施例中，與第一至第六實(shí)施例中 所示的相同的標(biāo)號(hào)被賦予相同的元件，并且其公開(kāi)將被縮減或省略。
半導(dǎo)體存儲(chǔ)器例如是PSRAM。 PSRAM包括等待控制單元38E和等待 端子/WAIT，等待控制單元38E輸出等待信號(hào)，該等待信號(hào)指示輸出讀數(shù) 據(jù)的定時(shí)。PSRAM包括突發(fā)計(jì)數(shù)器26E，而不是圖1中的突發(fā)計(jì)數(shù)器 26。圖30中的PSRAM的其他結(jié)構(gòu)與圖l中所示的相同。
突發(fā)計(jì)數(shù)器26E除了具有圖1中的突發(fā)計(jì)數(shù)器26的功能以外，還具 有輸出突發(fā)使能信號(hào)BSTENZ的功能。等待控制單元38E響應(yīng)于芯片使能 信號(hào)CEZ、輸出使能信號(hào)OEZ、寫(xiě)使能信號(hào)WEZ和突發(fā)使能信號(hào) BSTENZ而將等待信號(hào)/WAIT設(shè)置到高電平或低電平或高阻抗?fàn)顟B(tài)。
圖31示出了圖30中所示的PSRAM的示例性操作。除了突發(fā)使能信 號(hào)BSTENZ和等待信號(hào)/WAIT的波形以外，圖31中所示的操作與圖7中 所示的相同。在芯片使能信號(hào)/CE的失活期間，等待控制單元38E將等待 信號(hào)/WAIT設(shè)置到高阻抗?fàn)顟B(tài)Hi-Z (圖31 (a) 、 (b))。當(dāng)?shù)谝幻?是讀命令RD1時(shí)，等待控制單元38E將等待信號(hào)/WAIT激活到低電平 (圖31 (c))。突發(fā)計(jì)數(shù)器26E響應(yīng)于第一讀命令RD在突發(fā)時(shí)鐘信號(hào) BCLK被輸出之前的一個(gè)(1)時(shí)鐘周期激活突發(fā)使能信號(hào)BSTENZ (圖31 (d))。
等待控制單元38E與突發(fā)使能信號(hào)BSTENZ的激活同步地將等待信號(hào) /WAIT失活到高電平(圖31 (e))。等待信號(hào)/WAIT響應(yīng)于第一讀命令 RD而被激活，并且在與第一讀請(qǐng)求RD相對(duì)應(yīng)的讀數(shù)據(jù)被輸出之前被失 活。存儲(chǔ)器控制器PSCNT與第十時(shí)鐘信號(hào)CLK的上升沿同步地檢測(cè)到等 待信號(hào)/WAIT的高電平，并且與下一時(shí)鐘信號(hào)CLK同步地檢測(cè)到第一讀 數(shù)據(jù)RD1被從PSRAM輸出。突發(fā)計(jì)數(shù)器26E與芯片使能信號(hào)/CE的失活 同步地失活突發(fā)使能信號(hào)BSTENZ (圖31 (f))。
圖32示出了圖30中所示的PSRAM的另一種示例性操作。除了突發(fā) 使能信號(hào)BSTENZ和等待信號(hào)/WAIT的波形以外，圖32中所示的操作與 圖9中所示的相同。
等待控制單元38E與寫(xiě)命令WR1同步地將等待信號(hào)/WAIT失活到高 電平(圖32 (a))。以與圖31中所示相同的方式，突發(fā)計(jì)數(shù)器26E響應(yīng) 于第一讀命令RD或?qū)懨頦R而在突發(fā)時(shí)鐘信號(hào)BCLK被輸出之前的一 個(gè)(1)時(shí)鐘周期激活突發(fā)使能信號(hào)BSTENZ (圖32 (b))。
第七實(shí)施例具有與第一至第六實(shí)施例相同的優(yōu)點(diǎn)。第七實(shí)施例中所示 的具有輸出等待信號(hào)/WAIT (該信號(hào)指示輸出讀數(shù)據(jù)的定時(shí))的功能的 PSRAM可以防止PSRAM的誤操作。
在圖24至27所示的實(shí)施例中使用了具有SDRAM型輸入-輸出接口的 偽SRAM。同樣在其他實(shí)施例中也可使用具有SDRAM型輸入-輸出接口 的偽SRAM。在圖27所示的實(shí)施例中使用了具有地址數(shù)據(jù)端子ADQ的偽 SRAM。在其他實(shí)施例中也可使用具有地址數(shù)據(jù)端子ADQ的偽SRAM。 在圖30所示的實(shí)施例中使用了具有等待端子/WAIT的偽SRAM。在其他 實(shí)施例中也可使用具有等待端子/WAIT的偽SRAM。
現(xiàn)在已根據(jù)以上優(yōu)點(diǎn)描述了本發(fā)明的示例性實(shí)施例。將會(huì)意識(shí)到這些 示例僅僅是對(duì)本發(fā)明的說(shuō)明。許多變化和修改對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)將 會(huì)是清楚的。
本申請(qǐng)要求2007年12月19日提交的日本專(zhuān)利申請(qǐng)No. 2007-327678 的優(yōu)先權(quán)，該申請(qǐng)的全部?jī)?nèi)容通過(guò)引用結(jié)合于此。
權(quán)利要求
1. 一種半導(dǎo)體存儲(chǔ)器，包括存儲(chǔ)器核心，該存儲(chǔ)器核心包括多個(gè)存儲(chǔ)單元；刷新生成單元，該刷新生成單元生成用于刷新所述存儲(chǔ)單元的刷新請(qǐng)求；核心控制單元，該核心控制單元響應(yīng)于訪(fǎng)問(wèn)請(qǐng)求而執(zhí)行訪(fǎng)問(wèn)操作；等待時(shí)間判定單元，該等待時(shí)間判定單元在芯片使能信號(hào)的激活和所述刷新請(qǐng)求發(fā)生沖突時(shí)激活等待時(shí)間延長(zhǎng)信號(hào)，并且響應(yīng)于所述芯片使能信號(hào)的失活而失活所述等待時(shí)間延長(zhǎng)信號(hào)；等待時(shí)間輸出緩沖器，該等待時(shí)間輸出緩沖器輸出所述等待時(shí)間延長(zhǎng)信號(hào)；以及數(shù)據(jù)控制單元，該數(shù)據(jù)控制單元在所述等待時(shí)間延長(zhǎng)信號(hào)的激活期間改變從所述訪(fǎng)問(wèn)請(qǐng)求到向數(shù)據(jù)端子傳送數(shù)據(jù)的等待時(shí)間。
2. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中所述數(shù)據(jù)控制單元相比于 在所述等待時(shí)間延長(zhǎng)信號(hào)的失活期間的等待時(shí)間而增大等待時(shí)間。
3. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中所述核心控制單元響應(yīng)于 與所述芯片使能信號(hào)的激活一同提供的第一訪(fǎng)問(wèn)請(qǐng)求和在所述芯片使能信 號(hào)的激活期間提供的后續(xù)訪(fǎng)問(wèn)請(qǐng)求而執(zhí)行所述訪(fǎng)問(wèn)操作，并且還包括等待 時(shí)間控制單元，該等待時(shí)間控制單元當(dāng)所述后續(xù)訪(fǎng)問(wèn)請(qǐng)求未被提供達(dá)某一 時(shí)間段時(shí)輸出延長(zhǎng)復(fù)位信號(hào)。
4. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中所述等待時(shí)間包括讀等待 時(shí)間和寫(xiě)等待時(shí)間中的至少一個(gè)，在所述讀等待時(shí)間中，讀數(shù)據(jù)被基于讀 請(qǐng)求傳送到所述數(shù)據(jù)端子，在所述寫(xiě)等待時(shí)間中，寫(xiě)數(shù)據(jù)被基于寫(xiě)請(qǐng)求傳 送到所述數(shù)據(jù)端子。
5. 如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，還包括模式寄存器，該模式寄存器設(shè)置指示響應(yīng)于所述訪(fǎng)問(wèn)請(qǐng)求而輸入或輸 出數(shù)據(jù)的次數(shù)的突發(fā)長(zhǎng)度，其中所述某一時(shí)間段是通過(guò)將由所述突發(fā)長(zhǎng)度指示的時(shí)鐘周期加上某一數(shù)目的時(shí)鐘周期而獲得的。
6. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中所述等待時(shí)間輸出緩沖器 輸出與所述等待時(shí)間延長(zhǎng)信號(hào)的激活同步的脈沖信號(hào)，作為所述等待時(shí)間 延長(zhǎng)信號(hào)。
7. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中所述數(shù)據(jù)控制單元包括 突發(fā)計(jì)數(shù)器，該突發(fā)計(jì)數(shù)器響應(yīng)于所述訪(fǎng)問(wèn)請(qǐng)求而進(jìn)行計(jì)數(shù)，并且在計(jì)數(shù)器值達(dá)到預(yù)期值后輸出突發(fā)時(shí)鐘信號(hào)，其中所述預(yù)期值在所述等待時(shí)間延長(zhǎng)信號(hào)的激活后被增大。
8. 如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器，還包括數(shù)據(jù)寄存器，該數(shù)據(jù)寄存器與所述突發(fā)時(shí)鐘信號(hào)同步地傳送讀數(shù)據(jù)和 寫(xiě)數(shù)據(jù)中的至少一個(gè)。
9. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中所述核心控制單元響應(yīng)于與所述芯片使能信號(hào)的激活一同提供的第一 訪(fǎng)問(wèn)請(qǐng)求和在所述芯片使能信號(hào)的激活期間提供的后續(xù)訪(fǎng)問(wèn)請(qǐng)求而執(zhí)行所 述訪(fǎng)問(wèn)操作，并且所述數(shù)據(jù)控制單元設(shè)置在所述等待時(shí)間延長(zhǎng)信號(hào)的激活期間與所述第 一訪(fǎng)問(wèn)請(qǐng)求相對(duì)應(yīng)的等待時(shí)間和與所述后續(xù)訪(fǎng)問(wèn)請(qǐng)求相對(duì)應(yīng)的等待時(shí)間之 間的差異，使之等于在所述等待時(shí)間延長(zhǎng)信號(hào)的失活期間與所述第一訪(fǎng)問(wèn) 請(qǐng)求相對(duì)應(yīng)的等待時(shí)間和與所述后續(xù)訪(fǎng)問(wèn)請(qǐng)求相對(duì)應(yīng)的等待時(shí)間之間的差 異。
10. 如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器，其中所述等待時(shí)間包括讀等待時(shí)間和寫(xiě)等待時(shí)間中的至少一個(gè)，在所述讀等待時(shí)間中，讀數(shù)據(jù)被基于 讀請(qǐng)求傳送到所述數(shù)據(jù)端子，在所述寫(xiě)等待時(shí)間中，寫(xiě)數(shù)據(jù)被基于寫(xiě)請(qǐng)求 傳送到所述數(shù)據(jù)端子。
11. 如權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)器，還包括輸出等待信號(hào)的等待控制單元，該等待信號(hào)響應(yīng)于所述訪(fǎng)問(wèn)請(qǐng)求而被 激活，并且在與所述訪(fǎng)問(wèn)請(qǐng)求相對(duì)應(yīng)的數(shù)據(jù)被輸出之前被失活。
12. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中所述核心控制電路在所 述芯片使能信號(hào)的激活和所述刷新請(qǐng)求之間發(fā)生沖突時(shí)在刷新操作之后執(zhí)行所述訪(fǎng)問(wèn)操作。
13. —種存儲(chǔ)器系統(tǒng)，包括 半導(dǎo)體存儲(chǔ)器；以及存儲(chǔ)器控制器，該存儲(chǔ)器控制器向所述半導(dǎo)體存儲(chǔ)器提供用于訪(fǎng)問(wèn)所 述半導(dǎo)體存儲(chǔ)器的訪(fǎng)問(wèn)請(qǐng)求，其中所述半導(dǎo)體存儲(chǔ)器包括存儲(chǔ)器核心，該存儲(chǔ)器核心包括多個(gè)存儲(chǔ)單元；刷新生成單元，該刷新生成單元生成用于刷新所述存儲(chǔ)單元的刷新請(qǐng)求；核心控制單元，該核心控制單元響應(yīng)于所述訪(fǎng)問(wèn)請(qǐng)求而執(zhí)行訪(fǎng)問(wèn) 操作；等待時(shí)間判定單元，該等待時(shí)間判定單元在芯片使能信號(hào)的激活 和所述刷新請(qǐng)求發(fā)生沖突時(shí)激活等待時(shí)間延長(zhǎng)信號(hào)，并且響應(yīng)于所述 芯片使能信號(hào)的失活而失活所述等待時(shí)間延長(zhǎng)信號(hào)；等待時(shí)間輸出緩沖器，該等待時(shí)間輸出緩沖器向外部輸出所述等 待時(shí)間延長(zhǎng)信號(hào)；以及數(shù)據(jù)控制單元，該數(shù)據(jù)控制單元在所述等待時(shí)間延長(zhǎng)信號(hào)的激活 期間改變所述訪(fǎng)問(wèn)請(qǐng)求和向數(shù)據(jù)端子傳送數(shù)據(jù)之間的等待時(shí)間。
14. 如權(quán)利要求13所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器控制器包括 系統(tǒng)等待時(shí)間控制單元，該系統(tǒng)等待時(shí)間控制單元基于從所述半導(dǎo)體存儲(chǔ)器輸出的等待時(shí)間延長(zhǎng)信號(hào)而改變所述訪(fǎng)問(wèn)請(qǐng)求的輸出和向所述存儲(chǔ) 器控制器的數(shù)據(jù)端子傳送數(shù)據(jù)之間的系統(tǒng)等待時(shí)間。
15. 如權(quán)利要求14所述的存儲(chǔ)器系統(tǒng)，其中所述系統(tǒng)等待時(shí)間控制單 元相比于在所述等待時(shí)間延長(zhǎng)信號(hào)的失活期間的系統(tǒng)等待時(shí)間而增大系統(tǒng) 等待時(shí)間。
16. 如權(quán)利要求13所述的存儲(chǔ)器系統(tǒng)，其中所述等待時(shí)間包括讀等待 時(shí)間和寫(xiě)等待時(shí)間中的至少一個(gè)，在所述讀等待時(shí)間中，讀數(shù)據(jù)被基于讀 請(qǐng)求傳送到所述數(shù)據(jù)端子，在所述寫(xiě)等待時(shí)間中，寫(xiě)數(shù)據(jù)被基于寫(xiě)請(qǐng)求傳 送到所述數(shù)據(jù)端子。
17. 如權(quán)利要求14所述的存儲(chǔ)器系統(tǒng)，其中所述核心控制單元響應(yīng)于 與所述芯片使能信號(hào)的激活一同提供的第一訪(fǎng)問(wèn)請(qǐng)求和在所述芯片使能信 號(hào)的激活期間提供的后續(xù)訪(fǎng)問(wèn)請(qǐng)求而執(zhí)行所述訪(fǎng)問(wèn)操作，并且其中所述系統(tǒng)等待時(shí)間控制單元當(dāng)所述后續(xù)訪(fǎng)問(wèn)請(qǐng)求未被提供達(dá)某一 時(shí)間段時(shí)恢復(fù)改變的系統(tǒng)等待時(shí)間。
18. —種存儲(chǔ)器訪(fǎng)問(wèn)控制方法，包括響應(yīng)于與芯片使能信號(hào)的激活一同提供的第一訪(fǎng)問(wèn)請(qǐng)求和在所述芯片 使能信號(hào)的激活期間提供的后續(xù)訪(fǎng)問(wèn)請(qǐng)求而對(duì)多個(gè)存儲(chǔ)單元執(zhí)行訪(fǎng)問(wèn)操作；響應(yīng)于刷新請(qǐng)求而刷新所述多個(gè)存儲(chǔ)單元；在所述芯片使能信號(hào)的激活和所述刷新請(qǐng)求發(fā)生沖突時(shí)激活等待時(shí)間 延長(zhǎng)信號(hào)，并且響應(yīng)于所述芯片使能信號(hào)的失活而失活所述等待時(shí)間延長(zhǎng) 信號(hào)；輸出所述等待時(shí)間延長(zhǎng)信號(hào)；以及在所述等待時(shí)間延長(zhǎng)信號(hào)的激活期間增大所述訪(fǎng)問(wèn)請(qǐng)求和向數(shù)據(jù)端子 傳送數(shù)據(jù)之間的等待時(shí)間。
19. 如權(quán)利要求18所述的存儲(chǔ)器訪(fǎng)問(wèn)控制方法，還包括當(dāng)所述后續(xù)訪(fǎng)問(wèn)請(qǐng)求未被提供達(dá)某一時(shí)間段時(shí)，失活所述等待時(shí)間延 長(zhǎng)信號(hào)。
20. 如權(quán)利要求18所述的存儲(chǔ)器訪(fǎng)問(wèn)控制方法，其中所述等待時(shí)間包 括讀等待時(shí)間和寫(xiě)等待時(shí)間中的至少一個(gè)，在所述讀等待時(shí)間中，讀數(shù)據(jù) 被基于讀請(qǐng)求傳送到所述數(shù)據(jù)端子，在所述寫(xiě)等待時(shí)間中，寫(xiě)數(shù)據(jù)被基于 寫(xiě)請(qǐng)求傳送到所述數(shù)據(jù)端子。
全文摘要
本發(fā)明公開(kāi)了一種半導(dǎo)體存儲(chǔ)器、存儲(chǔ)器系統(tǒng)和存儲(chǔ)器訪(fǎng)問(wèn)控制方法。該半導(dǎo)體存儲(chǔ)器包括包含多個(gè)存儲(chǔ)單元的存儲(chǔ)器核心，生成用于刷新存儲(chǔ)單元的刷新請(qǐng)求的刷新生成單元，響應(yīng)于訪(fǎng)問(wèn)請(qǐng)求而執(zhí)行訪(fǎng)問(wèn)操作的核心控制單元，在芯片使能信號(hào)的激活和刷新請(qǐng)求發(fā)生沖突時(shí)激活等待時(shí)間延長(zhǎng)信號(hào)、并且響應(yīng)于芯片使能信號(hào)的失活而失活等待時(shí)間延長(zhǎng)信號(hào)的等待時(shí)間判定單元，輸出等待時(shí)間延長(zhǎng)信號(hào)的等待時(shí)間輸出緩沖器，以及在等待時(shí)間延長(zhǎng)信號(hào)的激活期間改變從訪(fǎng)問(wèn)請(qǐng)求到向數(shù)據(jù)端子傳送數(shù)據(jù)的等待時(shí)間的數(shù)據(jù)控制單元。
文檔編號(hào)G11C11/406GK101465158SQ20081018092
公開(kāi)日2009年6月24日 申請(qǐng)日期2008年11月18日 優(yōu)先權(quán)日2007年12月19日
發(fā)明者藤岡伸也 申請(qǐng)人:富士通微電子株式會(huì)社