專利名稱：編程脈沖持續(xù)期的智能控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲的技術(shù)。
背景技術(shù)：
半導(dǎo)體存儲器變得更加普遍地用于各種各樣的電子設(shè)備。例如，非易失性半導(dǎo)體存儲器用于蜂窩電話、數(shù)字照相機、個人數(shù)字助理、移動計算設(shè)備、非移動計算設(shè)備、和其他設(shè)備中。電可擦除可編程只讀存儲器(EEPR0M)和閃存存儲器屬于最普遍的非易失性半導(dǎo)體存儲器。 EEPR0M和閃存存儲器兩者都利用位于半導(dǎo)體襯底中的溝道區(qū)域上方且與該溝道
區(qū)域絕緣的浮置柵極。浮置柵極位于源極和漏極區(qū)域之間。控制柵極被提供在浮置柵極之
上且與該浮置柵極絕緣。由保留在浮置柵極上的電荷量來控制晶體管的閾值電壓。也就是
說，在晶體管被導(dǎo)通以使得它的源極和漏極之間導(dǎo)電之前必須施加到控制柵極的最小電壓
量，由浮置柵極上的電荷水平控制。從而，通過改變浮置柵極上的電荷水平以改變閾值電
壓，能夠編程和/或擦除存儲器單元(其能夠包括一個或多個晶體管)。 每個存儲器單元能夠存儲數(shù)據(jù)(模擬或數(shù)字)。當存儲一個比特的數(shù)字數(shù)據(jù)(稱
為二進制存儲器單元)時，將存儲器單元的可能的閾值電壓劃分為賦以邏輯數(shù)據(jù)"i"和"o"
的兩個范圍。在NAND(與非)類型的閃存存儲器的一個示例中，在擦除存儲器單元之后，閾值電壓為負，并被定義為邏輯"l"。在編程之后，閾值電壓為正，并被定義為邏輯"O"。當閾值電壓為負并且通過將O伏施加到控制柵極來嘗試讀取時，存儲器單元將導(dǎo)通以表示正在存儲邏輯1。當閾值電壓為正并且通過將O伏施加到控制柵極來嘗試讀取操作時，存儲器單元將不導(dǎo)通，這表示存儲邏輯0。 存儲器單元還能夠存儲多級別信息(被稱為多狀態(tài)存儲器)。在存儲多級別數(shù)據(jù)的情況下，將可能的閾值電壓的范圍劃分為數(shù)據(jù)級別的數(shù)目。例如，如果存儲四個級別的信息，則將存在賦至數(shù)據(jù)值"11 "、" 10"、"01"和"00"的四個閾值電壓范圍。在NAND類型的存儲器的一個示例中，在擦除操作之后的閾值電壓為負并被定義為"ll"。正閾值電壓用于"10"、"01"和"00"的狀態(tài)。如果在每個存儲器單元中存儲八個級別的信息(或狀態(tài))(例如，用于三比特的數(shù)據(jù))，則將存在賦至數(shù)據(jù)值"000"、"001"、"010"、"011"、"100"、"101"、"110"和"111"的八個閾值電壓范圍。編程到存儲器單元中的數(shù)據(jù)和存儲器單元的閾值電壓電平之間的特定關(guān)系取決于針對存儲器單元所采用的數(shù)據(jù)編碼方案。例如，通過引用將其全部內(nèi)容合并于此的美國專利No. 6222762和美國專利申請公開No. 2004/0255090兩者描述了針對多狀態(tài)閃存存儲器單元的各種各樣的數(shù)據(jù)編碼方案。在一個實施例中，使用格雷(Gray)碼賦值來將數(shù)據(jù)值賦至閾值電壓范圍，使得如果浮置柵極的閾值電壓錯誤地移位到它的相鄰物理狀態(tài)，則僅僅一個比特將受到影響。在一些實施例中，能夠針對不同的字線改變數(shù)據(jù)編碼方案，能夠隨著時間改變數(shù)據(jù)編碼方案，或者能夠反轉(zhuǎn)針對隨機字線的數(shù)據(jù)比特來減小數(shù)據(jù)樣式敏感性和存儲器單元上的均勻磨損(even wear)。能夠使用不同的編碼方案。
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當編程EEPR0M或諸如NAND閃存存儲器設(shè)備之類的閃存存儲器設(shè)備時，典型地， 將編程電壓施加到控制柵極，并且位線接地。來自溝道的電子注入到浮置柵極。當電子 在浮置柵極中累積時，浮置柵極變得充負電，并且存儲器單元的閾值電壓升高，使得存儲 器單元處于被編程的狀態(tài)中。能夠在名稱為"Source Side Self Boosting Technique For Non-Volatile Memory，，的美國專利6859397禾口名稱為"Detecting Over Programmed Memory"的美國專利申請公開2005/0024939中找到關(guān)于編程的更多信息，通過引用這兩 者，將其全部內(nèi)容合并于此。 典型地，在編程操作期間施加到控制柵極的編程電壓被作為一系列脈沖施加。在 許多實現(xiàn)方式中，隨著每個相繼的脈沖，以預(yù)定的步長來增大脈沖的幅度。
因為多狀態(tài)存儲器單元具有可能的閾值電壓的多個范圍，所以將需要把一些存儲 器單元編程到比二進制存儲器單元更高的閾值電壓。需要更大幅度編程脈沖來將存儲器單 元編程到更高的閾值電壓。另外，由于技術(shù)規(guī)模達到更精細的幾何圖形，所以保持相同的單 元耦合(coupling)比例可能更加困難；從而，對于編程脈沖要求更大的電壓來達到相同的 編程效果。然而，編程脈沖的電壓由許多因素限制，包括存儲器芯片上設(shè)計電荷泵的實際限 制以及結(jié)和氧化物的擊穿。 從而，盡管存在對于更高的電壓編程脈沖的需要，但是存在對能夠達到的最大電 壓的限制。

發(fā)明內(nèi)容
在此描述的技術(shù)是關(guān)于用于控制由存儲器單元經(jīng)過的編程脈沖的持續(xù)期的智能
方案。例如，在編程信號達到了它的最大電壓但是仍然存在還沒有完成編程的存儲器單元 的情況下，用于控制由一個或多個存儲器單元經(jīng)歷的編程脈沖的持續(xù)期的智能方案能夠用 來繼續(xù)有效的編程。用于控制由存儲器單元經(jīng)歷的編程脈沖的持續(xù)期的智能方案的一個示 例包括使用更寬的編程脈沖。另一示例，在驗證操作之間使用多個連續(xù)的編程脈沖。也能 夠使用用于控制編程脈沖的持續(xù)期的其他智能方案。另外，還能夠在除了上述那些情況的 情況下使用用于控制編程脈沖的持續(xù)期的智能方案。 —個實施例包括將編程信號施加到非易失性存儲元件。施加編程信號包括在 一個或多個脈沖達到最大幅度之前，將具有恒定脈沖寬度的編程脈沖施加到非易失性存儲 元件，以及在一個或多個脈沖達到最大幅度之后，在驗證操作之間，將提供編程信號的改變 的時間持續(xù)期的一個或多個編程脈沖施加到非易失性存儲元件。 —個實施例包括將編程信號作為一組脈沖施加到多個非易失性存儲元件，以及 執(zhí)行一個或多個驗證操作來確定是否已經(jīng)適當?shù)鼐幊塘朔且资源鎯υ?。施加作為該組 脈沖的編程信號包括在一個或多個脈沖達到最大幅度之前，在驗證操作之間施加具有增 大的幅度和恒定的時間持續(xù)期的脈沖。施加作為該組脈沖的編程信號還包括在一個或多 個脈沖達到最大幅度之后，在驗證操作之間改變編程信號的時間持續(xù)期。 —個實施例包括將具有增大的幅度和恒定的脈沖寬度的編程脈沖施加到非易失 性存儲元件，直到一個或多個脈沖達到最大幅度。該過程還包括在一個或多個脈沖達到最 大幅度之后，以增大的脈沖寬度將編程脈沖施加到非易失性存儲元件。 —個實施例包括將具有增大的幅度和恒定的脈沖寬度的編程脈沖施加到非易失
6性存儲元件，直到一個或多個脈沖達到最大幅度。該過程還包括在一個或多個脈沖達到最大幅度之后，將一組或多組不同數(shù)目的編程脈沖施加到非易失性存儲元件。每個組在驗證操作之間施加。 —些示例實現(xiàn)方式包括多個非易失性存儲元件和與非易失性存儲元件通信的一個或多個管理電路。該一個或多個管理電路執(zhí)行在此討論的過程。


圖1是NAND串的頂視圖。 圖2是NAND串的等效電路圖。 圖3是非易失性存儲器系統(tǒng)的框圖。 圖4是描述存儲器陣列的一個實施例的框圖。 圖5是描述感測(sense)塊的一個實施例的框圖。 圖6描繪了閾值電壓分布的示例組并且描述了用于編程非易失性存儲器的過程。 圖7A-I示出了各種各樣的閾值電壓分布并且描述了用于編程非易失性存儲器的過程。 圖8是描繪編程非易失性存儲器的順序的一個示例的表格。 圖9描繪了描述用于編程非易失性存儲器的過程的一個實施例的流程圖。 圖10描繪了描述用于編程非易失性存儲器元件的過程的一個實施例的流程圖。 圖11A描繪了描述用于增大編程電壓的持續(xù)期的過程的一個實施例的流程圖。 圖11B描繪了描述用于增大編程電壓的持續(xù)期的過程的一個實施例的流程圖。 圖11C描繪了描述用于增大編程電壓的持續(xù)期的過程的一個實施例的流程圖。 圖12-13描繪了示例波形。 圖14是為示例編程信號提供數(shù)據(jù)的表格。 圖15-16描繪了示例波形。
具體實施例方式
閃存存儲器系統(tǒng)的一個示例使用了包括將多個晶體管串聯(lián)并夾在兩個選擇柵極(select gate)之間布置的NAND結(jié)構(gòu)。串聯(lián)的晶體管和選擇柵極被稱作NAND串。圖l是示出一個NAND串的頂視圖。圖2是其等效電路。在圖1和2中描繪的NAND串包括串聯(lián)并夾在第一 (或漏極側(cè))選擇柵極120和第二 (或源極側(cè))選擇柵極122之間的四個晶體管100、 102、 104和106。選擇柵極120經(jīng)由位線觸點126將NAND串連接到位線。選擇柵極122將NAND串連接到源極線128。通過將適當?shù)碾妷菏┘拥竭x擇線SGD來控制選擇柵極120。通過將適當?shù)碾妷菏┘拥竭x擇線SGS來控制選擇柵極122。每個晶體管100、 102、 104和106具有控制柵極和浮置柵極。例如，晶體管100具有控制柵極100CG和浮置柵極IOOFG。晶體管102包括控制柵極102CG和浮置柵極102FG。晶體管104包括控制柵極104CG和浮置柵極104FG。晶體管106包括控制柵極106CG和浮置柵極106FG。控制柵極100CG連接到字線WL3，控制柵極102CG連接到字線WL2，控制柵極104CG連接到字線WL1，以及控制柵極106CG連接到字線WLO。 注意，盡管圖1和2示出了 NAND串中的四個存儲器單元，但是僅僅將四個存儲器
7單元的使用作為示例來提供。NAND串能夠具有少于四個的存儲器單元或者多于四個的存儲 器單元。例如，一些NAND串將包括8個存儲器單元、16個存儲器單元、32個存儲器單元、64 個存儲器單元、128個存儲器單元等。在此的討論不限于NAND串中的存儲器單元的任意具 體數(shù)量。 使用NAND結(jié)構(gòu)的閃存存儲器系統(tǒng)的典型體系架構(gòu)將包括多個NAND串。每個NAND 串通過由選擇線SGS控制的它的源極選擇柵極來連接到源極線，并且通過由選擇線SGD控 制的它的漏極選擇柵極來連接到它的相關(guān)聯(lián)的位線。每條位線和經(jīng)由位線觸點連接到該位 線的相應(yīng)一個或多個NAND串包含存儲器單元陣列的列。位線由多個NAND串共享。典型地， 位線在垂直于字線的方向上在NAND串頂部伸展(run)，并連接到一個或多個感測放大器。
NAND類型的閃存存儲器的相關(guān)示例和它們的操作提供在下面的美國專利/專利 申請中，其全部通過引用合并于此美國專利No. 5570315 ;美國專利No. 5774397 ;美國專利 No. 6046935 ;美國專利No. 6456528 ;以及美國專利公開No. US2003/0002348。除了 NAND之 外，在此的討論還能夠應(yīng)用到其他類型的閃存存儲器、以及其他類型的非易失性存儲器。
除了 NAND閃存存儲器，還能夠使用其他類型的非易失性存儲設(shè)備。例如，所謂 TAN0S結(jié)構(gòu)(由在硅襯底上的TaN-Al20fSiN-Si02的堆疊層(stacked layer)組成)，基本 上是使用氮化物層(而取代浮置柵極)中的電荷捕獲(tr即ping of charge)的存儲器單 元，也能夠用于本發(fā)明。在Chan等于1987年3月發(fā)表在IEEE Electron Device Letters, Vol. EDL-8，No. 3，pp. 93-95的"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device"文章中描述了另一存儲器單元。由硅氧化物、硅氮化物、和硅氧化物("0N0")形 成的三層電介質(zhì)夾在導(dǎo)電控制柵極和存儲器單元溝道之上的半導(dǎo)電襯底的表面之間。通 過將來自單元溝道的電子注入到氮化物中，在該氮化物中它們被捕獲和存儲在有限區(qū)域 中，來編程該單元。該存儲的電荷然后以可檢測的方式來改變單元的部分溝道的閾值電 壓。通過將熱空穴注入到氮化物中來擦除該單元。還參見Nozaki等于1991年4月發(fā)表 在IEEE Journal of Solid-StateCircuits, Vol. 26， No. 4， pp. 497—501的"Al—Mb EEPROM with MONOS MemoryCell for Semiconductor Disk Application",其描述了在分裂柵極 (split-gate)配置中的類似單元，在分裂柵極配置中，摻雜的多晶硅柵極延伸到部分的存 儲器單元溝道，來形成獨立的選擇晶體管。前述兩篇文章通過引用將它們的全部內(nèi)容合并 于此。通過引用合并于此的由William D. Brown和Joe E. Brewer編寫的在1998年由IEEE Press出版的"Nonvolatile SemiconductorMemory Technology，，的1. 2部分中提及的編程 技術(shù)同樣被描述在那個部分中，可應(yīng)用于電介質(zhì)電荷-捕獲設(shè)備。也能夠使用其他類型的 存儲器設(shè)備。 圖3圖示了存儲器設(shè)備210，其具有用于并行讀取和編程存儲器單元頁(例如， NAND多狀態(tài)閃存存儲器)的讀/寫電路。存儲器設(shè)備210可以包括一個或多個存儲器晶片 (die)或芯片(chip)212。存儲器晶片212包括存儲器單元陣列(兩維或三維)200、控制電 路220、以及讀/寫電路230A和230B。在一個實施例中，在陣列的相對側(cè)上，以對稱的方式， 實現(xiàn)通過各種各樣的外圍電路對存儲器陣列200的接入，使得在每側(cè)上的接入線和電路的 密度減半。讀/寫電路230A和230B包括使得能夠并行讀取或編程存儲器單元頁的多個感 測塊300。存儲器陣列200可通過經(jīng)由行解碼器240A和240B的字線、及通過經(jīng)由列解碼器 242A和242B的位線尋址。在典型實施例中，控制器244被包括在作為一個或多個存儲器晶
8片212的相同的存儲器設(shè)備210(例如，可移除存儲卡或封裝)中。命令和數(shù)據(jù)經(jīng)由線232 在主機和控制器244之間、以及經(jīng)由線234在控制器和一個或多個存儲器晶片212之間傳 輸。 控制電路220與讀/寫電路230A和230B合作來在存儲器陣列200上執(zhí)行存儲器 操作?？刂齐娐?20包括狀態(tài)機222、芯片上(on-chip)地址解碼器224、和功率控制模塊 226。狀態(tài)機222提供存儲器操作的芯片級控制。芯片上地址解碼器224提供由主機或存 儲器控制器使用的地址和由解碼器240A、240B、242A和242B使用的硬件地址之間的地址接 口。功率控制模塊226控制在存儲器操作期間提供給字線和位線的功率和電壓。在一個實 施例中，功率控制模塊226包括能夠創(chuàng)造比電源電壓大的電壓的一個或多個電荷泵。
在一個實施例中，控制電路220、功率控制電路226、解碼器電路224、狀態(tài)機電路 222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀/寫電路 230A、讀/寫電路230B、和/或控制器244的一個或任意組合能夠被稱作一個或多個管理電 路。該一個或多個管理電路執(zhí)行在此描述的過程。 圖4描繪了存儲器單元陣列200的示例性結(jié)構(gòu)。在一個實施例中，將存儲器單元 陣列劃分為大量的存儲器單元塊(例如塊0-1023或其他數(shù)量)。對于閃存EEPROM系統(tǒng)普 遍的是，塊是擦除的單位。也就是說，每個塊包含一起擦除的最小數(shù)目的存儲器單元。
塊包含經(jīng)由位線(例如，位線BL0-BL69623)和字線(WL0、WL1、WL2、WL3)接入的一 組NAND串。圖4示出了串聯(lián)形成NAND串的四個存儲器單元。盡管示出了包括在每個NAND 串中的四個單元，但是能夠使用多于或少于四個(例如16、32、64、128或另一數(shù)目的存儲器 單元能夠在NAND串上)。NAND串的一端點經(jīng)由漏極選擇柵極連接到相應(yīng)的位線(連接到 選擇柵極漏極線SGD)，而另一端點經(jīng)由源極選擇柵極連接到源極線(連接到選擇柵極源極 線SGS)。 在另一實施例中，位線劃分為奇數(shù)位線和偶數(shù)位線。在奇數(shù)/偶數(shù)位線體系架構(gòu) 中，一次編程沿著公共字線且連接到奇數(shù)位線的存儲器單元，而在另一次編程沿著公共字 線且連接到偶數(shù)位線的存儲器單元。 典型地，將每個塊劃分為許多頁。在一個實施例中，頁是編程的單位。典型地，將 一頁或多頁數(shù)據(jù)存儲在存儲器單元的一行中。例如，可以將一頁或多頁數(shù)據(jù)存儲在連接到 一公共字線的存儲器單元中。頁能夠存儲一個或多個扇區(qū)(sector)。扇區(qū)包括用戶數(shù)據(jù)和 開銷(overhead)數(shù)據(jù)(也稱為系統(tǒng)數(shù)據(jù))。開銷數(shù)據(jù)典型地包括頭信息和已經(jīng)從扇區(qū)的 用戶數(shù)據(jù)計算出的糾錯碼(ECC)。當數(shù)據(jù)正被編程到陣列中時控制器(或其他部件)計算 ECC，并且還當正從陣列讀取數(shù)據(jù)時校驗它?？商娲?，將ECC和/或其他開銷數(shù)據(jù)而不是 它們所相關(guān)的用戶數(shù)據(jù)，存儲在不同的頁或者甚至不同的塊中。典型地，用戶數(shù)據(jù)的扇區(qū)是 512個字節(jié)，相應(yīng)于磁盤驅(qū)動器中扇區(qū)的尺寸。大量的頁形成塊，例如在任何地方從8頁直 至32、64、128或更多的頁。同樣能夠使用不同尺寸的塊、頁和扇區(qū)。 圖5是被分割為稱作感測模塊480的核心部分、和公共部分490的單獨的感測塊 300的框圖。在一個實施例中，將存在針對每條位線的單獨的感測模塊480和針對多個感測 模塊480的組的一個公共模塊490。在一個示例中，感測塊將包括一個公共部分490和八個 感測模塊480。 一組中的每個感測模塊將經(jīng)由數(shù)據(jù)總線472與相關(guān)聯(lián)的公共部分通信。對 于進一步的細節(jié)，參考美國專利申請公開2006/0140007，其全部內(nèi)容通過引用合并于此。
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感測模塊480包括確定所連接的位線中的傳導(dǎo)電流在預(yù)定閾值電平之上還是之 下的感測電路470。在一些實施例中，感測模塊480包括通常被稱作感測放大器的電路。感 測模塊480還包括用來設(shè)置在所連接的位線上的電壓條件的位線鎖存器482。例如，在位 線鎖存器482中鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的位線被拉到表示編程禁止的狀態(tài)(例如 Vdd)。 公共部分490包括處理器492、一組數(shù)據(jù)鎖存器494以及在該組數(shù)據(jù)鎖存器494和 數(shù)據(jù)總線420之間耦接的I/0接口 496。處理器492執(zhí)行計算。例如，它的一個功能是確定 存儲在所感測的存儲器單元中的數(shù)據(jù)，并將所確定的數(shù)據(jù)存儲在數(shù)據(jù)鎖存器組中。數(shù)據(jù)鎖 存器494組用于存儲在讀取操作期間由處理器492確定的數(shù)據(jù)比特。它還用于在編程操作 期間存儲從數(shù)據(jù)總線420輸入的數(shù)據(jù)比特。所輸入的數(shù)據(jù)比特代表將要被編程到存儲器中 的寫入數(shù)據(jù)。I/O接口 496提供數(shù)據(jù)鎖存器494和數(shù)據(jù)總線420之間的接口 。
在讀取或感測期間，系統(tǒng)的操作在(使用功率控制226)控制向所尋址的一個或多 個存儲器單元提供不同的控制柵極電壓的狀態(tài)機222的控制之下。當它在與由存儲器支持 的各種的存儲器狀態(tài)相應(yīng)的各種的預(yù)定控制柵極電壓中步進時，感測模塊480能夠在這些 電壓中的一個上觸發(fā)(trip)，并且經(jīng)由總線472將輸出從感測模塊480提供給處理器492。 在該點處，通過考慮感測模塊的一個或多個觸發(fā)事件和與經(jīng)由輸入線493從狀態(tài)機施加的 控制柵極電壓有關(guān)的信息，處理器492確定作為結(jié)果的存儲器狀態(tài)。然后，它計算針對存儲 器狀態(tài)的二進制編碼，并將作為結(jié)果的數(shù)據(jù)比特存儲到數(shù)據(jù)鎖存器494中。在核心部分的 另一實施例中，位線鎖存器482承擔雙重任務(wù)，既作為用于鎖存感測模塊480的輸出的鎖存 器并且還作為位線鎖存器兩者，如上所述。 所期望的是，一些實現(xiàn)方式將包括多個處理器492。在一個實施例中，每個處理器 492將包括輸出線(未在圖5中示出)，使得每條輸出線一起被線或(wired-OR)操作。在 一些實施例中，在被連接到線或線(wired-OR line)之前反相輸出線。該配置使得能夠在 編程過程已經(jīng)完成時的編程驗證過程期間進行快速確定，因為接收線或線的狀態(tài)機能夠確 定正被編程的所有比特什么時候達到期望的電平。例如，當每個比特達到了其期望的電平 時，將把針對該比特的邏輯O發(fā)送到線或線(或者反相后的數(shù)據(jù)l)。當所有比特輸出數(shù)據(jù) O(或反相后的數(shù)據(jù)1)時，則狀態(tài)機知道終止該編程過程。在每個處理器與八個感測模塊通 信的實施例中，狀態(tài)機可能(在一些實施例中)需要讀取八次線或線，或者向處理器492添 加邏輯來累積相關(guān)聯(lián)的位線的結(jié)果，使得狀態(tài)機僅僅需要讀取一次線或線。
數(shù)據(jù)鎖存器堆棧494包含相應(yīng)于感測模塊的數(shù)據(jù)鎖存器的堆棧。在一個實施例 中，每個感測模塊480存在三個(或四個或另一數(shù)目)數(shù)據(jù)鎖存器。在一個實施例中，每個 鎖存器是一個比特。 在編程或驗證期間，來自數(shù)據(jù)總線420的將被編程的數(shù)據(jù)存儲在一組數(shù)據(jù)鎖存器 494中。在驗證過程期間，處理器492相對于期望的存儲器狀態(tài)監(jiān)控所驗證的存儲器狀態(tài)。 當兩個一致時，處理器492設(shè)置位線鎖存器482來致使位線被拉到表示編程禁止的狀態(tài)。這 禁止耦接到位線的單元進一步編程，即使它在其控制柵極上經(jīng)受編程脈沖。在其他實施例 中，處理器初始裝載位線鎖存器482，并且感測電路在驗證過程期間將它設(shè)置為禁止值。
在一些實現(xiàn)方式(但是不必需)中，數(shù)據(jù)鎖存器被實現(xiàn)為移位寄存器，使得存儲在 其中的并行數(shù)據(jù)被轉(zhuǎn)換為針對數(shù)據(jù)總線420的串行數(shù)據(jù)，反之亦然。在一個優(yōu)選實施例中，
10能夠?qū)⑴cm個存儲器單元的讀/寫塊相應(yīng)的所有數(shù)據(jù)鎖存器連接在一起來形成塊移位寄存 器，使得能夠通過串行傳輸來輸入或輸出數(shù)據(jù)塊。具體地，使讀/寫模塊組適合于使得其數(shù) 據(jù)鎖存器的組中的每個將數(shù)據(jù)依次移入或移出數(shù)據(jù)總線，如同它們對于整個讀/寫塊是移 位寄存器的一部分。 能夠在如下中找到關(guān)于感測操作和感測放大器的額外信息(l)于2004年3月25 日公布的美國專利申請公開No. 2004/0057287， "Non-VolatileMemory And Method With Reduced Source Line Bias Errors" ;(2)于2004年6月10日公布的美國專利申請公開 No. 2004/0109357， "Non_Volatile MemoryAnd Method with Improved Sensing，，； (3)美國 專利申請公開No. 20050169082 ;(4)發(fā)明人Jian Chen于2005年4月5日提交的名稱為 "Compensating for Coupling During Read Operations of Non-VolatileMemory，，的美國 專利公開2006/0221692 ;以及(5)發(fā)明人Siu Lung Chan和Raul-Adrian Cernea于2005 年12月28日提交的名稱為"Reference SenseAmplif ier For Non-Volatile Memory"的 美國專利申請No. 11/321953。上面列出的所有五個專利文件通過引用將其全部內(nèi)容合并于 此。 在成功的編程過程(具有驗證)結(jié)束時，存儲器單元的閾值電壓應(yīng)該適當?shù)卦诒?編程的存儲器單元的閾值電壓的一個或多個分布中，或者在被擦除的存儲器單元的閾值電 壓的分布中。圖6圖示了在每個存儲器單元存儲三個比特的數(shù)據(jù)時存儲器單元陣列的閾值 電壓分布(或數(shù)據(jù)狀態(tài))的示例。然而，其他實施例可以在每個存儲器單元中使用多于或 少于三個比特的數(shù)據(jù)(例如每個存儲器單元諸如四個或更多比特)。 在圖6的示例中，每個存儲器單元存儲三個比特的數(shù)據(jù)；因此，存在八個有效的數(shù) 據(jù)狀態(tài)S0-S7。在一個實施例中，數(shù)據(jù)狀態(tài)SO在0伏以下，而數(shù)據(jù)狀態(tài)Sl-S7在0伏以上。 在其他實施例中，所有八個數(shù)據(jù)狀態(tài)在O伏以上，或者能夠?qū)崿F(xiàn)其他安排。在一個實施例 中，閾值電壓分布SO比分布Sl-S7寬。 每個數(shù)據(jù)狀態(tài)相應(yīng)于存儲在存儲器單元中的三個比特的唯一值。在一個實施例 中，SO = 111， SI = 110， S2 = 101， S3 = 100， S4 = 011， S5 = 010， S6 = 001以及S7 = 000。也能夠使用數(shù)據(jù)到狀態(tài)S0-S7的其他映射。在一個實施例中，將存儲在存儲器單元中 的數(shù)據(jù)的所有比特存儲在同一邏輯頁中。在其他實施例中，存儲在存儲器單元中的數(shù)據(jù)的 每個比特相應(yīng)于不同的頁。從而，存儲三個比特的數(shù)據(jù)的存儲器單元將包括第一頁、第二頁 和第三頁中的數(shù)據(jù)。在一些實施例中，連接到同一字線的所有存儲器單元將存儲在相同的 三頁數(shù)據(jù)中的數(shù)據(jù)。在一些實施例中，連接到一字線的多個存儲器單元可分組到頁的不同 組中(例如，通過奇數(shù)和偶數(shù)位線)。 在一些現(xiàn)有技術(shù)的設(shè)備中，存儲器單元將被擦除到狀態(tài)S0。從狀態(tài)S0，能夠?qū)⒋?儲器單元編程到任意狀態(tài)S1-S7。在一個實施例中，所知為全序列(full sequence)編程， 能夠?qū)⒋鎯ζ鲉卧獜谋徊脸臓顟B(tài)SO直接編程到任意被編程的狀態(tài)Sl-S7。例如，可以首 先擦除將被編程的一組存儲器單元，使得在該組中的所有存儲器單元處于被擦除的狀態(tài)SO 中。當一些存儲器單元正被從狀態(tài)SO編程到狀態(tài)SI時，將其他存儲器單元從狀態(tài)SO編程 到狀態(tài)S2，從狀態(tài)SO編程到狀態(tài)S3，從狀態(tài)SO編程到狀態(tài)S4，從狀態(tài)SO編程到狀態(tài)S5， 從狀態(tài)SO編程到狀態(tài)S6，從狀態(tài)SO編程到狀態(tài)S7。通過圖6的七個曲線箭頭來圖形化描 繪全序列編程。
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圖7A-7I公開了用于編程非易失性存儲器的另一過程，通過對于任何特定的存儲 器單元，在對于先前頁寫到相鄰存儲器單元之后，寫入特定頁到該特定存儲器單元，來減小 浮置柵極到浮置柵極的耦合的影響。圖7A-7I的過程是三步編程過程。在第一步之前，將 擦除存儲器單元，使得它們在狀態(tài)SO的擦除閾值分布中。 圖7A-7I的過程假設(shè)每個存儲器單元存儲三個比特的數(shù)據(jù)，每個比特在不同的頁 中。數(shù)據(jù)的第一比特(最左邊的比特)與第一頁相關(guān)聯(lián)。中間比特與第二頁相關(guān)聯(lián)。最右 邊的比特與第三頁相關(guān)聯(lián)。數(shù)據(jù)狀態(tài)到數(shù)據(jù)的相關(guān)性如下S0 = lll，Sl = 110，S2 = 101， S3 = 100， S4 = 011， S5 = 010， S6 = 001以及S7 = 000。然而，其他實施例能夠使用其他 數(shù)據(jù)編碼方案。 當編程第一頁時(如圖7A所述)，如果比特是數(shù)據(jù)"1"，則存儲器單元將保持在狀 態(tài)SO(閾值電壓分布502)。如果比特將為數(shù)據(jù)"O"，則將存儲器單元編程到狀態(tài)S4(閾值 電壓分布504)。在編程相鄰存儲器單元之后，相鄰浮置柵極之間的電容性耦合可能致使狀 態(tài)S4變寬，如圖7B中所示。狀態(tài)SO也可能變寬，但是在SO和SI之間存在足以忽略該影 響的余量。能夠在美國專利5867429和美國專利6657891中找到關(guān)于相鄰浮置柵極之間電 容性耦合的更多信息，這兩者通過引用將其全部內(nèi)容合并于此。 當編程第二頁時(參見圖7C)，如果存儲器單元處于狀態(tài)SO中并且第二頁比特是 數(shù)據(jù)"1"，則存儲器單元保持在狀態(tài)S0。在一些實施例中，第二頁的編程過程將使閾值電壓 分布501變緊湊為新的SO。如果存儲器單元原處于狀態(tài)SO中并且將被寫入到第二頁的數(shù) 據(jù)是"0"，則將存儲器單元移動到狀態(tài)S2(閾值電壓分布506)。狀態(tài)S2具有驗證點(最低 電壓)(f。如果存儲器單元處于狀態(tài)S4中并且將被寫入到存儲器單元的數(shù)據(jù)是"l"，則存 儲器單元保持在S4。然而，通過將存儲器單元從閾值電壓分布504移動到用于狀態(tài)S4的閾 值電壓分布508來使狀態(tài)S4變緊湊，如圖7C所示。閾值電壓分布508具有驗證點E*(對 比于閾值電壓分布504的E**)。如果存儲器單元處于狀態(tài)S4中并且將被寫入到第二頁的 數(shù)據(jù)是"0"，則存儲器單元使它的閾值電壓移動到具有驗證點G*的狀態(tài)S6(閾值電壓分布 510)。 在編程相鄰的存儲器單元之后，由于浮置柵極到浮置柵極的耦合，狀態(tài)S2、 S4和 S6變寬，如圖7D的閾值電壓分布506、508和510所示。在一些情況下，狀態(tài)SO也會變寬。
圖7E、7F、7G和7H描繪了第三頁的編程。盡管一個圖形能夠用來示出編程，為了 可見性原因，在四個圖形中描繪該過程。在編程了第二頁之后，存儲器單元處于狀態(tài)S0、S2、 S4或S6中。圖7E示出了處于狀態(tài)S0中的正針對第三頁編程的存儲器單元。圖7F示出了 處于狀態(tài)S2的正針對第三頁編程的存儲器單元。圖7G示出了處于狀態(tài)S4中的正針對第 三頁編程的存儲器單元。圖7H示出了處于狀態(tài)S6中的正針對第三頁編程的存儲器單元。 圖71示出了在對存儲器單元的組(同時或串行地)執(zhí)行圖7E、7F、7G和7H的過程之后的 閾值電壓分布。 如果存儲器單元處于狀態(tài)SO中并且第三頁數(shù)據(jù)是"l"，則存儲器單元保持在狀態(tài) SO。如果第三頁的數(shù)據(jù)是"O"，則升高存儲器單元的閾值電壓來處于具有驗證點B的狀態(tài) Sl中(參見圖7E)。 如果存儲器單元處于狀態(tài)S2中并且將寫入到第三頁中的數(shù)據(jù)是"l"，則存儲器單 元將保持在狀態(tài)S2中(參見圖7F)。然而，將執(zhí)行一些編程來使閾值分布506變緊湊到具
12有C伏驗證點的新狀態(tài)S2。如果將被寫入到第三頁的數(shù)據(jù)是"O"，則將存儲器單元編程到 具有D伏驗證點的狀態(tài)S3。 如果存儲器單元處于狀態(tài)S4中并且將被寫入到第三頁的數(shù)據(jù)是"l"，則存儲器單 元將保持在狀態(tài)S4中(參見圖7G)。然而， 一些編程將被執(zhí)行來使得閾值電壓分布508將 變緊湊到具有驗證點E的新狀態(tài)S4。如果存儲器單元處于狀態(tài)S4中并且將被寫入到第三 頁的數(shù)據(jù)是"O"，則存儲器單元將使它的閾值電壓升高到具有驗證點F的狀態(tài)S5中。
如果存儲器單元處于狀態(tài)S6中并且將被寫入到第三頁的數(shù)據(jù)是"l"，則存儲器單 元將保持在狀態(tài)S6中(參見圖7H)。然而，將存在一些編程使得閾值電壓分布510變緊湊 到具有在G處的驗證點的新狀態(tài)S6中。如果第三頁數(shù)據(jù)是"O"，則存儲器單元將使它的閾 值電壓被編程到具有在H處的驗證點的狀態(tài)S7。作為第三頁編程的結(jié)論，存儲器單元將處 于圖71所示八個狀態(tài)的一個中。 圖8描繪了一組存儲器單元的頁的編程順序的一個示例。表格提供了對于圖4的 四條字線(WLO、 WL1、 WL2和WL3)的編程順序；然而，能夠調(diào)整表格以容納多于或少于四條 的字線。編程連接到WLO的存儲器單元的第一頁，然后編程連接到WL1的存儲器單元的第 一頁，然后編程連接到WLO的存儲器單元的第二頁，然后編程連接到WL2的存儲器單元的第 一頁，然后編程連接到WL1的存儲器單元的第二頁，等等。 圖9是描述用于編程連接到所選擇的字線的存儲器單元的編程過程的流程圖。在 一個實施例中，圖9的過程用于編程存儲器單元塊。在圖9的過程的一個實現(xiàn)方式中，預(yù)編 程存儲器單元以保持存儲器單元上的均勻磨損(步驟550)。在一個實施例中，將存儲器單 元編程到狀態(tài)7、隨機樣式、或任意其他樣式。在一些實現(xiàn)方式中，不需要執(zhí)行預(yù)編程。
在步驟552中，在編程之前(以塊或其他單位)擦除存儲器單元。在一個實施例 中，通過在充足的時間段內(nèi)將P勢阱升高到擦除電壓(例如20伏)，并且將所選擇的塊的字 線接地，同時源極和位線浮置，來擦除存儲器單元。由于電容性耦合，未選擇的字線、位線、 選擇線、和公共源極線同樣被升高到擦除電壓的較大比例。從而將強電場施加到所選擇的 存儲器單元的隧道(tu皿el)氧化物層，并且由于浮置柵極的電子被發(fā)射到襯底側(cè)，典型地 通過Fowler-Nordheim隧道效應(yīng)機制，因而擦除所選擇的存儲器單元。當電子從浮置柵極 被傳輸?shù)絇勢阱區(qū)域時，所選擇的單元的閾值電壓降低。能夠在整個存儲器陣列上、在單獨 的塊、或其他單位的單元上執(zhí)行擦除。在一個實施例中，在擦除存儲器單元之后，所有的被 擦除的存儲器單元將處于狀態(tài)SO中(參見圖6)。 在步驟554處，執(zhí)行軟編程，來針對被擦除的存儲器單元使所擦除的閾值電壓的 分布變窄。作為擦除過程的結(jié)果，一些存儲器單元可以處于比所需的更深的擦除狀態(tài)。軟編 程能夠應(yīng)用編程脈沖來將被擦除的存儲器單元的閾值電壓移動到更靠近擦除驗證電平。例 如，見圖6，步驟554能夠包括將與狀態(tài)S0相關(guān)聯(lián)的閾值電壓分布變緊湊。在步驟556中， 如在此所述，編程該塊的存儲器單元。能夠使用上述的各種各樣的電路來在狀態(tài)機的指令 (direction)下執(zhí)行圖9的過程。在其他實施例中，能夠使用上述的各種各樣的電路來在控 制器的指令下執(zhí)行圖9的過程。在執(zhí)行圖9的過程之后，能夠讀取該塊的存儲器單元。
圖10是用于在連接到公共字線的存儲器單元上執(zhí)行編程的過程的流程圖。在圖9 的步驟556期間，能夠一次或多次執(zhí)行圖10的過程。例如，圖10的過程能夠用來執(zhí)行圖6 的全序列編程，在該情況下，對于每條字線，圖10的過程將被執(zhí)行一次。在一個實施例中，
13以從最接近源極線的字線開始朝位線推進的順序來執(zhí)行編程過程。圖io的過程也能夠原來對于圖7A-I的編程過程，針對字線執(zhí)行數(shù)據(jù)頁的編程，在該情況下，對于每條字線，圖10的過程將被執(zhí)行三次。也能夠使用其他的布置。 典型地，在編程操作期間施加到控制柵極的編程電壓被作為一系列編程脈沖施加。在編程脈沖之間的是一組驗證脈沖，用來使得能夠進行驗證。在許多實現(xiàn)方式中，用預(yù)定步長對每個相繼脈沖增大編程脈沖的幅度。在步驟608中，將編程脈沖(Vpgm)初始化到起始幅度(例如 12V或另一適當?shù)碾娖?，并且將由狀態(tài)機222維持的編程計數(shù)器PC初始化到1。在步驟610處，將編程信號Vpgm的編程脈沖施加到所選擇的字線(為編程所選擇的字線)。未選擇的字線接收一個或多個升壓(boosting)電壓(例如 8伏)，來執(zhí)行本領(lǐng)域已知的升壓方案。如果應(yīng)該編程存儲器單元，則相應(yīng)的位線接地。另一方面，如果存儲器單元應(yīng)該保持在它當前數(shù)據(jù)狀態(tài)中，則將相應(yīng)的位線連接到VDD來禁止編程。能夠在美國專利6859397和美國專利申請11/555850中找到關(guān)于升壓方案的更多信息，這兩者通過引用合并于此。 在步驟612處，使用適當?shù)囊唤M目標電平來驗證所選擇的存儲器單元的狀態(tài)。如果檢測到所選擇的存儲器單元的閾值電壓已經(jīng)達到了適當?shù)哪繕穗娖剑瑒t例如通過在隨后的編程脈沖期間升高它的位線電壓來鎖定存儲器單元而不進行進一步編程。在步驟614中，檢查所有的存儲器單元是否達到了它們的目標閾值電壓。如果達到了 ，則編程過程完成并且成功，因為所有所選擇的存儲器單元被編程并被驗證到了它們的目標狀態(tài)。在步驟616處報告"PASS (通過)"狀態(tài)。注意，在一些實現(xiàn)方式中，在步驟614處，檢查是否適當?shù)鼐幊塘酥辽兕A(yù)定數(shù)目的存儲器單元。該預(yù)定數(shù)目可以少于全部存儲器單元的數(shù)目，從而允許編程過程在所有存儲器單元達到它們適當?shù)尿炞C電平之前停止。能夠在讀取過程期間使用糾錯來糾正未成功編程的存儲器單元。 在步驟614處，如果確定不是所有的存儲器單元達到了它們的目標閾值電壓，則編程過程繼續(xù)。在步驟618處，相對于編程限制值(PL)來檢查編程計數(shù)器PC。編程限制值的一個示例是20 ;然而，在各種各樣的實現(xiàn)方式中能夠使用其他的值。如果編程計數(shù)器PC不小于編程限制值，則在步驟630處確定未成功編程的存儲器單元的數(shù)目是否等于或小于預(yù)定數(shù)目。如果未成功編程的存儲器單元的數(shù)目等于或小于預(yù)定數(shù)目，則將編程過程標記為通過的(passed)，并在步驟632處報告PASS狀態(tài)。在許多情況下，能夠在讀取過程期間使用糾錯來糾正未成功編程的存儲器單元。然而，如果未成功編程的存儲器單元的數(shù)目大于預(yù)定數(shù)目，則將編程過程標記為失敗，并在步驟634處報告FAIL (失敗)狀態(tài)。
如果在步驟618中確定編程計數(shù)器PC小于編程限制值PL，則在步驟620中系統(tǒng)確定編程電壓是否達到了它的最大電平(被稱作最大編程電壓)。例如，在一些存儲器系統(tǒng)中，電荷泵用來從電源電壓產(chǎn)生編程電壓。該電荷泵可以具有最大電壓，或者系統(tǒng)可以施加能夠被施加到字線的最大電壓。如果正被施加到所選擇的字線的編程電壓沒有在最大編程電壓處，則在步驟622處，以步長(例如0. 2-0. 4伏步長)增大下一編程信號(Vpgm)電壓脈沖的幅度，并遞增編程計數(shù)器PC。在一個實施例中，在步驟622中不改變脈沖寬度。在步驟622之后，程序返回到步驟610來施加下一 Vpgm電壓脈沖。 在步驟620中，如果確定編程電壓的幅度達到(或超過)了最大編程電壓，則施加一個或多個編程脈沖以改變驗證操作之間的編程信號Vpgm的時間持續(xù)期(步驟624)。例
14如，通過使用更寬的編程脈沖或使用多個編程脈沖，在驗證操作之間(例如步驟612的重復(fù) 次數(shù)之間)增大施加到所選擇的存儲器單元的編程電壓量。當使用多個編程脈沖來增大施 加到所選擇的存儲器單元的編程電壓量時，系統(tǒng)將不在脈沖組的多個脈沖之間執(zhí)行驗證操 作。而是，將在該組多個脈沖之前執(zhí)行一個或多個驗證操作(步驟612的上次重復(fù))，并且 將在該組多個脈沖之后執(zhí)行一個或多個驗證操作(步驟612的下一次重復(fù))。是否使用更 寬的脈沖或多個脈沖，編程脈沖的幅度將位于或低于最大編程電壓。 步驟624的一個目的是智能控制正被編程的存儲器單元的閾值電壓的增大。在使 用編程信號的一些實施例中，該編程信號是以預(yù)定步長隨著每個連續(xù)脈沖增大幅度的一系 列脈沖，平均上，響應(yīng)于每個脈沖，正被編程的存儲器單元將具有以該步長增大的它們的閾 值電壓。 一旦編程脈沖的幅度達到最大編程電壓，脈沖的脈沖寬度能夠變寬(而不是增大 脈沖的幅度)，來保持正被編程的存儲器單元的閾值電壓的增大的相同比率?？商娲?，能 夠施加多個編程脈沖來達到與變寬脈沖寬度相同的效果。無論怎樣，增大了在驗證操作之 間施加到所選擇的存儲器單元的編程電壓的持續(xù)期。盡管在一些實施例中，步驟624用來 保持與在達到最大編程電壓之前所實現(xiàn)的相同比率的閾值電壓增大，但是其他實施例使用 其他策略來尋找控制閾值電壓增大的比率。 步驟624還包括遞增編程計數(shù)器。在步驟624之后，在步驟612處，圖10的過程
繼續(xù)一個或多個驗證操作。 圖10的步驟612包括執(zhí)行一個或多個驗證操作。通常，在驗證操作和讀取操作期 間，所選擇的字線連接到其電平對于每個讀取和驗證操作特定的電壓(例如，參見圖71的 B、 C、D、E、F、G和H)，以確定所關(guān)注的存儲器單元的閾值電壓是否達到了這樣的電平。在施 加了字線電壓之后，測量存儲器單元的傳導(dǎo)電流來確定存儲器單元是否響應(yīng)于施加到字線 的電壓而導(dǎo)通。如果傳導(dǎo)電流被測量為大于某值，則假定存儲器單元導(dǎo)通，并且施加到字線 的電壓大于存儲器單元的閾值電壓。如果傳導(dǎo)電流沒被測量為大于某值，則假定存儲器單 元沒有導(dǎo)通，并且施加到字線的電壓不大于存儲器單元的閾值電壓。 在讀取或驗證操作期間，存在許多方式來測量存儲器單元的傳導(dǎo)電流。在一個示 例中，通過它放電或充電感測放大器中的專用(dedicated)電容的速率來測量存儲器單元 的傳導(dǎo)電流。在另一示例中，所選擇的存儲器單元的傳導(dǎo)電流允許(或不能允許)包括存 儲器單元的NAND串來放電相應(yīng)的位線。在一時間段之后測量位線上的電壓來看它是否被 放電了。 圖11A-C是描述用于增大編程信號的持續(xù)期的各種各樣的實施例的流程圖。也就 是說，圖11A-C的每個流程圖提供了作為圖10的步驟624的部分而執(zhí)行的過程的示例。
圖11A的實施例包括在達到最大編程電壓之后使用更寬的脈沖。在圖11A的過程 的步驟702中，基于常數(shù)來增大下一編程脈沖的脈沖寬度。該常數(shù)能夠是之前脈沖寬度的 絕對值或百分比。例如，脈沖寬度能夠從之前脈沖寬度增大X倍單位或YX。步驟702包括 以新的更寬的脈沖寬度來施加編程脈沖。在一個實施例中，以在(或接近)最大編程電壓 處的幅度來施加編程脈沖。在其他實施例中，能夠使用其他幅度。在Vpgm達到最大編程電 壓之后，對于圖10的過程的循環(huán)的每次重復(fù)，在步驟624期間將執(zhí)行圖IIA的過程。在一 個實施例中，步驟702包括配置電荷泵。 圖12提供了根據(jù)圖11A的實施例的編程信號的示例的圖形化表示。編程脈沖802、
15804、806、808、810、812、814、816、818和820代表具有固定脈沖寬度和按照固定步長增大的幅度的脈沖。脈沖802的幅度在最大編程電壓處。返回看圖IO，在施加脈沖820之前，步驟620將總是導(dǎo)致前進到步驟622并按該步長增大幅度(以及保持脈沖寬度恒定)。在施加脈沖820并執(zhí)行驗證之后，步驟620將導(dǎo)致執(zhí)行步驟624，在此時將增大脈沖寬度(步驟702)，并且對于每個脈沖，脈沖的幅度將在最大編程電壓處保持恒定。如圖12所示，脈沖822具有比脈沖820寬的脈沖寬度，脈沖824具有比脈沖822寬的脈沖寬度，脈沖826具有比脈沖824寬的脈沖寬度，以及脈沖828具有比脈沖826寬的脈沖寬度。脈沖822、824、826和828的幅度都具有最大編程電壓處的幅度。在一個實施例中，不是所有達到最大編程電壓之后的脈沖均需要包括更大的脈沖寬度。 如上所討論的，在編程脈沖之間是一個或多個驗證脈沖。例如，可以在B、C、D、E、F、G和H伏處(參見圖71)使用七個驗證脈沖。沒有在圖12中描繪這些驗證脈沖以使圖形更容易閱讀。然而，圖13描繪了在脈沖810和812間以及脈沖812和814之間具有七個驗證脈沖(從而，七個驗證操作)的三個編程脈沖810、812和814。 圖14是提供根據(jù)圖11A的實施例的編程信號的另一示例的表格。表格提供了編程信號的示例幅度和脈沖寬度。圖14的表格還提供了正從擦除狀態(tài)編程的一組存儲器單元的平均閾值電壓(Vth)。能夠從圖14中看到，在達到23.25伏的最大編程電壓之前，編程脈沖在幅度方面以0. 25伏的固定步長增大，保持在10. OOus的恒定脈沖寬度，并且致使平均閾值電壓增大0. 25伏。在達到23. 25伏的最大編程電壓之后，編程脈沖的幅度保持在23. 25伏；然而，編程脈沖的脈沖寬度增大，使得平均閾值電壓繼續(xù)增大0. 25伏。
注意，在一個實施例中，圖14的脈沖#1不是施加的第一個脈沖。可能存在之前施加的脈沖，使得編程以17. 00伏脈沖達到穩(wěn)定狀態(tài)。 圖IIB提供了圖10的步驟624的實現(xiàn)方式的另一實施例。在步驟710中，存儲一個或多個可定制化參數(shù)。這些參數(shù)表示用于達到最大編程電壓之后的脈沖的脈沖寬度尺寸。例如，一個或多個可定制化參數(shù)能夠包括表示增大脈沖寬度的步長的一個參數(shù)、或者表示脈沖寬度的百分比增大的一個參數(shù)。在另一實施例中，針對達到最大編程電壓之后所施加的每個脈沖來存儲參數(shù)。每個參數(shù)表示對于其各自的脈沖的脈沖寬度。用虛線描繪圖11B的步驟710來表示能夠在另一時間執(zhí)行它，然后是圖11B的其他步驟。在一個示例中，在制造或測試階段設(shè)置可定制化參數(shù)。在另一實施例中，用戶能夠在任意時間經(jīng)由主機設(shè)備設(shè)置參數(shù)。 在步驟712中，系統(tǒng)讀取與將施加的下一編程脈沖相關(guān)聯(lián)的參數(shù)。在步驟714中，用基于步驟712中讀取的參數(shù)而設(shè)置的脈沖寬度來施加下一編程脈沖。 一個實施例包括配置電荷泵電路來調(diào)節(jié)脈沖寬度。圖11B的過程包括對于脈沖使用相同的幅度。例如，達到最大編程電壓之后施加的所有脈沖能夠具有等于最大編程電壓的幅度。
圖IIC提供了圖10的步驟624的實現(xiàn)方式的另一實施例，包括在驗證操作之間施加多個編程脈沖來達到與變寬脈沖寬度相似的效果。在步驟720中，系統(tǒng)確定從達到最大編程電壓起已經(jīng)執(zhí)行的圖10的編程循環(huán)的重復(fù)數(shù)目。在步驟722中，基于步驟720中確定的重復(fù)數(shù)目來施加一個或多個編程脈沖。例如，在最大編程電壓之后，系統(tǒng)然后可以在最大編程電壓處施加一組兩個編程脈沖，接著在最大編程電壓處施加一組三個編程脈沖，接著在最大編程電壓處施加一組四個編程脈沖，等等。步驟722將添加額外的編程脈沖來實現(xiàn)
16在驗證操作之間增大編程電壓的持續(xù)期的期望策略。在每組的編程脈沖之間是一組一個或多個驗證操作。在編程脈沖組之內(nèi)，施加編程脈沖而不執(zhí)行驗證操作。在一個實施例中，在達到最大編程電壓之后，通過對圖10的編程循環(huán)的每次重復(fù)而遞增脈沖數(shù)目，來確定施加多少個編程脈沖。在另一實施例中，可定制化參數(shù)(參見圖11B)能夠用于識別使用多少個編程脈沖。 圖15提供了根據(jù)圖11C的實施例的編程信號的示例的圖形化表示。編程脈沖850、852、854、856、858、860、862、864、866和868代表具有固定脈沖寬度并且按固定步長增大的幅度的脈沖。脈沖868的幅度在最大編程電壓處。返回看圖10，在施加脈沖868之前，步驟620將總是導(dǎo)致前進到步驟622并且按步長增大幅度(以及保持脈沖寬度恒定)。在施加脈沖868并執(zhí)行驗證之后，步驟620將導(dǎo)致執(zhí)行步驟624，在這時系統(tǒng)將配置它自身來施加兩個脈沖870和872。脈沖870和872兩者處于最大編程電壓并與之前脈沖的脈沖寬度相同(然而，能夠使用其他脈沖寬度和幅度)。下次執(zhí)行步驟624，系統(tǒng)將配置它自身來施加三個脈沖874、876和878。下次執(zhí)行步驟624，系統(tǒng)將配置它自身來施加四個脈沖880、882、884、886。如此等等。 在各個編程脈沖組之間(例如，870/872是一組，874/875/878是組的示例)，執(zhí)行驗證操作，而在編程脈沖組之內(nèi)，不執(zhí)行驗證操作。因此，通過在驗證操作之間利用多個編程脈沖，該實施例實現(xiàn)了更長的有效編程信號的持續(xù)期。例如，在編程脈沖868和編程脈沖870之間，執(zhí)行一個或多個驗證操作。例如，圖16示出了在編程脈沖868和編程脈沖870之間執(zhí)行的七個驗證操作(相應(yīng)于七個驗證脈沖)。在編程脈沖870和編程脈沖872之間，沒有驗證操作被執(zhí)行。在編程脈沖872和編程脈沖874之間，執(zhí)行一個或多個驗證操作。例如，圖16示出了在編程脈沖872和編程脈沖874之間執(zhí)行的七個驗證操作(相應(yīng)于七個驗證脈沖)。在編程脈沖874、876和878之間，沒有驗證操作被執(zhí)行。在每個編程脈沖850、852、854、856、858、860、862、864、866和868之間也執(zhí)行驗證操作。 在圖IIC和圖15的脈沖信號的替代實施例中，每個組的脈沖(例如，870/872是一組，874/875/878是組的示例)能夠把它們的幅度設(shè)置為，使得在組內(nèi)的脈沖的組合持續(xù)期與幅度結(jié)合提供編程的目標量。在一個實施例中，在組中的脈沖數(shù)目和在組中的脈沖數(shù)目的幅度能夠從用戶可配置參數(shù)(參見圖11B)確定，和/或能夠被設(shè)置來實現(xiàn)每個組中的恒定編程量(以及可選地，這也是與每個脈沖850-868相等的編程量)。 為了說明和描述的目的，展現(xiàn)了本發(fā)明的上述詳細描述。不試圖窮盡或?qū)⒈景l(fā)明限制于所公開的精確形式。根據(jù)上面的講授，許多修改和變型是可能的。選擇所描述的實施例是為了最好地解釋本發(fā)明的原則及其實際應(yīng)用，從而使得本領(lǐng)域技術(shù)人員可以在各種各樣的實施例中以及用適于預(yù)期具體使用的各種各樣的修改來最佳地利用本發(fā)明。意圖通過所附權(quán)利要求來限定本發(fā)明的范圍。
1權(quán)利要求
一種對非易失性存儲進行編程的方法，包括將編程信號施加到非易失性存儲元件，包括在一個或多個脈沖達到最大幅度之前，將具有恒定脈沖寬度的編程脈沖施加到所述非易失性存儲元件；以及在一個或多個脈沖達到最大幅度之后，在驗證操作之間將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件。
2. 根據(jù)權(quán)利要求1所述的方法，其中用增大的幅度來施加具有所述恒定脈沖寬度的所述編程脈沖。
3. 根據(jù)權(quán)利要求1所述的方法，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括施加具有改變的脈沖寬度的一個或多個編程脈沖。
4. 根據(jù)權(quán)利要求1所述的方法，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括施加具有增大的脈沖寬度的一個或多個編程脈沖。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括施加具有以恒定值改變的脈沖寬度的一個或多個編程脈沖。
6. 根據(jù)權(quán)利要求1所述的方法，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括施加具有以可變值改變的脈沖寬度的一個或多個編程脈沖。
7. 根據(jù)權(quán)利要求1所述的方法，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括施加具有以恒定值增大的脈沖寬度的一個或多個編程脈沖。
8. 根據(jù)權(quán)利要求1所述的方法，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括施加具有以可變值增大的脈沖寬度的一個或多個編程脈沖。
9. 根據(jù)權(quán)利要求1所述的方法，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括施加具有增大的脈沖寬度和所述最大幅度的一個或多個編程脈沖。
10. 根據(jù)權(quán)利要求1所述的方法，還包括存儲一組可定制化脈沖寬度參數(shù)，所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括施加具有基于所述存儲的可定制化脈沖寬度參數(shù)增大的脈沖寬度的一個或多個編程脈沖。
11. 根據(jù)權(quán)利要求1所述的方法，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括在驗證操作之間施加多個脈沖。
12. 根據(jù)權(quán)利要求1所述的方法，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括在驗證操作之間施加處于所述最大幅度的多個脈沖。
13. 根據(jù)權(quán)利要求1所述的方法，其中，所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括將一個或多個組的不同數(shù)目的編程脈沖施加到所述非易失性存儲元件，在驗證操作之間施加每個組。
14. 根據(jù)權(quán)利要求1所述的方法，其中，所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括確定在當前時間段中已經(jīng)執(zhí)行了多少個編程-驗證周期；以及基于所述確定將多個編程脈沖施加到所述非易失性存儲元件。
15. 根據(jù)權(quán)利要求1所述的方法，其中，所述施加編程信號，包括(a) 將脈沖施加到所述非易失性存儲元件的控制柵極；(b) 針對所述非易失性存儲元件執(zhí)行一個或多個驗證操作；(C)確定最大電壓是否已經(jīng)用于所述編程信號；(d) 如果所述最大電壓還沒有用于所述編程信號，則用更高幅度脈沖重復(fù)步驟(a)-(c);以及(e) 如果所述最大電壓已經(jīng)用于所述編程信號，則用具有更長持續(xù)期的一個或多個脈沖重復(fù)步驟(a)-(c)。
16. —種非易失性存儲系統(tǒng)，包括非易失性存儲元件；以及與所述非易失性存儲元件通信的一個或多個管理電路，所述一個或多個管理電路通過將編程信號施加到所述非易失性存儲元件，來編程所述非易失性存儲元件，所述將編程信號施加到所述非易失性存儲元件包括在一個或多個脈沖達到最大幅度之前，將具有恒定寬度的編程脈沖施加到所述非易失性存儲元件；以及在一個或多個脈沖達到最大幅度之后，在驗證操作之間將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件。
17. 根據(jù)權(quán)利要求16所述的非易失性存儲系統(tǒng)，其中由所述一個或多個管理電路用增大的幅度來施加具有所述恒定寬度的所述編程脈沖。
18. 根據(jù)權(quán)利要求16所述的非易失性存儲系統(tǒng)，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括所述一個或多個管理電路施加具有改變的脈沖寬度的一個或多個編程脈沖。
19. 根據(jù)權(quán)利要求16所述的非易失性存儲系統(tǒng)，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括所述一個或多個管理電路施加具有增大的脈沖寬度的一個或多個編程脈沖。
20. 根據(jù)權(quán)利要求16所述的非易失性存儲系統(tǒng)，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括所述一個或多個管理電路施加具有以可變值增大的脈沖寬度的一個或多個編程脈沖。
21. 根據(jù)權(quán)利要求16所述的非易失性存儲系統(tǒng)，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非易失性存儲元件，包括所述一個或多個管理電路施加具有以恒定值增大的脈沖寬度的一 個或多個編程脈沖。
22. 根據(jù)權(quán)利要求16所述的非易失性存儲系統(tǒng)，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非 易失性存儲元件，包括所述一個或多個管理電路施加具有增大的脈沖寬度和所述最大幅 度的一個或多個編程脈沖。
23. 根據(jù)權(quán)利要求16所述的非易失性存儲系統(tǒng)，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非 易失性存儲元件，包括所述一個或多個管理電路在驗證操作之間施加多個脈沖。
24. 根據(jù)權(quán)利要求16所述的非易失性存儲系統(tǒng)，其中所述將提供所述編程信號的改變的時間持續(xù)期的一個或多個編程脈沖施加到所述非 易失性存儲元件，包括所述一個或多個管理電路在驗證操作之間施加處于所述最大幅度 的多個脈沖。
25. 根據(jù)權(quán)利要求16所述的非易失性存儲系統(tǒng)，其中 所述非易失性存儲元件是閃存存儲器設(shè)備。
全文摘要
為了編程一組非易失性存儲元件，將一組編程脈沖施加到非易失性存儲元件的控制柵極(或其他端)。編程脈沖具有恒定的脈沖寬度和增大的幅度，直到達到最大電壓。在該點處，編程脈沖的幅度停止增大，并且以在驗證操作之間提供編程信號的改變的時間持續(xù)期的方式來施加編程脈沖。在一個實施例中，例如，在脈沖達到最大幅度之后，增大脈沖寬度。在另一實施例中，在脈沖達到最大幅度之后，在驗證操作之間施加多個編程脈沖。
文檔編號G11C16/10GK101779250SQ200880100547
公開日2010年7月14日 申請日期2008年6月18日 優(yōu)先權(quán)日2007年6月21日
發(fā)明者萬鈞, 方家榮 申請人:桑迪士克公司