專利名稱：存儲器控制器與解碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種存儲器控制器與解碼器，且特別是有關(guān)于一種可降低柵極引
發(fā)漏極漏電流的電路。
背景技術(shù)：
存儲器是一種儲存裝置，具有存取速度快、體積小等優(yōu)點。目前存儲器已普遍應(yīng)用 于各種電子裝置中。存儲器在讀寫數(shù)據(jù)的過程中，需通過解碼器進行定址。以下對已知的 位址解碼器(Decoder)進行說明。 圖1是已知的位址解碼器的電路圖。位址解碼器10由晶體管11 13所組成?？?制信號b麗L可用來控制晶體管11、 12導(dǎo)通與否?？刂菩盘朩LRST可用來控制晶體管13導(dǎo) 通與否。如此一來可控制信號WL。 值得注意的是，晶體管11常會發(fā)生柵極引發(fā)漏極漏電流(Gate-InducedDrain Leakage, GIDL) 。 GIDL電流容易造成存儲器操作錯誤，進而影響存取數(shù)據(jù)的正確性。

發(fā)明內(nèi)容
本發(fā)明提供一種解碼器，可降低柵極引發(fā)漏極漏電流。 本發(fā)明提供一種存儲器控制電路，通過晶體管限制另一晶體管的柵極引發(fā)漏極漏 電流的電流量，因此可降低柵極引發(fā)漏極漏電流。 本發(fā)明提出一種解碼器，其包括第一至第四晶體管。第一晶體管的柵極與第一端 分別耦接第一控制信號與第一電壓。第二晶體管的柵極與第一端分別耦接第二控制信號與 第一晶體管的第二端。第三晶體管的柵極、第一端與第二端分別耦接第三控制信號、第二晶 體管的第二端與第二電壓。第四晶體管的柵極、第一端與第二端分別耦接第四控制信號、第 二晶體管的第二端與第二電壓。當(dāng)?shù)谝痪w管截止且第二晶體管截止時，第二控制信號的 電壓小于第一控制信號的電壓。 在本發(fā)明的一實施例中，所述的第一晶體管、第二晶體管、第三晶體管與第四晶體 管分別為P溝道場效應(yīng)晶體管、P溝道場效應(yīng)晶體管、N溝道場效應(yīng)晶體管與N溝道場效應(yīng) 晶體管。 在本發(fā)明的一實施例中，解碼器更包括第五晶體管。第五晶體管的柵極、第一端與 第二端分別耦接第五控制信號、第二晶體管的第二端與第二電壓。在另一實施例中，第五晶 體管為N溝道場效應(yīng)晶體管。在又一實施例中，第二晶體管的第二端可作為解碼器的輸出
丄山順。 從另一角度來看，本發(fā)明提出一種存儲器控制器，所述存儲器控制器包括第一、第
二反相器與輸出單元。輸出單元包括第一至第三晶體管。第一反相器可接收第一控制信號 并據(jù)以產(chǎn)生第二控制信號。第二反相器的輸入端耦接第一反相器的輸出端，可接收第二控 制信號并據(jù)以輸出第三控制信號。輸出單元耦接第二反相器的輸出端。第一晶體管的柵極 接收第三控制信號。第一晶體管的第一端耦接第一電壓。第二晶體管的柵極接收第三控制信號。第二晶體管的第一端耦接第一晶體管的第二端。第三晶體管的柵極、第一端與第二 端分別耦接第四控制信號、第二晶體管的第二端與第二電壓。當(dāng)?shù)诙w管截止且第三晶 體管截止時，第四控制信號的電壓大于第三控制信號的電壓。 在本發(fā)明的一實施例中，上述第一晶體管、第二晶體管與第三晶體管分別為P溝 道場效應(yīng)晶體管、N溝道場效應(yīng)晶體管與N溝道場效應(yīng)晶體管。 在本發(fā)明的一實施例中，存儲器控制器更包括第三反相器。第三反相器的輸入端
耦接第一反相器的輸出端，可接收第二控制信號并據(jù)以輸出第五控制信號。 基于上述，本發(fā)明在解碼器或存儲器控制器中配置串接的第一、第二晶體管。當(dāng)?shù)?br> 一晶體管截止且第二晶體管截止時，第二晶體管的柵極所接收的電壓不同于第一晶體管的
柵極所接收的電壓。第一晶體管可限制串接路徑的導(dǎo)通電流，第二晶體管可限制柵極引發(fā)
漏極漏電流的電流量，以降低串接路徑的漏電流。


圖1是已知的位址解碼器的電路圖。 圖2是依照本發(fā)明的一實施例的一種解碼器的電路圖。 圖3是依照本發(fā)明的一實施例的一種P溝道場效應(yīng)晶體管的GIDL電流及其柵極 電壓的示意圖。 圖4是依照本發(fā)明的一實施例的一種存儲器控制器的電路圖。
圖5是圖2與圖4的信號波形圖。 圖6是依照本發(fā)明的另一實施例的一種解碼器的電路圖。
附圖標(biāo)號
IO:位址解碼器 11 13、21 25、41、42、51、52、61、62、71 73 :晶體管
20 、20':解碼器
30:存儲器控制電路
40 、50 、60 :反相器
70 :輸出單元b麗L、 WLRST、 WLRST1、 WLDV、麗LRST、麗LRST2、麗LRST3、 BNKSEL :控制信號
L、l2:電流 VPP、 VNN、 NODE、 VSS、 VINT、 WL :電壓
具體實施例方式
為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附附圖 作詳細說明如下。 圖2是依照本發(fā)明的一實施例的一種解碼器的電路圖。解碼器20為位址解碼器。 更具體地說，解碼器20可以是行解碼器或(Column Decoder)列解碼器(Row Decoder)。解 碼器20包括晶體管21 24。在本實施例中，晶體管21 24分別以P溝道場效應(yīng)晶體管、 P溝道場效應(yīng)晶體管、N溝道場效應(yīng)晶體管與N溝道場效應(yīng)晶體管為例進行說明，但本發(fā)明 并不以此為限。
晶體管21的柵極可接收控制信號b麗L，其電位在未選到時為較高的VPP，并據(jù)以 決定晶體管21導(dǎo)通與否。晶體管22的柵極可接收控制信號WLRST，其電位在未選到時為 VINT，并據(jù)以決定晶體管22導(dǎo)通與否。晶體管23的柵極可接收控制信號b麗L，并據(jù)以決定 晶體管23導(dǎo)通與否。晶體管24的柵極可接收控制信號WLRST，并據(jù)以決定晶體管24導(dǎo)通 與否。在本實施例中，晶體管21、23的柵極雖接收相同電壓，但在其他實施例中晶體管21、 23的柵極也可接收不同的電壓。另外，晶體管22、 24的柵極雖接收相同電壓，但在其他實施 例中晶體管22、24的柵極也可接收不同的電壓。 晶體管21的源極與漏極分別耦接電壓WLDV與晶體管22的源極。晶體管22的漏 極耦接晶體管23、24的漏極，可作為解碼器20的輸出端。晶體管23、24的源極耦接電壓 VNN。另外，晶體管21、22的基底(Bulk)電壓可為電壓VPP。晶體管23、24的基底電壓可為 電壓VNN。 圖3是依照本發(fā)明的一實施例的一種P溝道場效應(yīng)晶體管的GIDL電流及其柵極 電壓的示意圖。請合并參照圖2與圖3，當(dāng)晶體管21截止且晶體管22截止時，控制信號 WLRST的電壓可小于控制信號b麗L的電壓。舉例來說，控制信號b麗L的電壓可以是電壓 VPP，控制信號WLRST的電壓可以是電壓VINT。此時，晶體管21的GIDL電流為I"晶體管22 的GIDL電流為12，其中12小于I"也就是說，本實施例利用晶體管22來限制串接晶體管 21、22的導(dǎo)通電流，并利用晶體管22來限制GIDL電流，因此能有效降低解碼器20的GIDL 漏電流，防止解碼器20操作錯誤。 同理，上述降低GIDL電流的作法也可應(yīng)用至其他電路。舉例來說，圖4是依照本 發(fā)明的一實施例的一種存儲器控制器的電路圖。圖5是圖2與圖4的信號波形圖。請合并 參照圖2、圖4與圖5，存儲器控制電路30可用來控制解碼器20。存儲器控制電路30包括 反相器40、50與輸出單元70。另外，存儲器控制電路30還可包括反相器60。反相器40可 包括晶體管41、42。反相器50可包括晶體管51、52。反相器60可包括晶體管61、62。輸出 單元70可包括晶體管71 73 。在本實施例中晶體管41 、 51 、 61與71以P溝道場效應(yīng)晶體 管為例進行說明，晶體管42、52、62、72與73以N溝道場效應(yīng)晶體管為例進行說明。
反相器40可接收控制信號麗LRST并據(jù)以產(chǎn)生控制信號麗LRST2，其中控制信號 麗LRST2與控制信號麗LRST反相。反相器50的輸入端耦接反相器40的輸出端，可接收控 制信號麗LRST2并據(jù)以輸出控制信號麗LRST3，其中控制信號麗LRST3與控制信號麗LRST2 反相。反相器60的輸入端耦接反相器40的輸出端，可接收控制信號麗LRST2并據(jù)以輸出 控制信號WLRST，其中控制信號WLRST與控制信號麗LRST2反相。 承上述，輸出單元70耦接反相器50的輸出端，可接收控制信號麗LRST3并據(jù)以輸 出電壓WLDV，其中電壓WLDV與控制信號麗LRST3反相。值得注意的是，晶體管72與晶體 管73串接。當(dāng)晶體管72截止且晶體管73截止時，控制信號麗LRST3的電壓大于控制信號 BNKSEL的電壓，因此晶體管73的關(guān)閉電流會小于圖2中晶體管21的GIDL電流。換個角度 來看，在本實施例中，晶體管73可限制GIDL電流，降低圖2解碼器20的GIDL漏電流。
值得一提的是，雖然上述實施例中已經(jīng)對存儲器控制器與解碼器描繪出了一個可 能的型態(tài)，但所屬領(lǐng)域的技術(shù)人員應(yīng)當(dāng)知道，各廠商對于存儲器控制器與解碼器的設(shè)計都 不一樣，因此本發(fā)明的應(yīng)用當(dāng)不限制于此種可能的型態(tài)。換言之，只要是兩個串接的晶體管 截止時，其柵極所接收的電壓不同于彼此，利用其一晶體管限制導(dǎo)通電流，并利用另一晶體
5管限制GIDL電流，就已經(jīng)是符合了本發(fā)明的精神所在。以下再舉其他實施方式以便所屬領(lǐng) 域的技術(shù)人員能夠更進一步的了解本發(fā)明的精神，并實施本發(fā)明。 請再參照圖2，上述實施例中，晶體管21、22的基底電壓雖以電壓VPP為例進行說 明，但本發(fā)明并不以此為限。 另外，圖2所揭示的解碼器20僅是一種選擇實施例。在其他實施例中，解碼器也可 以包括不同數(shù)量的晶體管。舉例來說，圖6是依照本發(fā)明的另一實施例的一種解碼器的電 路圖。請合并參照圖2與圖6，解碼器20與解碼器20相類似，其不同之處在于，解碼器20 更包括了多個晶體管(僅以晶體管25表示)。晶體管25的柵極可接收控制信號WLRST1， 并據(jù)以決定晶體管25導(dǎo)通與否。如此一來，解碼器20可以有更多種操作狀態(tài)。
綜上所述，本發(fā)明在解碼器或存儲器控制器中配置串接的第一、第二晶體管。當(dāng)?shù)?一晶體管截止且第二晶體管截止時，第二晶體管的柵極所接收的電壓不同于第一晶體管的 柵極所接收的電壓。第一晶體管可限制串接路徑的導(dǎo)通電流，第二晶體管可限制GIDL電流 的電流量，以降低串接路徑的漏電流。 雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬領(lǐng)域的技 術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許更動與潤飾，故本發(fā)明的保護范圍當(dāng) 以權(quán)利要求為準(zhǔn)。
權(quán)利要求
一種解碼器，其特征在于，所述解碼器包括一第一晶體管，所述第一晶體管的柵極與第一端分別耦接一第一控制信號與一第一電壓；一第二晶體管，所述第二晶體管的柵極與第一端分別耦接一第二控制信號與所述第一晶體管的第二端；一第三晶體管，所述第三晶體管的柵極、第一端與第二端分別耦接一第三控制信號、所述第二晶體管的第二端與一第二電壓；以及一第四晶體管，所述第四晶體管的柵極、第一端與第二端分別耦接一第四控制信號、所述第二晶體管的第二端與所述第二電壓，其中當(dāng)所述第一晶體管截止且所述第二晶體管截止時，所述第二控制信號的電壓小于所述第一控制信號的電壓。
2. 如權(quán)利要求1所述的解碼器，其特征在于，所述第一晶體管、所述第二晶體管、所述 第三晶體管與所述第四晶體管分別為P溝道場效應(yīng)晶體管、P溝道場效應(yīng)晶體管、N溝道場 效應(yīng)晶體管與N溝道場效應(yīng)晶體管。
3. 如權(quán)利要求1所述的解碼器，其特征在于，所述解碼器更包括一第五晶體管，所述第五晶體管的柵極、第一端與第二端分別耦接一第五控制信號、所 述第二晶體管的第二端與所述第二電壓。
4. 如權(quán)利要求3所述的解碼器，其特征在于，所述第五晶體管為N溝道場效應(yīng)晶體管。
5. 如權(quán)利要求1所述的解碼器，其特征在于，所述第二晶體管的第二端作為所述解碼 器的輸出端。
6. —種存儲器控制器，其特征在于，所述存儲器控制器包括 一第一反相器，接收一第一控制信號并據(jù)以產(chǎn)生一第二控制信號； 一第二反相器，所述第二反相器的輸入端耦接所述第一反相器的輸出端，接收所述第二控制信號并據(jù)以輸出一第三控制信號；以及一輸出單元，耦接所述第二反相器的輸出端，所述輸出單元包括一第一晶體管，所述第一晶體管的柵極接收所述第三控制信號，所述第一晶體管的第 一端耦接一第一電壓；一第二晶體管，所述第二晶體管的柵極接收所述第三控制信號，所述第二晶體管的第 一端耦接所述第一晶體管的第二端；以及一第三晶體管，所述第三晶體管的柵極、第一端與第二端分別耦接一第四控制信號、所 述第二晶體管的第二端與一第二電壓，其中當(dāng)所述第二晶體管截止且所述第三晶體管截止時，所述第四控制信號的電壓大于 所述第三控制信號的電壓。
7. 如權(quán)利要求6所述的存儲器控制器，其特征在于，所述第一晶體管、所述第二晶體管 與所述第三晶體管分別為P溝道場效應(yīng)晶體管、N溝道場效應(yīng)晶體管與N溝道場效應(yīng)晶體 管。
8. 如權(quán)利要求6所述的存儲器控制器，其特征在于，所述存儲器控制器更包括 一第三反相器，其輸入端耦接所述第一反相器的輸出端，接收所述第二控制信號并據(jù)以輸出一第五控制信號。
全文摘要
本發(fā)明提供一種存儲器控制器與解碼器。所述解碼器適用于存儲器控制器。所述解碼器包括第一至第四晶體管。第一至第四晶體管的柵極分別耦接第一至第四控制信號。第一晶體管的第一端與第二端分別耦接第一電壓與第二晶體管的第一端。第三、第四晶體管的第一端與第二端分別耦接第二晶體管的第二端與第二電壓。當(dāng)?shù)谝弧⒌诙w管截止時，第二控制信號的電壓小于第一控制信號的電壓。如此一來可降低晶體管的柵極引發(fā)漏極漏電流。
文檔編號G11C7/10GK101777378SQ20091000146
公開日2010年7月14日 申請日期2009年1月9日 優(yōu)先權(quán)日2009年1月9日
發(fā)明者李正昇 申請人:華邦電子股份有限公司