專(zhuān)利名稱(chēng)：快閃儲(chǔ)存裝置及其測(cè)試方法與測(cè)試系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種測(cè)試方法，且特別是有關(guān)于一種快閃儲(chǔ)存裝置的測(cè)試方法。
背景技術(shù)：
數(shù)碼相機(jī)、手機(jī)相機(jī)與MP3在這幾年來(lái)的成長(zhǎng)十分迅速，使得消費(fèi)者對(duì)儲(chǔ)存媒體 的需求也急速增加，由于閃存(Flash Memory)具有資料非易失性、省電、體積小與無(wú)機(jī)械結(jié) 構(gòu)等的特性，適合可攜式應(yīng)用，最適合使用于這類(lèi)可攜式由電池供電的產(chǎn)品上。除了可攜式 產(chǎn)品內(nèi)建存儲(chǔ)器需要之外，對(duì)于小型存儲(chǔ)卡與隨身碟等外接式產(chǎn)品來(lái)說(shuō)，每個(gè)人可能同時(shí) 擁有多個(gè)隨身碟與小型存儲(chǔ)卡，所以市場(chǎng)規(guī)模較那些設(shè)備更大。因此，近年閃存產(chǎn)業(yè)成為電 子產(chǎn)業(yè)中相當(dāng)熱門(mén)的一環(huán)。 —般而言，在閃存出廠前，會(huì)經(jīng)過(guò)一連串的測(cè)試以確保閃存的穩(wěn)定性及相容性。然 而，傳統(tǒng)作法大都是在閃存封裝之后再進(jìn)行測(cè)試，如此一來(lái)將無(wú)法預(yù)先確認(rèn)其內(nèi)部電路的 封裝是否存在打線錯(cuò)誤或是元件損壞等問(wèn)題。 據(jù)此，倘若周邊針腳發(fā)生錯(cuò)誤，則將會(huì)在最后的測(cè)試步驟才被發(fā)現(xiàn)，導(dǎo)致測(cè)試時(shí)間 與人力的浪費(fèi)。此外，當(dāng)發(fā)生錯(cuò)誤的電路數(shù)量過(guò)多時(shí)，測(cè)試人員亦無(wú)法迅速地將出錯(cuò)的電路 進(jìn)行分類(lèi)，以找出封測(cè)的問(wèn)題點(diǎn)所在。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種測(cè)試系統(tǒng)，透過(guò)測(cè)試裝置傳送不同的致能信號(hào)來(lái)分析 快閃儲(chǔ)存裝置中各周邊針腳的輸出狀態(tài)。 此外，本發(fā)明提供一種快閃儲(chǔ)存裝置，在快閃儲(chǔ)存裝置中預(yù)存一組機(jī)器指令來(lái)進(jìn) 行快閃儲(chǔ)存裝置的測(cè)試。 再者，本發(fā)明提供一種測(cè)試方法，依據(jù)不同的致能信號(hào)來(lái)控制快閃儲(chǔ)存裝置各周 邊針腳的輸出。 詳細(xì)地說(shuō)，本發(fā)明提出一種快閃儲(chǔ)存裝置，其包括多個(gè)周邊針腳、至少一測(cè)試針 腳、控制器、閃存模組以及指令儲(chǔ)存模組。其中，控制器具有一個(gè)測(cè)試接點(diǎn)、多個(gè)第一控制接 點(diǎn)以及多個(gè)第二控制接點(diǎn)以借由測(cè)試接點(diǎn)電性連接至測(cè)試針腳，且這些第一控制接點(diǎn)與周 邊針腳具有連接關(guān)系。而閃存模組具有多個(gè)模組接點(diǎn)，且這些模組接點(diǎn)與第二控制接點(diǎn)具 有連接關(guān)系。指令儲(chǔ)存模組電性連接至控制器，且其中儲(chǔ)存有多個(gè)可由控制器來(lái)執(zhí)行的機(jī) 器指令，借以完成多個(gè)測(cè)試步驟。 本發(fā)明另提出一種測(cè)試系統(tǒng)，其包括快閃儲(chǔ)存裝置與測(cè)試裝置。而快閃儲(chǔ)存裝置 中包括多個(gè)周邊針腳、至少一測(cè)試針腳、控制器、閃存模組以及指令儲(chǔ)存模組。其中，控制器 具有一個(gè)測(cè)試接點(diǎn)、多個(gè)第一控制接點(diǎn)以及多個(gè)第二控制接點(diǎn)以借由測(cè)試接點(diǎn)電性連接至 測(cè)試針腳，且這些第一控制接點(diǎn)與周邊針腳具有連接關(guān)系。而閃存模組具有多個(gè)模組接點(diǎn)， 且這些模組接點(diǎn)與第二控制接點(diǎn)具有連接關(guān)系。指令儲(chǔ)存模組電性連接至控制器，且其中 儲(chǔ)存有多個(gè)可由控制器來(lái)執(zhí)行的機(jī)器指令，借以完成多個(gè)測(cè)試步驟。另外，上述測(cè)試裝置分
6別電性連接至上述周邊針腳與測(cè)試針腳，以透過(guò)測(cè)試針腳來(lái)傳送致能信號(hào)至測(cè)試接點(diǎn)，并 由周邊針腳接收對(duì)應(yīng)的信號(hào)，借以進(jìn)行驗(yàn)證。 在本發(fā)明的一實(shí)施例中，測(cè)試系統(tǒng)更包括信號(hào)轉(zhuǎn)換器。信號(hào)轉(zhuǎn)換器具有多個(gè)輸入 端與至少一個(gè)輸出端，其利用上述輸入端電性連接至快閃儲(chǔ)存裝置的周邊針腳，而利用上 述輸出端電性連接至測(cè)試裝置。 在本發(fā)明的一實(shí)施例中，上述指令儲(chǔ)存模組例如為閃存模組中的開(kāi)機(jī)只讀存儲(chǔ) 器。 本發(fā)明更提出一種快閃儲(chǔ)存裝置的測(cè)試方法，適用于上述快閃儲(chǔ)存裝置。在快閃 儲(chǔ)存裝置的控制器中，透過(guò)測(cè)試接點(diǎn)接收到由測(cè)試針腳所傳送的第一致能信號(hào)。之后，依據(jù) 第一致能信號(hào)，控制各個(gè)第一控制接點(diǎn)分別輸出測(cè)試信號(hào)至所對(duì)應(yīng)的周邊針腳，以借由周 邊針腳所接收的信號(hào)狀況驗(yàn)證各個(gè)第一控制接點(diǎn)與其所對(duì)應(yīng)的周邊針腳之間的連接關(guān)系 是否正確。當(dāng)?shù)谝豢刂平狱c(diǎn)與周邊針腳之間的連接關(guān)系無(wú)誤時(shí)，在控制器中，透過(guò)測(cè)試接點(diǎn) 接收到由測(cè)試針腳所傳送的第二致能信號(hào)。接著，依據(jù)第二致能信號(hào)，透過(guò)各個(gè)第二控制接 點(diǎn)接收閃存模組的輸出。之后，再透過(guò)至少其中一個(gè)第一控制接點(diǎn)將閃存模組的輸出傳送 至對(duì)應(yīng)的周邊針腳，以借由閃存模組的輸出來(lái)驗(yàn)證第二控制接點(diǎn)與模組接點(diǎn)之間的連接關(guān) 系是否正確。 本發(fā)明另提出一種快閃儲(chǔ)存裝置的測(cè)試方法，適用于上述測(cè)試系統(tǒng)。首先，由測(cè)試 裝置透過(guò)測(cè)試針腳傳送第一致能信號(hào)至測(cè)試接點(diǎn)。接著，控制器會(huì)依據(jù)第一致能信號(hào)，控制 各個(gè)第一控制接點(diǎn)分別輸出測(cè)試信號(hào)至其對(duì)應(yīng)的周邊針腳。之后，測(cè)試裝置便可借由接收 各個(gè)周邊針腳所接收的信號(hào)狀況，來(lái)確認(rèn)各第一控制接點(diǎn)與其對(duì)應(yīng)的周邊針腳之間的連接 關(guān)系是否正確。當(dāng)測(cè)試裝置驗(yàn)證第一控制接點(diǎn)與周邊針腳之間的連接關(guān)系無(wú)誤時(shí)，透過(guò)測(cè) 試針腳傳送第二致能信號(hào)至測(cè)試接點(diǎn)。接著，控制器會(huì)依據(jù)第二致能信號(hào)，而透過(guò)第二控制 接點(diǎn)接收閃存模組的輸出。之后再透過(guò)至少其中一個(gè)第一控制接點(diǎn)將閃存模組的輸出傳送 至對(duì)應(yīng)的周邊針腳，以借由閃存模組的輸出來(lái)驗(yàn)證第二控制接點(diǎn)與模組接點(diǎn)之間的連接關(guān) 系是否正確。 在本發(fā)明的一實(shí)施例中，上述致能信號(hào)為邏輯低電位信號(hào)、邏輯高電位信號(hào)或時(shí) 脈信號(hào)。當(dāng)?shù)谝恢履苄盘?hào)為邏輯低電位信號(hào)以及邏輯高電位信號(hào)其中之一時(shí)，控制各第一 控制接點(diǎn)輸出第一測(cè)試信號(hào)至其所對(duì)應(yīng)的周邊針腳。另外，當(dāng)?shù)谝恢履苄盘?hào)為輯低電位信 號(hào)以及邏輯高電位信號(hào)其中另一時(shí)，控制各第一控制接點(diǎn)分別輸出第二測(cè)試信號(hào)至對(duì)應(yīng)的 周邊針腳。 此外，當(dāng)接收第一致能信號(hào)時(shí)，依序?qū)⑵渲幸坏谝豢刂平狱c(diǎn)設(shè)定為輸出邏輯高電 位信號(hào)以及邏輯低電位信號(hào)其中之一，而將其余各第一控制接點(diǎn)設(shè)定為輸出邏輯高電位信 號(hào)與邏輯低電位信號(hào)其中之另一。 在本發(fā)明的一實(shí)施例中，上述第二致能信號(hào)例如為讀取識(shí)別碼指令，而閃存模組 的輸出例如為識(shí)別碼。 基于上述，本發(fā)明可在快閃儲(chǔ)存裝置出廠之前，先檢查各個(gè)周邊針腳的輸出是否 有誤，以指出有問(wèn)題的針腳。據(jù)此，可預(yù)先篩選出有問(wèn)題的電路，避免浪費(fèi)測(cè)試時(shí)間，進(jìn)而將 問(wèn)題回報(bào)至封測(cè)廠以改善制程。


為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下結(jié)合附圖對(duì)本發(fā)明的具 體實(shí)施方式作詳細(xì)說(shuō)明，其中 圖1A是依照本發(fā)明一實(shí)施例的測(cè)試系統(tǒng)的方塊圖。
圖IB是依照本發(fā)明一實(shí)施例所繪示的測(cè)試系統(tǒng)的信號(hào)傳送的示意圖。 圖1C是依照本發(fā)明另一實(shí)施例的測(cè)試系統(tǒng)的方塊圖。 圖2是依照本發(fā)明一實(shí)施例的測(cè)試方法的流程圖。 圖3是依照本發(fā)明另一實(shí)施例的測(cè)試方法的流程圖。
主要元件符號(hào)說(shuō)明 101、102、103、104、105 :周邊針腳106測(cè)試針腳110快閃儲(chǔ)存裝置120閃存模組130控制器140指令儲(chǔ)存模組150測(cè)試裝置160信號(hào)轉(zhuǎn)換裝置121第四閃存接口131第一閃存接口132第二閃存接口133閃存控制模組151第三閃存接口 S205 S220 :本發(fā)明一實(shí)施例的測(cè)試方法各步驟
S305 S370 :本發(fā)明另一實(shí)施例的測(cè)試方法各步驟
具體實(shí)施例方式
圖1A是依照本發(fā)明一實(shí)施例的測(cè)試系統(tǒng)的方塊圖。請(qǐng)參照?qǐng)DIA，此測(cè)試系統(tǒng)包括 快閃儲(chǔ)存裝置110與測(cè)試裝置150，以利用測(cè)試裝置150來(lái)測(cè)試快閃儲(chǔ)存裝置110的內(nèi)部封 裝的正確性。 快閃儲(chǔ)存裝置110中包括多個(gè)周邊針腳101 105、測(cè)試針腳106、閃存模組120、 控制器130以及指令儲(chǔ)存模組140?？扉W儲(chǔ)存裝置110為在同一封裝(package)內(nèi)具有包含 一控制器的多個(gè)管芯(die)的儲(chǔ)存元件，在本實(shí)施例中，快閃儲(chǔ)存裝置110例如為L(zhǎng)BA-NAND 型(LBA， Logical Block Addressing,邏輯區(qū)塊地址)閃存產(chǎn)品，但不以此為限。
在本實(shí)施例中，快閃儲(chǔ)存裝置110的控制器130具有至少兩個(gè)閃存接口以分別與 測(cè)試裝置150以及閃存模組120電性連接。圖IB是依照本發(fā)明一實(shí)施例所繪示的測(cè)試系統(tǒng) 的信號(hào)傳送的示意圖。請(qǐng)參照?qǐng)D1B，控制器130具有第一閃存接口 131、第二閃存接口 132 以及閃存控制模組133。第一閃存接口 131用以與一外界裝置(如主機(jī)或測(cè)試裝置150)電 連接。在此，第一閃存接口 131是與測(cè)試裝置150中的第三閃存接口 151電連接。而第二 閃存接口 132用以與閃存模組120的第四閃存接口 121電連接。
上述第一閃存接口 131與第二閃存接口 132皆支持閃存接口信號(hào)。閃存接口信號(hào) 包含控制信號(hào)、資料輸出入信號(hào)10以及芯片狀態(tài)信號(hào)R/B。其中，控制信號(hào)包括芯片致能信 號(hào)/CE、命令閂鎖信號(hào)/CLE、地址閂鎖信號(hào)/ALE、資料讀取控制信號(hào)/RE、資料寫(xiě)入控制信號(hào) /WE以及資料寫(xiě)入保護(hù)信號(hào)/WP。而閃存控制模組133即是用以在第一閃存接口 131與第 二閃存接口 132之間控制信號(hào)的傳送。 返回圖1A，在本實(shí)施例中，閃存模組120、控制器130以及指令儲(chǔ)存模組140是封 裝在單一芯片中，該封裝標(biāo)準(zhǔn)如基板陣列矩陣封裝(Land Grid Array, LGA)，薄型小尺寸封 裝(Thin Small Out-Line Package,TSOP)或芯片直接封裝(Chip on Board,COB)，但不以 此為限。 而控制器130具有測(cè)試接點(diǎn)a、第一控制接點(diǎn)bl b5以及第二控制接點(diǎn)cl c5， 閃存模組120具有模組接點(diǎn)dl d5。其中，測(cè)試接點(diǎn)a、第一控制接點(diǎn)bl b5為第一閃 存接口 131上的接點(diǎn)，第二控制接點(diǎn)cl c5為第二閃存接口 132上的接點(diǎn)，而模組接點(diǎn) dl d5為第四閃存接口 121上的接點(diǎn)。上述測(cè)試針腳106電性連接至控制器130的測(cè)試 接點(diǎn)a，周邊針腳101 105與控制器的第一控制接點(diǎn)bl b5分別具有一連接關(guān)系，第二 控制接點(diǎn)cl c5則與模組接點(diǎn)dl d5分別具有另一連接關(guān)系。 指令儲(chǔ)存模組140電性連接至控制器130，用來(lái)儲(chǔ)存多個(gè)可由控制器130執(zhí)行的 機(jī)器指令，以完成多個(gè)測(cè)試步驟。在本實(shí)施例中，指令儲(chǔ)存模組140例如為開(kāi)機(jī)只讀存儲(chǔ)器 (Boot ROM)，并且可設(shè)置于控制器130中。 在本實(shí)施例中，為了方便說(shuō)明，在快閃儲(chǔ)存裝置110中僅繪制周邊針腳101、102、 103、104與105與測(cè)試針腳106，但各針腳的數(shù)目可視需求而增減，不應(yīng)以此為限。在此，快 閃儲(chǔ)存裝置110利用測(cè)試針腳106接收測(cè)試裝置150所發(fā)送的致能信號(hào)，借以控制周邊針 腳101 105的輸出。 另一方面，測(cè)試裝置150電性連接控制器130的周邊針腳101 105與測(cè)試針腳 106，以接收周邊針腳101 105的輸出，并且傳送致能信號(hào)至測(cè)試針腳106。
而在另一實(shí)施例中，測(cè)試系統(tǒng)更可利用一信號(hào)轉(zhuǎn)換器將快閃儲(chǔ)存裝置110的周邊 針腳101 105所輸出的信號(hào)傳送給測(cè)試裝置150，使得測(cè)試裝置150可以使用最少的針腳 來(lái)讀取快閃儲(chǔ)存裝置110的全部周邊針腳101 105的輸出。 舉例來(lái)說(shuō)，圖1C是依照本發(fā)明另一實(shí)施例的測(cè)試系統(tǒng)的方塊圖。請(qǐng)參照?qǐng)D1C，信 號(hào)轉(zhuǎn)換器160具有多個(gè)輸入端與至少一個(gè)輸出端。在此是利用信號(hào)轉(zhuǎn)換器160的輸入端分 別耦接至快閃儲(chǔ)存裝置110的周邊針腳101 105，并利用信號(hào)轉(zhuǎn)換器160的輸出端耦接至 測(cè)試裝置150。如此一來(lái)測(cè)試裝置150便可以使用最少的針腳來(lái)讀取周邊針腳101 105 的輸出。 在此，信號(hào)轉(zhuǎn)換器160是利用并行信號(hào)方式來(lái)接收快閃儲(chǔ)存裝置110的周邊針腳 101 105的信號(hào)，之后，經(jīng)由一資料編輯單元(圖未示)，如并行轉(zhuǎn)串行單元，將這些信號(hào) 轉(zhuǎn)換為一串行資料流，再經(jīng)由串行總線接口，如SPI總線(Serial Peripheral Interface Bus)或I2C總線(Inter-Integrated Circuit)，而以串行信號(hào)方式輸出。在本實(shí)施例中串 行總線是I2C總線。另外，值得說(shuō)明的是，資料編輯單元亦可利用其他的編碼方式或演算法 來(lái)減少信號(hào)轉(zhuǎn)換器160的輸出端腳位數(shù)。 據(jù)此，倘若測(cè)試裝置150原本需要5個(gè)針腳以接收快閃儲(chǔ)存裝置110的周邊針
9腳101 105的信號(hào)，經(jīng)由信號(hào)轉(zhuǎn)換器160的處理，測(cè)試裝置150將只需要一個(gè)串行資料 (Serial Data，SDA)針腳即可接收周邊針腳101 105的信號(hào)，以及一個(gè)串行脈沖(Serial Clock, SCL)針腳用以接收時(shí)脈信號(hào)。在此，圖IB的測(cè)試系統(tǒng)其余各構(gòu)件的功能與上述圖 1A的測(cè)試系統(tǒng)相同，不再贅述。 相對(duì)于前述的測(cè)試系統(tǒng)，本發(fā)明亦提供對(duì)應(yīng)的測(cè)試方法，以下則搭配上述測(cè)試系 統(tǒng)中的各個(gè)構(gòu)件，再舉一實(shí)施例詳細(xì)說(shuō)明。圖2是依照本發(fā)明一實(shí)施例的測(cè)試方法的流程 圖。請(qǐng)同時(shí)參照?qǐng)D1A與圖2，在本實(shí)施例中，例如是以程序語(yǔ)言來(lái)撰寫(xiě)相關(guān)的機(jī)器指令，并 且將這些機(jī)器指令儲(chǔ)存于指令儲(chǔ)存模組140。當(dāng)快閃儲(chǔ)存裝置110開(kāi)始運(yùn)作時(shí)，控制器130 便可借由指令儲(chǔ)存模組140中的機(jī)器指令并搭配測(cè)試裝置150來(lái)執(zhí)行下述的測(cè)試流程。
首先，在步驟S205中，由測(cè)試裝置150透過(guò)測(cè)試針腳106傳送第一致能信號(hào)至測(cè) 試接點(diǎn)a。例如，當(dāng)測(cè)試裝置150連接至快閃儲(chǔ)存裝置110時(shí)，可先借由測(cè)試裝置150傳送 一組特定的信號(hào)將測(cè)試針腳106致能，使得測(cè)試針腳106得以接收測(cè)試裝置150所傳送的 致能信號(hào)。 接著，在步驟S210中，控制器130依據(jù)第一致能信號(hào)來(lái)控制第一控制接點(diǎn)bl b5分別輸出測(cè)試信號(hào)至對(duì)應(yīng)的周邊針腳101 105，并將輸出的測(cè)試信號(hào)傳送至測(cè)試裝置 150。 在此，當(dāng)控制器130監(jiān)測(cè)到測(cè)試針腳106接收第一致能信號(hào)時(shí)，便會(huì)執(zhí)行指令儲(chǔ)存 模組140中的機(jī)器指令，使得快閃儲(chǔ)存裝置110的周邊針腳101 105輸出對(duì)應(yīng)第一致能 信號(hào)的測(cè)試信號(hào)至測(cè)試裝置150。而測(cè)試裝置150中儲(chǔ)存有周邊針腳101 105對(duì)應(yīng)各種 致能信號(hào)所應(yīng)產(chǎn)生的預(yù)設(shè)資料。據(jù)此，測(cè)試裝置150便能夠驗(yàn)證自周邊針腳101 105所 接收的信號(hào)是否正確。 之后，如步驟S215所示，在測(cè)試裝置150中，借由接收周邊針腳101 105的信號(hào) 狀況，確認(rèn)第一控制接點(diǎn)bl b5與周邊針腳101 105之間的連接關(guān)系是否正確。也就 是說(shuō)，當(dāng)?shù)谝豢刂平狱c(diǎn)bl b5與周邊針腳101 105之間的連接關(guān)系正確時(shí)，其所輸出的 測(cè)試信號(hào)將會(huì)與測(cè)試裝置150中的預(yù)設(shè)資料相吻合。此時(shí)，往下執(zhí)行步驟S220。相反地，當(dāng) 第一控制接點(diǎn)bl b5與周邊針腳101 105之間的連接關(guān)系不正確時(shí)，其所輸出的測(cè)試 信號(hào)將會(huì)與預(yù)設(shè)資料不符。此時(shí)，整個(gè)測(cè)試流程將會(huì)結(jié)束，而測(cè)試裝置150更可以發(fā)出警示 訊息，以提示使用者第一控制接點(diǎn)bl b5與周邊針腳101 105之間的連接關(guān)系不正確。
在步驟S220中，當(dāng)測(cè)試裝置150驗(yàn)證第一控制接點(diǎn)bl b5與周邊針腳101 105之間的連接關(guān)系無(wú)誤時(shí)，透過(guò)測(cè)試針腳106傳送第二致能信號(hào)至測(cè)試接點(diǎn)a。
之后，如步驟S225所示，在控制器130中，依據(jù)第二致能信號(hào)，透過(guò)第二控制接點(diǎn) cl c5至少其中之一來(lái)接收快閃儲(chǔ)存裝置110的輸出，使得控制器130透過(guò)第一控制接點(diǎn) bl b5至少其中之一將閃存120的輸出傳送至測(cè)試裝置150，以驗(yàn)證第二控制接點(diǎn)cl c5與模組接點(diǎn)dl d5之間的連接關(guān)系是否正確。 值得一提的是，第一致能信號(hào)例如為邏輯低電位信號(hào)、邏輯高電位信號(hào)或時(shí)脈信 號(hào)。當(dāng)?shù)谝恢履苄盘?hào)為邏輯低電位信號(hào)時(shí)，周邊針腳101 105會(huì)輸出第一組測(cè)試信號(hào)。當(dāng) 致能信號(hào)為邏輯高電位信號(hào)時(shí)，周邊針腳101 105則輸出第二組測(cè)試信號(hào)(例如將第一 組測(cè)試信號(hào)反向以做為第二組測(cè)試信號(hào))。當(dāng)?shù)谝恢履苄盘?hào)為時(shí)脈信號(hào)時(shí)，則其中一個(gè)周邊 針腳將輸出邏輯高電位信號(hào)與邏輯低電位信號(hào)其中之一，而其余各周邊針腳則會(huì)輸出邏輯高電位信號(hào)與邏輯低電位信號(hào)其中之另一。 下面便以邏輯低電位信號(hào)、邏輯高電位信號(hào)與時(shí)脈信號(hào)為例，再舉一實(shí)施例來(lái)詳 加說(shuō)明本發(fā)明的測(cè)試方法。圖3是依照本發(fā)明另一實(shí)施例的測(cè)試方法的流程圖。請(qǐng)同時(shí)參 照?qǐng)D1A與圖3，首先，在步驟S305中，由測(cè)試裝置150傳送邏輯低電位信號(hào)至測(cè)試針腳106。 當(dāng)控制器130透過(guò)測(cè)試接點(diǎn)a接收到邏輯低電位信號(hào)時(shí)，如步驟S310所示，控制器130會(huì) 控制第一控制接點(diǎn)bl b5輸出第一組測(cè)試信號(hào)，并透過(guò)周邊針腳101 105將這些測(cè)試 信號(hào)傳送至測(cè)試裝置150。 之后，在步驟S315中，測(cè)試裝置150驗(yàn)證第一組測(cè)試信號(hào)是否符合預(yù)設(shè)資料。當(dāng) 第一組測(cè)試信號(hào)驗(yàn)證無(wú)誤時(shí)，如步驟S320所示，測(cè)試裝置150傳送邏輯高電位信號(hào)至測(cè)試 針腳106。反之，當(dāng)?shù)谝唤M測(cè)試信號(hào)其中之一不符合預(yù)設(shè)資料時(shí)，執(zhí)行步驟S370，提示錯(cuò)誤 訊息。 舉例來(lái)說(shuō)，假設(shè)周邊針腳101 105應(yīng)該要輸出的測(cè)試信號(hào)依次為1、0、1、0、1。倘 若周邊針腳101 105的輸出亦為1、0、1、0、1時(shí)，即可往下執(zhí)行步驟S320。倘若周邊針腳 101 105的輸出為1、1、0、0、1時(shí)，即表示周邊針腳102、103為有誤，而推測(cè)周邊針腳102、 103與相對(duì)應(yīng)的第一控制接點(diǎn)b2， b3間的線路布設(shè)可能有誤，如開(kāi)路、短路或連結(jié)錯(cuò)誤。
接著，當(dāng)控制器130透過(guò)測(cè)試接點(diǎn)a而接收到邏輯高電位信號(hào)時(shí)，如步驟S325所 示，控制器130會(huì)控制第一控制接點(diǎn)bl b5輸出第二組測(cè)試信號(hào)，并透過(guò)周邊針腳101 105將第二組測(cè)試信號(hào)傳送至測(cè)試裝置150。也就是說(shuō)，當(dāng)測(cè)試裝置150驗(yàn)證周邊針腳 101 105輸出的第一組測(cè)試信號(hào)無(wú)誤時(shí)，便會(huì)將測(cè)試針腳106的電位拉高至邏輯高電位， 使得周邊針腳101 105輸出第二組測(cè)試信號(hào)。在此，第二組測(cè)試信號(hào)為第一組測(cè)試信號(hào) 的反向信號(hào)。 之后，如步驟S330所示，測(cè)試裝置150驗(yàn)證第二組測(cè)試信號(hào)。當(dāng)?shù)诙M測(cè)試信號(hào) 驗(yàn)證無(wú)誤時(shí)，如步驟S335所示，測(cè)試裝置150傳送時(shí)脈信號(hào)至測(cè)試針腳106。反之，當(dāng)?shù)诙?組測(cè)試信號(hào)其中之一驗(yàn)證有誤時(shí)，執(zhí)行步驟S370，提示錯(cuò)誤訊息。 舉例來(lái)說(shuō)，假設(shè)周邊針腳101 105應(yīng)該要輸出的第二組測(cè)試信號(hào)依次為0、1、0、 1、0。倘若周邊針腳101 105的輸出亦為0、1、0、1、0時(shí)，即可往下執(zhí)行步驟S335。倘若 周邊針腳101 105的輸出為0、0、0、1、0時(shí)，即表示周邊針腳102為有誤，而推測(cè)周邊針腳 102與相對(duì)應(yīng)的第一控制接點(diǎn)b2間的線路布設(shè)可能有誤，如開(kāi)路、短路或連結(jié)錯(cuò)誤。
接著，當(dāng)控制器130透過(guò)測(cè)試接點(diǎn)a而接收到時(shí)脈信號(hào)時(shí)，快閃儲(chǔ)存裝置110會(huì)進(jìn) 入循序測(cè)試模式。如步驟S340所示，控制器130會(huì)依序控制其中一個(gè)第一控制接點(diǎn)輸出邏 輯高電位信號(hào)，而其余第一控制接點(diǎn)輸出邏輯低電位信號(hào)，以傳送第三組測(cè)試信號(hào)至測(cè)試 裝置150。例如，先將第一控制接點(diǎn)bl設(shè)定為l，其余第一控制接點(diǎn)b2 b5設(shè)定為0。接 著，將第一控制接點(diǎn)b2設(shè)定為l，其余第一控制接點(diǎn)bl、b3 b5設(shè)定為0，以此類(lèi)推。
之后，如步驟S345所示，測(cè)試裝置150驗(yàn)證周邊針腳101 105所輸出的第三組 測(cè)試信號(hào)。當(dāng)?shù)谌M測(cè)試信號(hào)驗(yàn)證無(wú)誤時(shí)，執(zhí)行步驟S350 ;反之，當(dāng)?shù)谌M測(cè)試信號(hào)其中之 一驗(yàn)證有誤時(shí)，執(zhí)行步驟S370，提示錯(cuò)誤訊息。例如，倘若應(yīng)該出現(xiàn)l的周邊針腳，其狀態(tài)沒(méi) 有為l，則此周邊針腳可能發(fā)生短路或是與其他周邊針腳發(fā)生短路。另外，若周邊針腳的狀 態(tài)有一個(gè)以上的l，則可能發(fā)生各周邊針腳彼此短路的狀態(tài)。 舉例來(lái)說(shuō)，假設(shè)周邊針腳101 105應(yīng)該要輸出的第三組測(cè)試信號(hào)依次為0、0、0、0、1。倘若周邊針腳101 105的輸出亦為0、0、0、0、1時(shí)，即可往下執(zhí)行步驟S350。倘若周 邊針腳101 105的輸出為0、0、0、1、1時(shí)，即表示周邊針腳104、105可能為短路。
此外，在上述步驟S345驗(yàn)證無(wú)誤之后，可再將第一控制接點(diǎn)bl b5所輸出的信 號(hào)全部反向再驗(yàn)證一次。也就是，將其中一個(gè)第一控制接點(diǎn)設(shè)定為O，其余第一控制接點(diǎn)設(shè) 定為l，直到所有第一控制接點(diǎn)皆測(cè)試結(jié)束為止。在其他實(shí)施例中，當(dāng)控制器130接收到時(shí) 脈信號(hào)時(shí)，亦可先將其中一個(gè)第一控制接點(diǎn)設(shè)定為O，其余第一控制接點(diǎn)設(shè)定為l，之后視 情況決定是否將第一控制接點(diǎn)bl b5全部反向再驗(yàn)證一次。 當(dāng)以上測(cè)試流程皆執(zhí)行完畢之后，便可確定快閃儲(chǔ)存裝置110中的控制器130與 周邊針腳101 105的布設(shè)及信號(hào)傳輸無(wú)誤。也就是控制器130的第一控制接點(diǎn)bl b5 與周邊針腳101 105之間的連接關(guān)系無(wú)誤。 接著，如步驟S350所示，測(cè)試裝置150會(huì)傳送一讀取識(shí)別碼指令(例如，Read Flash ID)至快閃儲(chǔ)存裝置IIO。在此，控制器130透過(guò)測(cè)試接點(diǎn)a接收到讀取識(shí)別碼指令 之后，會(huì)透過(guò)第二控制接點(diǎn)cl c5至少其中之一通知閃存模組120。而閃存模組120即會(huì) 透過(guò)模組接點(diǎn)dl d5至少其中之一回傳一識(shí)別碼至控制器130。 之后，在步驟S355中，控制器130便會(huì)透過(guò)周邊針腳101 105來(lái)傳送閃存模組 120的識(shí)別碼至測(cè)試裝置150。然后，在步驟S360中，測(cè)試裝置150驗(yàn)證識(shí)別碼是否正確， 以確定閃存模組120的模組接點(diǎn)dl d5與控制器130的第二控制接點(diǎn)cl c5之間的連 接關(guān)系是否有誤。例如，在本實(shí)施例中，控制器130會(huì)于接收到讀取識(shí)別碼指令后至閃存模 組120 —預(yù)定地址讀取閃存模組120的識(shí)別碼，并經(jīng)由模組接點(diǎn)dl d5并行輸出至控制 器130的第二控制接點(diǎn)cl c5。 若識(shí)別碼驗(yàn)證正確，則代表模組接點(diǎn)dl d5與第二控制接點(diǎn)cl c5之間的連 接正確。之后，如步驟S365所示，測(cè)試裝置150將快閃儲(chǔ)存裝置110斷電重開(kāi)，以使快閃儲(chǔ) 存裝置110進(jìn)入正常模式。相反地，若識(shí)別碼驗(yàn)證失敗，則代表閃存模組120與控制器130 之間的連接有誤，執(zhí)行步驟370，提示錯(cuò)誤訊息。 其中，值得說(shuō)明的是，在另一實(shí)施例，控制器130于接收到第二致能信號(hào)后，會(huì)讀 取閃存模組120 —特定地址的資料，并透過(guò)至少一模組接點(diǎn)dl d5傳送到至少一第二控 制接點(diǎn)cl c5，再由控制器130將接收的信息與一預(yù)定資料做比對(duì)。此外，第二致能信號(hào) 亦可致能控制器130讀取閃存模組120的多筆測(cè)試資料，并分別比與一相對(duì)應(yīng)的預(yù)設(shè)資料 比對(duì)，用以驗(yàn)證第二控制接點(diǎn)cl c5與模組接點(diǎn)dl d5之間的連接關(guān)系是否正確。
另外，在測(cè)試裝置150驗(yàn)證信號(hào)無(wú)誤之后，測(cè)試裝置150更可傳送一第三致能信號(hào) 至測(cè)試針腳106，使得控制器130對(duì)測(cè)試針腳106所接收的信號(hào)不再做處理(ignore)。例 如，控制器130在接到第三致能信號(hào)后，便宣告不對(duì)測(cè)試針腳106的信號(hào)作動(dòng)，使得控制器 130禁能測(cè)試針腳106，以避免在日后使用時(shí)產(chǎn)生誤動(dòng)作。 綜上所述，本發(fā)明是經(jīng)由測(cè)試裝置與快閃儲(chǔ)存裝置的互動(dòng)，透過(guò)測(cè)試裝置來(lái)讀取 快閃儲(chǔ)存裝置的周邊針腳的狀態(tài)并快速分析。據(jù)此，可預(yù)先篩選有問(wèn)題與沒(méi)有問(wèn)題的電路， 以節(jié)省測(cè)試時(shí)間。并且，可確實(shí)找到發(fā)生錯(cuò)誤的位置，進(jìn)而將問(wèn)題回報(bào)至封測(cè)廠以改善制 程。另外，利用信號(hào)轉(zhuǎn)換裝置，使得測(cè)試裝置利用最少的針腳即可以檢測(cè)快閃儲(chǔ)存裝置所有 的針腳，借以節(jié)省測(cè)試裝置的針腳。 雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技
12術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的修改和完善，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求書(shū)所界定的為準(zhǔn)。
權(quán)利要求
一種快閃儲(chǔ)存裝置的測(cè)試方法，其中該快閃儲(chǔ)存裝置包括至少一測(cè)試針腳、多個(gè)周邊針腳、一控制器與一閃存模組，其中，該測(cè)試針腳電性連接至該控制器的一測(cè)試接點(diǎn)，該些周邊針腳與該控制器的多個(gè)第一控制接點(diǎn)分別具有一連接關(guān)系，且該控制器的多個(gè)第二控制接點(diǎn)與該閃存模組的多個(gè)模組接點(diǎn)分別具有另一連接關(guān)系，而該測(cè)試方法包括在該控制器中，透過(guò)該測(cè)試接點(diǎn)接收到由該測(cè)試針腳所傳送的一第一致能信號(hào)；依據(jù)該第一致能信號(hào)，控制該些第一控制接點(diǎn)分別輸出多個(gè)測(cè)試信號(hào)至該些周邊針腳，以借由該些周邊針腳所接收的信號(hào)狀況驗(yàn)證該些第一控制接點(diǎn)與該些周邊針腳之間的連接關(guān)系是否正確；當(dāng)該些第一控制接點(diǎn)與該些周邊針腳之間的連接關(guān)系無(wú)誤時(shí)，在該控制器中，透過(guò)該測(cè)試接點(diǎn)接收到由該測(cè)試針腳所傳送的一第二致能信號(hào)；以及依據(jù)該第二致能信號(hào)，透過(guò)該些第二控制接點(diǎn)接收該閃存模組的輸出，之后再透過(guò)該些第一控制接點(diǎn)至少其中之一傳送該閃存模組的輸出至對(duì)應(yīng)的周邊針腳，以借由該閃存模組的輸出來(lái)驗(yàn)證該些第二控制接點(diǎn)與該些模組接點(diǎn)之間的連接關(guān)系是否正確。
2. 如權(quán)利要求1所述的測(cè)試方法，其特征在于，該第一致能信號(hào)為一邏輯低電位信號(hào)、 一邏輯高電位信號(hào)以及一時(shí)脈信號(hào)其中之一。
3. 如權(quán)利要求2所述的測(cè)試方法，其特征在于，依據(jù)該第一致能信號(hào)，控制該些第一控 制接點(diǎn)分別輸出該些測(cè)試信號(hào)至該些周邊針腳的步驟，包括當(dāng)該第一致能信號(hào)為該邏輯低電位信號(hào)與該邏輯高電位信號(hào)其中之一時(shí)，控制該些第 一控制接點(diǎn)分別輸出多個(gè)第一測(cè)試信號(hào)至該些周邊針腳；以及當(dāng)該第一致能信號(hào)為該邏輯低電位信號(hào)與該邏輯高電位信號(hào)其中之另一時(shí)，控制該些 第一控制接點(diǎn)分別輸出多個(gè)第二測(cè)試信號(hào)至該些周邊針腳，其中該些第二測(cè)試信號(hào)為該些 第一測(cè)試信號(hào)的反向。
4. 如權(quán)利要求2所述的測(cè)試方法，其特征在于，依據(jù)該第一致能信號(hào)，控制該些第一控 制接點(diǎn)分別輸出該些測(cè)試信號(hào)至該些周邊針腳的步驟，包括當(dāng)接收該第一致能信號(hào)時(shí)，依序?qū)⒃撔┑谝豢刂平狱c(diǎn)其中之一設(shè)定為輸出一邏輯高電 位信號(hào)與一邏輯低電位信號(hào)其中之一，而將其余第一控制接點(diǎn)分別設(shè)定為輸出該邏輯高電 位信號(hào)與該邏輯低電位信號(hào)其中之另一。
5. 如權(quán)利要求1所述的測(cè)試方法，其特征在于，該第二致能信號(hào)為一讀取識(shí)別碼指令， 而該閃存模組的輸出為一識(shí)別碼。
6. 如權(quán)利要求1所述的測(cè)試方法，其特征在于，更包括 禁能該測(cè)試針腳。
7. —種快閃儲(chǔ)存裝置的測(cè)試方法，適用于一測(cè)試系統(tǒng)，該測(cè)試系統(tǒng)包括一測(cè)試裝置與 該快閃儲(chǔ)存裝置，其中該快閃儲(chǔ)存裝置包括至少一測(cè)試針腳、多個(gè)周邊針腳、一控制器與一 閃存模組，其中，該些周邊針腳電性連接至該測(cè)試裝置，該測(cè)試針腳電性連接至該控制器的 一測(cè)試接點(diǎn)，該些周邊針腳與該控制器的多個(gè)第一控制接點(diǎn)分別具有一連接關(guān)系，且該控 制器的多個(gè)第二控制接點(diǎn)與該閃存模組的多個(gè)模組接點(diǎn)分別具有另一連接關(guān)系，而該測(cè)試 方法包括由該測(cè)試裝置透過(guò)該測(cè)試針腳傳送一第一致能信號(hào)至該測(cè)試接點(diǎn)；在該控制器中，依據(jù)該第一致能信號(hào)，控制該些第一控制接點(diǎn)分別輸出多個(gè)測(cè)試信號(hào)至該些周邊針腳；在該測(cè)試裝置中，借由接收該些周邊針腳所接收的信號(hào)狀況確認(rèn)該些第一控制接點(diǎn)與 該些周邊針腳之間的連接關(guān)系是否正確；當(dāng)該測(cè)試裝置驗(yàn)證該些第一控制接點(diǎn)與該些周邊針腳之間的連接關(guān)系無(wú)誤時(shí)，透過(guò)該 測(cè)試針腳傳送一第二致能信號(hào)至該測(cè)試接點(diǎn)；以及在該控制器中，依據(jù)該第二致能信號(hào)，透過(guò)該些第二控制接點(diǎn)接收該閃存模組的輸出， 之后再透過(guò)該些第一控制接點(diǎn)至少其中之一傳送該閃存模組的輸出至對(duì)應(yīng)的周邊針腳，以 借由該閃存模組的輸出來(lái)驗(yàn)證該些第二控制接點(diǎn)與該些模組接點(diǎn)之間的連接關(guān)系是否正 確。
8. 如權(quán)利要求7所述的測(cè)試方法，其特征在于，該第一致能信號(hào)為一邏輯低電位信號(hào)、 一邏輯高電位信號(hào)以及一時(shí)脈信號(hào)其中之一。
9. 如權(quán)利要求8所述的測(cè)試方法，其特征在于，在該控制器中，依據(jù)該第一致能信號(hào)， 控制該些第一控制接點(diǎn)分別輸出多個(gè)測(cè)試信號(hào)至該些周邊針腳的步驟，包括當(dāng)該第一致能信號(hào)為該邏輯低電位信號(hào)以及該邏輯高電位信號(hào)其中之一時(shí)，控制該些 第一控制接點(diǎn)分別輸出多個(gè)第一測(cè)試信號(hào)至該些周邊針腳；以及當(dāng)該第一致能信號(hào)為該邏輯低電位信號(hào)以及該邏輯高電位信號(hào)其中之另一時(shí)，控制該 些第一控制接點(diǎn)分別輸出多個(gè)第二測(cè)試信號(hào)至該些周邊針腳，其中該些第二測(cè)試信號(hào)為該 些第一測(cè)試信號(hào)的反向。
10. 如權(quán)利要求8所述的測(cè)試方法，其特征在于，在該控制器中，依據(jù)該第一致能信號(hào)， 控制該些第一控制接點(diǎn)分別輸出多個(gè)測(cè)試信號(hào)至該些周邊針腳的步驟，包括當(dāng)接收該第一致能信號(hào)時(shí)，依序?qū)⒃撔┑谝豢刂平狱c(diǎn)其中之一設(shè)定為輸出一邏輯高電 位信號(hào)與一邏輯低電位信號(hào)其中之一，而將其余第一控制接點(diǎn)設(shè)定為輸出該邏輯高電位信 號(hào)與該邏輯低電位信號(hào)其中之另一。
11. 如權(quán)利要求7所述的測(cè)試方法，其特征在于，該第二致能信號(hào)為一讀取識(shí)別碼指 令，而該閃存模組的輸出為一識(shí)別碼。
12. 如權(quán)利要求7所述的測(cè)試方法，其特征在于，當(dāng)該測(cè)試裝置驗(yàn)證該閃存模組的輸出 無(wú)誤之后，更包括在該測(cè)試裝置中，借由該些周邊針腳至少其中一傳送一第三致能信號(hào)至該控制器對(duì)應(yīng) 的第一控制接點(diǎn)，以使該控制器對(duì)該測(cè)試針腳所接收的信號(hào)不再做處理。
13. —種快閃儲(chǔ)存裝置，包括 多個(gè)周邊針腳； 至少一測(cè)試針腳；一控制器，具有一測(cè)試接點(diǎn)、多個(gè)第一控制接點(diǎn)與多個(gè)第二控制接點(diǎn)，其中該測(cè)試接點(diǎn) 電性連接至該測(cè)試針腳，而該些第一控制接點(diǎn)與該些周邊針腳分別具有一連接關(guān)系；一閃存模組，具有多個(gè)模組接點(diǎn)，該些模組接點(diǎn)與該些第二控制接點(diǎn)分別具有另一連 接關(guān)系；以及一指令儲(chǔ)存模組，電性連接至該控制器，儲(chǔ)存多個(gè)可由該控制器執(zhí)行的機(jī)器指令，以完 成多個(gè)測(cè)試步驟，該測(cè)試步驟包括當(dāng)該控制器接收一第一致能信號(hào)時(shí)，該控制器會(huì)依據(jù)該第一致能信號(hào)來(lái)控制該些第一控制接點(diǎn)分別輸出至少一個(gè)測(cè)試信號(hào)至該些周邊針腳，以借由該些測(cè)試信號(hào)驗(yàn)證該些第一 控制接點(diǎn)與該些周邊針腳之間的連接關(guān)系是否正確。
14. 如權(quán)利要求13所述的快閃儲(chǔ)存裝置，其特征在于，該些測(cè)試步驟更包含依據(jù)接收 的一第二致能信號(hào)，控制器控制該閃存模組的輸出，借此，透過(guò)該些第一控制接點(diǎn)至少其中 之一傳送該閃存模組的輸出至對(duì)應(yīng)的周邊針腳，并借由周邊針腳的接收狀況來(lái)驗(yàn)證該些第 二控制接點(diǎn)與該些模組接點(diǎn)之間的連接關(guān)系是否正確。
15. 如權(quán)利要求13所述的快閃儲(chǔ)存裝置，其特征在于，該些測(cè)試步驟更包含當(dāng)該控制 器接收一第三致能信號(hào)時(shí)，對(duì)該測(cè)試針腳所接收的信號(hào)不再做處理。
16. 如權(quán)利要求13所述的快閃儲(chǔ)存裝置，其特征在于，該指令儲(chǔ)存模組為一開(kāi)機(jī)只讀存儲(chǔ)器。
17. 如權(quán)利要求13所述的快閃儲(chǔ)存裝置，其特征在于，當(dāng)該第一致能信號(hào)為一邏輯低 電位信號(hào)與一邏輯高電位信號(hào)其中之一時(shí)，該控制器控制該些第一控制接點(diǎn)分別輸出多個(gè) 第一測(cè)試信號(hào)至該些周邊針腳，當(dāng)該第一致能信號(hào)為一該邏輯低電位信號(hào)與該邏輯高電位 信號(hào)其中之另一時(shí)，該控制器控制該些第一控制接點(diǎn)分別輸出多個(gè)第二測(cè)試信號(hào)至該些周 邊針腳，其中該些第二測(cè)試信號(hào)為該些第一測(cè)試信號(hào)的反向；當(dāng)該第一致能信號(hào)為一時(shí)脈 信號(hào)時(shí)，依序?qū)⒃撔┑谝豢刂平狱c(diǎn)其中之一設(shè)定為輸出該邏輯高電位信號(hào)與該邏輯低電位 信號(hào)其中之一，而將其余第一控制接點(diǎn)分別設(shè)定為輸出該邏輯高電位信號(hào)與該邏輯低電位 信號(hào)其中之另一。
18. 如權(quán)利要求13所述的快閃儲(chǔ)存裝置，其特征在于，該控制器與該閃存模組封裝在 同一芯片中。
19. 如權(quán)利要求13所述的快閃儲(chǔ)存裝置，其特征在于，該控制器具有一第一閃存接口 及一第二閃存接口 ，其皆支持閃存接口信號(hào)。
20. 如權(quán)利要求19所述的快閃儲(chǔ)存裝置，其特征在于，該接口信號(hào)包含芯片致能信號(hào) /CE、命令閂鎖信號(hào)/CLE、地址閂鎖信號(hào)/ALE、資料讀取控制信號(hào)/RE、資料寫(xiě)入控制信號(hào)/ WE、資料寫(xiě)入保護(hù)信號(hào)/WP、芯片狀態(tài)信號(hào)R/B及多個(gè)資料輸出入信號(hào)10。
21. 如權(quán)利要求14所述的快閃儲(chǔ)存裝置，其特征在于，該控制器是于接收到第二致能 信號(hào)后至該閃存模組一預(yù)定地址讀取資料，并經(jīng)由至少一模組接點(diǎn)輸出至該控制器至少一 第二控制接點(diǎn)。
22. 如權(quán)利要求21所述的快閃儲(chǔ)存裝置，其特征在于，該控制器是至該閃存模組讀取 該閃存模組的識(shí)別碼，并經(jīng)由該模組接點(diǎn)并行輸出至該第二控制接點(diǎn)。
23. —種測(cè)試系統(tǒng)，包括 一快閃儲(chǔ)存裝置，包括 多個(gè)周邊針腳； 至少一測(cè)試針腳；一控制器，具有一測(cè)試接點(diǎn)、多個(gè)第一控制接點(diǎn)與多個(gè)第二控制接點(diǎn)，其中該測(cè)試接點(diǎn) 電性連接至該測(cè)試針腳，而該些第一控制點(diǎn)與該些周邊針腳分別具有一連接關(guān)系；一閃存模組，具有多個(gè)模組接點(diǎn)，該些模組接點(diǎn)與該些第二控制接點(diǎn)分別具有另一連 接關(guān)系；以及一指令儲(chǔ)存模組，電性連接至該控制器，儲(chǔ)存多個(gè)可由該控制器執(zhí)行的機(jī)器指令，以完成多個(gè)測(cè)試步驟；以及一測(cè)試裝置，電性連接至該些周邊針腳與該測(cè)試針腳；其中，當(dāng)該測(cè)試裝置透過(guò)該測(cè)試針腳傳送一第一致能信號(hào)至該測(cè)試接點(diǎn)時(shí)，該控制器 會(huì)執(zhí)行該些機(jī)器指令，以依據(jù)該第一致能信號(hào)，控制該些第一控制接點(diǎn)分別輸出多個(gè)測(cè)試 信號(hào)至該些周邊針腳，以在該測(cè)試裝置中，借由接收該些周邊針腳所接收的信號(hào)狀況號(hào)判 斷該些第一控制接點(diǎn)與該些周邊針腳之間的連接關(guān)系是否正確，并且，當(dāng)該測(cè)試裝置驗(yàn)證 該些第一控制接點(diǎn)與該些周邊針腳之間的連接關(guān)系無(wú)誤時(shí)，透過(guò)該測(cè)試針腳傳送一第二致 能信號(hào)至該測(cè)試接點(diǎn)，以在該控制器中，依據(jù)該第二致能信號(hào)，透過(guò)該些第二控制接點(diǎn)接收 該閃存模組的輸出，之后再透過(guò)該些第一控制接點(diǎn)至少其中之一傳送該閃存模組的輸出至 對(duì)應(yīng)的周邊針腳，以借由該閃存模組的輸出來(lái)驗(yàn)證該些第二控制接點(diǎn)與該些模組接點(diǎn)之間 的連接關(guān)系是否正確。
24. 如權(quán)利要求23所述的測(cè)試系統(tǒng)，其特征在于，該指令儲(chǔ)存模組為一開(kāi)機(jī)只讀存儲(chǔ)器。
25. 如權(quán)利要求23所述的測(cè)試系統(tǒng)，其特征在于，更包括一信號(hào)轉(zhuǎn)換器，具有多個(gè)輸入端與至少一輸出端，利用該些輸入端電性連接至該些周 邊針腳，而利用該輸出端電性連接至該測(cè)試裝置，其中，該信號(hào)轉(zhuǎn)換器會(huì)對(duì)這些輸入端所接 收的信號(hào)進(jìn)行重新編碼再由該輸出端輸出。
全文摘要
一種快閃儲(chǔ)存裝置及其測(cè)試方法與測(cè)試系統(tǒng)。在本發(fā)明中，測(cè)試系統(tǒng)包括測(cè)試裝置與快閃儲(chǔ)存裝置，并且快閃儲(chǔ)存裝置包括控制器、閃存模組、多個(gè)周邊針腳以及至少一個(gè)測(cè)試針腳?？扉W儲(chǔ)存裝置是透過(guò)測(cè)試針腳接收測(cè)試裝置所傳送的致能信號(hào)。接著，控制器依據(jù)致能信號(hào)，透過(guò)各周邊針腳輸出信號(hào)至測(cè)試裝置。最后，由測(cè)試裝置來(lái)驗(yàn)證周邊針腳所輸出的信號(hào)。
文檔編號(hào)G11C29/56GK101770814SQ200910002939
公開(kāi)日2010年7月7日 申請(qǐng)日期2009年1月5日 優(yōu)先權(quán)日2009年1月5日
發(fā)明者葉志剛, 陳本慧 申請(qǐng)人:群聯(lián)電子股份有限公司