專利名稱：偽靜態(tài)存儲器及其寫操作與刷新操作的控制方法
技術(shù)領(lǐng)域：
本發(fā)明 涉及存儲器處理的技術(shù)領(lǐng)域，特別是涉及一種可并行控制寫操作與刷新 操作的偽靜態(tài)存儲器及其控制方法，以及，一種可并行控制讀/寫操作與刷新操作的偽 靜態(tài)存儲器。
背景技術(shù)：
動態(tài)隨機存儲器(Dynamic Random-Access Memory，DRAM)是一種大容量的存 儲器，DRAM對存儲器陣列的晶體管要求很少(最少時單管就能實現(xiàn))，十分有利于降低 面積開銷，故隨著系統(tǒng)芯片尺寸的逐漸減小而被廣泛應(yīng)用。由于漏電造成DRAM的晶體 管只能將數(shù)據(jù)保持很短的時間，為了保持?jǐn)?shù)據(jù)，DRAM必須隔一段時間刷新(refresh) —
次。如果存儲單元沒有被刷新，存儲的信息/數(shù)據(jù)就會丟失。靜態(tài)存儲器(Static RandomAccess Memory，SRAM)是典型高速存儲器，公知的 是，DRAM的存取速度不如SRAM快。目前，隨著系統(tǒng)芯片的尺寸逐漸減小，對存儲 器所占面積的要求更加小，一種常用的方式為，利用DRAM的內(nèi)核，制造SRAM，也就 是偽靜態(tài)存儲器(偽SRAM)。即偽SRAM具有一個DRAM存儲器內(nèi)核和一個“SRAM 型”接口的存儲器件。偽SRAM內(nèi)部的DRAM架構(gòu)使它比傳統(tǒng)SRAM具有更多的長處， 例如體積更為輕巧，但是，由于它使用了 DRAM內(nèi)核，因而也需要進行周期性的刷新， 以便保存數(shù)據(jù)。所以同時帶來的問題就是刷新導(dǎo)致存取速度上不如真正的SRAM快?？?見，存取速度成為偽SRAM存儲器的發(fā)展瓶頸?？傊?，需要本領(lǐng)域技術(shù)人員迫切解決的一個技術(shù)問題就是如何能創(chuàng)造性地提 出一種偽靜態(tài)存儲器的并行刷新與讀/寫操作的機制，以提高偽SRAM的存取速度，進 而提高偽SRAM的工作效率。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種可控制寫操作與刷新操作的偽靜態(tài)存儲 器及其控制方法，以提高偽SRAM的存取速度，進而提高偽SRAM的工作效率。本發(fā)明還提供了一種可并行控制讀/寫操作與刷新操作的偽靜態(tài)存儲器，以進 一步提高偽SRAM的存取速度。為了解決上述問題，本發(fā)明公開了一種偽靜態(tài)存儲器，包括第一寄存器組、第 二寄存器組、寫操作緩沖器及寫操作標(biāo)志寄存器，其中，將需要寫入存儲器組的新數(shù)據(jù) 及對應(yīng)的存儲器組地址寫入第一寄存器組，以及，將寫操作緩沖器中已存的數(shù)據(jù)及對應(yīng) 的存儲器組地址寫入第二寄存器組；所述偽靜態(tài)存儲器還包括比較器，用于比較當(dāng)前寫操作所針對的存儲器組地址，與第二寄存器組中的存 儲器組地址，并輸出比較結(jié)果信號；控制電路，包括第一控制子模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作沖突時，把第一寄存器組中的數(shù)據(jù)寫入寫操作緩沖器、并行執(zhí)行刷新操作；以及，在寫操作 標(biāo)志寄存器的寫狀態(tài)信號為無效標(biāo)識信號時，將其置為有效標(biāo)識信號；
以及，在所述寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，并且比較器輸 出地址不同的比較結(jié)果信號時，將第二寄存器組中的數(shù)據(jù)寫入其指定的存儲器組中。
優(yōu)選的，所述控制電路還包括第二控制子模塊，用于在當(dāng)前時鐘周期寫操作與 刷新操作不沖突時，將第一寄存器組中的數(shù)據(jù)寫入當(dāng)前寫操作所針對的存儲器組、并行 執(zhí)行刷新操作；
以及，在寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，且比較器輸出地址 相同的比較結(jié)果信號時，將寫操作標(biāo)志寄存器的寫狀態(tài)信號置為無效標(biāo)識信號。
優(yōu)選的，所述第一寄存器組和第二寄存器組分別包括數(shù)據(jù)存儲部分與地址存儲 部分；所述寫操作緩沖器包括數(shù)據(jù)存儲部分與地址存儲部分，其數(shù)據(jù)存儲部分與存儲器 組的容量配置相同，地址存儲部分的空間依據(jù)存儲器組的個數(shù)確定；所述寫操作標(biāo)志寄 存器為單比特寄存器。
本發(fā)明實施例還公開了一種偽靜態(tài)存儲器的寫操作與刷新操作的控制方法，所 述偽靜態(tài)存儲器包括第一寄存器組、第二寄存器組、寫操作緩沖器及寫操作標(biāo)志寄存 器，所述的方法包括
進入當(dāng)前時鐘周期；
將需要寫入存儲器組的新數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第一寄存器組，以 及，將寫操作緩沖器中已存的數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第二寄存器組；
如果當(dāng)前時鐘周期寫操作與刷新操作沖突，則把第一寄存器組中的數(shù)據(jù)寫入寫 操作緩沖器、并行執(zhí)行刷新操作；以及，在寫操作標(biāo)志寄存器的寫狀態(tài)信號為無效標(biāo)識 信號時，將其置為有效標(biāo)識信號；
以及，在所述寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，并且當(dāng)前寫操 作所針對的存儲器組地址，與第二寄存器組中指定的存儲器組地址不同時，將第二寄存 器組中的數(shù)據(jù)寫入其指定的存儲器組中。
優(yōu)選的，所述的方法，還包括
在當(dāng)前時鐘周期寫操作與刷新操作不沖突時，將第一寄存器組中的數(shù)據(jù)寫入當(dāng) 前寫操作所針對的存儲器組、并行執(zhí)行刷新操作；
以及，在寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，且比較器當(dāng)前寫操 作所針對的存儲器組地址，與第二寄存器組中的存儲器組地址相同時，將寫操作標(biāo)志寄 存器的寫狀態(tài)信號置為無效標(biāo)識信號。
本發(fā)明實施例還公開了一種偽靜態(tài)存儲器，包括第一寄存器組、第二寄存器 組、寫操作緩沖器及寫操作標(biāo)志寄存器、讀操作緩沖器及讀操作標(biāo)志寄存器，其中，將 需要寫入存儲器組的新數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第一寄存器組，以及，將寫操作 緩沖器中已存的數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第二寄存器組；所述讀操作標(biāo)志寄存器 用于存儲標(biāo)識所述讀操作緩沖器中是否緩存有數(shù)據(jù)的讀狀態(tài)信號；
所述偽靜態(tài)存儲器還包括
比較器，包括第一比較子模塊和第二比較子模塊，所述第一比較子模塊用于比 較當(dāng)前讀操作所針對的存儲器組地址，與寫操作緩沖器中的存儲器組地址，并輸出第比較結(jié)果信號；所述第二比較子模塊用于比較當(dāng)前寫操作所針對的存儲器組地址，與第 二寄存器組中的存儲器組地址，并輸出第二比較結(jié)果信號；控制電路，包 括以下子模塊第一控制子模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作沖突時，把第一寄存 器組中的數(shù)據(jù)寫入寫操作緩沖器、并行執(zhí)行刷新操作；以及，在寫操作標(biāo)志寄存器的寫 狀態(tài)信號為無效標(biāo)識信號時，將其置為有效標(biāo)識信號；以及，在所述寫操作標(biāo)志寄存器 的寫狀態(tài)信號為有效標(biāo)識信號，并且比較器輸出地址不同的第二比較結(jié)果信號時，將第 二寄存器組中的數(shù)據(jù)寫入其指定的存儲器組地址中；第二控制子模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作不沖突時，將第一寄 存器組中的數(shù)據(jù)寫入當(dāng)前寫操作所針對的存儲器組、并行執(zhí)行刷新操作；以及，在寫操 作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，且比較器輸出地址相同的第二比較結(jié)果信 號時，將寫操作標(biāo)志寄存器的寫狀態(tài)信號置為無效標(biāo)識信號；第三控制子模塊，用于在當(dāng)前時鐘周期讀操作與刷新操作沖突時，依據(jù)所述讀 狀態(tài)信號、寫狀態(tài)信號及第一比較結(jié)果信號，控制進行以下操作從讀操作緩沖器或?qū)?操作緩沖器上執(zhí)行讀操作且并行執(zhí)行刷新操作；或者，從指定的存儲器組上執(zhí)行讀操 作，并將所讀取的數(shù)據(jù)緩存至讀操作緩沖器；第四控制子模塊，用于在當(dāng)前時鐘周期讀操作與刷新操作不沖突時，依據(jù)所述 寫狀態(tài)信號及第一比較結(jié)果信號，從寫操作緩沖器或指定的存儲器組上執(zhí)行讀操作且并 行執(zhí)行刷新操作。優(yōu)選的，所述讀狀態(tài)信號在讀操作緩沖器中緩存有數(shù)據(jù)時為1，在讀操作緩沖器 中沒有第一數(shù)據(jù)時為0;所述寫狀態(tài)信號的有效標(biāo)識信號為1，無效標(biāo)識信號為0;所述 比較器在比較地址相同時輸出的第一比較結(jié)果信號為1，在比較地址不同時輸出的第一比 較結(jié)果信號為0 ；所述第三控制子模塊包括第一單元，用于在第一預(yù)置條件下執(zhí)行從寫操作緩沖器上讀取數(shù)據(jù)且并行刷新 的操作；所述第一預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號及比較結(jié)果信號依次為111或 011 ；第二單元，用于在第二預(yù)置條件下執(zhí)行從讀操作緩沖器上讀取數(shù)據(jù)且并行刷新 的操作；所述第二預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號及比較結(jié)果信號依次為100、110 或 101 ；第三單元，用于在第三預(yù)置條件下執(zhí)行從指定的存儲器組上讀取數(shù)據(jù)，并將所 讀取的數(shù)據(jù)緩存至讀操作緩沖器的操作；所述第三預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號 及比較結(jié)果信號依次為000、010或001。優(yōu)選的，所述寫狀態(tài)信號的有效標(biāo)識信號為1，無效標(biāo)識信號為0;所述比較器 在比較地址相同時輸出的第一比較結(jié)果信號為1，在比較地址不同時輸出的第一比較結(jié)果 信號為0 ；所述第四控制子模塊包括第五單元，用于在第五預(yù)置條件下執(zhí)行從指定的存儲器組上讀取數(shù)據(jù)且并行執(zhí) 行刷新操作；所述第五預(yù)置條件為寫狀態(tài)信號及比較結(jié)果信號依次為01、00或10;第六單元，用于在第六預(yù)置條件下執(zhí)行從寫操作緩沖器上讀取數(shù)據(jù)且并行執(zhí)行 刷新操作；所述第六預(yù)置條件為寫狀態(tài)信號及比較結(jié)果信號依次為11。
優(yōu)選的，所述的偽靜態(tài)存儲器，還包括多路選擇器，與控制 電路相連，用于依據(jù)控制電路的選擇信號選擇輸出相應(yīng)的 數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點本發(fā)明中偽SRAM的寫操作和刷新操作可以同時進行，從而可以有效提高偽 SRAM的存取速度，進而提高偽SRAM的工作效率。具體而言，在本發(fā)明中通過新增第一寄存器組、第二寄存器組、寫操作緩沖器 及寫操作標(biāo)志寄存器；在當(dāng)前寫操作與刷新操作發(fā)生沖突時，執(zhí)行將第一寄存器組中的 數(shù)據(jù)寫入寫操作緩沖器、并行執(zhí)行刷新操作；以及，將寫操作標(biāo)志寄存器的寫狀態(tài)信號 改為有效標(biāo)識信號的操作；并在寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，并且 比較器輸出地址不同的比較結(jié)果信號時，進一步將第二寄存器組中的數(shù)據(jù)寫入其指定的 存儲器組中?？梢钥闯?，無論當(dāng)前時鐘周期寫操作與刷新操作是否沖突，本發(fā)明中的寫 入操作(包括置位操作)與刷新操作不是針對同一存儲器組的地址，所以可以并行操作， 從而有效提高偽SRAM的存取速度，進而提高偽SRAM的工作效率。而且本發(fā)明的結(jié)構(gòu) 簡單，并不會增加偽SRAM的面積。


圖1是本發(fā)明的一種用于控制寫操作與刷新操作的偽靜態(tài)存儲器的電路結(jié)構(gòu) 圖；圖2是圖1所示偽SRAM中各寄存器、緩沖器的容量結(jié)構(gòu)示意圖；圖3是本發(fā)明一種偽靜態(tài)存儲器的并行刷新與寫操作的控制方法實施例的流程 圖；圖4是本發(fā)明的一種用于控制讀/寫操作與刷新操作的偽靜態(tài)存儲器的電路結(jié)構(gòu) 圖；圖5是圖4所示偽SRAM中各寄存器、緩沖器的容量結(jié)構(gòu)示意圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和具體 實施方式對本發(fā)明作進一步詳細的說明。本專利發(fā)明人創(chuàng)造性地提出了通過使得寫操作與刷新操作并行的方式來提高存 取速度的構(gòu)思，并提出了一種全新的偽SRAM的設(shè)計，該偽SRAM具體可以包括第一寄存器組RegA;第二寄存器組RegB;寫操作緩沖器W_buf ；寫操作標(biāo)志寄存器W_tag ；將需要寫入存儲器組M_bank[i]的新數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第一寄存器 組RegA，以及，將寫操作緩沖中已存的數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第二寄 存器組RegB ；在實際中，該模塊可以置于控制電路Control circuit中；比較器Address Comparator,用于比較當(dāng)前寫操作所針對的存儲器組地址R/W_adr,與第二寄存器組RegB中的存儲器組地址，并輸出比較結(jié)果信號；
控制電路Control circuit，包括第一控制子模塊，用于在當(dāng)前時鐘周期寫操作與 刷新操作沖突時(即當(dāng)前寫操作所針對的存儲器組地址與當(dāng)前刷新操作所針對的存儲器 組地址相同)，把第一寄存器組RegA中的數(shù)據(jù)寫入寫操作緩沖器W_buf、并行執(zhí)行刷新 操作；以及，在寫操作標(biāo)志寄存器的寫狀態(tài)信號W_tag為無效標(biāo)識信號時，將其置為有 效標(biāo)識信號；
以及，在所述寫操作標(biāo)志寄存器W_teg的寫狀態(tài)信號為有效標(biāo)識信號，并且比 較器Address Comparator輸出地址不同(即W_adr與R^gB中的地址不同)比較結(jié)果信號時，將第二寄存器組RegB中的數(shù)據(jù)寫入其指定的存儲器組中。
作為另一實施例，在當(dāng)前時鐘周期寫操作與刷新操作不沖突時，所述控制電路 還可以包括第二控制子模塊，用于將第一寄存器組RegA中的數(shù)據(jù)寫入當(dāng)前寫操作所針對 的存儲器組、并行執(zhí)行刷新操作；
以及，在寫操作標(biāo)志寄存器W_tag的寫狀態(tài)信號為有效標(biāo)識信號，且比較器輸 出地址相同的比較結(jié)果信號時，將寫操作標(biāo)志寄存器的寫狀態(tài)信號W_teg置為無效標(biāo)識信號。
參考圖1所示的一種偽SRAM的電路結(jié)構(gòu)圖，其中，RegA包括數(shù)據(jù)存儲部分 Reg_d與地址存儲部分R/W_adr，需要寫入M_bank[i]的數(shù)據(jù)Reg_d及地址R/W_adr均 預(yù)先寫入RegA，因此RegA中的數(shù)據(jù)總是最新的；W_buf也包括數(shù)據(jù)存儲部分與地址存 儲部分(圖中未示出)，用于在某些情況下存儲RegA傳送的數(shù)據(jù)及地址，因此W_buf的 數(shù)據(jù)總是晚于RegA的數(shù)據(jù)；同樣地，RegB也包括數(shù)據(jù)存儲部分Reg_W_buf與地址存儲 部分W_bUf_adr，用于在某些情況下存儲\￥_虹〖傳送的數(shù)據(jù)及地址，因此RegB的數(shù)據(jù)總 是晚于W_buf的數(shù)據(jù)。至于在什么情況下將RegA的數(shù)據(jù)傳給W_buf，在什么情況下將 W_buf的數(shù)據(jù)傳給RegB，將在下文中詳細說明。
在本發(fā)明實施例中，在將新數(shù)據(jù)寫入RegA時，同時將W_buf中已存的數(shù)據(jù)(以 前某個時鐘周期寫入的數(shù)據(jù))寫入RegB。假設(shè)在當(dāng)前時鐘周期，Address Comparator比 較RegA中的R/W_adr與Refresh address所指向的M_bank[i]相同，即表示當(dāng)前寫操作與 刷新操作沖突，則在這種情況下，Control circuit會控制同時進行如下操作
01、將 RegA 的數(shù)據(jù)傳給 W_buf ；
02、Refresh ；
03、對W_tag進行判斷，在W_tag = O ( 一種無效標(biāo)識信號的示例)時，將W_ tag置為1 ( 一種有效標(biāo)識信號的示例)；在W_tag = 1，且AddressComparator比較R/W_ adr與RegB中的W_buf_adr不同時，將RegB中的Reg_W_buf，寫入W_buf_adr指定的 M_bank[i]中。
假設(shè)在當(dāng)前時鐘周期，Address Comparator比較RegA中的R/W_adr與Refresh address所指向&M_bank[i]不同，即表示當(dāng)前寫操作與刷新操作不沖突，則在這種情況 下，Control circuit會控制同時進行如下操作
05、將RegA的數(shù)據(jù)傳給R/W_adr指定的M_bank[i]中；
06、Refresh ；
07、對 W_tag 進行判斷，在 W_tag = 1 時，且 Address Comparator 比較 R/W_adr與 RegB 中的 W_buf_adr 相同時，將 W_tag 置為 O ；若 AddressComparator 比較 R/W_adr 與RegB中的W_buf_adr不同時，將W_tag維持在1的狀態(tài)；在W_tag = O時，將W_tag
維持在O的狀態(tài)。如果需要從DOUT查 看寫入的數(shù)據(jù)，則可以由RegA將寫入的數(shù)據(jù)din傳給MUX
來實現(xiàn)，在本實施例中并非必要。本發(fā)明采用MUX進行信號選擇操作僅僅是一種示例， 在實際中，本領(lǐng)域技術(shù)人員采用任一種信號選擇方式都是可行的，本發(fā)明對此無需加以 限制。圖1中，X DEC、Y DEC分別指行尋址器及列尋址器，由于刷新操作是針對一 行中的所有存儲器組進行，無需列尋址，所以由乂0￡(連接^/[_1^11]^]。刷新計數(shù)器 Refresh counter和刷新產(chǎn)生器Refresh_address是Control circuit用來控制刷新時鐘周期的， 以上均屬現(xiàn)有偽SRAM的基本結(jié)構(gòu)，本發(fā)明在此不再贅述。在具體實現(xiàn)中，寫操作標(biāo)志寄存器可以等同的單比特寄存器；W_ buf數(shù)據(jù)存儲部分與存儲器組的容量配置相同，地址存儲部分的空間依據(jù)存儲器組的個數(shù) (二進制的位數(shù))確定。具體參考圖2所示的一種對寄存器、緩沖器的容量示例為DRegA寄存器組容量1*69，包含64比特數(shù)據(jù)和5比特對應(yīng)當(dāng)前寫操作指定 的M_bank[i]的地址；2)RegB寄存器組容量1*69，包含64比特數(shù)據(jù)和5比特對應(yīng)以前某次寫操作 指定的M_bank[i]的地址；3)W_buf雙口存儲器，一讀一寫，容量為256* (64+X)，包含64比特數(shù)據(jù)位和 X比特地址位，其中，X指地址位數(shù)，如存儲器中64個bank的地址位數(shù)X為6;4)寫操作標(biāo)志寄存器靜態(tài)存儲器，容量256*1，上電復(fù)位后為零。當(dāng)然，上述本發(fā)明偽SRAM的結(jié)構(gòu)僅僅用作示例，本領(lǐng)域技術(shù)人員采用其它電 路或部件實現(xiàn)相應(yīng)電路或模塊的功能都是可行的，本發(fā)明對此無需加以限制。參考圖3，示出了應(yīng)用本發(fā)明偽SRAM進行寫操作與刷新操作控制的流程圖，具 體可以包括以下步驟步驟501、進入當(dāng)前時鐘周期；步驟502、將新數(shù)據(jù)寫入RegA，將W_buf中已存的數(shù)據(jù)寫入RegB ；步驟503、比較 RegA 中的 R/W_adr 與 Refresh address 所指向的 M_bank[i]是否 相同，若是，則表示沖突，執(zhí)行步驟504;若否，則表示不沖突，執(zhí)行步驟505;步驟504、把RegA的數(shù)據(jù)寫入W_buf;繼續(xù)刷新；讀取W_tag判斷是否為1，若為1，則比較R/W_adr與RegB中W_buf_adr是 否相同，若相同，則結(jié)束本周期的操作；若不同，則將RegB中的Reg_W_buf，寫入W_ buf_adr 指定的 M_bank[i]中；若 W_tag = 0，則將 W_tag 置為 1。步驟505、將RegA的數(shù)據(jù)傳給R/W_adr指定的M_bank[i]；繼續(xù)刷新；讀取W_tag判斷是否為1，若為1，則比較R/W_adr與RegB中W_buf_adr是否 相同，若相同，則將W_tag置為0，然后結(jié)束本周期的操作；若不同，則結(jié)束本周期的操 作；若W_tag = 0，則結(jié)束本周期的操作。
可以看出，無論當(dāng)前時鐘周期寫操作與刷新操作是否沖突，本發(fā)明中的寫入操 作(包括置位操作)與刷新操作不是針對同一存儲器組的地址，所以可以并行操作，從而 有效提高偽SRAM的存取速度，進而提高偽SRAM的工作效率。需要說明的是，對 于前述的方法實施例，為了簡單描述，故將其都表述為一系 列的動作組合，但是本領(lǐng)域技術(shù)人員應(yīng)該知悉，本發(fā)明并不受所描述的動作順序的限 制，因為依據(jù)本發(fā)明，某些步驟可以采用其他順序或者同時進行。其次，本領(lǐng)域技術(shù)人 員也應(yīng)該知悉，說明書中所描述的實施例均屬于優(yōu)選實施例，所涉及的動作和模塊并不 一定是本發(fā)明所必須的。參考圖4，示出了本發(fā)明的一種即可控制讀操作與刷新操作，又可控制寫操作與 刷新操作的偽SRAM的電路結(jié)構(gòu)圖；在本實施例中，偽SRAM不僅包括刷新計數(shù)器Refresh counter 和刷新產(chǎn)生器 Refresh address ；第一寄存器組RegA;第二寄存器組RegB;寫操作緩沖器W_buf ；寫操作標(biāo)志寄存器W_tag ；將需要寫入存儲器組M_bank[i]的新數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第一寄存器 組RegA，以及，將寫操作緩沖中已存的數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第二寄 存器組RegB ；還包括讀操作緩沖器R_buf ；讀操作標(biāo)志寄存器R_tag，用于存儲標(biāo)識所述讀操作緩沖器中R_buf是否緩存有 數(shù)據(jù)的讀狀態(tài)信號；以及，與圖1所示的實施例中功能不同的比較器和控制電路，具體而言，比較 器Address Comparator,可以包括以下子模塊第一比較子模塊用于比較當(dāng)前讀操作所針對的存儲器組地址R/W_adr，與寫操 作緩沖器W_buf中的存儲器組地址，并輸出第一比較結(jié)果信號；第二比較子模塊用于比較當(dāng)前寫操作所針對的存儲器組地址R/W_adr，與第二 寄存器組RegB中的存儲器組地址，并輸出第二比較結(jié)果信號；控制電路Control circuit，可以包括第一寫操作控制子模塊、第二寫操作控制子 模塊、第三讀操作控制子模塊和第四讀操作控制子模塊，其中第一控制子模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作沖突時，執(zhí)行以下操 作1)把第一寄存器組RegA中的數(shù)據(jù)寫入寫操作緩沖器W_buf;2)刷新操作；3)在所述寫操作標(biāo)志寄存器的寫狀態(tài)信號W_tag為有效標(biāo)識信號，并且比較器 Address Comparator輸出R/W_adr與RegB中的地址不同的第二比較結(jié)果信號時，將第二 寄存器組RegB中的數(shù)據(jù)寫入其指定的存儲器組中，然后結(jié)束本周期的操作；4)在所述寫操作標(biāo)志寄存器的寫狀態(tài)信號W_tag為有效標(biāo)識信號，并且比較器 Address Comparator輸出R/W_adr與RegB中的地址相同的第二比較結(jié)果信號時，結(jié)束本周期的操作；
5)在本周期結(jié)束前判斷寫操作標(biāo)志寄存器的寫狀態(tài)信號W_tag為無效標(biāo)識信號 時，將\^」昭設(shè)置為有效標(biāo)識信號。
第二控制子模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作不沖突時，執(zhí)行以下 操作
1)將第一寄存器組RegA中的數(shù)據(jù)寫入當(dāng)前寫操作所針對的存儲器組；
2)刷新操作;
3)在寫操作標(biāo)志寄存器的寫狀態(tài)信號W_tag為有效標(biāo)識信號，且比較器Address Comparator輸出R/W_adr與RegB中的地址相同的第二比較結(jié)果信號時，將寫操作標(biāo)志寄 存器的寫狀態(tài)信號W_tag改為無效標(biāo)識信號，然后結(jié)束本周期操作；
4)在寫操作標(biāo)志寄存器的寫狀態(tài)信號W_tag為有效標(biāo)識信號，且比較器Address Comparator輸出R/W_adr與RegB中的地址不同的第二比較結(jié)果信號時，維持W_tag的 有效標(biāo)識狀態(tài)，并結(jié)束本周期操作；
5)在寫操作標(biāo)志寄存器的寫狀態(tài)信號W_tag為無效標(biāo)識信號時，維持W_tag的 無效標(biāo)識狀態(tài)，并結(jié)束本周期操作。
第三控制子模塊，用于在當(dāng)前時鐘周期讀操作與刷新操作沖突時，依據(jù)所述讀 狀態(tài)信號R_tag、寫狀態(tài)信號W_tag及比較器Address Comparator的第一比較結(jié)果信號， 控制進行以下操作
從讀操作緩沖或?qū)懖僮骶彌_上執(zhí)行讀操作且并行執(zhí)行刷新操 作；
或者，從指定的存儲器組M_bank[i]上執(zhí)行讀操作，并將所讀取的數(shù)據(jù)緩存至讀 操作緩沖器R_buf。
第四控制子模塊，用于在當(dāng)前時鐘周期讀操作與刷新操作不沖突時，依據(jù)寫狀 態(tài)信號w_tag及比較器Address Comparator的第一比較結(jié)果信號，從寫操作緩沖器W_buf或指定的存儲器組M_bank[i]上執(zhí)行讀操作且并行執(zhí)行刷新操作。
由于比較器的第二比較子模塊及控制電路的第一控制子模塊和第二控制子模塊 的功能相應(yīng)于圖2所示實施例中的描述，故在此不贅述，以下重點說明本實施例與圖2所 示實施例的不同之處。
具體而言，如果R_tag在R_buf緩存有數(shù)據(jù)時為1，沒有數(shù)據(jù)時為0 ； W_tag的有 效標(biāo)識信號為ι，無效標(biāo)識信號為O ； Address Comparator在比較R/W_adr與W_buf中的 地址相同時輸出第一比較結(jié)果信號為1，在比較地址不同時輸出第一比較結(jié)果信號為0。 當(dāng) Address Comparator 比較 R/W_adr 與 Refresh addres 沖突時，Control circuit 的第三控制子模塊可以通過以下單元執(zhí)行操作
第一單元，用于在第一預(yù)置條件下執(zhí)行上讀取數(shù)據(jù)且并行刷新的操 作；所述第一預(yù)置條件為R_tag、W_tag及第一比較結(jié)果信號依次為111或011 ；
第二單元，用于在第二預(yù)置條件下執(zhí)行WR_buf上讀取數(shù)據(jù)且并行刷新的操作； 所述第二預(yù)置條件為R_tag、W_tag及第一比較結(jié)果信號依次為100、110或101 ；
第三單元，用于在第三預(yù)置條件下執(zhí)行從指定&M_bank[i]上讀取數(shù)據(jù)，并將所 讀取的數(shù)據(jù)緩存至R_buf的操作；所述第三預(yù)置條件為R_tag、W_teg及第一比較結(jié)果信號依次為000、010或001。為清楚示意，所述第三控制子模塊所依據(jù)的控制信號及對應(yīng)的控制操作具體可 以參考下表
權(quán)利要求
1.一種偽靜態(tài)存儲器，其特征在于，包括第一寄存器組、第二寄存器組、寫操作緩 沖器及寫操作標(biāo)志寄存器，其中，將需要寫入存儲器組的新數(shù)據(jù)及對應(yīng)的存儲器組地址 寫入第一寄存器組，以及，將寫操作緩沖器中已存的數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第 二寄存器組；所述偽靜態(tài)存儲器還包括比較器，用于比較當(dāng)前寫操作所針對的存儲器組地址，與第二寄存器組中的存儲器 組地址，并輸出比較結(jié)果信號；控制電路，包括第一控制子模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作沖突時， 把第一寄存器組中的數(shù)據(jù)寫入寫操作緩沖器、并行執(zhí)行刷新操作；以及，在寫操作標(biāo)志 寄存器的寫狀態(tài)信號為無效標(biāo)識信號時，將其置為有效標(biāo)識信號；以及，在所述寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，并且比較器輸出地 址不同的比較結(jié)果信號時，將第二寄存器組中的數(shù)據(jù)寫入其指定的存儲器組中。
2.如權(quán)利要求1所述的偽靜態(tài)存儲器，其特征在于，所述控制電路還包括第二控制子 模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作不沖突時，將第一寄存器組中的數(shù)據(jù)寫入 當(dāng)前寫操作所針對的存儲器組、并行執(zhí)行刷新操作；以及，在寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，且比較器輸出地址相同 的比較結(jié)果信號時，將寫操作標(biāo)志寄存器的寫狀態(tài)信號置為無效標(biāo)識信號。
3.如權(quán)利要求1或2所述的偽靜態(tài)存儲器，其特征在于，所述第一寄存器組和第二寄 存器組分別包括數(shù)據(jù)存儲部分與地址存儲部分；所述寫操作緩沖器包括數(shù)據(jù)存儲部分與 地址存儲部分，其數(shù)據(jù)存儲部分與存儲器組的容量配置相同，地址存儲部分的空間依據(jù) 存儲器組的個數(shù)確定；所述寫操作標(biāo)志寄存器為單比特寄存器。
4.一種偽靜態(tài)存儲器的寫操作與刷新操作的控制方法，其特征在于，所述偽靜態(tài)存 儲器包括第一寄存器組、第二寄存器組、寫操作緩沖器及寫操作標(biāo)志寄存器，所述的方 法包括進入當(dāng)前時鐘周期；將需要寫入存儲器組的新數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第一寄存器組，以及，將 寫操作緩沖器中已存的數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第二寄存器組；如果當(dāng)前時鐘周期寫操作與刷新操作沖突，則把第一寄存器組中的數(shù)據(jù)寫入寫操作 緩沖器、并行執(zhí)行刷新操作；以及，在寫操作標(biāo)志寄存器的寫狀態(tài)信號為無效標(biāo)識信號 時，將其置為有效標(biāo)識信號；以及，在所述寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，并且當(dāng)前寫操作所 針對的存儲器組地址，與第二寄存器組中指定的存儲器組地址不同時，將第二寄存器組 中的數(shù)據(jù)寫入其指定的存儲器組中。
5.如權(quán)利要求4所述的方法，其特征在于，還包括在當(dāng)前時鐘周期寫操作與刷新操作不沖突時，將第一寄存器組中的數(shù)據(jù)寫入當(dāng)前寫 操作所針對的存儲器組、并行執(zhí)行刷新操作；以及，在寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，且比較器當(dāng)前寫操作所 針對的存儲器組地址，與第二寄存器組中的存儲器組地址相同時，將寫操作標(biāo)志寄存器 的寫狀態(tài)信號置為無效標(biāo)識信號。
6.—種偽靜態(tài)存儲器，其特征在于，包括第一寄存器組、第二寄存器組、寫操作緩 沖器及寫操作標(biāo)志寄存器、讀操作緩沖器及讀操作標(biāo)志寄存器，其中，將需要寫入存儲 器組的新數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第一寄存器組，以及，將寫操作緩沖器中已存 的數(shù)據(jù)及對應(yīng)的存儲器組地址寫入第二寄存器組；所述讀操作標(biāo)志寄存器用于存儲標(biāo)識 所述讀操作緩沖器中是否緩存有數(shù)據(jù)的讀狀態(tài)信號；所述偽靜態(tài)存儲器還包括比較器，包括第一比較子模塊和第二比較子模塊，所述第一比較子模塊用于比較當(dāng) 前讀操作所針對的存儲器組地址，與寫操作緩沖器中的存儲器組地址，并輸出第一比較 結(jié)果信號；所述第二比較子模塊用于比較當(dāng)前寫操作所針對的存儲器組地址，與第二寄 存器組中的存儲器組地址，并輸出第二比較結(jié)果信號；控制電路，包括以下子模塊第一控制子模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作沖突時，把第一寄存器組 中的數(shù)據(jù)寫入寫操作緩沖器、并行執(zhí)行刷新操作；以及，在寫操作標(biāo)志寄存器的寫狀態(tài) 信號為無效標(biāo)識信號時，將其置為有效標(biāo)識信號；以及，在所述寫操作標(biāo)志寄存器的寫 狀態(tài)信號為有效標(biāo)識信號，并且比較器輸出地址不同的第二比較結(jié)果信號時，將第二寄 存器組中的數(shù)據(jù)寫入其指定的存儲器組地址中；第二控制子模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作不沖突時，將第一寄存器 組中的數(shù)據(jù)寫入當(dāng)前寫操作所針對的存儲器組、并行執(zhí)行刷新操作；以及，在寫操作 標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，且比較器輸出地址相同的第二比較結(jié)果信號 時，將寫操作標(biāo)志寄存器的寫狀態(tài)信號置為無效標(biāo)識信號；第三控制子模塊，用于在當(dāng)前時鐘周期讀操作與刷新操作沖突時，依據(jù)所述讀狀態(tài) 信號、寫狀態(tài)信號及第一比較結(jié)果信號，控制進行以下操作從讀操作緩沖器或?qū)懖僮?緩沖器上執(zhí)行讀操作且并行執(zhí)行刷新操作；或者，從指定的存儲器組上執(zhí)行讀操作，并 將所讀取的數(shù)據(jù)緩存至讀操作緩沖器；第四控制子模塊，用于在當(dāng)前時鐘周期讀操作與刷新操作不沖突時，依據(jù)所述寫狀 態(tài)信號及第一比較結(jié)果信號，從寫操作緩沖器或指定的存儲器組上執(zhí)行讀操作且并行執(zhí) 行刷新操作。
7.如權(quán)利要求6所述的偽靜態(tài)存儲器，其特征在于，所述讀狀態(tài)信號在讀操作緩沖器 中緩存有數(shù)據(jù)時為1，在讀操作緩沖器中沒有第一數(shù)據(jù)時為O ；所述寫狀態(tài)信號的有效標(biāo) 識信號為1，無效標(biāo)識信號為O ；所述比較器在比較地址相同時輸出的第一比較結(jié)果信號 為1，在比較地址不同時輸出的第一比較結(jié)果信號為O ；所述第三控制子模塊包括第一單元，用于在第一預(yù)置條件下執(zhí)行從寫操作緩沖器上讀取數(shù)據(jù)且并行刷新的操 作；所述第一預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號及比較結(jié)果信號依次為111或011;第二單元，用于在第二預(yù)置條件下執(zhí)行從讀操作緩沖器上讀取數(shù)據(jù)且并行刷新的操 作；所述第二預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號及比較結(jié)果信號依次為100、110或 101 ；第三單元，用于在第三預(yù)置條件下執(zhí)行從指定的存儲器組上讀取數(shù)據(jù)，并將所讀取 的數(shù)據(jù)緩存至讀操作緩沖器的操作；所述第三預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號及比 較結(jié)果信號依次為000、010或001。
8.如權(quán)利要求7所述的偽靜態(tài)存儲器，其特征在于，所述寫狀態(tài)信號的有效標(biāo)識信號 為1，無效標(biāo)識信號為O ；所述比較器在比較地址相同時輸出的第一比較結(jié)果信號為1， 在比較地址不同時輸出的第一比較結(jié)果信號為O ；所述第四控制子模塊包括第五單元，用于在第五預(yù)置條件下執(zhí)行從指定的存儲器組上讀取數(shù)據(jù)且并行執(zhí)行刷 新操作；所述第五預(yù)置條件為寫狀態(tài)信號及比較結(jié)果信號依次為01、00或10;第六單元，用于在第六預(yù)置條件下執(zhí)行從寫操作緩沖器上讀取數(shù)據(jù)且并行執(zhí)行刷新 操作；所述第六預(yù)置條件為寫狀態(tài)信號及比較結(jié)果信號依次為11。
9.如權(quán)利要求6所述的偽靜態(tài)存儲器，其特征在于，還包括多路選擇器，與控制電路相連，用于依據(jù)控制電路的選擇信號選擇輸出相應(yīng)的數(shù)據(jù)。
全文摘要
本發(fā)明提供了一種偽靜態(tài)存儲器，包括第一、第二寄存器組、寫操作緩沖器及寫操作標(biāo)志寄存器，比較器，用于比較當(dāng)前寫操作所針對的存儲器組地址，與第二寄存器組中的存儲器組地址，并輸出比較結(jié)果信號；控制電路，包括第一控制子模塊，用于在當(dāng)前時鐘周期寫操作與刷新操作沖突時，把第一寄存器組中的數(shù)據(jù)寫入寫操作緩沖器、并行執(zhí)行刷新操作；以及，在寫操作標(biāo)志寄存器的寫狀態(tài)信號為無效標(biāo)識信號時，將其置為有效標(biāo)識信號；以及，在所述寫操作標(biāo)志寄存器的寫狀態(tài)信號為有效標(biāo)識信號，并且比較器輸出地址不同的比較結(jié)果信號時，將第二寄存器組中的數(shù)據(jù)寫入其指定的存儲器組中。本發(fā)明可以提高偽SRAM的存取速度，進而提高偽SRAM的工作效率。
文檔編號G11C11/413GK102024492SQ20091009383
公開日2011年4月20日 申請日期2009年9月23日 優(yōu)先權(quán)日2009年9月23日
發(fā)明者劉永波, 朱一明 申請人:北京芯技佳易微電子科技有限公司