專利名稱：偽靜態(tài)存儲器及其讀操作與刷新操作的控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器處理的技術(shù)領(lǐng)域，特別是涉及一種可控制讀操作與刷新操作 的偽靜態(tài)存儲器及其控制方法，以及，一種可并行控制讀/寫操作與刷新操作的偽靜態(tài) 存儲器。
背景技術(shù)：
動態(tài)隨機(jī)存儲器(Dynamic Random-Access Memory，DRAM)是一種大容量的存 儲器，DRAM對存儲器陣列的晶體管要求很少(最少時單管就能實(shí)現(xiàn))，十分有利于降低 面積開銷，故隨著系統(tǒng)芯片尺寸的逐漸減小而被廣泛應(yīng)用。由于漏電造成DRAM的晶體 管只能將數(shù)據(jù)保持很短的時間，為了保持?jǐn)?shù)據(jù)，DRAM必須隔一段時間刷新(refresh) —次。如果存儲單元沒有被刷新，存儲的信息/數(shù)據(jù)就會丟失。
靜態(tài)存儲器Static RandomAccess Memory，SRAM)是典型高速存儲器，公知的 是，DRAM的存取速度不如SRAM快。目前，隨著系統(tǒng)芯片的尺寸逐漸減小，對存儲 器所占面積的要求更加小，一種常用的方式為，利用DRAM的內(nèi)核，制造SRAM，也就 是偽靜態(tài)存儲器(偽SRAM)。即偽SRAM具有一個DRAM存儲器內(nèi)核和一個“SRAM 型”接口的存儲器件。偽SRAM內(nèi)部的DRAM架構(gòu)使它比傳統(tǒng)SRAM具有更多的長處， 例如體積更為輕巧，但是，由于它使用了 DRAM內(nèi)核，因而也需要進(jìn)行周期性的刷新， 以便保存數(shù)據(jù)。所以同時帶來的問題就是刷新導(dǎo)致存取速度上不如真正的SRAM快?？?見，存取速度成為偽SRAM存儲器的發(fā)展瓶頸。
總之，需要本領(lǐng)域技術(shù)人員迫切解決的一個技術(shù)問題就是如何能創(chuàng)造性地提 出一種偽靜態(tài)存儲器的并行刷新與讀/寫操作的機(jī)制，以提高偽SRAM的存取速度，進(jìn) 而提高它的工作效率。發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種可控制讀操作與刷新操作的偽靜態(tài)存儲 器及其控制方法，以提高偽SRAM的存取速度，進(jìn)而提高它的工作效率。
本發(fā)明還提供了一種可并行控制讀/寫操作與刷新操作的偽靜態(tài)存儲器，以進(jìn) 一步提高偽SRAM的存取速度。
為了解決上述問題，本發(fā)明公開了一種偽靜態(tài)存儲器，包括
讀操作緩沖器及讀操作標(biāo)志寄存器，所述讀操作標(biāo)志寄存器用于存儲標(biāo)識所述 讀操作緩沖器中是否緩存有第一數(shù)據(jù)的讀狀態(tài)信號；
寫操作緩沖器及寫操作標(biāo)志寄存器，所述寫操作緩沖器緩存需要寫入指定存儲 器組的第二數(shù)據(jù)及對應(yīng)的存儲器組地址；所述寫操作標(biāo)志寄存器用于存儲標(biāo)識所述寫操 作緩沖器中是否緩存有新的第二數(shù)據(jù)的寫狀態(tài)信號；
比較器，用于比較當(dāng)前讀操作所針對的存儲器組地址，與當(dāng)前寫操作緩沖器中 緩存的第二數(shù)據(jù)需寫入的存儲器組地址，并輸出比較結(jié)果信號；
控制電路，用于在當(dāng)前時鐘周期讀操作與刷新操作沖突時，依據(jù)所述讀狀態(tài)信 號、寫狀態(tài)信號及比較結(jié)果信號，控制進(jìn)行以下操作從讀操作緩沖器或?qū)懖僮骶彌_器上執(zhí)行讀操作且并行執(zhí)行刷新操作；或者，從指定的存儲器組上執(zhí)行讀操作，并將所讀取的數(shù)據(jù)緩存至讀操作緩沖優(yōu)選的，所述讀狀態(tài)信號在讀操作緩沖器中緩存有第一數(shù)據(jù)時為1，在讀操作緩 沖器中沒有第一數(shù)據(jù)時為0 ；所述寫狀態(tài)信號在寫操作緩沖器中緩存有新的第二數(shù)據(jù)時 為1，在寫操作緩沖器中沒有新的第二數(shù)據(jù)時為0;所述比較器在比較地址相同時輸出比 較結(jié)果信號為1，在比較地址不同時輸出比較結(jié)果信號為0;所述控制電路包括第一控制子模塊，用于在第一預(yù)置條件下執(zhí)行從寫操作緩沖器上讀取數(shù)據(jù)且并 行刷新的操作；所述第一預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號及比較結(jié)果信號依次為 111 或 011 ；第二控制子模塊，用于在第二預(yù)置條件下執(zhí)行從讀操作緩沖器上讀取數(shù)據(jù)且并 行刷新的操作；所述第二預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號及比較結(jié)果信號依次為 100、110 或 101 ；第三控制子模塊，用于在第三預(yù)置條件下執(zhí)行從指定的存儲器組上讀取數(shù)據(jù)， 并將所讀取的數(shù)據(jù)緩存至讀操作緩沖器的操作；所述第三預(yù)置條件為讀狀態(tài)信號、寫狀 態(tài)信號及比較結(jié)果信號依次為000、010或001。優(yōu)選的，所述控制電路還用于在當(dāng)前時鐘周期讀操作與刷新操作不沖突時，依 據(jù)所述寫狀態(tài)信號及比較結(jié)果信號，從寫操作緩沖器或指定的存儲器組上執(zhí)行讀操作。優(yōu)選的，所述寫狀態(tài)信號在寫操作緩沖器中緩存有新的第二數(shù)據(jù)時為1，在寫操 作緩沖器中沒有新的第二數(shù)據(jù)時為0 ；所述比較器在比較地址相同時為輸出比較結(jié)果信 號為1，在比較地址不同時輸出比較結(jié)果信號為0;所述控制電路包括第五控制子模塊，用于在第五預(yù)置條件下執(zhí)行從指定的存儲器組上讀取數(shù)據(jù)且 并行執(zhí)行刷新操作；所述第五預(yù)置條件為寫狀態(tài)信號及比較結(jié)果信號依次為01、00或 10 ；第六控制子模塊，用于在第六預(yù)置條件下執(zhí)行從寫操作緩沖器上讀取數(shù)據(jù)且并 行執(zhí)行刷新操作；所述第六預(yù)置條件為寫狀態(tài)信號及比較結(jié)果信號依次為11。優(yōu)選的，所述讀操作緩沖器的結(jié)構(gòu)與存儲器組的結(jié)構(gòu)相同，所述寫操作緩沖器 包括數(shù)據(jù)存儲部分與地址存儲部分，所述數(shù)據(jù)存儲部分與存儲器組的容量配置相同，地 址存儲部分的空間依據(jù)存儲器組的個數(shù)確定。本發(fā)明實(shí)施例還公開了一種偽靜態(tài)存儲器讀操作與刷新操作的控制方法，所述 偽靜態(tài)存儲器包括讀操作緩沖器、寫操作緩沖器，所述的方法包括進(jìn)入當(dāng)前時鐘周期；在當(dāng)前時鐘周期讀操作與刷新操作沖突時，檢測讀操作緩沖器和寫操作緩沖器 中的數(shù)據(jù)信息，并依據(jù)所述數(shù)據(jù)信息執(zhí)行以下判斷步驟1)如果寫操作緩沖器中存在需要寫入指定存儲器組的新的第二數(shù)據(jù)，并且所述 第二數(shù)據(jù)需寫入的存儲器組地址與當(dāng)前讀操作所針對的存儲器組地址相同，則讀取所述 寫操作緩沖器中的第二數(shù)據(jù)且并行執(zhí)行刷新操作；
2)如果讀操作緩沖器中存在從存儲器組地址讀出的第一數(shù)據(jù)，則讀取所述讀操 作緩沖器中的第一數(shù)據(jù)且并行執(zhí)行刷新操作；如果讀操作緩沖器中不存在所述第一數(shù)據(jù)，則從當(dāng)前讀操作所針對的存儲器組 地址中讀出數(shù)據(jù)，并在讀操作緩沖器中緩存所述讀出數(shù)據(jù)。優(yōu)選的，所述的方法還包括在同一時鐘周期讀操作與刷新操作不沖突時，依據(jù)所述數(shù)據(jù)信息執(zhí)行以下判斷 步驟判斷寫操作緩沖器中是否存在需要寫入指定存儲器組的新的第二數(shù)據(jù)，并且所 述第二數(shù)據(jù)需寫入的存儲器組地址與當(dāng)前讀操作所針對的存儲器組地址相同，若是，則 讀取所述寫操作緩沖器中的第 二數(shù)據(jù)且并行執(zhí)行刷新操作；否則，從當(dāng)前讀操作所針對 的存儲器組地址中讀出數(shù)據(jù)且并行執(zhí)行刷新操作。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本發(fā)明中偽SRAM的讀操作和刷新操作可以同時進(jìn)行，從而可以有效提高偽 SRAM的存取速度，進(jìn)而提高偽SRAM的工作效率。具體而言，在本發(fā)明中通過新增讀操作緩沖器及讀操作標(biāo)志寄存器、寫操作緩 沖器及寫操作標(biāo)志寄存器，其中，寫操作緩沖器緩存的是某個存儲器組地址最新寫入數(shù) 據(jù)。在讀操作與刷新操作沖突時，可以將對應(yīng)存儲器組地址上的讀出數(shù)據(jù)緩存至讀操作 緩沖器，以便在下一個周期可以直接從讀操作緩沖器上讀取，而不至于與針對存儲器組 的刷新操作再發(fā)生沖突；并且，如果寫操作緩沖器中存在當(dāng)前讀操作所針對的存儲器組 地址中最新寫入的數(shù)據(jù)，則直接從該寫操作緩沖器上進(jìn)行讀操行，并同時針對相應(yīng)的存 儲器組進(jìn)行刷新?？梢钥闯?，在當(dāng)前時鐘周期讀操作與刷新操作沖突時，本發(fā)明中的 讀操作與刷新操作在部分周期可以并行從而有效提高偽SRAM的存取速度，進(jìn)而提高偽 SRAM的工作效率，而且本發(fā)明的結(jié)構(gòu)簡單，并不會增加偽SRAM的面積。


圖1是本發(fā)明的一種可控制讀操作與刷新操作的偽靜態(tài)存儲器的電路結(jié)構(gòu)圖；圖2是圖1所示的偽靜態(tài)存儲器中各寄存器、緩沖器的容量結(jié)構(gòu)示意圖；圖3是本發(fā)明一種偽靜態(tài)存儲器的讀操作與刷新操作的方法流程圖；圖4是本發(fā)明的一種可控制讀/寫操作與刷新操作的偽靜態(tài)存儲器的電路結(jié)構(gòu) 圖；圖5是本發(fā)明一種偽靜態(tài)存儲器的寫操作與刷新操作的方法流程圖；圖6是圖3所示的偽靜態(tài)存儲器中各寄存器、緩沖器的容量結(jié)構(gòu)示意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體 實(shí)施方式對本發(fā)明作進(jìn)一步詳細(xì)的說明。本專利發(fā)明人創(chuàng)造性地提出了通過使得讀/寫操作與刷新操作并行的方式來提 高存取速度的構(gòu)思，并提出了一種全新的偽SRAM的設(shè)計，參考圖1所示的本發(fā)明偽 SRAM的一種電路結(jié)構(gòu)圖，該偽SRAM具體可以包括
讀操作緩沖器R_buf ；
讀操作標(biāo)志寄存器R_teg，用于存儲標(biāo)識所述讀操作緩沖器R_buf中是否緩存有 第一數(shù)據(jù)的讀狀態(tài)信號；
需要說明的是，所述第一數(shù)據(jù)可以理解為，在當(dāng)前讀操作與刷新操作所針對的 M_bank[i]地址相同時，最新寫AR_buf的有效數(shù)據(jù)。也就是說，若某個時鐘周期，讀操 作與刷新操作所針對&M_bank[i]地址不同時，即使R_buf中有數(shù)據(jù)，但該數(shù)據(jù)也不是第 一數(shù)據(jù)。此時，即可視中未緩存有第一數(shù)據(jù)的情形。
寫操作緩沖器W_buf，用于緩存需要寫入指定存儲器組M_bank[i]的第二數(shù)據(jù)及 對應(yīng)的存儲器組地址；
寫操作標(biāo)志寄存器W_tag，用于存儲標(biāo)識所述寫操作緩沖器W_buf中是否緩存 有新的第二數(shù)據(jù)的寫狀態(tài)信號；
比較器Address Comparator,用于比較當(dāng)前讀操作所針對的存儲器組地址R/W_adr,與當(dāng)前寫操作緩沖器W_buf中緩存的第二數(shù)據(jù)需寫入的存儲器組地址，并輸出比較 結(jié)果信號；
控制電路Control circuit,用于在當(dāng)前時鐘周期讀操作與刷新操作的地址沖突(即 R/W_adr與Refresh address相同)時，依據(jù)所述尺」昭、W_tag及比較結(jié)果信號，控制進(jìn)行以下操作
從讀操作緩沖器R_buf或?qū)懖僮骶彌_器W_buf上執(zhí)行讀操作且并行執(zhí)行刷新操 作；
或者，從指定的存儲器組M_bank[i]上執(zhí)行讀操作，并將所讀取的數(shù)據(jù)緩存至讀 操作緩沖器R_buf。
具體而言，如果緩存有第一數(shù)據(jù)時表示為1，在沒有第一數(shù)據(jù)時 表示為0;緩存有新的第二數(shù)據(jù)和地址時為1，在沒有新的第二數(shù)據(jù)和地 址時為0 ； Address Comparator在比較R/W_adr與W_buf中緩存的第二數(shù)據(jù)所對應(yīng)的存儲 器組地址相同時，輸出比較結(jié)果信號為1，在比較地址不同時輸出比較結(jié)果信號為0;當(dāng) AddressComparator 比較 R/W_adr 與 Refresh address,發(fā)現(xiàn)沖突時，則 Control circuit 可以 通過以下子模塊進(jìn)行控制
第一控制子模塊，用于在第一預(yù)置條件下執(zhí)行從W_buf上讀取數(shù)據(jù)且并行刷新 的操作；所述第一預(yù)置條件為R_tag、W_tag及比較結(jié)果信號依次為111或011 ；
第二控制子模塊，用于在第二預(yù)置條件下執(zhí)行上讀取數(shù)據(jù)且并行刷新的 操作；所述第二預(yù)置條件為R_tag、W_tag及比較結(jié)果信號依次為100、110或101;
第三控制子模塊，用于在第三預(yù)置條件下執(zhí)行從指定的M_bank[i]上讀取數(shù)據(jù)， 并將所讀取的數(shù)據(jù)緩存至R_buf的操作；所述第三預(yù)置條件為R_tag、W_teg及比較結(jié)果 信號依次為000、010或001。
為清楚示意，本實(shí)施例中Control circuit所依據(jù)的控制信號及對應(yīng)的控制操作具 體可以參考下表
權(quán)利要求
1.一種偽靜態(tài)存儲器，其特征在于，包括讀操作緩沖器及讀操作標(biāo)志寄存器，所述讀操作標(biāo)志寄存器用于存儲標(biāo)識所述讀操 作緩沖器中是否緩存有第一數(shù)據(jù)的讀狀態(tài)信號；寫操作緩沖器及寫操作標(biāo)志寄存器，所述寫操作緩沖器緩存需要寫入指定存儲器組 的第二數(shù)據(jù)及對應(yīng)的存儲器組地址；所述寫操作標(biāo)志寄存器用于存儲標(biāo)識所述寫操作緩 沖器中是否緩存有新的第二數(shù)據(jù)的寫狀態(tài)信號；比較器，用于比較當(dāng)前讀操作所針對的存儲器組地址，與當(dāng)前寫操作緩沖器中緩存 的第二數(shù)據(jù)需寫入的存儲器組地址，并輸出比較結(jié)果信號；控制電路，用于在當(dāng)前時鐘周期讀操作與刷新操作沖突時，依據(jù)所述讀狀態(tài)信號、 寫狀態(tài)信號及比較結(jié)果信號，控制進(jìn)行以下操作從讀操作緩沖器或?qū)懖僮骶彌_器上執(zhí)行讀操作且并行執(zhí)行刷新操作；或者，從指定的存儲器組上執(zhí)行讀操作，并將所讀取的數(shù)據(jù)緩存至讀操作緩沖器。
2.如權(quán)利要求1所述的偽靜態(tài)存儲器，其特征在于，所述讀狀態(tài)信號在讀操作緩沖器 中緩存有第一數(shù)據(jù)時為1，在讀操作緩沖器中沒有第一數(shù)據(jù)時為O ；所述寫狀態(tài)信號在寫 操作緩沖器中緩存有新的第二數(shù)據(jù)時為1，在寫操作緩沖器中沒有新的第二數(shù)據(jù)時為O ； 所述比較器在比較地址相同時輸出比較結(jié)果信號為1，在比較地址不同時輸出比較結(jié)果信 號為O ；所述控制電路包括第一控制子模塊，用于在第一預(yù)置條件下執(zhí)行從寫操作緩沖器上讀取數(shù)據(jù)且并行刷 新的操作；所述第一預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號及比較結(jié)果信號依次為111或 Oll ；第二控制子模塊，用于在第二預(yù)置條件下執(zhí)行從讀操作緩沖器上讀取數(shù)據(jù)且并行刷 新的操作；所述第二預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信號及比較結(jié)果信號依次為100、 110 或 101 ；第三控制子模塊，用于在第三預(yù)置條件下執(zhí)行從指定的存儲器組上讀取數(shù)據(jù)，并將 所讀取的數(shù)據(jù)緩存至讀操作緩沖器的操作；所述第三預(yù)置條件為讀狀態(tài)信號、寫狀態(tài)信 號及比較結(jié)果信號依次為000、010或001。
3.如權(quán)利要求1或2所述的偽靜態(tài)存儲器，其特征在于，所述控制電路還用于在當(dāng)前 時鐘周期讀操作與刷新操作不沖突時，依據(jù)所述寫狀態(tài)信號及比較結(jié)果信號，從寫操作 緩沖器或指定的存儲器組上執(zhí)行讀操作。
4.如權(quán)利要求3所述的偽靜態(tài)存儲器，其特征在于，所述寫狀態(tài)信號在寫操作緩沖器 中緩存有新的第二數(shù)據(jù)時為1，在寫操作緩沖器中沒有新的第二數(shù)據(jù)時為0;所述比較器 在比較地址相同時為輸出比較結(jié)果信號為1，在比較地址不同時輸出比較結(jié)果信號為0 ； 所述控制電路包括第五控制子模塊，用于在第五預(yù)置條件下執(zhí)行從指定的存儲器組上讀取數(shù)據(jù)且并行 執(zhí)行刷新操作；所述第五預(yù)置條件為寫狀態(tài)信號及比較結(jié)果信號依次為01、00或10;第六控制子模塊，用于在第六預(yù)置條件下執(zhí)行從寫操作緩沖器上讀取數(shù)據(jù)且并行執(zhí) 行刷新操作；所述第六預(yù)置條件為寫狀態(tài)信號及比較結(jié)果信號依次為11。
5.如權(quán)利要求1所述的偽靜態(tài)存儲器，其特征在于，所述讀操作緩沖器的結(jié)構(gòu)與存儲 器組的結(jié)構(gòu)相同，所述寫操作緩沖器包括數(shù)據(jù)存儲部分與地址存儲部分，所述數(shù)據(jù)存儲部分與存儲器組的容量配置相同，地址存儲部分的空間依據(jù)存儲器組的個數(shù)確定。
6.如權(quán)利要求6所述的偽靜態(tài)存儲器，其特征在于，還包括多路選擇器，與控制電路相連，用于依據(jù)控制電路的選擇信號選擇輸出相應(yīng)的數(shù)據(jù)。
7.—種偽靜態(tài)存儲器讀操作與刷新操作的控制方法，其特征在于，所述偽靜態(tài)存儲 器包括讀操作緩沖器、寫操作緩沖器，所述的方法包括進(jìn)入當(dāng)前時鐘周期；在當(dāng)前時鐘周期讀操作與刷新操作沖突時，檢測讀操作緩沖器和寫操作緩沖器中的 數(shù)據(jù)信息，并依據(jù)所述數(shù)據(jù)信息執(zhí)行以下判斷步驟1)如果寫操作緩沖器中存在需要寫入指定存儲器組的新的第二數(shù)據(jù)，并且所述第二 數(shù)據(jù)需寫入的存儲器組地址與當(dāng)前讀操作所針對的存儲器組地址相同，則讀取所述寫操 作緩沖器中的第二數(shù)據(jù)且并行執(zhí)行刷新操作；2)如果讀操作緩沖器中存在從存儲器組地址讀出的第一數(shù)據(jù)，則讀取所述讀操作緩 沖器中的第一數(shù)據(jù)且并行執(zhí)行刷新操作；如果讀操作緩沖器中不存在所述第一數(shù)據(jù)，則從當(dāng)前讀操作所針對的存儲器組地址 中讀出數(shù)據(jù)，并在讀操作緩沖器中緩存所述讀出數(shù)據(jù)。
8.如權(quán)利要求7所述的方法，其特征在于，還包括在同一時鐘周期讀操作與刷新操作不沖突時，依據(jù)所述數(shù)據(jù)信息執(zhí)行以下判斷步驟判斷寫操作緩沖器中是否存在需要寫入指定存儲器組的新的第二數(shù)據(jù)，并且所述第 二數(shù)據(jù)需寫入的存儲器組地址與當(dāng)前讀操作所針對的存儲器組地址相同，若是，則讀取 所述寫操作緩沖器中的第二數(shù)據(jù)且并行執(zhí)行刷新操作；否則，從當(dāng)前讀操作所針對的存 儲器組地址中讀出數(shù)據(jù)且并行執(zhí)行刷新操作。
全文摘要
本發(fā)明提供了一種偽靜態(tài)存儲器，包括讀操作緩沖器及讀操作標(biāo)志寄存器，寫操作緩沖器及寫操作標(biāo)志寄存器，比較器，用于比較當(dāng)前讀操作所針對的存儲器組地址，與當(dāng)前寫操作緩沖器中緩存的第二數(shù)據(jù)需寫入的存儲器組地址，并輸出比較結(jié)果信號；控制電路，用于在當(dāng)前時鐘周期讀操作與刷新操作沖突時，依據(jù)所述讀狀態(tài)信號、寫狀態(tài)信號及比較結(jié)果信號，控制進(jìn)行以下操作從讀操作緩沖器或?qū)懖僮骶彌_器上執(zhí)行讀操作且并行執(zhí)行刷新操作；或者，從指定的存儲器組上執(zhí)行讀操作，并將所讀取的數(shù)據(jù)緩存至讀操作緩沖器。本發(fā)明可以提高偽SRAM的存取速度，進(jìn)而提高它的工作效率。
文檔編號G11C11/401GK102024490SQ20091009383
公開日2011年4月20日 申請日期2009年9月23日 優(yōu)先權(quán)日2009年9月23日
發(fā)明者劉永波, 朱一明 申請人:北京芯技佳易微電子科技有限公司