專利名稱：Nand閃速存儲(chǔ)器件及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及閃速存儲(chǔ)器件，更具體來(lái)說(shuō)，涉及一種在編程過(guò) 程中將閃速存儲(chǔ)器件中的未被選擇的存儲(chǔ)器單元晶體管偏置以減少由 于熱載流子效應(yīng)導(dǎo)致的編程誤差的方法。
背景技術(shù)：
諸如閃速存儲(chǔ)器件的非易失性存儲(chǔ)器件可以設(shè)置為NOR型構(gòu)造 或NAND型構(gòu)造，并可以被電重寫入且以高集成密度形成。NAND型 非易失性半導(dǎo)體存儲(chǔ)器件包括多個(gè)NAND單元單位(cell unit)。通過(guò) 在源和漏之間串聯(lián)連接沿著列方向的多個(gè)存儲(chǔ)器晶體管來(lái)構(gòu)造每個(gè) NAND單元單位。選擇柵(SG)晶體管連接到串聯(lián)連接的存儲(chǔ)器晶體 管電路的每個(gè)端。
兩種非易失性存儲(chǔ)器晶體管是浮柵型存儲(chǔ)器晶體管和浮動(dòng)捕獲 (floating trap)(電荷捕獲)型存儲(chǔ)器晶體管。浮柵型存儲(chǔ)器晶體管 包括控制柵和導(dǎo)電浮柵，其中，導(dǎo)電浮柵通過(guò)絕緣層與襯底中形成的 場(chǎng)效應(yīng)晶體管(FET)隔離。浮柵型存儲(chǔ)器晶體管可以通過(guò)在導(dǎo)電浮柵 上將電荷存儲(chǔ)為自由載流子來(lái)編程。
除了浮柵型存儲(chǔ)器晶體管具有兩個(gè)柵而不是只有一個(gè)柵之外，浮 柵型存儲(chǔ)器晶體管與標(biāo)準(zhǔn)的MOS晶體管類似。 一個(gè)柵是與其它MOSFET晶體管相同的控制柵(CG)，而第二個(gè)柵是被氧化物絕緣體 環(huán)繞的浮柵(FG)。因?yàn)镕G被浮柵型存儲(chǔ)器晶體管的絕緣氧化物層 隔離，所以處于其上的任何電子都被捕獲在那，由此來(lái)存儲(chǔ)信息。
當(dāng)電子被捕獲在FG上時(shí)，它們改變(局部抵消)來(lái)自CG的電場(chǎng)， 這樣改變了單元的閾值電壓(Vt)。因此，當(dāng)通過(guò)將特定電壓施加到 控制柵(CG)上來(lái)"讀取"單元時(shí)，根據(jù)單元的閾值電壓(Vt)，電 流將在單元的源和漏連接之間流動(dòng)或不流動(dòng)。電流是存在還是不存在 被感測(cè)并被翻譯成"1"和"0"，從而再現(xiàn)所存儲(chǔ)的數(shù)據(jù)。
電荷捕獲型存儲(chǔ)器晶體管可包括形成在襯底中的場(chǎng)效應(yīng)晶體管 (FET)溝道和柵電極之間的非導(dǎo)電電荷貯存層。浮動(dòng)捕獲型存儲(chǔ)器晶 體管可以通過(guò)將電荷存儲(chǔ)在非導(dǎo)電電荷貯存層中的陷阱(trap)中被編 程。
當(dāng)正電壓施加到柵電極上時(shí)，電子隧穿穿過(guò)隧穿絕緣層20從而變 成被捕獲在電荷貯存層中。隨著電子積累在電荷貯存層中，存儲(chǔ)器晶 體管的閾值電壓增大，并且存儲(chǔ)器晶體管變成被編程。當(dāng)負(fù)電壓施加 到柵電極時(shí)，被捕獲的電子穿過(guò)隧穿絕緣層釋放至半導(dǎo)體襯底。同時(shí)， 空穴變成被隧穿絕緣層捕獲，存儲(chǔ)器晶體管的閾值電壓減小，并且存 儲(chǔ)器晶體管被擦除。
典型地，NAND閃速存儲(chǔ)器串(string)與其它串通過(guò)淺溝槽隔離 (STI)而被隔離開(kāi)，以防止相鄰的半導(dǎo)體器件組件之間的電流泄漏。 NAND存儲(chǔ)器串包括三種晶體管存儲(chǔ)器晶體管型晶體管(memory transistor transistors)(實(shí)現(xiàn)非易失性數(shù)據(jù)貯存)；串選擇晶體管SST; 以及接地選擇晶體管GST。典型地，在NAND閃速存儲(chǔ)器件中，串選 擇晶體管和接地選擇晶體管(SSL和GSL)位于NAND串的端部，并 用于在編程、擦除和讀取操作中選擇NAND串。沿著行方向布置的成組的NAND單元單位(NAND串)被稱作 NAND單元塊(存儲(chǔ)塊，MB)。布置在相同行的選擇晶體管SST和 GST的柵公共地連接到選擇柵線中對(duì)應(yīng)的一個(gè)，并且布置在相同行的 存儲(chǔ)器晶體管的控制柵公共地連接到控制柵線中對(duì)應(yīng)的一個(gè)。如果n 個(gè)存儲(chǔ)器晶體管在NAND單元單位中串聯(lián)連接，則包含在一個(gè)NAND 單元單位中的存儲(chǔ)器晶體管的控制柵線(字線WLo)的數(shù)量也是n。
當(dāng)對(duì)數(shù)據(jù)進(jìn)行編程時(shí)，首先，同時(shí)擦除存儲(chǔ)在整個(gè)存儲(chǔ)塊(MB) 中的存儲(chǔ)器貯存單元的所有存儲(chǔ)器晶體管中存儲(chǔ)的所有數(shù)據(jù)項(xiàng)。通過(guò) 將所選擇的存儲(chǔ)塊中的存儲(chǔ)器晶體管的所有控制柵線(字線)設(shè)置成 低電壓Vss (例如，0V)，并將高的正電壓Vera (擦除電壓，例如， 20V)施加到p型阱區(qū)，來(lái)執(zhí)行擦除處理，其中，在p型阱區(qū)中，存儲(chǔ) 器單元陣列被形成為將浮柵中的電子釋放到溝道區(qū)。結(jié)果，在整個(gè)存
儲(chǔ)塊中存儲(chǔ)器貯存單元的所有存儲(chǔ)器晶體管中存儲(chǔ)的所有數(shù)據(jù)項(xiàng)全被 設(shè)置成"1"數(shù)據(jù)。可以同時(shí)擦除多個(gè)或所有的存儲(chǔ)塊。
在上述的數(shù)據(jù)同時(shí)擦除步驟之后，對(duì)與所選擇的控制柵線連接的 多個(gè)存儲(chǔ)器晶體管同時(shí)進(jìn)行數(shù)據(jù)編程程序。通常地，將待被編程到與 所選擇的控制柵線連接的存儲(chǔ)器晶體管中的二進(jìn)制數(shù)據(jù)的單位定義為 數(shù)據(jù)的一 "頁(yè)(page)"。在其中數(shù)據(jù)被編程到存儲(chǔ)塊中的存儲(chǔ)器晶體 管(頁(yè))中的"頁(yè)"順序，基于在其中以隨機(jī)順序?qū)?shù)據(jù)編程(隨機(jī) 編程處理)的系統(tǒng)，或者基于在其中將數(shù)據(jù)沿著一個(gè)方向順序編程(順 序編程處理)的系統(tǒng)。通常地，在順序編程處理的過(guò)程中，數(shù)據(jù)從源 側(cè)存儲(chǔ)器晶體管依次地在順序頁(yè)中被編程。
如果與編程處理同時(shí)地將高的正電壓Vpgm (編程電壓，例如， 20V)施加到所選擇的控制柵線，則在"0"數(shù)據(jù)的情況下電子從存儲(chǔ) 器晶體管的溝道注入到浮柵中。這就是所謂的"0"編程或"0"寫入。 在該情況下，在"1"數(shù)據(jù)的情況下禁止電子的注入(所謂的編程禁止、 "1"編程或"1"寫入)。由此，在將隨機(jī)數(shù)據(jù)寫入到一頁(yè)的存儲(chǔ)器晶體管的同時(shí)，同時(shí)地執(zhí)行兩種類型的數(shù)據(jù)編程操作，并必須根據(jù)其 編程數(shù)據(jù)來(lái)控制每個(gè)存儲(chǔ)器晶體管的溝道電壓。例如，在"0"數(shù)據(jù)的 情況下，溝道電壓被保持為低，以便于在編程電壓Vpgm施加到控制 柵時(shí)，向在浮柵下的柵絕緣膜施加強(qiáng)的電場(chǎng)。在"l"數(shù)據(jù)的情況下， 溝道電壓被升壓，以使得弱的電場(chǎng)施加到柵絕緣膜，并禁止電子注入 到浮柵中。如果溝道電壓被不充分地升壓，則電子被注入使得將經(jīng)歷 "1"編程處理的存儲(chǔ)器晶體管的閾值電壓將發(fā)生變化。這種現(xiàn)象被稱
作"錯(cuò)誤編程"或者"寫入誤差"。因此，為了實(shí)現(xiàn)NAND型閃存EEPROM 的編程操作，必須將由于錯(cuò)誤編程導(dǎo)致的閾值電壓變化抑制在特定的 范圍內(nèi)，以不造成錯(cuò)誤操作。
已知各種類型的NAND溝道電壓控制方法。自舉(self-boost) (SB)編程方法普遍用于在"1"數(shù)據(jù)編程情況下將NAND單元單位 的所有溝道區(qū)設(shè)置為電浮動(dòng)狀態(tài)，并通過(guò)利用與控制柵的電容耦合將 溝道電壓升壓。在第11期(1995)第30巻的IEEE Journal of Solid-state Circuits中的第1149-1156頁(yè)描述了由K.D.Suh等人所著的自舉編程方 法。
在美國(guó)專利第5715194號(hào)和第6930921號(hào)中描述了另一自舉系統(tǒng)， 即局部自舉系統(tǒng)(LSB)。局部自舉系統(tǒng)(LSB)是用于從公共源線 CSL側(cè)的控制柵線(字線)(例如，字線WL<xx>)開(kāi)始，順序?qū)?shù) 據(jù)編程的順序編程方法。局部自舉(LSB)系統(tǒng)將把所選擇的存儲(chǔ)器晶 體管(WL<i>)兩側(cè)的存儲(chǔ)器晶體管設(shè)置成截止?fàn)顟B(tài)，以便于只將所選 擇的存儲(chǔ)器晶體管(WL<i>)的溝道和擴(kuò)散層(升壓區(qū))與剩余的存儲(chǔ) 器晶體管電隔離，從而將以上區(qū)域設(shè)置成電浮動(dòng)狀態(tài)并將其電壓升壓。
擦除區(qū)自舉(EASB)系統(tǒng)是另一個(gè)自舉系統(tǒng)。在日本專利申請(qǐng)未 審公開(kāi)第10-283788號(hào)中描述了擦除區(qū)自舉系統(tǒng)。EASB系統(tǒng)基于從如 之前描述的公共源線CSL側(cè)上的控制柵線開(kāi)始的順序編程數(shù)據(jù)。低電 壓Vcutoff施加到與所選擇的存儲(chǔ)器單元晶體管的公共源線CSL側(cè)相鄰并位于其上的存儲(chǔ)器單元晶體管的控制柵線(字線)，以使存儲(chǔ)器單 元晶體管截止。編程電壓Vpgm施加到所選擇的存儲(chǔ)器單元晶體管的 控制柵線(WL<i>)，并且中間電壓Vpass施加到未被選擇的其他控制柵線。
對(duì)于被編程的存儲(chǔ)器單元的閾值電壓分布的更精確控制，經(jīng)常使 用步增脈沖編程(incremental step pulse programming) (ISPP)模式。 在應(yīng)用ISPP模式的情況下，施加到字線的編程電壓在重復(fù)編程周期的 循環(huán)過(guò)程中逐步地上升。編程電壓以預(yù)定的步增量(AV)增加，其中， 預(yù)定的步增量也被稱作"上升速率"。在編程序列中，被編程的單元 的單元閾值電壓以預(yù)定用于每個(gè)編程循環(huán)的速率增加。在名為 "Non-Volatile Semiconductor Memory and Programming Method of the Same"的美國(guó)專利第6,266,270號(hào)中公開(kāi)了通過(guò)ISPP模式的方式對(duì)非 易失性存儲(chǔ)器器件進(jìn)行編程。每個(gè)編程循環(huán)通常被劃分為編程時(shí)間段 和編程檢驗(yàn)時(shí)間段。在編程時(shí)間段內(nèi)，在給定的偏置條件下對(duì)存儲(chǔ)器 單元進(jìn)行編程。在編程檢驗(yàn)時(shí)間段內(nèi)，檢驗(yàn)被編程的存儲(chǔ)器單元，看 它們是否達(dá)到目標(biāo)閾值電壓的條件。將編程循環(huán)重復(fù)預(yù)定數(shù)量的次數(shù)， 直到所有的存儲(chǔ)器單元被以目標(biāo)閾值電壓來(lái)完全地編程。除了讀取的 數(shù)據(jù)沒(méi)有被輸出到器件的外部之外，編程檢驗(yàn)操作與讀取操作類似。

發(fā)明內(nèi)容
本發(fā)明的 一方面提供了一種對(duì)閃存單元單位進(jìn)行編程的方法，其 中，所述閃存單元單位具有與由串選擇線SSL控制的串選擇晶體管SST 連接的n個(gè)存儲(chǔ)器單元晶體管MCO〉至MCXn-l〉，其中，所述n個(gè)存 儲(chǔ)器單元晶體管MCO至MCXn-l〉分別由n個(gè)字線WLO至 WL〈n-l〉控制，所述方法包括向所述串選擇線SSL施加第一預(yù)定電 壓Vcc;以及向所述SSL施加第二預(yù)定電壓(Vcc-a或者Vcc+a)，同 時(shí)向所選擇的字線WL〈'〉施加編程電壓Vpgm，以減小至少多個(gè)存儲(chǔ) 器單元晶體管的溝道電勢(shì)。在本發(fā)明的一些實(shí)施例中，所述方法還包括向所述串選擇線SSL 施加第一預(yù)定電壓Vcc，同時(shí)向所述第一所選擇的字線WLO施加編 程電壓Vpgm，其中，0《i<x;在不同的(例如，隨后的)時(shí)間， 向所述串選擇線SSL施加所述第二預(yù)定電壓(Vcc-a或Vcc+a)，同時(shí) 向所述第二所選擇的字線WL〈'〉施加所述編程電壓Vpgm，以減小存 儲(chǔ)器單元晶體管MCO至MCXn-l〉的局部溝道電勢(shì)，其中，i'》x，其 中，所述第二所選擇的字線WL〈'〉比所述第一所選擇的字線WLO更 靠近所述串選擇線SSL。
在各種實(shí)施例中，施加到所述串選擇線(SSL)的所述第二預(yù)定電 壓是Vcc-a， a在大約0.1伏至大約3.0伏之間，Vcc在大約2.5伏至大 約3.5伏之間，Vpass在大約8伏至大約IO伏之間，并且Vpgm在大約 15伏至大約20伏之間。
本發(fā)明的另一方面提供了一種對(duì)閃存單元單位進(jìn)行編程的方法， 其中，所述閃存單元單位具有與由串選擇線SSL控制的串選擇晶體管 SST連接的n個(gè)存儲(chǔ)器單元晶體管MCXO至MCXn-l、其中，所述n 個(gè)存儲(chǔ)器單元晶體管MCO至MCXn-l〉分別由n個(gè)字線WLO至 WL〈n-l〉控制。所述方法包括在時(shí)間t，向所述位線BL施加第一預(yù) 定電壓Vcc，同時(shí)將第一所選擇的字線WLO上的第一所選擇的存儲(chǔ) 器單元晶體管MCO編程，其中，0Si<x;以及在不同的時(shí)間，向所 述位線BL施加第二預(yù)定電壓Vcc-oc，同時(shí)將第二所選擇的字線WL<i'> 上的第二所選擇的存儲(chǔ)器單元晶體管MC〈'〉編程，以減小存儲(chǔ)器單元 晶體管MCO至MC〈n-l〉的局部溝道電勢(shì)，其中，i'2x，其中，所述 第二所選擇的字線WL〈、比所述第一所選擇的字線WLO更靠近所述 串選擇線SSL。
所述方法的一些實(shí)施例還包括向所述位線BL施加第一預(yù)定電 壓Vcc，同時(shí)向所述第一所選擇的字線WLO上的所述第一所選擇的 存儲(chǔ)器單元晶體管MCO應(yīng)用步增脈沖編程(ISPP)，其中，0《i<x;以及在不同的時(shí)間，對(duì)所述步增脈沖編程(ISPP)循環(huán)進(jìn)行計(jì)數(shù)，同 時(shí)對(duì)第二所選擇的字線WLO上的第二所選擇的存儲(chǔ)器單元晶體管 MC〈i'〉進(jìn)行ISPP編程，其中，i'》X;以及只在ISPP循環(huán)計(jì)數(shù)j大于或
等于y時(shí)，向所述位線BL施加所述第二預(yù)定電壓Vcc-a，以減小存儲(chǔ) 器單元晶體管MC<i'〉至MCXn-l〉的局部溝道電勢(shì)，同時(shí)對(duì)所述第二 所選擇的字線WLO上的第二所選擇的存儲(chǔ)器單元晶體管MCO進(jìn) 行ISPP編程，其中，i'》x。
本發(fā)明的可選實(shí)施例可以使超過(guò)兩個(gè)的局部溝道(Chl、 Ch2、 Ch3...)的相鄰的溝道電壓大致相等。
本發(fā)明的另一方面提供了一種對(duì)閃存單元單位進(jìn)行編程的方法， 其中，所述閃存單元單位具有與由串選擇線SSL控制的串選擇晶體管 SST連接的n個(gè)存儲(chǔ)器單元晶體管MCO至MC<n-l>，其中，所述n 個(gè)存儲(chǔ)器單元晶體管MCO至MCXn-l〉分別由n個(gè)字線WLO至 WL〈n-l〉控制。所述方法包括向未被選擇的字線WL〈i+l〉至WL<n-l> 施加通過(guò)電壓Vpass，同時(shí)向所述第一所選擇的字線WLO施加編程電 壓Vpgm，其中，0^i<x,其中，Vpgm > Vpass > 0;此后，向所述 未選擇的字線WL〈i'+l〉至WL〈n-l〉中的三個(gè)的每個(gè)施加不同的第一通 過(guò)電壓Vpassl、第二通過(guò)電壓Vpass2和第三通過(guò)電壓Vpass3中的一 個(gè)，同時(shí)向第二所選擇的字線WLO施加所述編程電壓Vpgm，以減 小存儲(chǔ)器單元晶體管MCXi'〉至MC〈n-l〉的局部溝道電勢(shì)，其中，i上 x，其中，所述第二所選擇的字線WLO比所述第一所選擇的字線 WLO更靠近所述串選擇線SSL。
在一些示例性實(shí)施例中，Vpassl < Vpass且Vpass3 > Vpass。在一 些示例性實(shí)施例中，Vpassl施加到WL〈'+1〉且Vpass3施加到 WL<n-l>。在一些示例實(shí)施例中，Vpassl施加到WL<n-l>且Vpass3 施加到WL<i'+l>。在一些示例性實(shí)施例中，Vpass施加到WL<i'+l>, WL<i+2和WL<i+l〉，而Vpassl施加至U WL<i'+l+l>， Vpass3施加到WL<n-l>。
本發(fā)明的另一方面提供了一種閃速存儲(chǔ)器件，所述閃速存儲(chǔ)器件 包括存儲(chǔ)塊，所述存儲(chǔ)塊包括共享n個(gè)字線WLo和串選擇線(SSL) 的m個(gè)NAND單元單位，每個(gè)NAND單元單位包括由所述SSL控制 并串聯(lián)連接在位線BL< 〉和n個(gè)存儲(chǔ)器晶體管的之間的串選擇晶體管 SST，其中，所述n個(gè)存儲(chǔ)器晶體管分別由n個(gè)字線WLo來(lái)控制；以 及外圍電路，所述外圍電路適于向所述串選擇線(SSL)施加第一預(yù)定 電壓Vcc，同時(shí)對(duì)由第一所選擇的字線WLO控制的m個(gè)存儲(chǔ)器晶體 管進(jìn)行編程，此后，在向所述串選擇線(SSL)施加第二預(yù)定電壓Vcc ±a的同時(shí)，對(duì)由第二所選擇的字線WLO控制的m個(gè)存儲(chǔ)器晶體管 進(jìn)行編程，其中，所述第二所選擇的字線WL〈'〉比所述第一所選擇的 字線WLO更靠近所述串選擇線(SSL)。
所述存儲(chǔ)器晶體管可以形成為除了控制柵之外還均具有浮柵的存 儲(chǔ)器晶體管?？蛇x擇地，所述存儲(chǔ)器晶體管可以形成為電荷捕獲型存 儲(chǔ)器晶體管。
本發(fā)明的另一方面提供了一種用于計(jì)算機(jī)系統(tǒng)的固態(tài)存儲(chǔ)器模 塊，所述模塊包括殼體；接口連接器，其在所述殼體上；閃速存儲(chǔ) 器控制器，其位于所述殼體內(nèi)；根據(jù)本發(fā)明的示例性實(shí)施例的權(quán)利要
求所述的閃速存儲(chǔ)器件，其位于所述殼體內(nèi)，并電連接到所述接口連 接器，其中，在集成電路中的所述多個(gè)存儲(chǔ)器晶體型晶體管被布置成
用于數(shù)據(jù)貯存的陣列，并由所述閃速存儲(chǔ)器控制器控制。所述接口連 接器可以是包括四十個(gè)IDE管腳接口和電源連接器的IDE接口連接器， 或者所述殼體可以具有SD卡的形式因素，并且所述接口連接器具有八 個(gè)電接觸焊盤?？蛇x擇地，所述殼體可以具有從由MS (記憶棒)、CF (緊湊式閃存卡)、SMC (智能媒體卡)、MMC (多媒體卡)、SD (安 全數(shù)碼卡)或XD (XD-圖卡)中任意一個(gè)的形式因素。本發(fā)明的另一方面提供了一種包括固態(tài)存儲(chǔ)器模塊的計(jì)算機(jī)系 統(tǒng)。所述計(jì)算機(jī)系統(tǒng)可以是個(gè)人計(jì)算機(jī)(PC)、個(gè)人數(shù)字助理(PDA)、
MP3播放器、數(shù)碼錄音機(jī)、筆型計(jì)算機(jī)(pen-shaped computer)、數(shù)碼
相機(jī)或者錄影機(jī)。
本發(fā)明的另一方面提供了一種閃速存儲(chǔ)器件，所述閃速存儲(chǔ)器件 包括存儲(chǔ)塊，所述存儲(chǔ)塊包括共享n個(gè)字線WLo和串選擇線(SSL) 的m個(gè)NAND單元單位，每個(gè)NAND單元單位包括由所述SSL控制 并串聯(lián)連接在位線BL< >和n個(gè)存儲(chǔ)器晶體管之間的串選擇晶體管 (SST)，其中，所述n個(gè)存儲(chǔ)器晶體管分別由n個(gè)字線WL< >來(lái)控制； 以及頁(yè)緩沖電路，所述頁(yè)緩沖電路適于向位線BLo施加第一預(yù)定電壓 Vcc，同時(shí)對(duì)由第一所選擇的字線WLO控制的所述m個(gè)存儲(chǔ)器晶體 管進(jìn)行編程，此后，在向所述位線BLo施加預(yù)定的減小的電壓Vcc-a 的同時(shí)，對(duì)由第二所選擇的字線WL〈'〉控制的所述m個(gè)存儲(chǔ)器晶體管 進(jìn)行編程，其中，所述第二所選擇的字線WL〈i^比所述第一所選擇的 字線WLO更靠近所述串選擇線(SSL)。
所述閃速存儲(chǔ)器件還可包括外圍電路，所述外圍電路包括頁(yè)緩沖 電路，并適于向所述串選擇線(SSL)施加所述第一預(yù)定電壓Vcc，同 時(shí)對(duì)由所述第一所選擇的字線WLO控制的所述m個(gè)存儲(chǔ)器晶體管進(jìn) 行編程，此后，向所述串選擇線(SSL)施加所述預(yù)定的減小的電壓 Vcc-a，同時(shí)對(duì)由所述第二所選擇的字線WLO控制的所述m個(gè)存儲(chǔ) 器晶體管進(jìn)行編程。所述外圍電路還可包括步增脈沖編程(ISPP)循 環(huán)計(jì)數(shù)器，并且只在ISPP循環(huán)計(jì)數(shù)j不小于預(yù)定的值y時(shí)，所述外圍 電路可以向位線BLo施加所述預(yù)定的減小的電壓Vcc-a，同時(shí)對(duì)由所 述第二所選擇的字線WLo控制的所述m個(gè)存儲(chǔ)器晶體管進(jìn)行編程。
本發(fā)明的另一方面提供了一種閃速存儲(chǔ)器件，所述閃速存儲(chǔ)器件 包括存儲(chǔ)塊，所述存儲(chǔ)塊包括共享n個(gè)字線WLo和串選擇線(SSL) 的m個(gè)NAND單元單位，每個(gè)NAND單元單位包括由所述SSL控制,并串聯(lián)連接在位線BL< 〉和n個(gè)存儲(chǔ)器晶體管之間的串選擇晶體管 (SST)，其中，所述n個(gè)存儲(chǔ)器晶體管分別由n個(gè)字線WLo來(lái)控制； 以及外圍電路，所述外圍電路適于向第一多個(gè)未被選擇的字線(WL<0〉 至W!Xi-3〉)中的每個(gè)施加第一預(yù)定通過(guò)電壓Vpass(l)，同時(shí)向所選擇 的字線WLO施加高于Vpass(l)的編程電壓Vpgm，并且適于同時(shí)地向 第二多個(gè)未被選擇的字線(WL<i+l>至WL〈n-l〉)施加第二預(yù)定通過(guò) 電壓Vpass(2)和第三預(yù)定通過(guò)電壓Vpass(3)，其中，所述第二多個(gè)未被 選擇的字線比所述第一多個(gè)未被選擇的字線更靠近所述串選擇線 (SSL)，其中，所述第二預(yù)定通過(guò)電壓Vpass(2)小于所述第一預(yù)定通 過(guò)電壓Vpass(l)，并且所述第一預(yù)定通過(guò)電壓Vpass(l)小于所述第三預(yù) 定通過(guò)電壓Vpass(3)。


通過(guò)結(jié)合附圖考慮的下面的詳細(xì)描述，對(duì)于本領(lǐng)域的技術(shù)人員， 本發(fā)明的示例性實(shí)施例的以上和其它特征將變得容易清楚，其中，在 整個(gè)申請(qǐng)和一些附圖中，相同的標(biāo)號(hào)通常指示相同或相似的元件，其
中
圖1是根據(jù)本發(fā)明的各種示例性實(shí)施例的在使相鄰的溝道電勢(shì) Vchl和Vch2大致相等的存儲(chǔ)器器件(分別為圖2中的100、圖6中的 200、圖10中的300、圖13中的400和圖17中的500)中的集成電路 中形成的浮柵型NAND單元單位131的側(cè)面剖視圖2是根據(jù)本發(fā)明的第一示例性實(shí)施例的、包括適于使圖2的 NAND單元單位131中相鄰的溝道電勢(shì)Vchl和Vch2相等的外圍電路 110、 120、 140、 150和160的閃速存儲(chǔ)器件100的框圖3是圖2的NAND單元單位131的組合電路圖以及在圖2的閃 速存儲(chǔ)器件100中的施加到其中的偏壓的表格；
圖4是示出了施加圖3的Vcc+a偏壓，以及圖2的NAND單元單 位131中相鄰的溝道電勢(shì)Vchl和Vch2產(chǎn)生的相等化的時(shí)序圖5是示出了施加圖3的Vcc-a偏壓，以及圖2的NAND單元單位131中相鄰的溝道電勢(shì)Vchl和Vch2產(chǎn)生的大致相等化的時(shí)序圖6是包括適于使圖2的NAND單元單位131中的相鄰的溝道電 勢(shì)Vchl和Vch2大致相等的外圍電路110、 120、 240、 250和160的閃
速存儲(chǔ)器件200的框圖7A和圖7B是實(shí)現(xiàn)圖6的閃速存儲(chǔ)器件200中的頁(yè)緩沖電路240 的電路的框圖8是圖6的NAND單元單位131的組合電路圖示，以及圖6的 閃速存儲(chǔ)器件中施加到其中的偏壓的表格；
圖9是示出了將Vcc-a偏壓施加到如圖8所示的位線和/或串選擇 線，以及在圖6的閃速存儲(chǔ)器件200中的NAND單元單位131中相鄰 的溝道電勢(shì)Vchl和Vch2產(chǎn)生大致相等化的時(shí)序圖10是根據(jù)本發(fā)明的第三示例性實(shí)施例的包括適于使圖1的 NAND單元單位131中的相鄰的溝道電勢(shì)Vchl和Vch2大致相等的外 圍電路IIO、 120、 340、 350和360的閃速存儲(chǔ)器件300的框圖11是在圖10的閃速存儲(chǔ)器件300中的NAND單元單位131的 預(yù)定頁(yè)(WL<i〉)的步增脈沖編程(ISPP)的過(guò)程中，選擇性地減小位 線電壓的方法的流程圖12是示出了將Vcc-a偏壓施加到如圖IO中的位線，以及在圖 10的閃速存儲(chǔ)器件300中NAND單元單位131中相鄰的溝道電勢(shì)Vchl 和Vch2產(chǎn)生大致相等化的時(shí)序圖13是根據(jù)本發(fā)明的第四示例性實(shí)施例的包括適于使圖1的 NAND單元單位131中的相鄰的溝道電勢(shì)Vchl和Vch2大致相等的外 圍電路IIO、 420、 140、 450和160的閃速存儲(chǔ)器件400的框圖14是圖13的NAND單元單位131的組合電路圖，以及在圖13 的閃速存儲(chǔ)器件400的操作的寫入(編程)模式的過(guò)程中，其中的偏 壓，例如施加到未被選擇的字線的k個(gè)中間通過(guò)電壓(pass voltage) Vpass(k)的表格；
圖15A是示出了將以升壓順序的多個(gè)中間通過(guò)電壓Vpass(k)施加 到圖13的閃速存儲(chǔ)器件400中的NAND單元單位131中未被選擇的字 線WL〈i+l〉至WL〈n-l〉的時(shí)序圖；圖15B是示出了將以降壓順序的多個(gè)中間通過(guò)電壓Vpass(k)施加 到圖13的閃速存儲(chǔ)器件400中的NAND單元單位131中未被選擇的字 線WL<i+l>至WL〈n-l〉的時(shí)序圖15C是示出了將傳統(tǒng)的通過(guò)電壓Vpass加上各種多個(gè)中間通過(guò) 電壓Vpass(k)施加到圖13的閃速存儲(chǔ)器件400中的NAND單元單位 131中未被選擇的字線WL〈i+l〉至WL〈n-l〉的時(shí)序圖16A和圖16B是用于將傳統(tǒng)的NAND閃速存儲(chǔ)器件中形成 (develope)的溝道電勢(shì)Vch2 (現(xiàn)有的)和圖2、圖6、圖10、圖13 或圖17的NAND閃速存儲(chǔ)器件100、 200、 300、 400或500中形成的 溝道電勢(shì)Vch2 (新的)進(jìn)行比較，同時(shí)對(duì)NAND單元單位131的所有 頁(yè)(WLO至WL<31〉)中的1位(二進(jìn)制)數(shù)據(jù)進(jìn)行編程的實(shí)驗(yàn)獲 得數(shù)據(jù)的曲線圖17是根據(jù)本發(fā)明的第四示例性實(shí)施例的包括適于使圖1的 NAND單元單位131中的相鄰的溝道電勢(shì)Vchl和Vch2大致相等的外 圍電路110、 420、 140、 450和160的閃速存儲(chǔ)器件500的框圖18是在存儲(chǔ)器件(分別為圖2的100、圖6的200、圖10的 300、圖13的400或圖17的500)的可選實(shí)施例中使用的集成電路中 形成的電荷捕獲型NAND單元單位131-2的側(cè)面剖視圖19是包括根據(jù)本發(fā)明的任意實(shí)施例的閃速存儲(chǔ)器件720 (例如 100、 700、 300、 400、 500)的存儲(chǔ)卡的框圖20是包括根據(jù)本發(fā)明的任意實(shí)施例的閃速存儲(chǔ)器件812 (例如 100、 200、 300、 400、 500)的閃速存儲(chǔ)器系統(tǒng)810的計(jì)算機(jī)系統(tǒng)800 的框圖。
具體實(shí)施例方式
圖1是根據(jù)本發(fā)明的各種示例性實(shí)施例的在使相鄰的溝道電勢(shì) Vchl和Vch2大致相等的存儲(chǔ)器器件中的集成電路中形成的浮柵型 NAND單元單位131的側(cè)面剖視圖。圖2是根據(jù)本發(fā)明實(shí)施例的包括 外圍電路的閃速存儲(chǔ)器件的框圖。參照?qǐng)D1和圖2，經(jīng)受編程的NAND單元單位131使各種偏壓 Vpgm、 Vpass和Vss順序地施加到其存儲(chǔ)器單元晶體管的控制柵10、 20、 30、 40、 50和字線WLo。 NAND單元單位131形成在閃速存儲(chǔ) 器件100 (圖2)中的存儲(chǔ)器單元陣列130內(nèi)的存儲(chǔ)塊(MB)和集成 電路中。NAND單元單位131形成在半導(dǎo)體襯底100-1上。NAND單 元單位131的溝道形成在選擇晶體管SST和GST之間的半導(dǎo)體襯底 100-1中。在該示例性實(shí)施例中，存儲(chǔ)器單元晶體管MCO至MCn-l中 的每個(gè)具有在半導(dǎo)體襯底100-1中形成的NAND單元單位131的溝道 的上方形成的控制柵11、 21、 31、 41、 51和浮柵10、 20、 30、 40、 50。 NAND單元單位111的溝道可以通過(guò)淺溝槽隔離(STI)(未示出)與 其它相鄰的NAND單元單位的溝道隔離，這樣防止了相鄰的半導(dǎo)體器 件組件之間的電流泄漏。
具有第一溝道電勢(shì)Vchl的第一 (下)局部溝道Chi通過(guò)具有施 加到其控制柵的低電壓Vcutoff (Vss， 0V)的存儲(chǔ)器單元晶體管與具 有第二溝道電勢(shì)Vch2的第二 (上)局部溝道Ch2隔離。低壓Vcutoff 施加到存儲(chǔ)器單元晶體管(例如，WL<i-2>)的控制柵線，以截止存儲(chǔ) 器單元晶體管(例如，WL<i-2〉)，其中，存儲(chǔ)器單元晶體管(例如， WL<i-2>)位于所選擇的存儲(chǔ)器單元晶體管(WL<i>)的公共源線CSL 側(cè)。作為示例，編程電壓Vpgm施加到所選擇的存儲(chǔ)器單元晶體管 (WL<i>)的控制柵40，并且中間電壓Vpass施加到未被選擇的存儲(chǔ) 器單元晶體管 (WL<l>..,WL<i-3> 、 WL<i-l> 、 WL<i+l> 、 WL<1+2>...WL<31>)的控制柵(例如，10、 30、 50)。
編程電壓Vpgm (例如，20V)施加到所選擇的存儲(chǔ)器單元晶體管 的控制柵線(WLO)，并且使存儲(chǔ)器單元晶體管截止的低電壓Vcutoff (例如，VSS， 0V)施加到將第一局部溝道Chi與第二局部溝道Ch2 隔離(局部化)的存儲(chǔ)器單元晶體管20的控制柵線(例如，WL<i-2>)。 Vpgm和Vcutoff (Vss)之間的中間電壓Vpass (例如，5V或10V)施 加到未被選擇的控制柵線(例如，WL<i-3>、 WL<i-l〉、 WL<1+1>)。通過(guò)施加到對(duì)應(yīng)區(qū)域內(nèi)的控制柵的電壓Vpgm、 Vpass的電容耦合，感 應(yīng)出溝道電勢(shì)Vchl和Vch2中的每個(gè)。具體來(lái)說(shuō)，第二溝道電勢(shì)Vch2
通過(guò)等式1來(lái)描述特征
<formula>formula see original document page 22</formula>
其中，q是在第二溝道Ch2內(nèi)具有施加到其控制柵(例如，30、 50)的通過(guò)電壓Vpass的存儲(chǔ)器單元晶體管的數(shù)量；并且N是第二溝 道Ch2內(nèi)的存儲(chǔ)器單元的總數(shù)。根據(jù)等式l，被編程(Vpgm)的所選 擇的存儲(chǔ)器單元晶體管距離串選擇線SSL越近，第二溝道Ch2內(nèi)的存 儲(chǔ)器單元的總數(shù)N越小，由此，第二溝道電勢(shì)Vch2變得更高。
兩個(gè)區(qū)域，即，第一溝道Chl和第二溝道Ch2的溝道電勢(shì)Vchl 和Vch2之間的電勢(shì)差Vch2-Vchl產(chǎn)生了電場(chǎng)，并且熱載流子效應(yīng) (HCE)會(huì)增大，以及由于HCE導(dǎo)致發(fā)生軟編程(soft-programming) (編程干擾)誤差。由此，被編程(Vpgm)的所選擇的存儲(chǔ)器單元晶 體管距離串選擇線SSL越近，由于HCE導(dǎo)致發(fā)生的軟編程(編程干擾) 誤差越多。當(dāng)溝道電勢(shì)Vch 1和Vch2之間的差(Vch2-Vch 1)大于VCHE ， 即產(chǎn)生熱載流子效應(yīng)(HCE)的臨界電壓時(shí)，會(huì)出現(xiàn)熱載流子效應(yīng) (HCE)軟編程(編程干擾)誤差。因此，期望的是，控制溝道電勢(shì) Vchl和Vch2之間的差(Vch2-Vchl)，使其與等式2中表示的條件一 致。
<formula>formula see original document page 22</formula>
其中，VcHE是產(chǎn)生熱載流子效應(yīng)(HCE)誤差的臨界電壓。 根據(jù)本發(fā)明的示例性實(shí)施例，電壓阿爾法(如下面進(jìn)一步描述的Vcc-a、 Vcc+a中的a)是足以使Vch2更接近Vchl以足夠滿足等式2 的值。
參照?qǐng)D2，根據(jù)本發(fā)明的示例性實(shí)施例的閃速存儲(chǔ)器件100包括 NAND單元單位(NAND串)131的陣列130和外圍電路，其中，外圍 電路包括電壓提供器110、 X (行)解碼器120、頁(yè)緩沖器140、控制 邏輯150和數(shù)據(jù)建立(setup-data)貯存單元160。
存儲(chǔ)器單元陣列130包括NAND單元單位、字線WL< >和m個(gè) 位線BLO至BL<m-l〉。存儲(chǔ)器單元陣列130還包括與NAND單元單 位中的串選擇晶體管SST連接的m個(gè)位線BLo (BL<0>、 BL<1>...、 BL<m-l>)。存儲(chǔ)器單元陣列130包括多個(gè)(cXnXm個(gè)，其中，c是 每列中NAND單元單位的數(shù)量，n是每個(gè)NAND單元單位中字線/存儲(chǔ) 器單元晶體管的數(shù)量)存儲(chǔ)器單元晶體管MCO。
外圍電路110、 120、 140、 150禾B 160合作來(lái)向在NAND單元陣 列130中被編程的NAND單元單位131施加偏壓，這導(dǎo)致NAND單元 單位131中的相鄰的局部溝道電勢(shì)Vchl和Vch2大致相等，并防止或 最小化熱載流子效應(yīng)(HCE)軟編程(編程干擾)誤差。在對(duì)根據(jù)本 發(fā)明的該示例性實(shí)施例的閃速存儲(chǔ)器件100的指定字線WL< >進(jìn)行每 個(gè)編程操作的過(guò)程中，NAND單元單位131中的相鄰的局部溝道電勢(shì) Vchl和Vch2之間的電壓差可以被減小成足以防止熱載流子效應(yīng) (HCE)軟編程(編程干擾)誤差。
電壓提供器110包括串選擇電壓(Vssl)發(fā)生器111、編程電壓 (Vpgm)發(fā)生器112和通過(guò)電壓(Vpass)發(fā)生器113 。串選擇電壓(Vssl) 發(fā)生器111適于順序地產(chǎn)生諸如Vcc、 Vcc+a和Vcc-a的不同的串選擇 電壓(Vssl)，這些電壓將被施加到串選擇線(SSL)并施加到NAND 單元單位131中的串選擇晶體管SST的控制柵。編程電壓(Vpgm)發(fā)生器112和通過(guò)電壓(Vpass)發(fā)生器113 產(chǎn)生偏壓，所述偏壓將通過(guò)X (行)解碼器120，并通過(guò)分別與陣列 130中的NAND單元單位131中的所選擇的存儲(chǔ)器單元晶體管WL<i> 和未被選擇的存儲(chǔ)器單元晶體管的控制柵連接的控制線(字線WL<>) 來(lái)施加。
X (行)解碼器120基于接收到的行地址向陣列130中的字線 WL〈0至WL〈n-l〉和選擇線SSL、 GSL施加由電壓提供器110產(chǎn)生的 控制電壓Vpgm、 Vpass、 Vss禾卩Vssl。根據(jù)本發(fā)明的該實(shí)施例，X (行) 解碼器120可以根據(jù)擦除區(qū)自舉(EASB)系統(tǒng)在編程操作的過(guò)程中向 控制線提供控制電壓Vpgm、 Vpass、 Vss和Vssl，以使得能夠如上所 述從NAND單元單位131的公共源線CSL側(cè)上的第一字線WLO開(kāi) 始，對(duì)所選擇字線WLO的數(shù)據(jù)進(jìn)行順序編程。編程電壓Vpgm施加 到所選擇的存儲(chǔ)器單元晶體管WLO的控制柵，而低電壓Vcutoff (Vss) 施加到存儲(chǔ)器單元晶體管WL〈-2〉的控制柵，其中，存儲(chǔ)器單元晶體 管WL〈i-2〉位于所選擇的存儲(chǔ)器單元晶體管WlXi〉的公共源線CSL 側(cè)。中間通過(guò)電壓Vpass施加到除WL〈i-2〉之外的其它未被選擇的存 儲(chǔ)器單元晶體管。由此，在陣列130的相同的存儲(chǔ)塊中的每個(gè)NAND 單元單位131中，第一 (下)局部溝道Chl形成在存儲(chǔ)器單元晶體管 WL〈i-2〉一側(cè)，而第二 (上)局部溝道Ch2形成在存儲(chǔ)器單元晶體管 WL<i-2>的另 一 側(cè)，如圖1所示。
頁(yè)緩沖電路140通過(guò)m個(gè)位線BIXO至BL〈m-l〉連接到存儲(chǔ)器單 元陣列130中的NAND單元單位131。頁(yè)緩沖電路140將接收到的隨 機(jī)數(shù)據(jù)寫入到m個(gè)位線BIXO至BL<m-l>，并利用m個(gè)位線BL<0> 至BL〈m-l〉讀取存儲(chǔ)在NAND單元單位131中的隨機(jī)數(shù)據(jù)。頁(yè)緩沖電 路140可選擇性地在寫入(編程)模式的操作過(guò)程中用作寫入驅(qū)動(dòng)器 單元，而在讀取模式的操作過(guò)程中用作感應(yīng)放大器。在寫入(編程) 模式的操作中，頁(yè)緩沖電路140傳統(tǒng)上可以向與將被禁止編程(寫入 "l"數(shù)據(jù))的存儲(chǔ)器單元晶體管連接并且與第一預(yù)定組的字線(例如，WL<0>《WL<i>《WL<21>， x=22)連接的位線BL< >提供電源電壓 (Vcc)。在該情況下，在"l"數(shù)據(jù)的情況下，電子的注入被禁止(所 謂的編程禁止，"1"編程或"1"寫入)。在寫入(編程)模式的操 作過(guò)程中，頁(yè)緩沖電路140可以向與將被編程(寫入"0"數(shù)據(jù))的存 儲(chǔ)器單元晶體管連接的位線BIX〉提供接地電壓(GND， OV)。由此， 在將隨機(jī)數(shù)據(jù)寫入存儲(chǔ)器單元晶體管的同時(shí)，根據(jù)其隨機(jī)數(shù)據(jù)，頁(yè)緩 沖電路140控制將被編程的NAND單元單位131中的每個(gè)存儲(chǔ)器單元 晶體管的浮柵兩端產(chǎn)生的電壓。
圖3示出了圖2的NAND單元單位131的電路圖，以及圖2的閃 速存儲(chǔ)器件100的寫入(編程)模式的操作過(guò)程中施加到NAND單元 單位中的串選擇晶體管SST的偏壓(Vcc土ot)的表格。
圖4是示出了將圖3的Vcc+a偏壓施加到串選擇線(SSL)，和 施加到陣列130中的NAND單元單位131中串選擇晶體管SST的控制 柵，以及圖2的NAND單元單位131中的相鄰的溝道電勢(shì)Vchl和Vch2 產(chǎn)生的相等化的時(shí)序圖。
圖5是示出了施加根據(jù)本發(fā)明的示例性實(shí)施例的圖3的Vcc-a偏 壓，以及圖2的NAND單元單位131中的相鄰的溝道電勢(shì)Vchl和Vch2 產(chǎn)生的大致相等化的時(shí)序圖。
參照?qǐng)D3、圖4和圖5，根據(jù)本發(fā)明的示例性實(shí)施例，在寫入(編 程)模式的操作過(guò)程中，串選擇電壓(Vssl)發(fā)生器lll產(chǎn)生預(yù)定的串 選擇電壓(Vssl)，以便于將所述串選擇電壓(Vssl)順序地施加到串 選擇線(SSL)并施加到陣列130中的NAND單元單位131中的串選 擇晶體管SST的控制柵。通過(guò)或者在將串選擇電壓(Vssl)施加到串 選擇線(SSL)并施加到圖2的NAND單元單位131中的串選擇晶體 管SST的控制柵的過(guò)程中，溝道電勢(shì)(電壓)Vch2減小。參照?qǐng)D4，在第一示例性方法中，Vcc偏壓和隨后的Vcc+a偏壓 施加到串選擇線(SSL)，并施加到陣列130中的NAND單元單位131 中的串選擇晶體管SST的控制柵。
在預(yù)充電時(shí)間段U t2內(nèi)，串選擇線(SSL)和串選擇晶體管SST 的控制柵上升為電壓Vcc。溝道被預(yù)充電，直到串選擇晶體管SST截 止(Vcc-Vth)。公共源線(CSL)和接地選擇晶體管GST的控制柵上 升為Vc^，同時(shí)與所有字線WL< >連接的所有存儲(chǔ)器單元晶體管的所 有控制柵接地。因此，第一溝道的電勢(shì)Vchl和第二溝道的電勢(shì)Vch2 都略微上升。
在預(yù)編程時(shí)間段t2 t3內(nèi)，與除了字線WL〈-2〉之外的所有字線 WL< >連接的所有存儲(chǔ)器單元晶體管的控制柵上升為中間通過(guò)電壓 Vpass。因此，第一溝道的電勢(shì)Vchl和第二溝道的電勢(shì)Vch2都由于與 中間通過(guò)電壓Vpass的電容耦合而上升。
在編程時(shí)間段t3 t4內(nèi)，串選擇線(SSL)和串選擇晶體管SST的 控制柵被脈沖上升為升壓的電壓Vcc+(x，并且與字線WL〈i〉連接的存 儲(chǔ)器單元晶體管的控制柵上升為高的編程電壓Vpgm。串選擇晶體管 SST由于增大的電壓而導(dǎo)通，并且第二溝道的電勢(shì)Vch2電連接到位線 (Vcc)。因此升壓的電壓Vcc+a是在間隔t3 t4內(nèi)施加到串選擇線 (SSL)，并施加到串選擇晶體管SST的控制柵的脈沖，所以盡管與字 線WLO上的高的編程電壓Vpgm電容耦合，第二溝道的電勢(shì)Vch2在 間隔t3 t5內(nèi)也沒(méi)有進(jìn)一步上升，結(jié)果是圖2中的NAND單元單位131 中的相鄰的溝道電勢(shì)Vchl和ch2大致相等。
參照?qǐng)D5，在可選的方法中，只有Vcc-a偏壓施加到串選擇線 (SSL)，并施加到陣列130中的NAND單元單位131中的串選擇晶 體管SST的控制柵。在預(yù)充電時(shí)間段tl t2內(nèi)，串選擇線(SSL)和串選擇晶體管SST 的控制柵上升為電壓Vcc-a(并一直保持到時(shí)間t5)，公共源線(CSL) 和接地選擇晶體管GST的控制柵上升為VCSl，同時(shí)與所有字線WL<> 連接的所有存儲(chǔ)器單元晶體管的所有控制柵接地。因此，第一溝道的 電勢(shì)Vchl和第二溝道的電勢(shì)Vch2都略微上升。
在預(yù)編程時(shí)間段t2 t3內(nèi)，與除了字線WL〈l-2〉之外的所有字線 WL< >連接的所有存儲(chǔ)器單元晶體管的控制柵上升為中間通過(guò)電壓 Vpass。溝道被預(yù)充電，直到選擇晶體管SST由于電壓Vcc-Vth-a而截 止。溝道的電勢(shì)相對(duì)低于處于電壓Vcc-Vth的串選擇晶體管SST的情 況。因此，第一溝道的電勢(shì)Vchl和第二溝道的電勢(shì)Vch2都由于與中 間通過(guò)電壓Vpass的電容耦合而上升。
在編程時(shí)間段t3 t4內(nèi)，串選擇線(SSL)和串選擇晶體管SST的 控制柵保持在電壓Vcc-a，并且與字線WLO連接的存儲(chǔ)器單元晶體管 的控制柵上升為高的編程電壓Vpgm。由于在預(yù)充電時(shí)間段t2 t3內(nèi)的 相對(duì)低的預(yù)充電電壓Vcc-a，第二溝道Ch2的自舉減小。因?yàn)樵陂g隔 t2 t5內(nèi)電壓Vcc-a施加到串選擇線(SSL)，并施加到串選擇晶體管 SST的控制柵，所以第二溝道的電勢(shì)Vch2沒(méi)有像由于與字線WL<i> 上的高編程電壓Vpgm電容耦合而導(dǎo)致在時(shí)間間隔t3 t5內(nèi)上升的其它 可能的情況一樣多，結(jié)果是圖2中的NAND單元單位131中的相鄰的 溝道電勢(shì)Vchl和Vch2大致相等。由此，溝道電勢(shì)Vchl和Vch2之間 的差(Vch2-Vchl)與等式2中所表示的條件一致。
再次參照?qǐng)D2，基于建立數(shù)據(jù)貯存單元260中存儲(chǔ)的字線信息 WL<x〉，控制邏輯150控制串選擇電壓(Vssl)發(fā)生器111，以順序地 輸出將施加到串選擇線(SSL)的不同的串選擇電壓(Vssl)，例如， 根據(jù)圖4所示的第一方法來(lái)順序地輸出Vcc然后是Vcc+ot，根據(jù)圖5 所示的可選的方法來(lái)順序地輸出Vcc然后是Vcc-a。在寫入(編程)模式的操作的過(guò)程中，在對(duì)NAND單元單位的位
線/SST端接近的字線(例如，WL<22〉《WL<i〉《WL<31>; x=22)進(jìn) 行編程的同時(shí)，控制邏輯150激活串選擇電壓(Vssl)發(fā)生器lll，來(lái) 順序地向與將被編程的NAND單元單位131中的串選擇晶體管SST連 接的串選擇線SSL輸出不同的串選擇電壓(Vssl)，以使NAND單元 單位131中的相鄰的局部溝道電勢(shì)Vchl和Vch2大致相等。在寫入(編 程)模式的操作中，在對(duì)遠(yuǎn)離NAND單元單位的位線端的字線(例如， WL<1>《WL<XWL<21>， x=22)進(jìn)行編程的過(guò)程中，控制邏輯150 控制串選擇電壓(Vssl)發(fā)生器111，以向與將被編程的NAND單元單 位131中的串選擇晶體管SST連接的串選擇線SSL僅僅提供完整的電 源電壓(Vcc)，而不是順序地輸出不同的串選擇電壓(Vssl)。
建立數(shù)據(jù)貯存單元160存儲(chǔ)確認(rèn)字線WL<x> (例如，x=22)的信 息，并在電源開(kāi)啟(power-on)的過(guò)程中或者系統(tǒng)初始化時(shí)將該信息x 發(fā)送到控制邏輯150，其中，對(duì)于字線WL<x>，傳統(tǒng)地會(huì)出現(xiàn)熱載流 子效應(yīng)(HCE)軟編程(編程干擾)誤差?？梢栽谄骷y(cè)試級(jí)，對(duì)確 認(rèn)字線WL〈x〉的該信息x進(jìn)行估計(jì)或者進(jìn)行實(shí)驗(yàn)地測(cè)量，并將其存儲(chǔ) 在建立數(shù)據(jù)貯存單元160中?？蛇x擇地，該信息x可以被存儲(chǔ)在存儲(chǔ) 器單元陣列130的特定區(qū)域(建立數(shù)據(jù)區(qū)535，如圖17所示)內(nèi)，并 在電源開(kāi)啟的過(guò)程中或者在系統(tǒng)初始化時(shí)被拷貝到建立數(shù)據(jù)貯存單元 160。
圖6是根據(jù)本發(fā)明另一示例性實(shí)施例的包括適于使圖1的NAND 單元單位131中的相鄰的局部溝道電勢(shì)Vchl和Vch2大致相等的外圍 電路IIO、 120、 240、 250和160的閃速存儲(chǔ)器件200的框圖。
參照?qǐng)D6，根據(jù)本發(fā)明的第二示例性實(shí)施例的閃速存儲(chǔ)器件200 包括NAND單元單位(NAND串)131的陣列130和外圍電路，其中， 外圍電路包括電壓提供器110、 X (行)解碼器120、頁(yè)緩沖器240、 控制邏輯250和建立數(shù)據(jù)貯存單元160。外圍電路110、 120、 240、 250和160合作來(lái)向在NAND單元陣 列130中被編程的NAND單元單位131施加偏壓和/或位線電壓，這導(dǎo) 致NAND單元單位131中的相鄰的局部溝道電勢(shì)Vchl和Vch2大致相 等，并防止或最小化熱載流子效應(yīng)(HCE)軟編程(編程干擾)誤差。 在隨根據(jù)本發(fā)明的該示例性實(shí)施例的閃速存儲(chǔ)器件200進(jìn)行某些編程 操作的過(guò)程中，NAND單元單位131中的相鄰的局部溝道電勢(shì)Vchl和 Vch2之間的電壓差可以被減小成足以防止熱載流子效應(yīng)(HCE)軟編 程(編程干擾)誤差。
電壓提供器110可以包括與圖2中的串選擇電壓(Vssl)發(fā)生器 111相同的串選擇電壓(Vssl)發(fā)生器111，其適于產(chǎn)生作為串選擇電 壓(Vssl)的Vcc和Vcc-a。
頁(yè)緩沖電路240通過(guò)m個(gè)位線BLO〉至BL〈m-l〉連接到存儲(chǔ)器單 元陣列130中的NAND單元單位131。雖然頁(yè)緩沖電路240具有與圖2 的頁(yè)緩沖電路140相同的讀取/寫入功能，但是此外其還適于基于來(lái)自 控制邏輯250的開(kāi)關(guān)信號(hào)SW的狀態(tài)來(lái)輸出完整的位線電壓Vcc或者 減小的位線電壓Vcc-a。在寫入(編程)模式的操作中，頁(yè)緩沖電路 240將接收到的隨機(jī)數(shù)據(jù)寫入m個(gè)位線BLO至BL<m-l>。在對(duì)第一 預(yù)定組的字線(例如，WL<0>《WL<i>《WL<21>)的寫入(編程)模 式的操作中，頁(yè)緩沖電路240傳統(tǒng)上會(huì)向與將被禁止編程(寫入"1" 數(shù)據(jù))的存儲(chǔ)器單元晶體管連接的位線BL< >提供完整的電源電壓
(Vcc)。在對(duì)第二預(yù)定組的字線(例如，WL<0>《WL<i>《WL<21>) 的寫入(編程)模式的操作中，頁(yè)緩沖電路240會(huì)向與將被禁止編程
(寫入"1"數(shù)據(jù))的存儲(chǔ)器單元晶體管連接的位線BLo提供減小的 電源電壓(Vcc-a)。由此，在將隨機(jī)數(shù)據(jù)寫入存儲(chǔ)器單元晶體管的同 時(shí)，根據(jù)其隨機(jī)數(shù)據(jù)，頁(yè)緩沖電路240控制將被編程的NAND單元單 位131中每個(gè)存儲(chǔ)器單元晶體管的浮柵兩端產(chǎn)生的電壓。圖7A和圖7B是實(shí)現(xiàn)圖6的閃速存儲(chǔ)器件200中的頁(yè)緩沖電路240 的電路的框圖。在對(duì)例如大于由建立數(shù)據(jù)貯存單元160所存儲(chǔ)的內(nèi)容 所指示的WIX)O的字線進(jìn)行編程的過(guò)程中，如果通過(guò)控制邏輯250來(lái) 激活SW信號(hào)，則建立VTG驅(qū)動(dòng)器244可以向頁(yè)緩沖電路240的m個(gè) 鎖存器241、 242、 243...提供作為電源電壓的減小的電壓Vcc-a。每個(gè) 鎖存器241、 242、 243中的每個(gè)將根據(jù)存儲(chǔ)在每個(gè)鎖存器中的隨機(jī)二 進(jìn)制數(shù)據(jù)的位，向m個(gè)位線中對(duì)應(yīng)的一個(gè)輸出邏輯低電壓或者邏輯高 電壓。m個(gè)位線BIX(^至BL〈m-l〉中的每個(gè)可以直接連接到m個(gè)鎖存 器241、 242、 243中對(duì)應(yīng)一個(gè)的輸出節(jié)點(diǎn)，如圖7b所示。在減小的電 壓Vcc-a是電源電壓時(shí)，鎖存"1"數(shù)據(jù)的鎖存器241、 242、 243將向 其連接的位線輸出電源電壓Vcc-a。相反，在完整的電壓Vcc是電源電 壓時(shí)，鎖存"l"數(shù)據(jù)的鎖存器241、 242、 243將向其連接的位線輸出 完整的電源電壓Vcc。在一些實(shí)施例中，如圖7b所示，由鎖存器241、 242、 243輸出到m個(gè)位線的完整的電源電壓(Vcc)會(huì)通過(guò)晶體管M0、 Ml...M2提供的電阻而減小(減小到Vcc-a)，其中，晶體管M0、M1.. .M2 的電阻的阻值由來(lái)自控制邏輯250的開(kāi)關(guān)信號(hào)SW來(lái)控制。
圖8示出了圖6的NAND單元單位131的電路圖，以及圖6的閃 速存儲(chǔ)器件100的寫入(編程)模式的操作過(guò)程中施加到其中的偏壓 的表格。在圖6的閃速存儲(chǔ)器件100的寫入(編程)模式的操作過(guò)程 中，在等于或大于WL〈x〉的字線被編程的同時(shí)，電壓Vcc-a可以施加 到與被編程的NAND單元單位131連接的位線和/或串選擇線SSL。
圖9是示出了將Vcc-a偏壓施加到如圖8所示的位線和/或串選擇 線，并施加到與陣列130中的NAND單元單位131連接的串選擇線 (SSL)禾Q/或位線BL〈 >的時(shí)序圖。圖9示出了圖6的NAND單元單 位131中相鄰的溝道電勢(shì)Vchl和Vch2產(chǎn)生的大致的相等化。
參照?qǐng)D8和圖9，根據(jù)本發(fā)明的另一示例性實(shí)施例，在寫入(編 程)模式的操作中，在等于或大于WL<x> (例如，WL<22>《WL<i>《WL<31>， x=22)的字線被編程的同時(shí)，串選擇電壓(Vssl)發(fā)生器 111產(chǎn)生預(yù)定減小的串選擇電壓(Vssl)，所述串選擇電壓(Vssl)將 被施加到串選擇線(SSL)和陣列130中的NAND單元單位131中的 串選擇晶體管SST的控制柵。同時(shí)，頁(yè)緩沖電路240向與將被禁止編 程(寫入"1"數(shù)據(jù))的存儲(chǔ)器單元晶體管連接的位線BLo提供減小 的電源電壓(Vcc-a)。
通過(guò)或在將減小的串選擇電壓(Vssl) (Vcc-a)施加到串選擇線 (SSL)禾B/或?qū)p小的電源電壓(Vcc-a)施加到位線BLo的過(guò)程中， 第二溝道電勢(shì)(電壓)Vch2減小。
在預(yù)充電時(shí)間段tl t2內(nèi)，串選擇線(SSL)和與將被禁止編程的 存儲(chǔ)器單元晶體管連接的位線BL〈 >上升為電壓Vcc-a (并一直保持到 時(shí)間t5)，并且公共源線(CSL)和接地選擇晶體管GST的控制柵上 升為Vcsl，同時(shí)與所有字線WL< >連接的所有存儲(chǔ)器單元晶體管的所 有控制柵接地。因此，第一溝道的電勢(shì)Vchl和第二溝道的電勢(shì)Vch2 都略微上升。
在編程時(shí)間段t3 t4內(nèi)，與字線WLO連接的存儲(chǔ)器單元晶體管 的控制柵上升為高的編程電壓Vpgm。因?yàn)樵陂g隔t3 t4內(nèi)，電壓Vcc-a 是施加到串選擇線(SSL)，并施加到串選擇晶體管SST的控制柵的脈 沖，并且因?yàn)榕c將被禁止編程的存儲(chǔ)器單元晶體管連接的位線BL< > 上升為電壓Vcc-a，所以第二溝道的電勢(shì)Vch2沒(méi)有像由于與字線 WLO上的高編程電壓Vpgm電容耦合而導(dǎo)致在時(shí)間間隔t3 t5內(nèi)上升 的其它可能的情況一樣多，結(jié)果是圖6中的NAND單元單位131中的 相鄰的溝道電勢(shì)Vchl和Vch2大致相等。由此，圖6中的NAND單元 單位131中的溝道電勢(shì)Vchl和Vch2之間的差(Vch2-Vchl)與等式2 中所表示的條件一致。
圖10是根據(jù)本發(fā)明的又一示例性實(shí)施例的閃速存儲(chǔ)器件300的框圖，該閃速存儲(chǔ)器件300包括適于使NAND單元單位中的相鄰的溝道 電勢(shì)Vchl和Vch2基本上相等的外圍電路110、 120、 340、 350和360。
參照?qǐng)D10，閃速存儲(chǔ)器件300包括NAND單元單位(NAND串) 131的陣列130和外圍電路，其中，外圍電路包括電壓提供器110、 X (行)解碼器120、頁(yè)緩沖器340、控制邏輯350和建立數(shù)據(jù)貯存單元 360。外圍電路IIO、 120、 340、 350和360合作來(lái)向在NAND單元陣 列130中被編程的NAND單元單位131施加減小的位線電壓，以實(shí)現(xiàn) NAND單元單位131中的相鄰的局部溝道電勢(shì)Vchl和Vch2的大致相 等，并防止或最小化熱載流子效應(yīng)(HCE)軟編程(編程干擾)誤差。 在對(duì)閃速存儲(chǔ)器件300進(jìn)行某些編程操作的過(guò)程中，NAND單元單位 131中的相鄰的局部溝道電勢(shì)Vchl和Vch2之間的電壓差可以被減小 成足以防止熱載流子效應(yīng)(HCE)軟編程(編程干擾)誤差。
控制邏輯350包括ISPP循環(huán)計(jì)數(shù)器355，并適于支持步增脈沖編 程(ISPP)模式。在以ISPP模式進(jìn)行操作的同時(shí)，在重復(fù)編程周期的 循環(huán)勺>的過(guò)程中，施加到字線WLo的編程電壓Vpgm逐步地上升。 以預(yù)定的步增量(AV)來(lái)增大編程電壓Vpgm，其中，該預(yù)定的步增 量(AV)也被稱作"上升速率"。ISPP循環(huán)計(jì)數(shù)器355對(duì)每個(gè)字線 WLO的每個(gè)編程循環(huán)進(jìn)行計(jì)數(shù)。在對(duì)特定的字線WLO的編程循環(huán) 已經(jīng)重復(fù)了預(yù)定臨界數(shù)量y的次數(shù)(即，當(dāng)循環(huán)計(jì)數(shù)j-y時(shí))之后，根 據(jù)等式1，編程電壓Vpgm達(dá)到了足以將第二溝道電勢(shì)Vch2上升為以 下電壓電平，該電壓電平高得足夠使NAND單元單位131中的溝道電 勢(shì)Vchl和Vch2之間的差(Vch2-Vchl)與等式2表示的條件不一致。 因?yàn)閂pgm將溝道電勢(shì)Vch2升壓的效應(yīng)取決于字線相對(duì)于串選擇晶體 管/位線的位置(參見(jiàn)等式1)，所以指示循環(huán)的臨界數(shù)的數(shù)量y取決 于當(dāng)前字線WLO的編號(hào)。由此，編號(hào)i越高，對(duì)應(yīng)的臨界數(shù)量y會(huì) 越低。用于例如等于或大于WIXx〉的每個(gè)字線WLO的例如yO的每 個(gè)字線WLO的臨界數(shù)量y會(huì)被存儲(chǔ)在建立數(shù)據(jù)貯存單元360中。頁(yè)緩沖電路340通過(guò)m個(gè)位線BL〈0〉至BIXm-b連接到存儲(chǔ)器單 元陣列130中的NAND單元單位131。雖然頁(yè)緩沖電路340與圖2的 頁(yè)緩沖電路340具有相同的讀/寫功能，但是其進(jìn)一步適于基于來(lái)自控 制邏輯350的開(kāi)關(guān)信號(hào)SW的狀態(tài)來(lái)輸出完整的位線電壓Vcc或減小 的位線電壓Vcc-a。在寫入(編程)模式的操作過(guò)程中，頁(yè)緩沖電路 340將接收到的隨機(jī)數(shù)據(jù)寫入m個(gè)位線BL〈0至BL<m-l>。在對(duì)第一 預(yù)定組的字線(例如，WL<0>《WL<i>《WL<21>， x=22)的寫入(編 程)模式的操作過(guò)程中，頁(yè)緩沖電路340可以向與將被禁止編程(寫 入"1"數(shù)據(jù))的存儲(chǔ)器單元晶體管連接的位線BLo提供完整的電源 電壓(Vcc)。在對(duì)第二預(yù)定組的字線(例如，WL<22>《WL<i>《 WL<31>， x=22)的寫入(編程)模式的操作過(guò)程中，頁(yè)緩沖電路340 可以向與將被禁止編程(寫入"1"數(shù)據(jù))的存儲(chǔ)器單元晶體管連接的 位線BLo提供減小的電源電壓(Vcc-a)。由此，在將隨機(jī)數(shù)據(jù)寫入 存儲(chǔ)器單元晶體管的同時(shí)，根據(jù)其隨機(jī)數(shù)據(jù)，頁(yè)緩沖電路340控制將 被編程的NAND單元單位131中的每個(gè)存儲(chǔ)器單元晶體管的浮柵兩端 產(chǎn)生的電壓?？梢杂脠D7A和圖7B的框圖所示的電路來(lái)實(shí)現(xiàn)圖10的閃 速存儲(chǔ)器件200中的頁(yè)緩沖電路340。
圖ll示出了在圖10的閃速存儲(chǔ)器件300中的NAND單元單位131 的預(yù)定頁(yè)(WL<i>)的步增脈沖編程(ISPP)的過(guò)程中用于選擇性地減 小位線電壓的示例性的方法步驟。圖11示出了在圖10的閃速存儲(chǔ)器 件300的寫入(編程)模式的操作過(guò)程中，在被編程的字線WLO等 于或大于WL〈x〉(即，i》x)且ISPP編程循環(huán)計(jì)數(shù)器j等于或超過(guò)臨 界數(shù)量y (即，j》y<i>)時(shí)，減小的電源電壓Vcc-a用作位線電壓VBL， 其被施加到與閃速存儲(chǔ)器件300中被編程的NAND單元單位131連接 的禁止編程(數(shù)據(jù)"1")的位線BLo。圖ll還示出了在圖10的閃 速存儲(chǔ)器件300的寫入(編程)模式的操作過(guò)程中，如果被編程的字 線WLO的編號(hào)小于預(yù)定的字線WL<x> (即，i<x)或者如果ISPP編 程循環(huán)計(jì)數(shù)器j低于臨界數(shù)量y (即，j》y<i>)，則完整的電源電壓 Vcc用作位線電壓VBL，其施加到與閃速存儲(chǔ)器件300中被編程的連接的禁止編程(數(shù)據(jù)"1")的位線BLo。
在決定/分支步驟S10、 S20中，確定被編程的字線WL〈i〉的編號(hào) 是否小于預(yù)定的字線WL<x>，(即，i<x)。如果被編程的字線WL<i> 的編號(hào)小于預(yù)定的字線WL<x>，(即，i<x) ， (S20的"是"分支) 則執(zhí)行S80，即利用完整的位線電壓(VBL-Vcc)進(jìn)行傳統(tǒng)的ISPP編 程。如果被編程的字線WLO的編號(hào)等于或大于預(yù)定的字線WL<x> (即，i》x) ， (S20的"否"分支)則執(zhí)行ISPP循環(huán)計(jì)數(shù)(j=0)初 始化步驟S30，然后增加ISPP循環(huán)計(jì)數(shù)j (j=j+l)，并且然后執(zhí)行決 定/分支步驟S50、 S60。
在決定/分支步驟S50、 S60中，確定用于字線WL<i> (即，i<x) 的當(dāng)前第j個(gè)的ISPP編程循環(huán)的計(jì)數(shù)j是否小于預(yù)定的臨界循環(huán)數(shù)量y。 如果被編程的字線WLO的ISPP循環(huán)計(jì)數(shù)j小于預(yù)定的臨界循環(huán)數(shù)量 y， (S60的"是"分支)則執(zhí)行S80，即利用完整的位線電壓(VBI^Vcc) 進(jìn)行傳統(tǒng)的ISPP編程。
當(dāng)通過(guò)ISPPS80 (例如，在決定S20或S60之后)來(lái)執(zhí)行利用位 線電壓VBL=Vcc的傳統(tǒng)編程時(shí)，然后根據(jù)傳統(tǒng)的ISPP編程方法來(lái)執(zhí) 行檢驗(yàn)/決定/分支步驟S90、 SIOO。如果被編程的存儲(chǔ)器單元晶體管的 閾值電壓通過(guò)(S100的"是"分支)檢驗(yàn)S90，則字線WLO的ISPP 編程在結(jié)束處完成。
如果被編程的字線WLO的編號(hào)等于或大于預(yù)定的字線WL<x> (即，i》x) ， (S20的"否"分支)，且如果被編程的字線WLOx >的循環(huán)計(jì)數(shù)j等于或大于預(yù)定的臨界循環(huán)數(shù)量y， (S60的"否"分支)， 則執(zhí)行采用減小的位線電壓(VBL=Vcc-a)的根據(jù)本發(fā)明的示例性實(shí) 施例的ISPP編程(步驟S70)。
圖12是示出了將Vcc-a偏壓施加到圖IO中的位線，以及在圖10的閃速存儲(chǔ)器件300中的NAND單元單位131中相鄰的溝道電勢(shì)Vchl 和Vch2產(chǎn)生的大致相等化的時(shí)序圖。在第一預(yù)定組的字線(例如， WL<0〉《WL<i>《WL<21>， x=22)的寫入(編程)模式的操作過(guò)程中， 控制邏輯350不激活控制信號(hào)SW(例如，將其保持在邏輯低電壓L)， 頁(yè)緩沖電路340將完整的電源電壓(Vcc)提供到與將被禁止編程(寫 入"1"數(shù)據(jù))的存儲(chǔ)器單元晶體管連接的位線BLo。
在第二預(yù)定組的字線(例如，WL<22>《WL<i>《WL<31>， x=22) 的寫入(編程)模式的操作過(guò)程中，且在當(dāng)前的ISPP編程循環(huán)數(shù)量〈j〉 小于預(yù)定的編程循環(huán)數(shù)量〈y〉時(shí)，控制邏輯350不激活控制信號(hào)SW(例 如，保持其為邏輯低電壓L)，頁(yè)緩沖電路340將完整的電源電壓(Vcc)
提供到與將被禁止編程(寫入"1"數(shù)據(jù))的存儲(chǔ)器單元晶體管連接的 位線BL< >。在釆用第二預(yù)定組的字線(例如，WL<22>《WL<i>《 WL<31>， x=22)的寫入(編程)模式的操作過(guò)程中，且在當(dāng)前的ISPP 編程循環(huán)數(shù)量〈j〉等于或大于預(yù)定的編程循環(huán)數(shù)量〈y〉時(shí)，控制邏輯350 激活控制信號(hào)SW(例如，將其上升為邏輯高電壓H)，并且頁(yè)緩沖電 路340因此將施加到與將被禁止編程(寫入"1"數(shù)據(jù))的存儲(chǔ)器單元 晶體管連接的位線BLo的電源電壓(Vcc-a)減小。
通過(guò)或者在將減小的電源電壓(Vcc-a)施加到與將被禁止編程(寫 入"1"數(shù)據(jù))的存儲(chǔ)器單元晶體管連接的位線BLo的過(guò)程中，第二 溝道電勢(shì)(電壓)Vch2減小。
在預(yù)充電時(shí)間段tl t2內(nèi)，串選擇線(SSL)和與將被編程禁止的 存儲(chǔ)器單元晶體管連接的位線BLo上升為電壓Vcc-ot (—直保持到時(shí) 間t5),公共源線(CSL)和接地選擇晶體管GST的控制柵上升為Vcsl， 而與所有的字線WL< >連接的所有存儲(chǔ)器單元晶體管的所有控制柵接 地。因此，第一溝道電勢(shì)Vchl和第二溝道電勢(shì)Vch2都略微上升。
在編程時(shí)間段t3 t4內(nèi)，根據(jù)ISPP循環(huán)loop< >數(shù)量，與字線WL<i>連接的存儲(chǔ)器單元晶體管的控制柵上升為步進(jìn)的編程電壓(stepped program voltage) Vpgm。因?yàn)榕c將被禁止編程的存儲(chǔ)器單元晶體管連 接的位線BL〈〉上升為電壓Vcc-a，所以第二溝道的電勢(shì)Vch2沒(méi)有像 由于與字線WLO上的高編程電壓Vpgm電容耦合而導(dǎo)致在時(shí)間間隔 t3 t5內(nèi)上升的其它可能的情況一樣多，結(jié)果是圖10中的NAND單元 單位131中的相鄰的溝道電勢(shì)Vchl和Vch2大致相等。即使在編程電 壓Vpgm增大到超過(guò)用于循環(huán)〈y〉和其之上而設(shè)置的電壓電平時(shí)，第二 溝道Ch2的自舉也被抑制。因?yàn)闇p小的電源電壓Vcc-a提供到位線BL< >，所以當(dāng)向位線BL< 〉提供完整的電源電壓Vcc時(shí)會(huì)出現(xiàn)的(現(xiàn)有的) 第二溝道電勢(shì)Vch2'的自舉被減小為(新的)第二溝道電勢(shì)Vch2。由 此，圖10中的NAND單元單位131中的溝道電勢(shì)Vchl禾n Vch2之間 的差(Vch2-Vchl)與被禁止編程的NAND單元單位131中的等式2 中表示的條件一致。由此，在被禁止編程的NAND串中，通過(guò)防止第 二溝道的過(guò)度的電勢(shì)增大，可以防止熱載流子效應(yīng)編程干擾(軟編程)。
圖13是根據(jù)本發(fā)明的又一示例性實(shí)施例的閃速存儲(chǔ)器件400的框 圖，該閃速存儲(chǔ)器件400包括適于使圖13的NAND單元單位131中的 相鄰的局部溝道電勢(shì)Vchl和Vch2大致相等的外圍電路410、420、140、 450和160。
參照?qǐng)D13，閃速存儲(chǔ)器件400包括NAND單元單位(NAND串) 131的陣列130和外圍電路，其中，外圍電路包括電壓提供器410、 X (行)解碼器420、頁(yè)緩沖器140、控制邏輯450和建立數(shù)據(jù)貯存單元 160。
存儲(chǔ)器單元陣列130包括NAND單元單位的陣列、字線WLo和 m個(gè)位線BLO〉至BL<m-l>。外圍電路410、 420、 140、 450和160 合作來(lái)向在NAND單元陣列130中被編程的NAND單元單位131施加 偏壓，這導(dǎo)致NAND單元單位131中的相鄰的局部溝道電勢(shì)Vchl和 Vch2大致相等，并防止了熱載流子效應(yīng)(HCE)軟編程(編程干擾)誤差。在對(duì)閃速存儲(chǔ)器件400的指定字線WL< >進(jìn)行每個(gè)編程操作的過(guò)程中，NAND單元單位131中的相鄰的局部溝道電勢(shì)Vchl和Vch2 之間的電壓差可以被減小成足以防止熱載流子效應(yīng)(HCE)軟編程(編 程干擾)誤差。電壓提供器410包括串選擇電壓(VssO發(fā)生器111、編程電壓 (Vpgm)發(fā)生器112和多通過(guò)電壓Vpass(k)發(fā)生器413。多通過(guò)電壓Vpass(k)發(fā)生器413產(chǎn)生k個(gè)(k個(gè)，k是大于2的整 數(shù))中間偏壓Vpass(k):通過(guò)X (行)解碼器420和通過(guò)控制線(字線 WL〈i+l〉至WL<n-l>)將Vpass(i+1)至Vpass(n-l)同時(shí)施加到陣列130 中的NAND單元單位131中未被選擇的存儲(chǔ)器單元晶體管MCXi+l〉至 MCXn-l〉的控制柵。X (行)解碼器420基于所接收的行地址向陣列130中的選擇線 SSL、 GSL和字線WLO至WL<n-l>施加由電壓提供器110產(chǎn)生的 控制電壓Vpgm、 Vpass(k)、 Vss和Vssl。在對(duì)存儲(chǔ)器單元晶體管MC<i> 編程的過(guò)程中，多個(gè)中間通過(guò)電壓Vpass(k)被同時(shí)施加到第二溝道Ch2 的未被選擇的存儲(chǔ)器單元晶體管的字線(除了 WL〈i-l〉之外)。由此， 在圖13的陣列130的相同的存儲(chǔ)塊中的每個(gè)NAND單元單位131中， 第二溝道Ch2電勢(shì)(Vch2)由于與施加到k個(gè)字線WL<1+1 >至WL<n-1 > 和施加到未被選擇的存儲(chǔ)器單元晶體管MCXi+l〉至MCXn-l〉的控制柵 的k個(gè)中間通過(guò)電壓Vpass(k)中的每個(gè)電容耦合而受影響。由此，根據(jù) 等式1，如果施加到未被選擇的字線的k個(gè)中間通過(guò)電壓Vpass(k)的平 均電壓低于傳統(tǒng)的通過(guò)電壓電平Vpass，則如果傳統(tǒng)的單個(gè)通過(guò)電壓 Vpass施加到所有的k個(gè)未被選擇的字線，則第二溝道Ch2的電勢(shì)Vch2 可以被升壓。并且，此外，隨著所選擇的字線WLO靠近NAND單元 單位131的串選擇線(SSL) /位線端，并且高編程電壓Vpgm的影響 增大(見(jiàn)圖16A和圖16B)，則行解碼器420可以選擇k個(gè)中間通過(guò) 電壓Vpass(k)中最低的，并將其施加到未被選擇的字線?？刂七壿?50控制電壓提供器410，以基于當(dāng)前被編程的字線WLO的編號(hào)i是否等于或超過(guò)存儲(chǔ)在建立數(shù)據(jù)貯存單元160的建立數(shù) 據(jù)中的存儲(chǔ)的臨界字線數(shù)量x，來(lái)產(chǎn)生k個(gè)通過(guò)電壓Vpass(k)或單個(gè)通 過(guò)電壓Vpass。如果當(dāng)前被編程的字線WlXi〉在臨界字線WL〈x〉和串 選擇線SSL之間，則控制邏輯450控制電壓提供器410，以通過(guò)X(行) 解碼器420向未被選擇的字線提供具有各種電壓電平的兩個(gè)或更多個(gè) 的k個(gè)通過(guò)電壓Vpass(k)，從而防止第二溝道電勢(shì)Vch2過(guò)度地升壓。 由此，溝道電勢(shì)Vchl和Vch2之間的差(Vchl-Vch2)將與等式2中 表示的條件一致。圖14示出了圖13的NAND單元單位131的電路圖，以及在圖13 的閃速存儲(chǔ)器件400的寫入(編程)模式的操作過(guò)程中閃速存儲(chǔ)器件 400中的偏壓，例如施加到未被選擇的字線的k個(gè)中間通過(guò)電壓Vpass(k)的表格。參照?qǐng)D14， WL〈i〉表示當(dāng)前被編程的所選擇的字線。字線WL<i-2> 表示通過(guò)截止電壓(Vss)截止的存儲(chǔ)器單元晶體管，以將第一溝道Chl 與第二溝道Ch2隔離。字線WLO至WL〈-3〉表示第一溝道Chl的未 被選擇的字線，并且將傳統(tǒng)的中間通過(guò)電壓Vpass施加到字線WL<0> 至WL〈i-3〉中的每個(gè)。字線WL〈i-l〉和WL〈+1〉至WL〈n-l〉表示第二 溝道Ch2的未被選擇的字線(更靠近串選擇線SSL) 。 K個(gè)中間通過(guò) 電壓Vpass(k)施加到未被選擇的字線WlXi+l〉至WL<n-l>。施加到未 被選擇的字線WL〈i+l〉至WL〈n-l〉的多個(gè)通過(guò)電壓Vpass (i+l)至 Vpass (n-l)具有至少兩個(gè)不伺的電壓電平。多個(gè)中間通過(guò)電壓Vpass(k):施加到未被選擇的字線WL〈i+l〉至 WL〈n-l〉的Vpass (i+l)至Vpass (n-l)可以以各種方式來(lái)分布，這 些方式包括(1)單調(diào)升壓的順序、(2)單調(diào)降壓的順序、以及(3) 作為提供到與所選擇的字線WLO相鄰的一個(gè)或多個(gè)未被選擇的字線(例如，WL<i+l>)的傳統(tǒng)的通過(guò)電壓Vpass與施加到其它未被選擇的 字線的多個(gè)中間通過(guò)電壓Vpass(k)的組合。不管多個(gè)中間通過(guò)電壓 Vpass(k)的分布如何，當(dāng)施加多個(gè)通過(guò)電壓Vpass (i+l)至Vpass (n-1) 時(shí)，第二溝道Ch2的自舉電壓Vch2低于如果單個(gè)通過(guò)電壓Vpass提供 到所有未被選擇的字線時(shí)的情況。由此，通過(guò)施加多個(gè)中間通過(guò)電壓 Vpass(k)來(lái)防止第二溝道的過(guò)度的電勢(shì)增大，可以防止熱載流子效應(yīng)編 程干擾(軟編程)誤差。圖15A是示出了向圖13的閃速存儲(chǔ)器件400中的NAND單元單 位131中的第二溝道Ch2的未被選擇的字線WL〈i+l〉至WL〈n-l〉施加 升壓順序的多個(gè)中間通過(guò)電壓Vpass(k)，以及相鄰的溝道電勢(shì)Vchl和 Vch2產(chǎn)生的大致相等化的時(shí)序圖。參照?qǐng)D13、圖14、圖15A、圖15B和圖15C，在寫入(編程)模 式的操作過(guò)程中，在等于或大于WL<x〉(例如，WL<22>《WL<i>《 WL<31>， x=22)的字線被編程的同時(shí)，多通過(guò)電壓Vpass(k)發(fā)生器413 同時(shí)產(chǎn)生k個(gè)(至少兩個(gè))不同的電壓，這些不同的電壓將被施加到 圖13的閃速存儲(chǔ)器件400中的NAND單元單位131中的第二溝道Ch2 的WL〈i+l〉至WL<n-l>。在圖15A中，施加到WL〈i+l〉至WL〈n-l〉的多個(gè)通過(guò)電壓Vpass(k) 以單調(diào)遞增的順序分布。 由此 ， Vpass(i+l)<Vpass(i+2)<Vpass(i+3)...<Vpass(n-l)。結(jié)果，即使在時(shí)間 t3 t5內(nèi)高編程電壓施加到WLO日寸，第二溝道Ch2的過(guò)度的自舉也被 抑制。溝道電勢(shì)Vchl和Vch2之間的差(Vch2-Vchl)與等式2中表 示的條件一致。由此，通過(guò)防止第二溝道的過(guò)度的電勢(shì)增大，可以防 止熱載流子效應(yīng)程序干擾(軟編程)誤差。圖15B是示出了向圖13的閃速存儲(chǔ)器件400中的NAND單元單 位131中的未被選擇的字線WL〈+1〉至WL〈n-l〉施加降壓順序的多個(gè)(降壓)中間通過(guò)電壓Vpass(k)，以及相鄰的溝道電勢(shì)Vchl和Vch2產(chǎn)生的大致相等化的時(shí)序圖。在圖15B中，施加到WL〈+1〉至WL〈n-l〉的多個(gè)通過(guò)電壓Vpass(k)以單調(diào)遞減的順序分布。
由此 ， <formula>formula see original document page 40</formula>結(jié)果，即使在時(shí)間 t3 t5內(nèi)高編程電壓施加到WLO時(shí)，第二溝道Ch2的過(guò)度的自舉也被 抑制。溝道電勢(shì)Vchl和Vch2之間的差(Vch2-Vchl)與等式2中表示的條件一致。由此，通過(guò)防止第二溝道的過(guò)度的電勢(shì)增大，可以防 止熱載流子效應(yīng)程序干擾(軟編程)誤差。圖15C是示出了向圖13的閃速存儲(chǔ)器件400中的NAND單元單 位131中的未被選擇的字線WL〈i+l〉至WL〈n-l〉施加傳統(tǒng)的通過(guò)電壓 Vpass加上各種多個(gè)中間通過(guò)電壓Vpass(k)，以及相鄰的溝道電勢(shì)Vchl 和Vch2產(chǎn)生的大致相等化的時(shí)序圖。圖15A、圖15B和圖15C所示的 多個(gè)中間通過(guò)電壓Vpass(k)沒(méi)有按比例繪制。在圖15C中，分布多個(gè)通過(guò)電壓Vpass(k)和傳統(tǒng)的通過(guò)電壓Vpass 并將其施加到字線 <formula>formula see original document page 40</formula> 而<formula>formula see original document page 40</formula>這樣防止了所選擇的字 線WLO與相對(duì)低壓的通過(guò)電壓相鄰。結(jié)果，即使在時(shí)間t3 t5內(nèi)將高 編程電壓施加到WL<i>，第二溝道Ch2的過(guò)度的自舉也被抑制。溝道 電勢(shì)Vchl和Vch2之間的差(Vdi2-Vehl)與等式2中表示的條件一 致。由此，通過(guò)防止第二溝道的過(guò)度的電勢(shì)增大，可以防止熱載流子 效應(yīng)程序干擾(軟編程)誤差。圖16A和圖16B描述了與溝道電勢(shì)Vchl和Vch2相關(guān)的數(shù)據(jù)。圖 16A描繪了當(dāng)對(duì)所有頁(yè)(例如，WLO至WL<31>)中的1位(二進(jìn) 制)數(shù)據(jù)順序編程時(shí)，在閃速存儲(chǔ)器件中的NAND單元單位131中傳統(tǒng)地產(chǎn)生的溝道電勢(shì)(VchlA， Vch2 (現(xiàn)有的)■)。圖16B描繪了 當(dāng)對(duì)所有頁(yè)(例如，WLO至WL<31>)中的1位(二進(jìn)制)數(shù)據(jù)順 序編程時(shí)，在閃速存儲(chǔ)器件中的NAND單元單位131中產(chǎn)生的溝道電 勢(shì)(VchlA， Vch2 (現(xiàn)有的)■)之間的差國(guó)(Vchl-Vch2 (現(xiàn)有的))。 如圖16A和圖16B所示，當(dāng)在與串選擇線(SSL)和位線最近的頁(yè)(例 如，WL〈3〉至WL<31>)中進(jìn)行編程時(shí)，在閃速存儲(chǔ)器件中的NAND 單元單位131中產(chǎn)生的溝道電勢(shì)(VchlA， Vch2 (現(xiàn)有的)■)之間的 差匿(Vchl-Vch2 (現(xiàn)有的))急劇增大，其中，等式1中的數(shù)N的值 變得越來(lái)越小。由此，在與串選擇線(SSL)和位線最近的頁(yè)(例如， WL《3〉至WL<31>)中進(jìn)行編程的過(guò)程中，在閃速存儲(chǔ)器件中更可能 出現(xiàn)熱載流子效應(yīng)(HCE)軟編程(編程干擾)誤差。圖16A附加地描述了當(dāng)對(duì)所有的頁(yè)(例如，WL〈3〉至WL<31>) 中的1位(二進(jìn)制)數(shù)據(jù)順序編程時(shí)，根據(jù)本發(fā)明的示例性實(shí)施例的 閃速存儲(chǔ)器件中的NAND單元單位131中產(chǎn)生的溝道電勢(shì)(VchlA， Vch2(新的) )。圖16B附加地描述了當(dāng)對(duì)所有的頁(yè)(例如，WL<23> 至WL〈31"中的l位(二進(jìn)制)數(shù)據(jù)順序編程時(shí)，根據(jù)本發(fā)明的示例 性實(shí)施例的閃速存儲(chǔ)器件中的NAND單元單位131中產(chǎn)生的溝道電勢(shì) (VchlA， Vch2 (新的) )之間的差* (Vchl - Vch2(新的))。如圖16B 所示，在與串選擇線(SSL)和位線最近的頁(yè)(例如，WL《3〉至WL<31〉) 中進(jìn)行編程的過(guò)程中，根據(jù)本發(fā)明的示例性實(shí)施例的閃速存儲(chǔ)器件中 的NAND單元單位131中產(chǎn)生的溝道電勢(shì)(VchlA， Vch2 (新的) ) 之間的差，(Vchl-Vch2(新的))沒(méi)有根據(jù)等式1急劇增大。由此，在根 據(jù)本發(fā)明的實(shí)施例的閃速存儲(chǔ)器件中，在與串選擇線(SSL)和位線最 近的頁(yè)(例如，WL《3〉至WL<31>)中進(jìn)行編程的過(guò)程中，較不可能 出現(xiàn)熱載流子效應(yīng)(HCE)軟編程(編程干擾)誤差。圖17是包括適于使根據(jù)本發(fā)明的另一示例性實(shí)施例的圖1的 NAND單元單位131中的相鄰的溝道電勢(shì)Vchl和Vch2基本上相等的 外圍電路110、 120、 240和250的閃速存儲(chǔ)器件500的框圖。除了沒(méi)4有用獨(dú)特(distinct)的建立數(shù)據(jù)貯存單元160來(lái)實(shí)現(xiàn)存儲(chǔ)器件500之 外，存儲(chǔ)器件500可以與圖2的存儲(chǔ)器件200或在以上公開(kāi)的其它示 例性實(shí)施例相同。利用閃速存儲(chǔ)器陣列130的專用的建立數(shù)據(jù)區(qū)535 來(lái)存儲(chǔ)建立數(shù)據(jù)(例如，WL〈x〉或Lo叩〈y〉)，在圖17中已經(jīng)實(shí)現(xiàn)了 圖2的建立數(shù)據(jù)貯存單元160的建立數(shù)據(jù)貯存功能。圖18是分別用在圖2的存儲(chǔ)器件100、圖6的存儲(chǔ)器件200、圖 10的存儲(chǔ)器件300、圖13的存儲(chǔ)器件400或圖17的存儲(chǔ)器件500的 可選實(shí)施例中的集成電路中形成的電荷捕獲型NAND單元單位131-2 的剖視圖。示例性的存儲(chǔ)器件包括形成在電介質(zhì)層上方的多晶硅("多晶硅"， poly-Si)柵10、 20、 30、 40和50，其中，電介質(zhì)層包括夾在氧化硅層 620和640之間的氮化硅層630，這被稱作SONOS (硅-氧化物-氮-氧 化物-半導(dǎo)體)。電荷貯存介質(zhì)可以包括阻擋絕緣層620、電荷貯存層 630和隧穿絕緣層640。通過(guò)引用合并于此的美國(guó)專利第6,85,8906號(hào)、 第7,253,467號(hào)和第20060180851號(hào)描述了該種電荷lt存介質(zhì)。浮動(dòng)捕獲型非易失性存儲(chǔ)器件利用用于存儲(chǔ)操作的諸如氮化硅層 630中出現(xiàn)的捕獲電平的捕獲電平(trap level)。當(dāng)正電壓施加在柵電 極(例如，10)上時(shí)，電子隧穿穿過(guò)隧穿絕緣層640，以被捕獲在電荷 貯存層630中。隨著電子積累在電荷貯存層630中，存儲(chǔ)器單元晶體 管的閾值電壓增大，并且存儲(chǔ)器件被編程。因此，單元存儲(chǔ)器件的閾 值電壓減小，并且存儲(chǔ)器件變成被擦除。圖19是包括根據(jù)上述的本發(fā)明的至少一個(gè)實(shí)施例的閃速存儲(chǔ)器 件720 (例如100、 700、 300、 400、 500) 的存儲(chǔ)卡的框圖。存儲(chǔ)卡 700連接到主機(jī)(Host)并從主機(jī)接收基于小塊的邏輯地址(small block based logical address)和用戶數(shù)據(jù)。存儲(chǔ)卡700包括主機(jī)接口 713、存 儲(chǔ)器控制器/接口 715、閃速存儲(chǔ)器件720、微處理器(CPU) 712、隨機(jī)存取存儲(chǔ)器RAM711、以及誤差檢査和校正(ECC)單元714。主機(jī) 接口 713從主機(jī)接收信號(hào)，并將接收到的信號(hào)通過(guò)總線傳輸?shù)酱鎯?chǔ)卡 700的預(yù)定的組件。閃速存儲(chǔ)器件720包括多個(gè)存儲(chǔ)塊，每個(gè)存儲(chǔ)塊包 括共享控制線(例如，字線WLo、 SSL和GSL)的多個(gè)NAND單元 單位131。存儲(chǔ)器控制器/接口 715響應(yīng)于來(lái)自主機(jī)的控制命令來(lái)控制 主機(jī)和存儲(chǔ)器件720中的NAND存儲(chǔ)器單元晶體管之間的數(shù)據(jù)流動(dòng)。 當(dāng)存儲(chǔ)卡700被驅(qū)動(dòng)時(shí)，RAM711暫時(shí)存儲(chǔ)數(shù)據(jù)。主機(jī)的示例包括個(gè)人計(jì)算機(jī)、文件服務(wù)器、外圍裝置、無(wú)線裝置、 數(shù)碼相機(jī)、個(gè)人數(shù)字助理(PDA) 、 MP3音頻播放器、MPEG視頻播 放器和錄音機(jī)?？梢苿?dòng)的存儲(chǔ)卡典型地具有擁有預(yù)定的形式因素和接 口的殼體，例如SD (安全數(shù)碼卡)、MS (記憶棒)、CF (緊湊式閃 存卡)、SMC (智能媒體卡)、MMC (多媒體卡)或XD (XD-圖卡)、 PCMCIA、 CardBus、 IDE、 EIDE、 SATA、 SCSI、例如USB閃存驅(qū)動(dòng) 的通用串行總線等。圖20是包括具有根據(jù)上述的本發(fā)明的至少一個(gè)實(shí)施例的閃速存 儲(chǔ)器件812 (例如100、 200、 300、 400、 500)的閃速存儲(chǔ)器系統(tǒng)810 的計(jì)算機(jī)系統(tǒng)800的框圖。閃速存儲(chǔ)器件812耦合到存儲(chǔ)器控制器811， 用于對(duì)閃速存儲(chǔ)器件812中的閃速存儲(chǔ)器晶體管陣列(例如，參見(jiàn)圖2 中的130)進(jìn)行存取。與存儲(chǔ)器控制器811耦合的閃速存儲(chǔ)器件812形 成了計(jì)算機(jī)系統(tǒng)800的一部分。計(jì)算機(jī)系統(tǒng)800的示例包括個(gè)人計(jì)算 機(jī)、外圍裝置、無(wú)線裝置、數(shù)碼相機(jī)、個(gè)人數(shù)字助理(PDA) 、 MP3 音頻播放器、MPEG視頻播放器、數(shù)碼錄音機(jī)和數(shù)碼錄影機(jī)。閃速存 儲(chǔ)器系統(tǒng)810可以是基于存儲(chǔ)卡的硬驅(qū)動(dòng)、固態(tài)驅(qū)動(dòng)器(SSD)、混合 (SSD/磁)盤、相機(jī)圖像處理器(CIS)、應(yīng)用芯片組(application chipset) 或者與CPU 820集成的記憶核心(memory core)。固態(tài)驅(qū)動(dòng)器(SSD) 是典型地仿效傳統(tǒng)的硬盤驅(qū)動(dòng)器(HDD)的數(shù)據(jù)貯存裝置，因此容易 在多數(shù)應(yīng)用中替代HDD。與HDD的旋轉(zhuǎn)盤介質(zhì)相比，SSD利用固態(tài) 的NAND閃速存儲(chǔ)器件來(lái)存儲(chǔ)數(shù)據(jù)。沒(méi)有采用移動(dòng)部件，SSD很大程度上消除了與傳統(tǒng)的HDD相關(guān)聯(lián)的尋道時(shí)間、等待時(shí)間(latency)和 其它電機(jī)延遲和故障。圖20的閃速存儲(chǔ)器系統(tǒng)800的存儲(chǔ)器件812通過(guò)存儲(chǔ)器控制器 811從系統(tǒng)總線860接收經(jīng)過(guò)控制線的控制信號(hào)，以控制對(duì)存儲(chǔ)器件 812中的存儲(chǔ)器晶體管陣列130的存取。對(duì)存儲(chǔ)器件812中的存儲(chǔ)器晶 體管陣列130的存取指向利用集成的外圍電路并通過(guò)存儲(chǔ)器件812中 的字線WL< >和位線BL< >的一個(gè)或多個(gè)的目標(biāo)存儲(chǔ)器單元晶體管 MCo。一旦響應(yīng)于控制信號(hào)和地址信號(hào)對(duì)存儲(chǔ)器單元晶體管陣列進(jìn)行 存取，通過(guò)存儲(chǔ)器件812中的集成的外圍電路，將數(shù)據(jù)寫入存儲(chǔ)器晶 體管或者從存儲(chǔ)器晶體管讀取數(shù)據(jù)。圖20的計(jì)算機(jī)系統(tǒng)800中的存儲(chǔ)器件812，和圖19的存儲(chǔ)卡700 中的存儲(chǔ)器件720可以以各種封裝類型安裝，其中，各種封裝類型包 括球柵陣列(BGA)、芯片級(jí)封裝(CSP)、塑料有引線芯片載體(PLCC)、 塑料雙列直插式封裝(PDIP)、多芯片封裝(MCP)、晶圓級(jí)構(gòu)造封 裝(WFP)、晶圓級(jí)堆疊封裝(WSP)。要注意的是，在上述的示例性實(shí)施例中和以下的權(quán)利要求中，n 和m是在制造閃速存儲(chǔ)器件的設(shè)計(jì)階段確定的固定整數(shù)，并且i、 x、 j 和y是正整數(shù)變量。另外，在上述的時(shí)序圖中，所敘述的諸如電壓電 平的參數(shù)可以不按比例繪制。由此已經(jīng)描述了本發(fā)明的示例性實(shí)施例，應(yīng)理解的是，由于在不 脫離下文要求的本發(fā)明的精神或范圍的情況下其許多明顯的變化是可 能的，因此由所附的權(quán)利要求限定的本發(fā)明將不受以上描述中闡述的 特定細(xì)節(jié)的限制。
權(quán)利要求
1.一種對(duì)閃存單元單位進(jìn)行編程的方法，其中，所述閃存單元單位具有與由串選擇線SSL控制的串選擇晶體管SST連接的n個(gè)存儲(chǔ)器單元晶體管MC<0>至MC<n-1>，所述n個(gè)存儲(chǔ)器單元晶體管MC<0>至MC<n-1>分別由n個(gè)字線WL<0>至WL<n-1>控制，所述方法包括向所述串選擇線SSL施加第一預(yù)定電壓Vcc；以及向所述SSL施加第二預(yù)定電壓(Vcc-α或者Vcc+α)，同時(shí)向所選擇的字線WL<i′>施加編程電壓Vpgm，以減小至少多個(gè)存儲(chǔ)器單元晶體管的溝道電勢(shì)。
2. 如權(quán)利要求l所述的方法，還包括在向所述SSL施加所述第二預(yù)定電壓(Vcc-a或者Vcc+a)之前， 向前面的字線WLO施加所述編程電壓Vpgm，以減小存儲(chǔ)器單元晶體 管MCXi'〉至MC〈n-l〉的局部溝道電勢(shì)，其中，0^i<x且i'^ x。
3. 如權(quán)利要求2所述的方法，其中，所述所選擇的字線WL<i'〉 比前面的字線WLO更靠近所述串選擇線SSL。
4. 如權(quán)利要求l所述的方法，其中，a在大約0.1伏至大約3.0伏 之間，Vcc在大約2.5伏至大約3.5伏之間，并且Vpgm在大約15伏至 大約25伏之間。
5. 如權(quán)利要求l所述的方法，其中，所述第二預(yù)定電壓是Vcc+a 或Vcc-a中的一個(gè)。
6. 如權(quán)利要求l所述的方法，還包括在從所述第二所選擇的字線 WLO撤掉所述編程電壓之前，從所述SSL撤掉所述第二預(yù)定電壓 Vcc-(Xo
7. 如權(quán)利要求2所述的方法，還包括向存儲(chǔ)器單元晶體管MC〈i+l〉至MCXn-l〉施加通過(guò)電壓Vpass， 同時(shí)向所述前面的字線WLO施加所述編程電壓Vpgm，其中， Vpgm>Vpass>0;以及在不同的時(shí)間，向所述存儲(chǔ)器單元晶體管MCXi'+l〉至MCXn-l〉施加所述通過(guò)電 壓Vpass，同時(shí)向所述所選擇的字線WLO施加所述編程電壓Vpgm。
8. 如權(quán)利要求2所述的方法，其中，所述x的值已經(jīng)被存儲(chǔ)為包 括所述閃存單元單位的閃速存儲(chǔ)器件中的建立數(shù)據(jù)。
9. 如權(quán)利要求l所述的方法，還包括向所述SSL和與所述SSL連接的位線BL施加所述第二預(yù)定電壓 Vcc-a，同時(shí)將所述所選擇的字線WL〈i'〉編程，以減小存儲(chǔ)器單元晶體 管MC〈i'〉至MCXn-l〉的溝道電勢(shì)，其中，i'2 x。
10. —種對(duì)閃存單元單位進(jìn)行編程的方法，其中，所述閃存單元 單位具有與由串選擇線SSL控制的串選擇晶體管SST連接的n個(gè)存儲(chǔ) 器單元晶體管MCXO至MC<n-l>，和與所述SST連接的位線BL，所 述n個(gè)存儲(chǔ)器單元晶體管MCXO至MC〈n-l〉分別由n個(gè)字線WL<0> 至WIXn-l〉控制，所述方法包括在時(shí)間t，向所述位線BL施加第一預(yù)定電壓Vcc，同時(shí)對(duì)第一所 選擇的字線WL〈i〉上的第一所選擇的存儲(chǔ)器單元晶體管MCO進(jìn)行編 程，其中，0^i<x;以及在不同的時(shí)間t'，向所述位線BL施加第二預(yù)定電壓Vcc-a，同時(shí)對(duì)第二所選擇的字 線WLO上的第二所選擇的存儲(chǔ)器單元晶體管MCXi'〉進(jìn)行編程，以減 小存儲(chǔ)器單元晶體管MCO至MCXn-l〉的溝道電勢(shì)，其中，i'上x(chóng)。
11. 如權(quán)利要求IO所述的方法，還包括向所述位線BL施加所述第一預(yù)定電壓Vcc，同時(shí)向所述第一所選 擇的字線WLO上的所述第一所選擇的存儲(chǔ)器單元晶體管MC〈i〉應(yīng)用步增脈沖編程(ISPP);以及在不同的時(shí)間，對(duì)所述ISPP循環(huán)進(jìn)行計(jì)數(shù)，同時(shí)對(duì)所述第二所選擇的字線WL<i'〉上的所述第二所選擇的存儲(chǔ)器單元晶體管MC〈i'〉進(jìn)行ISPP編程；以及在所述ISPP循環(huán)計(jì)數(shù)j大于或等于y時(shí)，向所述位線BL施加所 述第二預(yù)定的電壓Vcc-a。
12. 如權(quán)利要求11所述的方法，還包括，其中，所述y的值已經(jīng) 被存儲(chǔ)為包括所述閃存單元單位的閃速存儲(chǔ)器件中的建立數(shù)據(jù)。
13. —種對(duì)閃存單元單位進(jìn)行編程的方法，其中，所述閃存單元 單位具有與由串選擇線SSL控制的串選擇晶體管SST連接的n個(gè)存儲(chǔ) 器單元晶體管MCO至MC<n-l>，所述n個(gè)存儲(chǔ)器單元晶體管MC<0> 至MCXn-l〉分別由n個(gè)字線WLO至WL〈n-l〉控制，所述方法包括向未被選擇的字線WL〈+1〉至WL〈n-l〉施加通過(guò)電壓Vpass，同 時(shí)向第一所選擇的字線WL〈i〉施加編程電壓Vpgm，其中，0^i<x,其 中，Vpgm〉 Vpass>0;以及此后 向所述未被選擇的字線WL<i'+l>至WlXn-l〉中的三個(gè)的每個(gè)施 加不同的第一通過(guò)電壓Vpassl、第二通過(guò)電壓Vpass2和第三通過(guò)電壓 Vpass3中的一個(gè)，同時(shí)向第二所選擇的字線WLO施加所述編程電壓 Vpgm，以減小多個(gè)存儲(chǔ)器單元晶體管MC<i'>至M(Xn-l〉的溝道電 勢(shì)，其中，i'^x。
14. 如權(quán)利要求13所述的方法，其中，所述第二所選擇的字線 WLO比所述第一所選擇的字線WLO更靠近所述串選擇線SSL。
15. 如權(quán)利要求13所述的方法，其中，Vpassl < Vpass，和Vpass3， 并且將Vpassl施加到WL<i'+l>且Vpass3施加到WL<n-l>。
16. 如權(quán)利要求13所述的方法，其中，Vpassl施加到WL<n-l>且 Vpass3施加到WL<i'+l〉。
17. 如權(quán)利要求13所述的方法，其中， Vpass施力口至lj WL<i'+l>, WL<i+2禾口 WL<i+l>, Vpassl施加到WL<i'+l+l>，并且Vpass3施加到WL<n-l>。
18. —種閃速存儲(chǔ)器件，包括存儲(chǔ)塊，所述存儲(chǔ)塊包括共享n個(gè)字線WLO和串選擇線SSL的 m個(gè)單元單位，所述每個(gè)單元單位包括由所述SSL控制并連接到n個(gè) 存儲(chǔ)器晶體管的串選擇晶體管SST，其中，所述n個(gè)存儲(chǔ)器晶體管分 別由所述n個(gè)字線WLo來(lái)控制；以及外圍電路，所述外圍電路適于向所述串選擇線SSL施加第一預(yù)定 電壓Vcc，同時(shí)對(duì)由第一所選擇的字線WLO控制的所述m個(gè)存儲(chǔ)器 晶體管進(jìn)行編程，并且此后，向所述串選擇線SSL施加第二預(yù)定電壓 Vcc土a，同時(shí)對(duì)由第二所選擇的字線WL〈'〉控制的所述m個(gè)存儲(chǔ)器晶 體管進(jìn)行編程，其中，所述第二所選擇的字線WLO比所述第一所選 擇的字線WLO更靠近所述串選擇線SSL。
19. 如權(quán)利要求18所述的器件，其中，所述存儲(chǔ)器單元晶體管中 的每個(gè)具有控制柵和浮柵。
20. 如權(quán)利要求18所述的器件，其中，所述m個(gè)單元單位被連接 作為NAND閃速存儲(chǔ)器件。
21. —種用于計(jì)算機(jī)系統(tǒng)的固態(tài)存儲(chǔ)器模塊，所述模塊包括 殼體；接口連接器，所述接口連接器在所述殼體上； 閃速存儲(chǔ)器控制器，所述閃速存儲(chǔ)器控制器位于所述殼體內(nèi)； 權(quán)利要求18所述的閃速存儲(chǔ)器件，權(quán)利要求18所述的閃速存儲(chǔ) 器件位于所述殼體內(nèi)并電連接到所述接口連接器，在集成電路中的所述多個(gè)存儲(chǔ)器晶體型晶體管被布置成用于數(shù)據(jù)貯存的陣列并由所述閃 速存儲(chǔ)器控制器控制。
22. 如權(quán)利要求21所述的固態(tài)存儲(chǔ)器模塊，其中，所述接口連接 器是包括IDE管腳接口和電源連接器的IDE接口連接器。
23. 如權(quán)利要求21所述的固態(tài)存儲(chǔ)器模塊，其中，所述殼體具有 SD卡的形式因素，并且所述接口連接器具有多電接觸焊盤。
24. 如權(quán)利要求21所述的固態(tài)存儲(chǔ)器模塊，其中，所述殼體具有 從由MS (記憶棒)、CF (緊湊式閃存)、SMC (智能媒體卡)、MMC(多媒體卡)、SD (安全數(shù)碼卡)或XD (XD-圖卡)組成的組中選擇 的形式因素。
25. —種包括權(quán)利要求21所述的固態(tài)存儲(chǔ)器模塊的計(jì)算機(jī)系統(tǒng)。
26. 如權(quán)利要求25所述的計(jì)算機(jī)系統(tǒng)，其中，所述計(jì)算機(jī)系統(tǒng)是 個(gè)人計(jì)算機(jī)(PC)、個(gè)人數(shù)字助理(PDA) 、 MP3播放器、數(shù)碼錄音 機(jī)、筆型計(jì)算機(jī)、數(shù)碼相機(jī)、或錄影機(jī)中的一個(gè)。
27. —種閃速存儲(chǔ)器件，包括存儲(chǔ)塊，所述存儲(chǔ)塊包括共享n個(gè)字線WLo和串選擇線SSL的 m個(gè)單元單位，所述每個(gè)單元單位包括由所述SSL控制并連接到位線 BL和n個(gè)存儲(chǔ)器晶體管的串選擇晶體管(SST)，其中，所述n個(gè)存 儲(chǔ)器晶體管分別由所述n個(gè)字線WL< >來(lái)控制；頁(yè)緩沖電路，所述頁(yè)緩沖電路適于向所述位線BL< >施加第一預(yù) 定電壓Vcc，同時(shí)對(duì)由第一所選擇的字線WLO控制的所述m個(gè)存儲(chǔ) 器晶體管進(jìn)行編程，并且此后，向所述位線BLo施加預(yù)定的減小的電 壓Vcc-a，同時(shí)對(duì)由第二所選擇的字線WL〈i、控制的所述m個(gè)存儲(chǔ)器 晶體管進(jìn)行編程，其中，所述第二所選擇的字線WL〈i'〉比所述第一所選擇的字線WLO更靠近所述串選擇線SSL。
28. 如權(quán)利要求27所述的閃速存儲(chǔ)器件，還包括外圍電路，所述 外圍電路包括頁(yè)緩沖電路，并適于向所述串選擇線(SSL)施加所述第 一預(yù)定電壓Vcc，同時(shí)對(duì)由所述第一所選擇的字線WLO控制的所述m 個(gè)存儲(chǔ)器晶體管進(jìn)行編程，并且此后，向所述串選擇線(SSL)施加所 述預(yù)定的減小的電壓Vcc-a，同時(shí)對(duì)由所述第二所選擇的字線WL<i'〉 控制的所述m個(gè)存儲(chǔ)器晶體管進(jìn)行編程。
29. 如權(quán)利要求27所述的閃速存儲(chǔ)器件，其中，所述外圍電路還 包括用于對(duì)ISPP應(yīng)用計(jì)數(shù)的步增脈沖編程(ISPP)循環(huán)計(jì)數(shù)器，并且 所述外圍電路只在所述ISPP循環(huán)計(jì)數(shù)j不小于預(yù)定的值y時(shí)，向所述 位線BLo施加所述預(yù)定的減小的電壓Vcc-a，同時(shí)對(duì)由所述第二所選 擇的字線WL< 〉控制的所述m個(gè)存儲(chǔ)器晶體管進(jìn)行編程。
30. —種閃速存儲(chǔ)器件，包括存儲(chǔ)塊，所述存儲(chǔ)塊包括共享n個(gè)字線WLo和串選擇線(SSL) 的m個(gè)單元單位，所述每個(gè)單元單位包括由所述SSL控制并連接到n 個(gè)存儲(chǔ)器晶體管的串選擇晶體管(SST)，其中，所述n個(gè)存儲(chǔ)器晶體 管分別由所述n個(gè)字線WL< >來(lái)控制；外圍電路，所述外圍電路適于向第一多個(gè)未被選擇的字線WL<0> 至WlXi-3〉中的每個(gè)施加第一預(yù)定通過(guò)電壓Vpass(l)，同時(shí)向所選擇的 字線WLO施加高于Vpass(l)的編程電壓Vpgm，并適于同時(shí)地向第二 多個(gè)未被選擇的字線WL<i+l>至WL〈n-l〉施加第二預(yù)定通過(guò)電壓 Vpass(2)和第三預(yù)定通過(guò)電壓Vpass(3)，其中，所述第二多個(gè)未被選擇 的字線比所述第一多個(gè)未被選擇的字線更靠近所述串選擇線(SSL)， 其中，所述第二預(yù)定通過(guò)電壓Vpass(2)小于所述第一預(yù)定通過(guò)電壓 Vpass(l)，并且所述第一預(yù)定通過(guò)電壓Vpass(l)小于所述第三預(yù)定通過(guò) 電壓Vpass(3)。
31. 如權(quán)利要求30所述的閃速存儲(chǔ)器件，其中，向WL〈n-2〉施加 Vpass(2)，向WL〈n-l〉施加Vpass(3)，以及其中，Vpass(2)小于Vpass(3)， Vpass(3)小于所述編程電壓Vpgm。
32. 如權(quán)利要求30所述的閃速存儲(chǔ)器件，其中，向WL〈n-2〉施加 Vpass(3)，向WL〈n-l〉施加Vpass(2)，以及其中，Vpass(2)小于Vpass(3)， Vpass(3)小于所述編程電壓Vpgm。
33. 如權(quán)利要求30所述的器件，其中，所述存儲(chǔ)器單元晶體管中 的每個(gè)具有控制柵和浮柵。
34. 如權(quán)利要求30所述的器件，其中，所述m個(gè)單元單位被連接 作為NAND閃速存儲(chǔ)器件。
35. 如權(quán)利要求34所述的器件，其中，所述每個(gè)NAND單元單位 還包括串聯(lián)連接到所述n個(gè)存儲(chǔ)器單元的接地選擇晶體管(GST)。
全文摘要
本發(fā)明提供了一種閃速存儲(chǔ)器件及其操作方法，該閃速存儲(chǔ)器件包括NAND單元單位的塊，塊中的每個(gè)NAND單元單位包括由n個(gè)字線控制的n個(gè)存儲(chǔ)器單元晶體管MC，并且串聯(lián)連接在與位線連接的串選擇晶體管SST和接地選擇晶體管GST之間。在向所選擇的字線WL<i>施加編程電壓Vpgm的同時(shí)，向更靠近接地選擇晶體管GST的附近的未被選擇的字線施加截止電壓Vss，以將第一局部溝道Ch1與第二局部溝道Ch2隔離。隨著所選擇的字線WL<i>的位置i增大而靠近SST，第二溝道電勢(shì)Vch2趨于過(guò)度增大，這導(dǎo)致了誤差。通過(guò)只在所選擇的字線WL<i>的位置i等于或大于預(yù)定(存儲(chǔ)的)位置編號(hào)x時(shí)，更改施加到串選擇線(SSL)和/或位線(BL)的電壓、或者施加到未被選擇的字線(WL<i+1>至WL<n->)的通過(guò)電壓Vpass，來(lái)防止Vch2的過(guò)度增大。如果執(zhí)行步增脈沖編程(ISPP)，則僅在ISPP循環(huán)計(jì)數(shù)j等于或大于預(yù)定(存儲(chǔ)的)臨界循環(huán)數(shù)量y時(shí)更改所施加的電壓。
文檔編號(hào)G11C16/06GK101567213SQ20091013355
公開(kāi)日2009年10月28日 申請(qǐng)日期2009年4月14日 優(yōu)先權(quán)日2008年4月14日
發(fā)明者吳東妍, 宋在爀, 李云京, 李昌燮 申請(qǐng)人:三星電子株式會(huì)社