專利名稱：已注冊dimm存儲器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的至少一些實(shí)施例一般來說涉及數(shù)據(jù)處理系統(tǒng)的存儲器系統(tǒng)，且特別涉及 (但不限于)已注冊雙列直插式存儲器模塊(DIMM)。
背景技術(shù)：
已注冊雙列直插式存儲器模塊(DIMM)具有位于所述存儲器模塊上的寄存器緩沖 器芯片，以將來自存儲器控制器的地址/命令信號接收到鎖存器中，且接著將所述信號發(fā) 出到己注冊DIMM模塊上的動態(tài)隨機(jī)存取存儲器(DRAM)芯片。在使用常規(guī)已注冊DIMM模塊的系統(tǒng)中，存儲器芯片直接連接到數(shù)據(jù)總線。存儲器 控制器經(jīng)由數(shù)據(jù)總線而驅(qū)動存儲器芯片。發(fā)明內(nèi)容本文描述的是對數(shù)據(jù)總線具有減少的電負(fù)載以增加存儲器容量和操作頻率的巳注 冊DIMM (RDIMM)系統(tǒng)。在一個(gè)實(shí)施例中，數(shù)據(jù)總線在DIMM上緩沖。在另一實(shí)施 例中，數(shù)據(jù)總線經(jīng)由開關(guān)而選擇性地耦合到存儲器芯片群組。在一個(gè)方面中， 一種已注冊雙列直插式存儲器模塊包含印刷電路板，其具有多個(gè) 電觸點(diǎn)，用于連接到數(shù)據(jù)總線；多個(gè)存儲器芯片，其安裝在所述印刷電路板上；以及電 負(fù)載減少電路，其耦合在所述電觸點(diǎn)與所述存儲器芯片之間，以將從數(shù)據(jù)總線接收到的 數(shù)據(jù)寫入到存儲器芯片中，或?qū)?shù)據(jù)從存儲器芯片讀取到數(shù)據(jù)總線上，與將存儲器芯片 直接連接到數(shù)據(jù)總線相比，在存儲器芯片經(jīng)由電負(fù)載減少電路耦合到數(shù)據(jù)總線的情況下，存儲器芯片對數(shù)據(jù)總線的電負(fù)載較小。在一個(gè)實(shí)施例中，電負(fù)載減少電路包含數(shù)據(jù)總線緩沖器，以緩沖在存儲器芯片與數(shù) 據(jù)總線之間傳輸?shù)臄?shù)據(jù)。在一個(gè)實(shí)施例中，數(shù)據(jù)總線緩沖器經(jīng)由印刷電路板上所提供的 多個(gè)一對一連接來將從數(shù)據(jù)總線接收到的數(shù)據(jù)位驅(qū)動到所述存儲器芯片中的多者。在另 一實(shí)施例中，數(shù)據(jù)總線緩沖器經(jīng)由印刷電路板上所提供的一對多連接來將從數(shù)據(jù)總線接 收到的數(shù)據(jù)位驅(qū)動到所述存儲器芯片中的多者。在一個(gè)實(shí)施例中，電負(fù)載減少電路包含數(shù)據(jù)總線開關(guān)，其選擇性地將數(shù)據(jù)總線耦合 到所述存儲器芯片的子集，且使所述存儲器芯片的子集與數(shù)據(jù)總線隔離。在另一方面中， 一種存儲器系統(tǒng)包含數(shù)據(jù)總線；存儲器控制器，其耦合到所述數(shù) 據(jù)總線；以及至少一個(gè)雙列直插式存儲器模塊(DIMM),其具有多個(gè)存儲器芯片以及耦 合在數(shù)據(jù)總線與存儲器芯片之間的電負(fù)載減少電路。所述數(shù)據(jù)總線用以將數(shù)據(jù)傳輸?shù)酱?儲器芯片中或從存儲器芯片傳輸數(shù)據(jù)；且所述電負(fù)載減少電路用以使存儲器控制器能以 小于在不具有電負(fù)載減少電路的情況下將存儲器芯片連接到數(shù)據(jù)總線的電負(fù)載的電負(fù) 載來存取存儲器芯片。在一個(gè)實(shí)施例中，存儲器系統(tǒng)進(jìn)一步包含寄存器緩沖器，其安裝在DIMM上目.連接 到控制總線，以將控制信號從存儲器控制器緩沖到存儲器芯片。在一個(gè)實(shí)施例中，控制 信號包含芯片選擇信號。在一個(gè)實(shí)施例中，存儲器系統(tǒng)進(jìn)一歩包含控制信號產(chǎn)生器，其安裝在DIMM上， 以根據(jù)寄存器緩沖器中接收到的控制信號而產(chǎn)生用于電負(fù)載減少電路的控制信號。在一個(gè)實(shí)施例中，控制信號產(chǎn)生器和電負(fù)載減少電路設(shè)置在單獨(dú)的集成電路芯片 中；且控制信號產(chǎn)生器包含編碼器，以壓縮多個(gè)信號以供經(jīng)由單獨(dú)集成電路芯片之間的 多個(gè)控制線傳輸。在一個(gè)實(shí)施例中，電負(fù)載減少電路緩沖來自數(shù)據(jù)總線的數(shù)據(jù)，或包含開關(guān)陣列以選 擇性地將存儲器芯片的一部分耦合到數(shù)據(jù)總線。在另一方面中， 一種存儲器設(shè)備包含多個(gè)存儲器芯片；以及耦合到所述存儲器芯 片的數(shù)據(jù)引腳的電路。與在無所述電路的情況下連接到存儲器控制器相比，當(dāng)經(jīng)由所述 電路而連接時(shí)，存儲器芯片的數(shù)據(jù)引腳對存儲器控制器產(chǎn)生較少的電負(fù)載。在一個(gè)實(shí)施例中，所述電路包含緩沖器陣列，以緩沖來自存儲器芯片的數(shù)據(jù)信號。 在另一實(shí)施例中，所述電路包含開關(guān)陣列，以選擇性地連接存儲器芯片群組或斷開存儲 器芯片群組。在另一方面中， 一種集成電路芯片包含寄存器緩沖器，其用以緩沖并重新驅(qū)動來自包含數(shù)據(jù)總線的存儲器總線的命令信號、地址信號、控制信號和時(shí)鐘信號；以及編碼 器，其用以產(chǎn)生控制信號以供電路緩沖數(shù)據(jù)總線或選擇性地將存儲器芯片耦合到所述數(shù)據(jù)總線。在一個(gè)實(shí)施例中，所述集成電路芯片進(jìn)一步包含調(diào)度器，其用以控制編碼器的輸 出的時(shí)序；第一時(shí)序控制，其與所述調(diào)度器耦合以使編碼器的輸出延遲一個(gè)或一個(gè)以上 時(shí)鐘周期；以及第二時(shí)序控制，其與第一時(shí)間控制耦合以使編碼器的輸出延遲時(shí)鐘周期 的分?jǐn)?shù)。在一個(gè)實(shí)施例中，第一時(shí)序控制包含延遲鏈和多路復(fù)用器。在一個(gè)實(shí)施例中，編碼器壓縮多個(gè)控制信號，以供經(jīng)由集成電路芯片的減少數(shù)目個(gè) 引腳而傳輸。本發(fā)明包含方法和執(zhí)行這些方法的設(shè)備，包含執(zhí)行這些方法的數(shù)據(jù)處理系統(tǒng)，以及 含有當(dāng)在數(shù)據(jù)處理系統(tǒng)上執(zhí)行時(shí)致使所述系統(tǒng)執(zhí)行這些方法的指令的計(jì)算機(jī)可讀媒體。 根據(jù)附圖且根據(jù)以下詳細(xì)描述內(nèi)容將明白其它特征。


在附圖的圖中以舉例而非限制的方式來說明實(shí)施例，在附圖中，相同參考標(biāo)記指示 相似元件。圖1展示根據(jù)一個(gè)實(shí)施例的已注冊DIMM存儲器系統(tǒng)。圖2展示根據(jù)一個(gè)實(shí)施例的已汗冊DIMM。圖3展示根據(jù)另一實(shí)施例的已注冊DIMM。圖4展示根據(jù)一個(gè)實(shí)施例的命令/控制緩沖器。圖5展示根據(jù)一個(gè)實(shí)施例的命令/控制緩沖器的DBS產(chǎn)生器。圖6展示根據(jù)一個(gè)實(shí)施例的數(shù)據(jù)總線緩沖器或開關(guān)。圖7展示根據(jù)一個(gè)實(shí)施例的數(shù)據(jù)總線緩沖器。圖8展示根據(jù)一個(gè)實(shí)施例的數(shù)據(jù)總線開關(guān)。圖9展示根據(jù)一個(gè)實(shí)施例的命令/控制緩沖器。圖10展示根據(jù)一個(gè)實(shí)施例的用以控制數(shù)據(jù)總線緩沖器/開關(guān)的系統(tǒng)。圖11展示根據(jù)一個(gè)實(shí)施例的另一用以控制數(shù)據(jù)總線緩沖器/開關(guān)的系統(tǒng)。
具體實(shí)施方式
以下描述內(nèi)容和圖式是說明性的，且不應(yīng)被解釋為具有限制性。描述大量具體細(xì)節(jié) 是為了提供全面理解。然而，在某些情況卜-，為了避免模糊所述描述內(nèi)容而不描述眾所周知或常規(guī)細(xì)節(jié)。本揭示中對一個(gè)或一實(shí)施例的參考不一定是對同一實(shí)施例的參考，且 此些參考表示至少一個(gè)。隨著DIMM模塊上DRAM芯片的數(shù)目增加，由DRAM芯片經(jīng)由數(shù)據(jù)總線對存儲器 控制產(chǎn)生的電負(fù)載也增加。因此，當(dāng)前已注冊DIMM系統(tǒng)僅允許兩個(gè)DIMM模塊經(jīng)由 一個(gè)存儲器信道而附接到存儲器控制器。這限制了數(shù)據(jù)處理系統(tǒng)的存儲器容量。本發(fā)明的一個(gè)實(shí)施例包含一種新的已注冊DIMM系統(tǒng)，其在DIMM模塊上使用數(shù) 據(jù)總線緩沖器/開關(guān)來緩沖和驅(qū)動數(shù)據(jù)總線，且因此減少經(jīng)由數(shù)據(jù)總線對存儲器控制器產(chǎn) 生的用以驅(qū)動DRAM芯片的電負(fù)載。在一個(gè)實(shí)施例中，已注冊DIMM上的數(shù)據(jù)總線緩 沖器/開關(guān)由用于命令和控制信號的CMD/CTRL緩沖器控制。此己注冊DIMM允許存儲 器系統(tǒng)比常規(guī)存儲器系統(tǒng)提供更高的容量和更高的存儲器存取速度。圖1展示根據(jù)一個(gè)實(shí)施例的已注冊DIMM存儲器系統(tǒng)。在圖1中，多個(gè)存儲器模塊 (例如，已注冊DIMMl、 DIMM 2、 ...、 DIMM m) (15、 17、 ...、 19)經(jīng)由共同的共享 總線(13)連接到存儲器控制器。總線(13)將存儲器控制器(11)從一個(gè)點(diǎn)連接到存 儲器模塊(15、 17、 ...、 19)的多個(gè)點(diǎn)。在一個(gè)實(shí)施例中，總線(13)包含數(shù)據(jù)總線和 命令/控制總線。命令/控制總線將命令/控制信號從存儲器控制器(11)傳送到存儲器模塊(15、 17、 ...、 19)以從存儲器模塊(15、 17.....19)讀取或?qū)懭氲酱鎯ζ髂K(15、17..... 19)中；且數(shù)據(jù)總線在存儲器模塊(15、 17..... 19)與存儲器控制器(11)之間傳送數(shù)據(jù)。在圖1中，存儲器模塊(15)具有數(shù)據(jù)總線緩沖器/開關(guān)(25)、命令/控制(CMD/CTRL) 信號緩沖器(23)以及多個(gè)存儲器芯片(21)。存儲器模塊(15)上所使用的數(shù)據(jù)總線 緩沖器/開關(guān)(25)減少數(shù)據(jù)總線的負(fù)載；因此，RDIMM存儲器系統(tǒng)的容量和時(shí)鐘頻率 可增加。在一個(gè)實(shí)施例中，在共用的共享總線(13)上使用兩個(gè)以上DIMM(15、 17、...、 19)。除存儲器模塊(15)之外的存儲器模塊(17、 ...、 19)也可具有類似于存儲器模塊(15)的結(jié)構(gòu)。在一些實(shí)施例中，除存儲器模塊(15)之外的存儲器模塊(17.....19)可包含至少一個(gè)常規(guī)存儲器模型，其不使用數(shù)據(jù)總線緩沖器/開關(guān)。在一個(gè)實(shí)施例中，已注冊DIMM模塊中的每一者使用一數(shù)據(jù)總線緩沖器/開關(guān)?；?者，具有或不具有數(shù)據(jù)總線緩沖器/開關(guān)的已注冊DIMM模塊可在存儲器系統(tǒng)中混合并 使用。在一個(gè)實(shí)施例中，在DIMM模塊上使用一個(gè)以上數(shù)據(jù)總線緩沖器/開關(guān)來緩沖不同 的存儲器芯片群組。在圖1中，使用CMD/CTRL緩沖器(23)來緩沖命令信號、地址信號、控制信號和時(shí)鐘信號。CMD/CTRL緩沖器(23)進(jìn)一步用于在緩沖和驅(qū)動數(shù)據(jù)總線時(shí)或在切換存 儲器芯片(21)與數(shù)據(jù)總線之間的連接性時(shí)控制數(shù)據(jù)總線緩沖器/開關(guān)(25)。因此，在 圖1中，命令信號、地址信號、控制信號和時(shí)鐘信號由CMD/CTRL緩沖器(23)緩沖， 而數(shù)據(jù)信號由數(shù)據(jù)總線緩沖器/開關(guān)(25)緩沖或切換。存儲器控制器(11)因此通過數(shù) 據(jù)總線緩沖器(25)與存儲器芯片(21)隔離，或通過數(shù)據(jù)總線開關(guān)(25)選擇性地連 接到存儲器芯片(21)的小同部分或從存儲器芯片(21)的不同部分?jǐn)嚅_。CMD/CTRL 緩沖器和數(shù)據(jù)總線緩沖器/開關(guān)表示用于存儲器控制器的虛擬存儲器以及用于相應(yīng)存儲 器模塊上的存儲器芯片的虛擬存儲器控制器。在一個(gè)實(shí)施例中，每一已注冊DIMM (例如，15)具有一印刷電路板。多個(gè)存儲器 芯片(例如，21)安裝在所述印刷電路板上。所述印刷電路板具有許多電觸點(diǎn)，以供連 接到用于數(shù)據(jù)信號的數(shù)據(jù)總線和用于控制信號的控制總線。從存儲器芯片讀取數(shù)據(jù)信號 或?qū)?shù)據(jù)信號寫入到存儲器芯片中?？刂菩盘柨砂刂沸盘枴r(shí)鐘信號和其它信號， 例如芯片選擇信號。在一個(gè)實(shí)施例中，CMD/CTRL緩沖器(23)和數(shù)據(jù)總線緩沖器開關(guān)(25)也安裝在 己注冊DIMM(例如，15)的印刷電路板上。在某一實(shí)施例中，CMD/CTRL緩沖器(23) 和數(shù)據(jù)總線緩沖器開關(guān)(25)設(shè)置在單獨(dú)的集成電路芯片上?；蛘撸珻MD/CTRL緩沖器 (23)和數(shù)據(jù)總線緩沖器開關(guān)(25) 口」集成在同一集成電路芯片上。在圖1中，連接在存儲器控制器(11)與DiMM (15、 17、 ...、 19)之間的總線(13) 使用一對多連接。因此，施加在存儲器控制器(11)上的電負(fù)載隨連接到總線(13)的 DIMM (15、 17、…、19)的數(shù)目而變。圖2和圖3展示根據(jù)不同實(shí)施例的已注冊DIMM。在圖2和圖3所說明的實(shí)例中， 數(shù)據(jù)總線包含N個(gè)數(shù)據(jù)信號群組；且所述N個(gè)數(shù)據(jù)信號群組中的每一者具有W個(gè)并行 數(shù)據(jù)信號。在圖2和圖3所說明的實(shí)例中，每一數(shù)據(jù)信號群組(DQ[n][W-l:0p由一數(shù) 據(jù)總線緩沖器/開關(guān)緩沖，其中n=0、 1、 ...、 N-l; N是一模塊h的DRAM芯片群組的 數(shù)目；且W足DRAM芯片的數(shù)據(jù)寬度(例如，W-4或8或16…)。在一個(gè)實(shí)施例中， 數(shù)據(jù)總線為72個(gè)位；iN=72/W。也口」'對DRAM芯片群組和數(shù)據(jù)總線寬度使用其它數(shù) 'f.。在一個(gè)實(shí)施例中，將每一數(shù)據(jù)信號群組(DQ[n][W-l:0p重新驅(qū)動到模塊(31)上 的對應(yīng)的DRAM芯片群組。每一群組具有R個(gè)DRAM芯片，其中R是模塊上的等級 (rank)的數(shù)目。在圖2中，數(shù)據(jù)總線緩沖器/開關(guān)(例如，41)與DRAM芯片(例如，51、 53、...、55、 57)的數(shù)據(jù)引腳之間的連接是點(diǎn)對點(diǎn)的。舉例來說，數(shù)據(jù)總線緩沖器/開關(guān)(41)緩 沖從數(shù)據(jù)總線的數(shù)據(jù)信號線DQ
[W-1:0]獲得的數(shù)據(jù)，并根據(jù)來自CMD/CTRL緩沖器 (35)的控制信號(DBS)而經(jīng)由點(diǎn)對點(diǎn)連接將數(shù)據(jù)寫入到DRAM芯片(51、 53、...、 55和57)中的一者中。舉例來說，數(shù)據(jù)總線緩沖器/開關(guān)(43)緩沖根據(jù)來自CMD/CTRL 緩沖器(35)的控制信號(DBS)而經(jīng)由點(diǎn)對點(diǎn)連接從DRAM芯片(51、 53、 ...、 55 和57)中的一者讀取的數(shù)據(jù)，并將所述數(shù)據(jù)放在數(shù)據(jù)總線的數(shù)據(jù)信號線DQ[N-1][W-1:0] 上，以供傳輸?shù)酱鎯ζ骺刂破?33)。
在另一實(shí)施例中，數(shù)據(jù)總線緩沖器/開關(guān)(41、 ...、 43)選擇性地連接用于連接到數(shù) 據(jù)總線的一等級的DRAM芯片，且使其它DRAM芯片與數(shù)據(jù)總線斷開。舉例來說，根 據(jù)來自CMD/CTRL緩沖器(35)的控制信號(DBS)，數(shù)據(jù)總線緩沖器/開關(guān)(41)可將
數(shù)據(jù)信號線DQ
[W-1:0]連接到DRAM芯片(51、 53..... 55和57)與數(shù)據(jù)總線緩沖
器/開關(guān)(41)之間的點(diǎn)對點(diǎn)連接中的一者，且使DRAM芯片(51、 53、 ...、 55和57) 與數(shù)據(jù)總線緩沖器/開關(guān)(41)之間的其它點(diǎn)對點(diǎn)連接與數(shù)據(jù)信號線DQ
[W-1:0]斷開。 類似地，根據(jù)來自CMD/CTRL緩沖器(35)的控制信號(DBS)，數(shù)據(jù)總線緩沖器/丌關(guān) (43)可將數(shù)據(jù)信號線DQ[N-1][W-1:0]連接到DRAM芯片(61、 63、…、65和67)與 數(shù)據(jù)總線緩沖器/開關(guān)(43)之間的點(diǎn)對點(diǎn)連接中的一者，且使DRAM芯片(61、 63、...、 65和67)與數(shù)據(jù)總線緩沖器/開關(guān)(43)之間的其它點(diǎn)對點(diǎn)連接與數(shù)據(jù)信號線 DQ[N-1][W-1:0」斷開。在一個(gè)實(shí)施例中，數(shù)據(jù)總線緩沖器/開關(guān)(41、 ...、 43)將根據(jù)來 fiCMD/CTRL緩沖器(35)的控制信號(DBS)而選擇的同一等級的DRAM芯片連接 到數(shù)據(jù)總線，并使其它等級的DRAM芯片與所述數(shù)據(jù)總線斷開。或者，來自CMD/CTRL
緩沖器(35)的控制信號(DBS)可包含待通過不同的數(shù)據(jù)總線緩沖器/開關(guān)(41.....
43)連接到數(shù)據(jù)總線的不同等級的DRAM芯片的指示。
在圖3中，數(shù)據(jù)總線緩沖器/開關(guān)(例如，71)與DRAM芯片(例如，81、 83、 ...85、 87)的數(shù)據(jù)引腳之間的連接是從一個(gè)點(diǎn)到多個(gè)點(diǎn)。舉例來說，數(shù)據(jù)總線緩沖器/開關(guān)(41) 緩沖從數(shù)據(jù)總線的數(shù)據(jù)信號線DQ
[W-1:0]獲得的數(shù)據(jù)，并根據(jù)來自CMD/CTRL緩沖 器(35)的控制信號(DBS)而經(jīng)由總線連接將所述數(shù)據(jù)寫入到DRAM芯片(51、 53、...、 55和57)中的一者中。舉例來說，數(shù)據(jù)總線緩沖器/開關(guān)(43)緩沖根據(jù)來自CMD/CTRL 緩沖器(35)的控制信號(DBS)而經(jīng)由總線連接從DRAM芯片(51、 53、 ...、 55和 57)屮的一者讀取的數(shù)據(jù)，并將所述數(shù)據(jù)放在數(shù)據(jù)總線的數(shù)據(jù)信號線DQ
[W-1:0]上， 以供傳輸?shù)酱鎯ζ骺刂破?33)。
在圖2和圖3中，數(shù)據(jù)總線緩沖器/開關(guān)(例如，41.....43; 71、 ...73)由CMD/CTRL緩沖器(35)控制，在一個(gè)實(shí)施例中，CMD/CTRL緩沖器(35)至少部分地基于常規(guī) RDIMM系統(tǒng)上的寄存器緩沖器而設(shè)計(jì)。下文提供其它細(xì)節(jié)。
由于DRAM芯片不直接連接到存儲器控制器(33)，因此存儲器控制器將僅看到現(xiàn) 在位于數(shù)據(jù)總線上的數(shù)據(jù)總線/緩沖器/開關(guān)(例如，41、 ...、 43;或71、 ...73),而不是 多個(gè)DRAM芯片。這允許系統(tǒng)在每信道具有更多DIMM模塊，且因此增加系統(tǒng)的存儲 器容量。
圖4展示根據(jù)一個(gè)實(shí)施例的命令/控制緩沖器。在圖4中，CMD/CTRL緩沖器包含 寄存器緩沖器(105)和DBS產(chǎn)生器(103)。在一個(gè)實(shí)施例中，寄存器緩沖器(105) 的功能性與常規(guī)寄存器緩沖器的功能性相同。DBS產(chǎn)生器(103)包含DBS編碼器(107) 和調(diào)度器(109)，以便為數(shù)據(jù)總線緩沖器/開關(guān)產(chǎn)生控制信號(DBS)群組。
在一個(gè)實(shí)施例中，CMD/CTRL緩沖器和數(shù)據(jù)總線緩沖器/開關(guān)設(shè)置在單獨(dú)的集成電 路芯片上。為了減少用于將控制信號從CMD/CTRL緩沖器路由到數(shù)據(jù)總線緩沖器/開關(guān) 的引腳，對控制信號進(jìn)行編碼，并將其作為經(jīng)編碼的信號(DBS)來路由。
CMD/CTRL緩沖器(101)可經(jīng)設(shè)計(jì)以具有與常規(guī)寄存器緩沖器相同的引腳輸出， 所述引腳輸出緩沖并重新驅(qū)動控制信號、命令信號、地址信號和時(shí)鐘信號。在此情況下， 控制信號DBS[S-1:0](其中，S為控制信號的數(shù)目)可經(jīng)由寄存器緩沖器的保留引腳或 一些經(jīng)多路復(fù)用的引腳來輸出。與常規(guī)寄存器緩沖器相比，CMD/CTRL緩沖器(101) 還可經(jīng)設(shè)計(jì)以具有一些專用于DBS[S-1:0]信號的額外引腳。
在圖4中，DBS產(chǎn)生器(103)使用DBS編碼器(107)來提取DRAM命令(例如， 寫入、讀取等)，且接著對所述命令進(jìn)行編碼以壓縮控制信號的寬度，且減少含有 CMD/CTRL緩沖器的集成電路芯片以及含有數(shù)據(jù)總線緩沖器開關(guān)的集成電路芯片的引 腳數(shù)，且因此簡化所述集成電路芯片之間的路由。在一些實(shí)施例中，將DBS信號路由 到數(shù)據(jù)總線緩沖器/開關(guān)(例如41或71)，其對經(jīng)編碼的信號進(jìn)行解碼，并使用經(jīng)編碼 的信號來控制對應(yīng)DRAM芯片(例如，51、 53、 ...55、 57:或81、 83、 ...、 85、 87) 的操作。在一些實(shí)施例中，當(dāng)DBS信號由數(shù)據(jù)總線緩沖器/開關(guān)解碼并使用時(shí)，沒有必 要使用經(jīng)重新驅(qū)動的命令信號、地址信號、控制信號、時(shí)鐘信號中的一些信號；且因此 寄存器緩沖器(105)沒有必要重新驅(qū)動在DBS信號中編碼的命令信號、地址信號、控 制信號、時(shí)鐘信號中的一些信號。在一些實(shí)施例中，寄存器緩沖器(105)可具有以與 常規(guī)寄存器緩沖器相同的方式使用引腳來重新驅(qū)動命令信號、地址信號、控制信號、時(shí) 鐘信號的第一模式，以及重新驅(qū)動命令信號、地址信號、控制信號、時(shí)鐘信號中的一些 信號且在常規(guī)寄存器緩沖器的同一組引腳上驅(qū)動DBS信號的第一模式。在一個(gè)實(shí)施例中，CMD/CTRL緩沖器(101)取得與常規(guī)寄存器緩沖器相同的輸入。 在另一實(shí)施例中，除對常規(guī)寄存器緩沖器的輸入之外，CMD/CTRL緩沖器(101)還可 將額外的控制信號作為輸入。舉例來說，可使用額外的控制信號來控制寄存器緩沖器 (105)的模式。
在一個(gè)實(shí)施例中，DBS產(chǎn)生器(103)使用芯片選擇信號(DCS[3:0])來產(chǎn)生DBS 信號的至少一部分，以控制DRAM芯片與數(shù)據(jù)總線之間的連接性。
在一個(gè)實(shí)施例中，DBS產(chǎn)生器(103)的調(diào)度器(109)基于命令信號、控制信號、 地址信號和/或時(shí)鐘信號提取DRAM配置信息，例如寫入等待時(shí)間、讀取等待時(shí)間等， 以產(chǎn)生用以調(diào)節(jié)DBS信號的時(shí)序的緩沖器時(shí)序控制信號。
圖5展示根據(jù)一個(gè)實(shí)施例的命令/控制緩沖器的DBS產(chǎn)生器。在圖5中，在調(diào)度器 (115)的控制下，通過粗略時(shí)序控制(117)和精細(xì)時(shí)序控制(119)來在時(shí)序方面對DBS 產(chǎn)生器(111)的DBS編碼器(113)的輸出進(jìn)行調(diào)節(jié)。粗略時(shí)序控制(117)具有延遲 鏈，其包含多個(gè)延遲元件(123、 125、 ...、 127)。調(diào)度器(115)基于對Cmd/Addr/Ctrl/Clk 信號的分析來控制多路復(fù)用器(121)以從適當(dāng)?shù)难舆t級選擇待輸出到精細(xì)時(shí)序控制 (119)的信號。多路復(fù)用器(121)所選擇的信號進(jìn)一步由精細(xì)時(shí)序控制(119)處理， 且接著作為用于數(shù)據(jù)總線緩沖器/開關(guān)的控制信號DBS[S-1:0]而輸出。
在一個(gè)實(shí)施例中，粗略時(shí)序控制(117)應(yīng)用等于一個(gè)或一個(gè)以上時(shí)鐘周期的延遲； 且精細(xì)時(shí)序控制(119)應(yīng)用為一時(shí)鐘周期的分?jǐn)?shù)的延遲。精細(xì)時(shí)序控制(119)用于提 供數(shù)據(jù)路徑與DBS控制路徑之間經(jīng)改進(jìn)的時(shí)序匹配?？墒褂醚舆t鏈和多路復(fù)用器或者 一個(gè)或一個(gè)以上可調(diào)節(jié)延遲來實(shí)施精細(xì)時(shí)序控制(119)。在一個(gè)實(shí)施例中，精細(xì)時(shí)序控 制的輸出還可包含用于寫入啟用(WR一EN)、讀取啟用(RE—EN)和片內(nèi)終結(jié)器(on die termination, ODT)等的信號。
在一個(gè)實(shí)施例中，精細(xì)時(shí)序控制(119)的延遲是預(yù)定的。在另一實(shí)施例中，精細(xì) 時(shí)序控制(119)的延遲是可編程的。
圖6展示根據(jù)一個(gè)實(shí)施例的數(shù)據(jù)總線緩沖器或開關(guān)。在圖6中，DBS信號是在數(shù)據(jù) 總線緩沖器/開關(guān)(131)中從CMD/CTRL緩沖器(例如，23)接收到的控制信號。 DQ[n][W-l:O]表示數(shù)據(jù)信號群組；且DQS[n]/DQSff[n]表示用于對應(yīng)的數(shù)據(jù)信號群組的選 通信號對，其中『0、 1、 ...、 N-l。
如果數(shù)據(jù)總線緩沖器/開關(guān)(131)是緩沖器，那么其針對用于DRAM芯片群組的 DQ信號和DQS信號中的每一者僅輸出一個(gè)信號；且同一輸出將連接到群組中的所有對 應(yīng)DRAM芯片(即，同一信號連接到不同等級中的DRAM芯片)，如圖3中所說明?；蛘?，如果數(shù)據(jù)總線緩沖器/開關(guān)(131)為緩沖器，那么其可針對用于群組中的DRAM 芯片的每一者的DQ信號和DQS信號中的每一者輸出R個(gè)信號拷貝，其中R為模塊上 的等級的數(shù)目。輸出信號的R個(gè)拷貝將分別連接到不同等級中的DRAM芯片，如圖2 中所說明?；蛘撸绻麛?shù)據(jù)總線緩沖器/開關(guān)(131)為緩沖器，那么其可經(jīng)由點(diǎn)對點(diǎn)連 接與R個(gè)DRAM芯片中的一者通信，如圖2中所說明。
如果數(shù)據(jù)總線緩沖器/開關(guān)(131)為開關(guān)，那么其針對用于群組中的DRAM芯片的 每一者的DQ信號和DQS信號中的每一者而選擇性地將數(shù)據(jù)總線信號線連接到對應(yīng)信 號線的R個(gè)拷貝中的一者，其中R為模塊上的等級的數(shù)目。數(shù)據(jù)總線信號線將分別連接 到不同等級屮的DRAM芯片。舉例來說，如圖2中所說明，當(dāng)數(shù)據(jù)總線開關(guān)(41)將 數(shù)據(jù)總線信號線DB
[W-1:0]連接到DRAM
時(shí)，數(shù)據(jù)總線開關(guān)(41)使群組中的 其它DRAM芯片(例如，53..... 55、 57)與數(shù)據(jù)總線信號線DB
[W-1:0]斷開。
圖7展示根據(jù)一個(gè)實(shí)施例的數(shù)據(jù)總線緩沖器。在圖7中，DRS[S-l:O]信號經(jīng)解碼a 被用作讀取啟用信號和寫入啟用信號，以控制數(shù)據(jù)總線中的數(shù)據(jù)流的方向。舉例來說， 在圖7中，數(shù)據(jù)總線緩沖器(141)的DBS解碼器(143)對從CMD/CTRL緩沖器接收 到的D B S信號進(jìn)行解碼，以產(chǎn)生對應(yīng)于寫入啟用和讀取啟用的信號。
當(dāng)寫入啟用信號接通時(shí)，數(shù)據(jù)總線緩沖器(141)緩沖從數(shù)據(jù)總線信號線接收到的 數(shù)據(jù)，并將接收到的數(shù)據(jù)驅(qū)動到連接DRAM芯片群組的總線。舉例來說，當(dāng)寫入啟用 信號接通時(shí)，緩沖器(145)用于緩沖從數(shù)據(jù)總線信號DQ[n][W-l]接收到的數(shù)據(jù)，并驅(qū) 動用于DRAM芯片群組(例如，圖3中的81、 83..... 85、 87)的對應(yīng)信號線。
當(dāng)讀取啟用信號接通時(shí)，數(shù)據(jù)總線緩沖器(141)緩沖從連接DRAM芯片群組的總 線接收到的數(shù)據(jù)，并驅(qū)動在數(shù)據(jù)總線信號線上接收到的數(shù)據(jù)。舉例來說，當(dāng)讀取啟用信
號接通時(shí)，緩沖器(147)用T緩沖從用于DRAM芯片群組(例如，圖3中的81、 83.....
85、 87)的對應(yīng)信號線接收到的數(shù)據(jù)，并驅(qū)動在數(shù)據(jù)總線信號DQ[n][W-l]上接收到的數(shù) 據(jù)。
圖7說明以圖3中說明的方式使用到達(dá)DRAM芯片的一對多連接的數(shù)據(jù)總線緩沖 器(141)?；蛘?，數(shù)據(jù)總線緩沖器(141)還可以圖2中說明的力'式使用緩沖器陣列來 驅(qū)動到達(dá)DRAM芯片的一對一連接。
圖8展示根據(jù)一個(gè)實(shí)施例的數(shù)據(jù)總線開關(guān)。在圖8中，DBS[S-1:0]信號經(jīng)解碼且被 用作芯片選擇以啟用目標(biāo)開關(guān)而停用其余開關(guān)。舉例來說，在圖8中，數(shù)據(jù)總線緩沖器 (141)的DBS解碼器(143)對從CMD/CTRL緩沖器接收到的DBS信號進(jìn)行解碼，以 產(chǎn)生芯片選擇信號。芯片選擇信號確定群組中的DRAM芯片中連接到數(shù)據(jù)總線信號線的一個(gè)DRAM芯片；且群組中的其它DRAM芯片與數(shù)據(jù)總線信號線斷開。
舉例來說，當(dāng)芯片選擇信號選擇等級O時(shí)，數(shù)據(jù)總線信號線DQ[n][W-l]由開關(guān)陣列 (155)連接到信號線DQ'[n][W-l][O]，信號線DQ'[n][W-l][O]經(jīng)由點(diǎn)對點(diǎn)連接而連接到群 組中的等級ODRAM芯片(例如圖2中的DRAM[n][O] (51))。當(dāng)芯片選擇信號選擇等 級l時(shí)，數(shù)據(jù)總線信號線DQ[n][W-l]由幵關(guān)陣列(155)連接到信號線DQ'[n][W-l][l]， 信號線DQ'[n][W-l][l]經(jīng)由點(diǎn)對點(diǎn)連接而連接到群組中的等級1 DRAM芯片(例如，圖 2中的DRAM[n][l] (53))。
因此，在至少一個(gè)實(shí)施例中，在已注冊DIMM模塊上引入了新裝置數(shù)據(jù)總線緩沖器 /開關(guān)，以緩沖數(shù)據(jù)總線并將數(shù)據(jù)重新驅(qū)動到DRAM芯片。另外，使用經(jīng)升級的寄存器 緩沖器(現(xiàn)在稱為CMD/CTRL緩沖器)來產(chǎn)生用于數(shù)據(jù)總線緩沖器/開關(guān)的控制信號。 因此，存儲器系統(tǒng)所支持的速度和容量可增加。
在一個(gè)實(shí)施例中，數(shù)據(jù)總線緩沖器/開關(guān)(例如圖2中的41..... 43;或圖3中的
71、 ...、 73)集成在不同的集成電路上，與命令/控制緩沖器(例如圖2或圖3中的35) 所在的集成電路分離。命令/控制緩沖器可包含多個(gè)驅(qū)動器，以將相同的DBS信號單獨(dú) 地驅(qū)動到位于不同集成電路上的數(shù)據(jù)總線緩沖器/開關(guān)，如圖9到圖11中所說明。
圖9展不根據(jù)一個(gè)實(shí)施例的命令/控制緩沖器。在圖9中，命令/控制緩沖器(201) 具有多個(gè)驅(qū)動器(203、 ...、 205)，以單獨(dú)地驅(qū)動由DBS產(chǎn)生器(103)產(chǎn)生的同一DBS
信號。當(dāng)提供多個(gè)驅(qū)動器(203..... 205)時(shí)，所述驅(qū)動器中的每一者可用于將DBS
信號驅(qū)動到已注冊DIMM上的數(shù)據(jù)總線緩沖器/開關(guān)的子集。因此，所述驅(qū)動器中的每 一者用于驅(qū)動負(fù)載的一部分，所述負(fù)載用于驅(qū)動已注冊DIMM上的整組數(shù)據(jù)總線緩沖器 /開關(guān)。當(dāng)所述驅(qū)動器的負(fù)載減少時(shí)，經(jīng)由所述驅(qū)動器而傳輸?shù)腄BS信號的完整性得以 改進(jìn)。在一個(gè)實(shí)施例中，選擇所使用的驅(qū)動器的數(shù)目以在不顯著增加成本的情況下優(yōu)化 系統(tǒng)性能。
在一個(gè)實(shí)施例中，驅(qū)動器(203、 ...、 205)經(jīng)配置以具有相等的驅(qū)動強(qiáng)度。因此， 驅(qū)動器(203、 ...、 205)在其使用中是可互換的。
在另一實(shí)施例中，驅(qū)動器(203..... 205)經(jīng)配置以具有不同的驅(qū)動強(qiáng)度。因此，
可將驅(qū)動器(203、 ...、 205)選擇為使其負(fù)載匹配以改進(jìn)系統(tǒng)的整體性能。
圖10展示根據(jù)一個(gè)實(shí)施例的用以控制數(shù)據(jù)總線緩沖器/開關(guān)的系統(tǒng)。在圖IO中，命 令/控制緩沖器(201)的驅(qū)動器(203、 ...、 205)中的每一者用于獨(dú)立于彼此而將DBS 信號驅(qū)動到多個(gè)數(shù)據(jù)總線緩沖器/開關(guān)的群組。舉例來說，在圖10中，驅(qū)動器(203)用 于獨(dú)立于用于將DBS信號驅(qū)動到數(shù)據(jù)總線緩沖器/開關(guān)(221、 ...、 223)的群組X(213)的驅(qū)動器(205)而將DBS信號驅(qū)動到數(shù)據(jù)總線緩沖器/開關(guān)(215、 ...、 217)的群組A (211)。在圖10中，驅(qū)動器(例如203或205)與數(shù)據(jù)總線緩沖器/開關(guān)的對應(yīng)群組(例 如211或213)之間的連接是一點(diǎn)對多點(diǎn)總線。
在一個(gè)實(shí)施例中，圖10中的數(shù)據(jù)總線緩沖器/開關(guān)的群組(211、 ...、 213)是單個(gè) 已注冊DIMM上所使用的數(shù)據(jù)總線緩沖器/開關(guān)。在一個(gè)實(shí)例中，圖10中所說明的數(shù)據(jù) 總線緩沖器/開關(guān)的群組(211、 ...、 213)可為圖2中所說明的已注冊DIMM (31)的數(shù) 據(jù)總線緩沖器/開關(guān)(41、 ...、 43)，其中圖10的命令/控制緩沖器(201)對應(yīng)于圖2的 命令/控制緩沖器(35)。在另一實(shí)例中，圖10中所說明的數(shù)據(jù)總線緩沖器/開關(guān)的群組 (211、 ...、213)可為圖3中所說明的已注冊DIMM(31)的數(shù)據(jù)總線緩沖器/開關(guān)(71、...、 73),其中圖10的命令/控制緩沖器(201)對應(yīng)于圖3的命令/控制緩沖器(35)。
在一個(gè)實(shí)施例中，圖10中所說明的群組(211、 ...、 213)具有相同數(shù)目的數(shù)據(jù)總 線緩沖器/開關(guān)。
在另一實(shí)施例中，圖10中所說明的群組(211、…、213)具有不同數(shù)目的數(shù)據(jù)總 線緩沖器/開關(guān)。舉例來說，群組A(211)可具有第一數(shù)目的數(shù)據(jù)總線緩沖器/開關(guān)(215、...、
217);且群組X(213)可具有第二數(shù)目的數(shù)據(jù)總線緩沖器/幵關(guān)(221..... 223)，所述
第二數(shù)目不同于所述第一數(shù)目。Bj基于驅(qū)動器(211、 ...、 213)的強(qiáng)度和/或點(diǎn)對多點(diǎn)總 線的位置或?qū)Ь€長度來選擇群組(211、 ...、 213)的大小。
圖11展示根據(jù)一個(gè)實(shí)施例的用以控制數(shù)據(jù)總線緩沖器/開關(guān)的另一系統(tǒng)。在圖11中， 命令/控制緩沖器(201)的驅(qū)動器(203、 ...、 205)中的每一者用于獨(dú)立于彼此而將DBS 信號驅(qū)動到一個(gè)數(shù)據(jù)總線緩沖器/開關(guān)。舉例來說，在圖10中，驅(qū)動器(203)用于獨(dú)立 于用于將DBS信號驅(qū)動到數(shù)據(jù)總線緩沖器/開關(guān)(227)的驅(qū)動器(205)而將DBS信號 驅(qū)動到數(shù)據(jù)總線緩沖器/開關(guān)(225)。在圖11中，驅(qū)動器(例如203或205)與對應(yīng)的 數(shù)據(jù)總線緩沖器/丌關(guān)(例如225或227)之間的連接足點(diǎn)對點(diǎn)連接。
在一個(gè)實(shí)施例中，圖11中的數(shù)據(jù)總線緩沖器/開關(guān)(225..... 227)是單個(gè)已注冊
DIMM上所使用的數(shù)據(jù)總線緩沖器/開關(guān)。在一個(gè)實(shí)例中，圖11中所說明的數(shù)據(jù)總線緩 沖器/開關(guān)(225、 ...、 227)可為圖2中所說明的已注冊DIMM (31)的數(shù)據(jù)總線緩沖器 /開關(guān)(41、 ...、 43)，其中圖11的命令/控制緩沖器(201)對應(yīng)于圖2的命令/控制緩沖
器(35)。在另一實(shí)例中，圖11中所說明的數(shù)據(jù)總線緩沖器/開關(guān)(225..... 227)可為
圖3中所說明的已注冊DIMM (31)的數(shù)據(jù)總線緩沖器/開關(guān)(71、 ...、 73)，其中圖11 的命令/控制緩沖器(201)對應(yīng)于圖3的命令/控制緩沖器(35)。
在一些實(shí)施例中，命令/控制緩沖器(201)的一些驅(qū)動器(例如，203)用于點(diǎn)對多點(diǎn)總線中，且同一命令/控制緩沖器(201)的一些驅(qū)動器(例如，205)用于點(diǎn)對點(diǎn)連接
中。因此，本發(fā)明不限于驅(qū)動器(203..... 205)與己注冊DIMM的數(shù)據(jù)總線緩沖器/
開關(guān)之間的特定類型的連接。
在前面的說明書中，已參考本發(fā)明的特定示范性實(shí)施例而提供了本發(fā)明。顯然，可 在不脫離所附權(quán)利要求書中陳述的較寬精神和范圍的情況下，對本發(fā)明做出各種修改。 因此，將在說明性意義上而不是在限制性意義上來看待說明書和圖式。
權(quán)利要求
1.一種已注冊雙列直插式存儲器模塊，其包括印刷電路板，其具有多個(gè)電觸點(diǎn)，用于連接到數(shù)據(jù)總線；多個(gè)存儲器芯片，其安裝在所述印刷電路板上；以及電負(fù)載減少電路，其耦合在所述電觸點(diǎn)與所述存儲器芯片之間，以將從所述數(shù)據(jù)總線讀取的數(shù)據(jù)寫入到所述存儲器芯片中，或?qū)?shù)據(jù)從所述存儲器芯片讀取到所述數(shù)據(jù)總線上，與將所述存儲器芯片直接連接到所述數(shù)據(jù)總線相比，在所述存儲器芯片經(jīng)由所述電負(fù)載減少電路而耦合到所述數(shù)據(jù)總線的情況下，所述存儲器芯片對所述數(shù)據(jù)總線的電負(fù)載較小。
2. 根據(jù)權(quán)利要求1所述的存儲器模塊，其中所述電負(fù)載減少電路包括數(shù)據(jù)總線緩沖 器，以緩沖在所述存儲器芯片與所述數(shù)據(jù)總線之間傳輸?shù)臄?shù)據(jù)。
3. 根據(jù)權(quán)利要求2所述的存儲器模塊，其中所述數(shù)據(jù)總線緩沖器經(jīng)由所述印刷電路 板上提供的多個(gè)一對一連接將從所述數(shù)據(jù)總線接收到的數(shù)據(jù)位驅(qū)動到所述存儲器芯片 中的多個(gè)存儲器芯片。
4. 根據(jù)權(quán)利要求2所述的存儲器模塊，其中所述數(shù)據(jù)總線緩沖器經(jīng)由所述印刷電路 板上提供的一對多連接將從所述數(shù)據(jù)總線接收到的數(shù)據(jù)位驅(qū)動到所述存儲器芯片中的 多個(gè)存儲器芯片。
5. 根據(jù)權(quán)利要求1所述的存儲器模塊，其中所述電負(fù)載減少電路包括數(shù)據(jù)總線開 關(guān)，其選擇性地將所述數(shù)據(jù)總線耦合到所述存儲器芯片的子集，且使所述存儲器芯片的 子集與所述數(shù)據(jù)總線隔離。
6. —種存儲器系統(tǒng)，其包括 數(shù)據(jù)總線；存儲器控制器，其耦合到所述數(shù)據(jù)總線；以及至少一個(gè)雙列直插式存儲器模塊(DIMM)，其具有多個(gè)存儲器芯片以及耦合在 所述數(shù)據(jù)總線與所述存儲器芯片之間的電負(fù)載減少電路，所述數(shù)據(jù)總線用以將數(shù)據(jù) 傳輸?shù)剿龃鎯ζ餍酒谢驈乃龃鎯ζ餍酒瑐鬏敂?shù)據(jù)，所述電負(fù)載減少電路用以 使得所述存儲器控制器能以小于在不具有所述電負(fù)載減少電路的情況下將所述存儲 器芯片連接到所述數(shù)據(jù)總線的電負(fù)載的電負(fù)載來存取所述存儲器芯片。
7. 根據(jù)權(quán)利要求6所述的存儲器系統(tǒng)，其進(jìn)一步包括寄存器緩沖器，其安裝在所述DIMM上，且連接到控制總線以將控制信號從所 述存儲器控制器緩沖到所述存儲器芯片。
8. 根據(jù)權(quán)利要求7所述的存儲器系統(tǒng)，其中所述控制信號包含芯片選擇信號。
9. 根據(jù)權(quán)利要求8所述的存儲器系統(tǒng)，其進(jìn)一步包括控制信號產(chǎn)生器，其安裝在所述DIMM上以根據(jù)所述寄存器緩沖器中接收到的 所述控制信號而產(chǎn)生用于所述電負(fù)載減少電路的控制信號。
10. 根據(jù)權(quán)利要求9所述的存儲器系統(tǒng)，其中所述控制信號產(chǎn)生器和所述電負(fù)載減少 電路設(shè)置在單獨(dú)的集成電路芯片中，且所述控制信號產(chǎn)生器包含編碼器以壓縮多個(gè)信 號，以供經(jīng)由所述單獨(dú)的集成電路芯片之間的多個(gè)控制線傳輸。
11. 根據(jù)權(quán)利要求IO所述的存儲器系統(tǒng)，其中所述電負(fù)載減少電路緩沖來自所述數(shù) 據(jù)總線的數(shù)據(jù)。
12. 根據(jù)權(quán)利要求IO所述的存儲器系統(tǒng)，其中所述電負(fù)載減少電路包括開關(guān)陣列， 以選擇性地將所述存儲器芯片的一部分耦合到所述數(shù)據(jù)總線。
13. 根據(jù)權(quán)利要求9所述的存儲器系統(tǒng)，其進(jìn)一步包括多個(gè)驅(qū)動器，其耦合到所述控制信號產(chǎn)生器，以單獨(dú)地將同一控制信號驅(qū)動到 多個(gè)總線上；其中所述電負(fù)載減少電路包括多個(gè)數(shù)據(jù)緩沖器或數(shù)據(jù)開關(guān)，所述數(shù)據(jù)緩沖器或 數(shù)據(jù)開關(guān)中的每一者耦合在所述數(shù)據(jù)總線與所述存儲器芯片的子集之間，且數(shù)據(jù)緩 沖器或數(shù)據(jù)開關(guān)中的每一者耦合到所述多個(gè)總線中的一者，以接收所述控制信號。
14. 根據(jù)權(quán)利要求13所述的存儲器系統(tǒng)，其中所述多個(gè)總線包括以下各項(xiàng)中的至少 一者點(diǎn)對多點(diǎn)總線和點(diǎn)對點(diǎn)總線。
15. 根據(jù)權(quán)利要求13所述的存儲器系統(tǒng)，其中所述多個(gè)所述數(shù)據(jù)緩沖器或數(shù)據(jù)開關(guān) 分別集成在多個(gè)集成電路上；且所述多個(gè)驅(qū)動器和所述控制信號產(chǎn)生器集成在與所述多 個(gè)集成電路分離的一個(gè)集成電路上。
16. —種存儲器設(shè)備，其包括 多個(gè)存儲器芯片；以及耦合到所述存儲器芯片的數(shù)據(jù)引腳的電路，其中與在不具有所述電路的情況下 連接到存儲器控制器相比，當(dāng)經(jīng)由所述電路而連接時(shí)，所述存儲器芯片的所述數(shù)據(jù) 引腳對所述存儲器控制器產(chǎn)生較少的電負(fù)載。
17. 根據(jù)權(quán)利要求16所述的存儲器設(shè)備，其中所述電路包括緩沖器陣列，以緩沖來 自所述存儲器芯片的數(shù)據(jù)信號。
18. 根據(jù)權(quán)利要求16所述的存儲器設(shè)備，其中所述電路包括開關(guān)陣列，以選擇性地 連接所述存儲器芯片的群組以及斷開所述存儲器芯片的群組。
19. 一種集成電路芯片，其包括-寄存器緩沖器，其用以緩沖并重新驅(qū)動來自包括數(shù)據(jù)總線的存儲器總線的命令 信號、地址信號、控制信號和時(shí)鐘信號；以及編碼器，其用以產(chǎn)生控制信號以供電路緩沖所述數(shù)據(jù)總線或選擇性地將存儲器芯片耦合到所述數(shù)據(jù)總線。
20. 根據(jù)權(quán)利要求19所述的集成電路芯片，其進(jìn)一步包括 調(diào)度器，其用以控制所述編碼器的輸出的時(shí)序。
21. 根據(jù)權(quán)利要求20所述的集成電路芯片，其進(jìn)一步包括第一時(shí)序控制，其與所述調(diào)度器耦合，以使所述編碼器的所述輸出延遲一個(gè)或 一個(gè)以上時(shí)鐘周期；以及第二時(shí)序控制，其與所述第一時(shí)間控制耦合，以使所述編碼器的所述輸出延遲 一時(shí)鐘周期的分?jǐn)?shù)。
22. 根據(jù)權(quán)利要求21所述的集成電路芯片，其中所述第一時(shí)序控制包括延遲鏈和多路復(fù)用器。
23. 根據(jù)權(quán)利要求19所述的集成電路芯片，其中所述編碼器壓縮多個(gè)控制信號，以 供經(jīng)由所述集成電路芯片的減少數(shù)目個(gè)引腳而傳輸。
24. 根據(jù)權(quán)利要求19所述的集成電路芯片，其進(jìn)一歩包括多個(gè)驅(qū)動器，以單獨(dú)地將 所述控制信號驅(qū)動到在所述集成電路芯片外部的多個(gè)總線上。
25. 根據(jù)權(quán)利要求24所述的集成電路芯片，其中所述多個(gè)總線包括以下各項(xiàng)中的至 少一者點(diǎn)對多點(diǎn)總線和點(diǎn)對點(diǎn)總線。
全文摘要
本發(fā)明提供一種已注冊DIMM(RDIMM)系統(tǒng)，其對數(shù)據(jù)總線具有減少的電負(fù)載，以增加存儲器容量和操作頻率。在一個(gè)實(shí)施例中，所述數(shù)據(jù)總線在所述DIMM上緩沖。在另一實(shí)施例中，所述數(shù)據(jù)總線經(jīng)由開關(guān)而選擇性地耦合到存儲器芯片群組。
文檔編號G11C5/00GK101656096SQ20091016156
公開日2010年2月24日 申請日期2009年8月4日 優(yōu)先權(quán)日2008年3月31日
發(fā)明者雷 吳, 崗 山, 蔣逸波 申請人:瀾起科技(上海)有限公司