專利名稱：非易失性現(xiàn)場可編程門陣列的制作方法
非易失性現(xiàn)場可編程門陣列
背景技術(shù)：
半導(dǎo)體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了快速發(fā)展。IC材料和設(shè)計(jì)的技術(shù)進(jìn)步已經(jīng) 產(chǎn)生了幾代的集成電路(IC)，其中每一代相比前一代都具有更小和更復(fù)雜的電路。在集成 電路演變的過程中，在幾何尺寸(即使用制造工藝能夠生產(chǎn)的最小元件或者線)減少的同 時，功能密度(即每個芯片區(qū)域中的互連器件數(shù)量)通常增加。通過增加生產(chǎn)效率以及降低 相應(yīng)成本，按比例縮小的工藝通常提供益處。但是，這樣的按比例縮小也增加了處理和制造 集成電路的復(fù)雜性，并且為了實(shí)現(xiàn)這些進(jìn)步，在集成電路處理和制造中也需要類似的發(fā)展。一種特殊IC器件是已知的現(xiàn)場可編程門陣列(FPGA)。FPGA為能夠被配置和制造 用于以給定方式執(zhí)行的門器件，通常制造傳統(tǒng)的FPGA具有用于數(shù)據(jù)存儲的靜態(tài)隨機(jī)存取 存儲器(SRAM)。在運(yùn)行的同時，SRAM不需要刷新來維持?jǐn)?shù)據(jù)。但是，如果SRAM掉電，或者 其他方式的失去電源，SRAM為易失性存儲器，并且將失去SRAM中保存的數(shù)據(jù)。通常從外部 閃存裝置載入SRAM代碼。因此，如果希望改變FPGA的編程的邏輯函數(shù)，則必須通過修改 SRAM代碼來改變邏輯功能。這樣，一旦該設(shè)備掉電，則數(shù)據(jù)將失去。此外，SRAM較大，并占 據(jù)寶貴的器件空間。并且，由于該器件需要主IC加上閃存器件，因此器件的成本較高。因此，需要一種集成電路器件以及使用該器件的方法來解決上述問題。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例涉及一種非易失性存儲器，包括連接到位線和字線上的第一互補(bǔ) 金屬氧化物半導(dǎo)體(CMOS)器件以及連接到第一 CMOS器件上的第二 CMOS器件。第二 CMOS 器件還連接到互補(bǔ)位線與互補(bǔ)字線上。第一 CMOS器件和第二 CMOS器件互相互補(bǔ)。輸出節(jié) 點(diǎn)連接在所述第一 CMOS器件和所述第二 CMOS器件之間。在一個實(shí)施例中，一種用于編程非易失性現(xiàn)場可編程門陣列(NV-FPGA)的方法包 括將信息處理系統(tǒng)連接到FPGA上，對FPGA中的多個存儲單元執(zhí)行塊擦除，校驗(yàn)所述塊擦 除成功，對所述FPGA的上頁(upper page)進(jìn)行編程，校驗(yàn)所述上頁編程成功，對所述FPGA 的下頁(lower page)進(jìn)行編程，以及校驗(yàn)所述下頁編程成功。本發(fā)明的上述和其他特征從下面結(jié)合附圖對實(shí)施例的詳細(xì)描述中將得到更好的理解。


本發(fā)明的公開當(dāng)結(jié)合附圖閱讀下文的詳細(xì)描述時將得到最好的理解。需要強(qiáng)調(diào)的 是，依照工業(yè)標(biāo)準(zhǔn)實(shí)踐，各種結(jié)構(gòu)沒有按照比例繪制，并且僅用于闡述的目的。實(shí)際上，為清 楚討論的目的，各種結(jié)構(gòu)的尺寸可以任意增加或減小。下面為本發(fā)明示例附圖的簡要說明，它們僅為示例實(shí)施例，并且本發(fā)明公開的范 圍不應(yīng)當(dāng)限制于這些實(shí)施例。圖1顯示了本發(fā)明實(shí)施例的集成電路器件的實(shí)施例的示意圖；圖2顯示了本發(fā)明實(shí)施例的集成電路器件的編程方法；
圖3顯示了本發(fā)明實(shí)施例的集成電路器件的編程方法；圖4顯示了本發(fā)明實(shí)施例的集成電路器件的編程方法。
具體實(shí)施例方式本發(fā)明涉及集成電路(IC)器件，尤其涉及非易失性現(xiàn)場可編程門陣列(NV-FPGA) 集成電路及其編程方法。本發(fā)明實(shí)施例的說明將結(jié)合附圖進(jìn)行理解，附圖被考慮為整個說 明書的一部分。在描述中，例如“低”、“高”、“水平”、“垂直”、“上方”、“下方”、“向上”、“向 下”、“頂部”和“底部”及其派生詞(例如“水平地”、“向下地”、“向上地”等)等等相對性詞 語應(yīng)當(dāng)被構(gòu)造用來表示在討論中對應(yīng)的附圖中描述或顯示的方位。這些相對性詞語僅為了 方便描述，并不需要以特定的方向構(gòu)造或操作設(shè)備。應(yīng)當(dāng)理解，下文中提供了多種不同的實(shí)施例或例子，用來實(shí)現(xiàn)發(fā)明公開的各種結(jié) 構(gòu)。下面將描述部件和設(shè)置的特定示例。以簡化發(fā)明公開。當(dāng)然，這些僅僅是例子，而不能 解釋為對本發(fā)明的限制。例如，下文中描述的第一結(jié)構(gòu)形成在第二結(jié)構(gòu)上方或者上面可以 包括第一結(jié)構(gòu)與第二結(jié)構(gòu)直接接觸形成的實(shí)施例，并且也可以包括另外的結(jié)構(gòu)嵌入到第一 結(jié)構(gòu)和第二結(jié)構(gòu)之間形成的實(shí)施例，這樣第一結(jié)構(gòu)與第二結(jié)構(gòu)可以不是直接接觸。此外，在 不同例子中本發(fā)明公開可以重復(fù)參考數(shù)字和/或字母。這些重復(fù)是為了簡化和清楚的目 的，本身并不在于表示討論的各種實(shí)施例和/或配置之間的關(guān)系。本發(fā)明的實(shí)施例涉及IC設(shè)計(jì)和編程，包括具有互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)型 存儲單元的非易失性現(xiàn)場可編程門陣列以驅(qū)動下一級邏輯門。非易失性應(yīng)當(dāng)理解為表示存 儲在非易失性存儲裝置/單元中的數(shù)據(jù)可以保留，即使當(dāng)器件沒有被供電。非易失性存儲 器件可以利用磁性、光學(xué)和/或其他類型的存儲介質(zhì)實(shí)現(xiàn)。參考圖1到圖4，下面集中描述了設(shè)備及其方法。應(yīng)當(dāng)理解，對于該方法的其他實(shí) 施例，在該方法之前、過程中已經(jīng)之后可以提供另外的步驟，并且下文描述的一些不足可以 被替換或刪除。進(jìn)一步理解，對于該設(shè)備的其他實(shí)施例，額外的結(jié)構(gòu)可以被增加到該設(shè)備 中，并且下文描述的一些結(jié)構(gòu)可以被替換或刪除。本發(fā)明實(shí)施例的設(shè)備及其方法提供了一 種非易失性現(xiàn)場可編程門陣列，該門陣列具有互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)型存儲單元 來代替?zhèn)鹘y(tǒng)靜態(tài)隨機(jī)存取存儲器。也就是說，位于每個非易失性存儲單元對中的數(shù)據(jù)應(yīng)當(dāng) 是互補(bǔ)的并且類似于CMOS器件陣列的功能?；パa(bǔ)存儲單元可以是PM0S和NM0S晶體管的 形式。在一個實(shí)施例中，考慮使用漂浮柵或其他電介質(zhì)膜，例如SiN或其他材料可以構(gòu)造非 易失性存儲器。在一個實(shí)施例中，使用低功率消耗福勒-諾德海(Fowler-NordheinuFN)隧 穿電流可以容易地執(zhí)行存儲器件的編程(PGM)和擦除(ERS)。本領(lǐng)域普通技術(shù)人員顯然可 知，在器件掉電時不丟失數(shù)據(jù)的情況下，利用CMOS型存儲單元替換SRAM存儲單元來驅(qū)動下 一級邏輯門將維持希望的速度以及隨機(jī)存取存儲器的其他結(jié)構(gòu)。在一個實(shí)施例中，由于存 儲器可以嵌入到FPGA芯片中，因此封裝成本將減少。眾所周知，傳統(tǒng)FPGA包括使用SRAM存儲塊的快速易失性存儲器。在一個實(shí)施例 中，本發(fā)明公開利用互補(bǔ)CMOS存儲塊代替?zhèn)鹘y(tǒng)的SRAM存儲塊。如此，本發(fā)明實(shí)施例涉及在 FPGA中以互補(bǔ)CMOS存儲單元形式使用非易失性存儲器。FPGA為互聯(lián)到一起的邏輯單元陣 列，其中每個邏輯單元可以具有通用的功能，如起到完整邏輯器件的作用?？梢跃幊蘁PGA 以實(shí)現(xiàn)希望的功能。FPGA通?？梢杂脕韴?zhí)行應(yīng)用專用集成電路(ASIC)能執(zhí)行的任意邏輯功能，但是FPGA具有更新或者其他重新編程的能力。邏輯單元/邏輯塊之間的互聯(lián)通常是 可編程的。這些互聯(lián)屬于不同的類型，并且在電路中的選擇點(diǎn)之間多種路徑是是可能的。此 外，可以編程輸入/輸出單元以顯示存儲元件、信息方向以及電平。應(yīng)當(dāng)理解，通常可以編 程FPGA邏輯塊以執(zhí)行多個可結(jié)合的邏輯電路，其中一個邏輯塊的輸出可以用作另一個邏 輯塊的輸入。由于當(dāng)存儲器沒有供電時，存儲器上存儲的數(shù)據(jù)會丟失，隨機(jī)存取存儲器(RAM) 通常被認(rèn)為是易失性的。但是，如整個本發(fā)明中所述的，使用CMOS型存儲單元將允許使用 非易失性RAM。RAM為固態(tài)存儲器，其允許讀和寫數(shù)據(jù)到各個存儲位置。存儲單元通常被 排列為形成行與列的存儲單元陣列。這樣，陣列中的每個存儲單元形成行與列之間的交叉 部。由于每行和每列僅交叉一次，因此陣列中的任意單獨(dú)存儲單元由一行與一列的地址限 定。每個單元可以通常保存一個bit的信息。為了從RAM中的特定位置檢索信息，則行與 列的地址碼需是特地的。該位置的輸出由合適的檢測裝置采樣，檢測裝置與每行和每列連 接。因此，行被稱作為位線，以及列被稱作為字線。在一個實(shí)施例中，用于位線和字線的名 稱可以顛倒。隨機(jī)在本領(lǐng)域通常表示不管最后存取的存儲位置為何，存儲器中的位置可以 以任意順序?qū)懗龌蛘咦x入。CMOS器件為通常使用互補(bǔ)對稱的集成電路器件?；パa(bǔ)對稱表示通常包括p型和n 型金屬氧化半導(dǎo)體場效應(yīng)晶體管(M0SFET)的互補(bǔ)和對稱對的CMOS器件，以執(zhí)行邏輯功能。 由于當(dāng)CMOS器件中的晶體管在開關(guān)狀態(tài)之間轉(zhuǎn)換時僅使用相當(dāng)大的功率，因此CMOS器件 具有低的靜態(tài)功率消耗。因此，由于相比其他形式的邏輯器件，例如晶體管-晶體管邏輯 (TTL)或NM0S邏輯，CMOS器件不產(chǎn)生大量的浪費(fèi)，因此CMOS器件是理想的。小尺寸的CMOS 器件可實(shí)現(xiàn)單個IC芯片上的高密度邏輯器件。詞語金屬氧化半導(dǎo)體通常涉及某些場效應(yīng) 晶體管的物理結(jié)構(gòu)，這些晶體管具有設(shè)置在氧化絕緣體上的柵極，其中氧化絕緣體依次位 于半導(dǎo)體材料的上部。鋁、多晶硅、高k材料以及其他材料可以使用。應(yīng)當(dāng)理解，數(shù)百萬或 者更多的P型和n型晶體管可以被構(gòu)造在硅或者其他合適材料的襯底上，從而產(chǎn)生CMOS器 件芯片/管芯。在運(yùn)行中，CMOS器件作為采用p型和n型金屬氧化半導(dǎo)體場效應(yīng)晶體管的邏輯門 工作，從而產(chǎn)生從電壓電源或者電源地的輸出路徑。當(dāng)從電源電壓產(chǎn)生輸出路徑時，電路被 上拉，因此表示數(shù)字1或者“開”狀態(tài)。另一方面，當(dāng)從電源地產(chǎn)生輸出路徑時，電路被下拉， 因此表示數(shù)字0或者“關(guān)”狀態(tài)。圖1顯示了具有CMOS型存儲單元102的NV-FPGA 100的實(shí)施例示意圖。在一個實(shí) 施例中，圖1所示的門陣列100由CMOS型存儲單元102所驅(qū)動。CMOS型存儲單元102可以 結(jié)合到可配置RAM(C-RAM)中，以代替?zhèn)鹘y(tǒng)的SRAM存儲單元(例如，通常的4_T SRAM)。可 以看出，CMOS型存儲單元102為CMOS型非易失性存儲器(C-NVM)。C-NVM存儲單元102包 括互補(bǔ)位線VBL 104和/VBL 106。在使用中，本發(fā)明的實(shí)施例將位線VBL 104和/VBL 106 分別連接到互補(bǔ)Vcc電壓電源(例如VBL104)和接地(例如/VBL 106)上。C-NVM存儲單 元102還包括互補(bǔ)字線VWL 108和/VWL110。在一個實(shí)施例中，字線VWL 108和/VWL 110 分別連接到互補(bǔ)Vcc電壓電源和接地上。例如，VWL 108連接到Vcc上，以及/VWL 110接 地。這樣，互補(bǔ)數(shù)據(jù)能夠保存到字線VWL 108和字線/VWL 110上。C-NVM存儲單元102在C-NVM輸出節(jié)點(diǎn)112提供了輸出信號/數(shù)值。如上文所述，
6關(guān)于其他CMOS器件，C-NVM輸出節(jié)點(diǎn)112數(shù)值可以操作用于提供0或者1的輸出值。在一 個實(shí)施例中，在C-NVM存儲單元102讀時，位線VBL 104將大概為1. 45伏，并且位線/VBL 106將大概為0伏。這樣，0的數(shù)據(jù)值將大概為0伏，并且1的數(shù)據(jù)值將大概為1.45伏。但 是，應(yīng)當(dāng)理解，其他數(shù)值可以提供到位線VBL 104和/VBL 106上，還可提供到字線VWL 108 和/VWL 110上。C-NVM輸出節(jié)點(diǎn)112還包括清零復(fù)位器件114。C-NVM清零復(fù)位器件114 用來復(fù)位C-NVM輸出節(jié)點(diǎn)112的值。清零復(fù)位器件114可以是金屬氧化物半導(dǎo)體場效應(yīng)晶 體管(M0SFET)。但是，其他類型的開關(guān)型器件可以用于清零復(fù)位器件114。在NV-FPGA 100中，C-NVM輸出節(jié)點(diǎn)112連接到大量的路由傳輸門116、118和120 上?？梢允褂萌我鈹?shù)量的通路門116、118和120。本技術(shù)領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，路由 傳輸門116、118和120通常用于改善NV-FPGA 100的速度。如圖1可知，實(shí)施例提供了分 別使用路由信號117、119和121的路由傳輸門116、118和120。在一個實(shí)施例中，路由信號 117、119和121大約為0.9伏。但是，其他值可以用于路由信號117、119和121。并且，在 一個實(shí)施例中，路由信號117、119和121由C-NVM輸出節(jié)點(diǎn)112控制。圖2顯示了用于C-NVM存儲單元(例如，C-NVM存儲單元102)的編程系統(tǒng)200的 實(shí)施例示意圖。C-NVM存儲單元，例如圖1的C-NVM存儲單元102可以基本用作CMOS器件， 并且在一些實(shí)施例中，可以采用CMOS反相器(例如包括NM0S器件和PM0S器件)操作原 理。這樣，C-NVM存儲單元可以能夠存儲1或0形式的數(shù)字?jǐn)?shù)據(jù)。圖2顯示了 CMOS反相器 和C-NVM存儲單元DE上拉和下拉模型。參考CMOS反相器，顯示了上拉模型202和下拉模 型212。在上拉模型202中，當(dāng)接地條件施加到柵極上時(例如0伏)，PM0S器件打開，并且 NM0S器件關(guān)閉，導(dǎo)致數(shù)值1 (例如Vcc)加載到CMOS反相器的輸出節(jié)點(diǎn)。在下拉模型2102 中，當(dāng)電壓施加到柵極上時(例如Vcc)，PM0S器件關(guān)閉，并且NM0S器件打開，導(dǎo)致輸出節(jié)點(diǎn) 電壓釋放為0伏(接地)。在上拉和下拉模型中，例如邏輯操作，C-NVM存儲單元可以功能 類似于CMOS反相器。例如，當(dāng)編程(即關(guān)閉)晶體管206時，用于C-NVM的上拉模型208 將傳輸基本上為在輸出端連接到210的電壓電源的數(shù)值。相反，當(dāng)編程(即關(guān)閉)晶體管 216時，用于C-NVM的下拉模型218將傳輸基本上為在輸出端連接到220的接地的數(shù)值。圖3顯示了用于C-NVM存儲單元陣列302的編程系統(tǒng)300的實(shí)施例示意圖。在該 實(shí)施例中，C-NVM存儲單元陣列302包括CMOS型器件，以提供非易失性存儲器。如圖所示， C-NVM存儲單元陣列302包括字互補(bǔ)字線WL 304和/WL 306。在一個實(shí)施例中，字線WL 304 連接到15伏的電壓電源上，以及/WL 306接地或者0伏上。但是，應(yīng)當(dāng)理解不同的電壓值 可以用于字線WL 304和/WL 306。C-NVM存儲單元陣列302還包括位線BL1308、/BL1310、 BL2312 和/BL2314。單元 N1316 為 WL 304 和 BL1308 的結(jié)點(diǎn)。單元/N1 318 為/WL 306 和 /BL1310的結(jié)點(diǎn)。單元N2320為WL 304和BL2312的交叉部。單元/N2322為/WL 306和/ BL2314的結(jié)點(diǎn)。因此，在輸出節(jié)點(diǎn)1324和輸出節(jié)點(diǎn)2326處可以發(fā)現(xiàn)用于C-NVM存儲單元 陣列302的輸出。圖表350提供了用于編程C-NVM存儲單元陣列302的示例數(shù)值。應(yīng)當(dāng)理解，其他 數(shù)值也可以用于編程C-NVM存儲單元陣列302。在運(yùn)行中，C-NVM存儲單元陣列302的擦除 (ERS)和編程(PGM)通過擦除開始。在ERS條件下，可將集成電路器件的p井和深n井區(qū)域 連接到正極高電壓(例如15伏)上，字線(即WL和/或/WL)可以接地(例如0伏)。并 且位線(即81^1、/81^1、81^2和/或/81^2)可以漂浮(例如沒有連接或耦合到電壓電源或接地)。同時，存儲材料中的電子可以由FN電流拉出。這可能導(dǎo)致晶體管存儲單元變低(正 常打開)。應(yīng)當(dāng)容易理解，擦除電流非常小，導(dǎo)致節(jié)省了 C-NVM存儲單元陣列302的功率。 ERS塊(例如擦除存儲塊)可以清除頁(page)、扇區(qū)、存儲塊和/或整個芯片。存儲單元可以組成頁。例如，第四個存儲單元可以定義為頁。在一些實(shí)施例中，存 儲單元的頁可以同時在一起編程。在一些實(shí)施例中，存儲單元頁可以部分地編程，其中選擇 存儲單元的編程是被限制的，并且選擇的存儲單元可以獨(dú)立編程。在本實(shí)施例中，對包括BL1308的上頁(即上存儲單元，N1316)編程。參考圖表 350，對于附316，字線WL 304被設(shè)置為15伏，并且位線BL1308被設(shè)置為0伏。因此，在該例 子中，對于/N1 318，字線/WL 306被設(shè)置為0伏，并且位線/BL1 310被設(shè)置為0伏。因此， 假設(shè)N2320的字線WL 304被設(shè)置為15伏，以限制N2320中的電場，位線BL2312被設(shè)置為5 伏。類似地，位線/BL2314被設(shè)置為5伏，以改善從BL2312到/BL1314的泄漏抑制，從而減 少功率損失。如圖表350所示，當(dāng)字線WL 304和/WL 306設(shè)置為0伏，并且位線BL1308、/ BL1310、BL2312和/BL2314漂浮(例如沒有連接)，以及p井(PW) /深n井(DNW)區(qū)域連接 到15伏時，可以擦除(ERS)位線BL1308、/BL1310、BL2312和/BL2314，在此基礎(chǔ)上通過使用 FN隧穿擦除單元。本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)容易理解，其他值和次序可以用于擦除(ERS)、 編程(PRG)和/或讀(Rd)C-NVM存儲單元陣列302的C-NVM存儲單元。非易失性存儲器件可以基于本領(lǐng)域公知的漂浮柵晶體管。門單元的存儲狀態(tài)通常 由柵極上的電荷濃度確定。存儲器的運(yùn)行取決于用于從柵極注入或除去電荷的技術(shù)。存在 至少兩種用于將電荷移動到存儲器的存儲單元柵極中，或者從柵極移出的普通系統(tǒng)。一個 系統(tǒng)稱作為熱電子注入。通過在存儲單元的漏極和源極之間提供正電壓，以及提供正電壓 到控制柵極，從而導(dǎo)致熱電子注入。這導(dǎo)致感應(yīng)單元中的電流，并且將電流中的熱電子穿過 柵極單元的隧道氧化物注入到柵極中。熱電子注入通常為需要高電流的快速操作。因此， 這可能被限制用于在器件中同時編程幾個單元。另一個用于將電荷移入或移出存儲單元柵 極的系統(tǒng)被稱作為FN隧穿，如圖3的圖表350所示?？梢酝ㄟ^在控制柵極與漏極源極和溝 道的其中一個之間，或者在控制柵極與這些節(jié)點(diǎn)的組合之間建立較大電場而引起FN隧穿。 電場建立了穿過隧道氧化物的FN隧穿電流，并且能夠用于將電子注入到柵極中以及驅(qū)動 電子從柵極中移出。由于其不涉及存儲單元的源極與漏極之間的電流流動，因此FN隧穿工 藝典型地為低電流操作。因此，F(xiàn)N隧穿可以用于在器件中同時平行地越過大量的單元。這 樣，F(xiàn)N隧穿可以用于預(yù)編程或擦除存儲器件，例如C-NVM存儲單元陣列302。存儲器的運(yùn)行 通常包括使用保存在柵極中的電荷數(shù)量的單元對單元(cell-by-cell)控制，使用位線和 字線以及擦除，來編程陣列，其中整個陣列或者陣列的選擇器可以清除到柵極中的預(yù)定電 荷狀態(tài)。在一個實(shí)施例中，F(xiàn)N隧穿可以用于編程和擦除陣列中的存儲單元。在一個實(shí)施例 中，熱電子注入可以用來編程，并且FN隧穿可以用來擦除。通常，為了確保在擦除存儲單元上更均勻的電荷分布，可以執(zhí)行預(yù)定編程順序，從 而在提供擦除電壓之前，將在存儲塊上將要被擦除的所有單元預(yù)編程為公知的狀態(tài)，例如 高閾值狀態(tài)。以此方式，當(dāng)擦除存儲陣列時，所有的存儲單元將在柵極中具有基本相同數(shù)量 的電荷開始。因此，擦除順序在整個存儲塊上提供了更均勻的電荷電平。圖4顯示了用于CMOS型存儲單元(例如C-NVM存儲單元102)的編程方法400實(shí) 施例流程圖。為了編程或擦除存儲單元，信息處理系統(tǒng)(IHS)連接到存儲單元上，以用于HIS與存儲單元(例如C-NVM存儲單元102)之間的通信。方法400首先是方框402，其中 方法400執(zhí)行C-NVM存儲單元的塊擦除(ERS)。可以通過FN隧穿或者其他方法執(zhí)行C-NVM 存儲單元的塊擦除。在方法400在方框402中執(zhí)行塊擦除之后，方法400在方框404中執(zhí) 行擦除校驗(yàn)。擦除校驗(yàn)確認(rèn)用于C-NVM存儲單元的存儲單元被正確地擦除，并且設(shè)定為合 適的電荷電平。此外，方法400可以在方框404中執(zhí)行測試，以判斷在C-NVM存儲單元中是 否存在不可接受的泄漏電流電平。如圖3所示，泄漏電流可以被抑制，例如，通過將/BL2連 接到5伏的電壓電源上。如果方法400判斷方框404的擦除校驗(yàn)失敗，方法400將返回到 方框402，重新執(zhí)行擦除程序。如果方法400判斷存在不可接受的泄漏電流電平，方法400 結(jié)束，并通知用戶。另一方面，如果方法400判斷方框404的擦除校驗(yàn)和泄漏檢查是可接受的，方法 400則繼續(xù)到方框406以編程C-NVM存儲單元的上頁(例如上存儲單元)。在方法400執(zhí) 行方框406的上頁編程(PGM)之后，方法400在方框408中執(zhí)行編程校驗(yàn)。編程校驗(yàn)確認(rèn) 用于上頁的存儲單元已被正確編程，并且被設(shè)置為合適的電荷電平。此外，方法400可以在 方框408中執(zhí)行測試，以判斷在C-NVM存儲單元中是否存在不可接受的泄漏電流電平。如 果方法400判斷方框408的擦除校驗(yàn)失敗，則方法400將返回到方框406以重新執(zhí)行編程 上頁的程序。如果方法400判斷存在不可接受的泄漏電流電平，則方法400結(jié)束，并通知用 戶。如果方法400判斷方框408的編程上頁校驗(yàn)和泄漏檢查是可接受的，方法400則 繼續(xù)到方框410，以編程(PGM)C-NVM存儲單元的下頁(例如下存儲單元)。在方法400執(zhí) 行方框410的下頁編程(PGM)之后，方法400在方框412中執(zhí)行編程校驗(yàn)。編程校驗(yàn)確認(rèn) 用于下頁的存儲單元被正確編程，并且被設(shè)置為合適的電荷電平。此外，方法400可以在方 框412中執(zhí)行測試，以判斷在C-NVM存儲單元中是否存在不可接受的泄漏電流電平。如果方 法400判斷方框412的擦除校驗(yàn)失敗，則方法400將返回到方框410，重新執(zhí)行編程下頁的 程序。如果方法400判斷存在不可接受的泄漏電流電平，則方法400結(jié)束，并通知用戶。如 果方法400判斷方框412的編程校驗(yàn)和泄漏檢查是可接受的，方法400則繼續(xù)到方框414， 以允許C-NVM存儲單元中的存儲單元的正常讀(Rd)和DC路徑檢查。上述結(jié)構(gòu)對于本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)是容易理解的，包括但不限于上述制造 C-NVM存儲器可以使用位于襯底上的多層和阱進(jìn)行，以產(chǎn)生用于存儲器的n型和p型晶體 管。利用不同實(shí)施例，可以實(shí)現(xiàn)各種PGM/ERS過度曲線、每單元電流、耐久度、存儲單元漏極 電流(Id)、存儲單元柵極電壓(Vg)、存儲單元電壓閾值(Vt)、存儲單元漏極電壓(Vd)、Vt 窗(假設(shè)在誤差修正代碼ECC中沒有PV(Program Verify ；即當(dāng)在寫操作中執(zhí)行校驗(yàn)操作 時觸發(fā)的信號)和/或EV(EraSe Verify ；即在擦除操作中執(zhí)行校驗(yàn)操作的同時觸發(fā)的信 號))。還應(yīng)當(dāng)理解，具有CMOS對類似功能性的非易失性的存儲器(在數(shù)據(jù)單元對中具有互 補(bǔ)數(shù)據(jù))可以用來驅(qū)動下一級邏輯門。還應(yīng)當(dāng)理解，F(xiàn)N編程以及擦除可以使用低功率消耗 用于編碼存儲數(shù)據(jù)。上文地概述了本發(fā)明的幾個實(shí)施例的特征，從而本領(lǐng)域普通技術(shù)人員可以更好地 理解本發(fā)明的方面。本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)了解，他們可以容易地使用本發(fā)明公開作 為修改或設(shè)計(jì)其他工藝和結(jié)構(gòu)的基礎(chǔ)，以實(shí)現(xiàn)與本發(fā)明實(shí)施例相同的目的，和/或取得相 同的優(yōu)點(diǎn)。本領(lǐng)域的普通技術(shù)人員還應(yīng)當(dāng)意識到，這樣的等同結(jié)構(gòu)沒有脫離本發(fā)明的精神
9和保護(hù)范圍，并且他們可以在不脫離本發(fā)明的精神和保護(hù)范圍的情況下進(jìn)行各種變化、替 換和修改。
權(quán)利要求
一種非易失性存儲器，包括連接到位線和字線上的第一互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件；連接到所述第一CMOS器件、互補(bǔ)位線與互補(bǔ)字線上的第二CMOS器件，其中所述第一CMOS器件和所述第二CMOS器件互相互補(bǔ)；以及連接在所述第一CMOS器件和所述第二CMOS器件之間的輸出節(jié)點(diǎn)。
2.如權(quán)利要求1所述的存儲器，還包括連接到所述輸出節(jié)點(diǎn)的復(fù)位開關(guān)，其位于所述輸出節(jié)點(diǎn)與電源地之間。
3.如權(quán)利要求1所述的存儲器，其中所述輸出節(jié)點(diǎn)記錄0或1的數(shù)字?jǐn)?shù)據(jù)值，并且其中 所述0值為基本上0伏，以及所述1值為基本上1. 45伏。
4.如權(quán)利要求1所述的存儲器，還包括連接到所述輸出節(jié)點(diǎn)的一個或多個路由傳輸門，其中所述一個或多個路由傳輸門利用 大約0. 9伏的路由控制信號工作。
5.如權(quán)利要求1所述的存儲器，其中由于所述存儲器的上拉配置，提供數(shù)字?jǐn)?shù)值1到所 述輸出節(jié)點(diǎn)，并且由于所述存儲器的下拉配置，提供數(shù)字?jǐn)?shù)值0到所述輸出節(jié)點(diǎn)，其中所述 數(shù)字?jǐn)?shù)值1通過編程所述第二 CMOS器件獲得，并且所述數(shù)字?jǐn)?shù)值0通過編程所述第一 CMOS 器件獲得。
6.一種編程非易失性現(xiàn)場可編程門陣列NV-FPGA的方法，所述方法包括 對所述NV-FPGA中的多個存儲單元執(zhí)行塊擦除；校驗(yàn)所述塊擦除成功；對所述多個存儲單元的至少一個的上頁進(jìn)行編程； 校驗(yàn)所述上頁編程成功；對所述多個存儲單元的至少一個的下頁進(jìn)行編程；以及 校驗(yàn)所述下頁編程成功。
7.如權(quán)利要求6所述的方法，其中對所述多個存儲單元的至少一個的上頁進(jìn)行編程使 用Fowler-Nordheim編禾呈執(zhí)行；其中對所述多個存儲單元的至少一個的下頁進(jìn)行編程使用Fowler-Nordheim編程執(zhí)行。
8.如權(quán)利要求6所述的方法，其中執(zhí)行所述多個存儲單元的塊擦除包括 將一個或多個P阱和/或深n阱區(qū)域連接到正電壓電源上；將所述存儲單元的一個或多個字線接地；以及 漂浮所述存儲單元的一個或多個位線。
9.如權(quán)利要求6所述的方法，其中以Fowler-Nordeim方式執(zhí)行所述多個存儲單元的塊 擦除包括將一個或多個字線連接到負(fù)電壓電源上；以及 將一個或多個位線、P阱區(qū)域和/或深n阱區(qū)域接地。
10.如權(quán)利要求6所述的方法，還包括在所述NV-FPGA上執(zhí)行泄漏檢查，以檢查所述NV-FPGA內(nèi)部的泄漏電流。
11.一種包括現(xiàn)場可編程門陣列的集成電路器件，所述現(xiàn)場可編程門陣列包括 按行和列排列的多個邏輯單元，每個邏輯單元提供用于執(zhí)行一個或多個邏輯功能；連接到所述多個邏輯單元的至少一個上的存儲單元，所述存儲單元具有第一金屬氧化 物半導(dǎo)體器件和第二金屬氧化物半導(dǎo)體器件；以及 連接到所述存儲單元的輸出節(jié)點(diǎn)。
12.如權(quán)利要求11所述的集成電路器件，還包括連接到所述第一金屬氧化物半導(dǎo)體器件的位線和字線；以及 連接到所述第二金屬氧化物半導(dǎo)體器件的互補(bǔ)位線與互補(bǔ)字線。
13.如權(quán)利要求11所述的集成電路器件，還包括連接到所述輸出節(jié)點(diǎn)的復(fù)位開關(guān)，位于所述輸出節(jié)點(diǎn)與電源地之間。
14.如權(quán)利要求11所述的集成電路器件，其中所述輸出節(jié)點(diǎn)記錄0或1的數(shù)字?jǐn)?shù)據(jù)值， 并且其中所述0值為基本上0伏，以及所述1值為基本上1. 45伏。
15.如權(quán)利要求11所述的集成電路器件，還包括 連接到所述輸出節(jié)點(diǎn)的一個或多個路由傳輸門。
全文摘要
一種非易失性存儲器，包括連接到位線和字線上的第一互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件以及連接到第一CMOS器件上的第二CMOS器件。第二CMOS器件還連接到互補(bǔ)位線與互補(bǔ)字線上。第一CMOS器件和第二CMOS器件互相互補(bǔ)。輸出節(jié)點(diǎn)連接在所述第一CMOS器件和所述第二CMOS器件之間。一種編程N(yùn)V-FPGA的方法包括連接信息處理系統(tǒng)到FPGA上，對FPGA中的多個存儲單元執(zhí)行塊擦除，校驗(yàn)所述塊擦除成功，對所述FPGA的上頁進(jìn)行編程，校驗(yàn)所述上頁編程成功，對所述FPGA的下頁進(jìn)行編程，以及校驗(yàn)所述下頁編程成功。
文檔編號G11C16/10GK101877244SQ20091017395
公開日2010年11月3日 申請日期2009年9月24日 優(yōu)先權(quán)日2009年4月29日
發(fā)明者洪至偉, 謝佳達(dá), 陳昆侖 申請人:臺灣積體電路制造股份有限公司