專利名稱：具有包括偽晶體管的存儲單元串的閃存裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，并更具體地，涉及閃存裝置。
背景技術(shù)：
存在對于能夠在甚至沒有電源的情況下仍保持它們存儲的數(shù)據(jù)的電可擦除和可 編程半導(dǎo)體存儲裝置的增長的需求。另外，存在對于高容量半導(dǎo)體存儲裝置的需求。閃存 裝置可在甚至沒有電源的情況下仍提供高容量，并甚至當(dāng)它們的電源被中斷時仍保持它們 存儲的數(shù)據(jù)。為此原因，閃存裝置已廣泛用于其電源可突然中斷的電子裝置(例如，便攜式 電子裝置)中。 半導(dǎo)體存儲裝置已增加了容量。容量與半導(dǎo)體存儲裝置的集成密度成比例。根據(jù) 所謂"Hwang定律"，半導(dǎo)體存儲裝置已每年在密度上加倍，S卩，可制造顯著更高容量半導(dǎo)體 存儲裝置。然而，隨著由通信網(wǎng)絡(luò)的發(fā)展導(dǎo)致的主動數(shù)據(jù)交換的增加，對于增加數(shù)據(jù)容量的 需求正在增長。所以可期望提供甚至更高密度的半導(dǎo)體存儲裝置來滿足這些容量需求。

發(fā)明內(nèi)容
本發(fā)明的一些實施例提供了一種閃存裝置，包括第一存儲單元串，包括多個串聯(lián) 連接的存儲單元、以及被配置為將所述串聯(lián)連接的存儲單元耦接到位線的第一和第二串聯(lián) 連接的偽晶體管；和第二存儲單元串，包括多個串聯(lián)連接的存儲單元、以及被配置為將所述 串聯(lián)連接的存儲單元耦接到位線的第一和第二串聯(lián)連接的偽晶體管。所述第一和第二存儲 單元串的第一偽存儲單元具有與第一偽字線共同連接的柵極并具有不同的閾值電壓，而所 述第一和第二存儲單元串的第二偽存儲單元具有與第二偽位線共同連接的柵極并具有不 同的閾值電壓。在一些實施例中，該第一存儲單元串的第一偽存儲單元和該第二存儲單元 串的第二偽存儲單元可具有大于預(yù)定電壓的閾值電壓，而該第一存儲單元串的第二偽存儲 單元和該第二存儲單元串的第一偽存儲單元可具有小于預(yù)定電壓的閾值電壓。例如，該第 一存儲單元串的第一偽存儲單元和該第二存儲單元串的第二偽存儲單元可具有正閾值電 壓，而該第一存儲單元串的第二偽存儲單元和該第二存儲單元串的第一偽存儲單元可具有 負閾值電壓。 在進一步的實施例中，該閃存裝置包括控制電路，被配置為控制偽存儲單元的閾 值電壓。該控制電路可被配置為擦除所述第一和第二存儲單元串的第一和第二偽存儲單 元，并其后對所述第一和第二存儲單元串的第一和第二偽存儲單元進行選擇性編程。
在一些實施例中，該第一存儲單元串還包括被配置為將該第一存儲單元串的串聯(lián) 連接的存儲單元連接到第一公共源極線的第一地選擇晶體管，并且該第二存儲單元串還包括被配置為將該第二存儲單元串的串聯(lián)連接的存儲單元連接到第二公共源極線的第二地 選擇晶體管。該閃存裝置還可包括控制電路，被配置為分別向第一偽字線、第二偽字線、和 第一公共源極線施加編程電壓、導(dǎo)通電壓和地電壓，以對該第一存儲單元串的第一偽晶體 管進行編程。該閃存裝置還可包括控制電路，被配置為分別向第一偽字線、第二偽字線、和 第二公共源極線施加導(dǎo)通電壓、編程電壓和地電壓，以對該第二存儲單元串的第二偽晶體 管進行編程。 該第一存儲單元串的串聯(lián)連接的存儲單元可以是浮置柵極晶體管，并且該閃存裝 置可包括控制電路，被配置為分別向第一偽字線、第二偽字線、和第二公共源極線施加比該 第一存儲單元串的第一偽晶體管的閾值電壓高的電壓、地電壓和地電壓，以對該第一存儲 單元串的浮置柵極晶體管中所選擇的晶體管進行編程。該控制電路可被進一步配置為在對 該第一存儲單元串的浮置柵極晶體管中所選擇的晶體管進行編程之前，增加該第二存儲單 元串的溝道電壓。 該第二存儲單元串的串聯(lián)連接的存儲單元可以是浮置柵極晶體管，并且該閃存裝 置可進一步包括控制電路，被配置為分別向第一偽字線、第二偽字線、和第一公共源極線施 加地電壓、比該第二存儲單元串的第二偽晶體管的閾值電壓高的電壓和地電壓，以對該第 二存儲單元串的浮置柵極晶體管中所選擇的晶體管進行編程。該控制電路可被進一步配置 為在對該第二存儲單元串的浮置柵極晶體管中所選擇的晶體管進行編程之前，增加該第一 存儲單元串的溝道電壓。 在進一步的實施例中，該第一存儲單元串進一步包括被配置為將該第一存儲單元 串的串聯(lián)連接的存儲單元與該第一地選擇晶體管相連的第三和第四串聯(lián)連接的偽存儲單 元，并且該第二存儲單元串進一步包括被配置為將該第二存儲單元串的串聯(lián)連接的存儲單 元與該第二地選擇晶體管相連的第三和第四串聯(lián)連接的偽存儲單元。所述第一和第二存儲 單元串的第三偽存儲單元可與第三偽字線相連并具有不同的閾值電壓，并且所述第一和第 二存儲單元串的第四偽存儲單元可與第四偽字線相連并具有不同的閾值電壓。該第一存儲 單元串的該第三偽存儲單元和該第二存儲單元串的該第四偽存儲單元可具有大于預(yù)定電 壓的閾值電壓，并且該第一存儲單元串的該第四偽存儲單元和該第二存儲單元串的該第三 偽存儲單元可具有小于預(yù)定電壓的閾值電壓。


圖1是傳統(tǒng)NAND類型閃存的電路圖。
圖2是圖1中示出的閃存的詳細圖。
圖3是具有公共位線結(jié)構(gòu)的閃存的電路圖。
圖4是圖3中示出的閃存的詳細圖。 圖5是根據(jù)本發(fā)明一些實施例的具有公共位線結(jié)構(gòu)的閃存的電路圖。
圖6是圖5中示出的閃存的詳細圖。 圖7是根據(jù)本發(fā)明進一步實施例的具有公共位線結(jié)構(gòu)的閃存的電路圖。 圖8是圖示了根據(jù)本發(fā)明一些實施例的用于對閃存裝置的第一偽晶體管進行編
程的偏置條件的電路圖。 圖9是圖示了根據(jù)本發(fā)明一些實施例的用于對閃存裝置的第四偽晶體管進行編程的偏置條件的電路圖。 圖10是圖示了根據(jù)本發(fā)明一些實施例的閃存裝置的偽晶體管的編程定時的流程 圖。 圖11是圖示了根據(jù)本發(fā)明一些實施例的用于對閃存的浮置柵極晶體管進行編程 的偏置條件的電路圖。 圖12是圖示了根據(jù)本發(fā)明一些實施例的用于防止編程干擾的編程偏置條件的定 時圖。 圖13是圖示了根據(jù)本發(fā)明一些實施例的用于讀取閃存的浮置柵極晶體管的偏置 條件的電路圖。 圖14是根據(jù)本發(fā)明一些實施例的包括閃存的計算系統(tǒng)的框圖。
圖15是根據(jù)本發(fā)明一些實施例的SSD系統(tǒng)的框圖。
具體實施例方式
現(xiàn)在將參考其中示出了本發(fā)明的實施例的附圖而在下面描述本發(fā)明的一些實施 例。然而，本發(fā)明可以按照許多不同的形式實施，并不應(yīng)被解釋為限于這里闡明的實施例。 相反，提供這些實施例，使得本公開將全面和完整，并將向本領(lǐng)域技術(shù)人員全面?zhèn)鬟f本發(fā)明 的范圍。在圖中，為了清楚，可夸大層和區(qū)域的尺寸和相對尺寸。相同的附圖標(biāo)記始終表示 相同的項目。 將理解的是，當(dāng)項目被稱為與另一項目"連接"或"耦接"時，其可與所述另一項目 直接連接或耦接，或可存在居間項目。相反，當(dāng)項目被稱為與另一項目"直接連接"或"直接 耦接"時，不存在居間項目。如這里使用的，術(shù)語"和/或"包括關(guān)聯(lián)的列出的項目中的一個 或多個的任何和所有組合，并可縮略為'7"。 將理解的是，盡管這里可使用術(shù)語第一、第二等來描述各種項目，但是這些項目不 應(yīng)受到這些術(shù)語的限制。這些術(shù)語僅用于區(qū)分一個項目與另一個項目。例如，"第一"項目 可被稱為"第二"項目，并且，類似地，"第二"項目可被稱為"第一"項目，而不脫離本公開的 教義。 這里使用的術(shù)語是僅用于描述特定實施例的目的，并不意欲成為本發(fā)明的限制。 如這里使用的，單數(shù)形式"a"、"an"和"the"意欲也包括復(fù)數(shù)形式，除非上下文以別的方式 明確指明。將進一步理解的是，術(shù)語"包括(comprises)"和/或"包括(comprising)"、或 "包含(includes)"和/或"包含(including)"當(dāng)在本說明書中使用時，指定所闡明的項目 或操作的存在，但是不排除一個或更多其他項目或操作的存在或添加。
除非以別的方式定義，這里使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有本發(fā)明 所屬領(lǐng)域的普通技術(shù)人員通常理解的相同含義。將進一步理解的是，例如在通常使用的字 典中定義的術(shù)語之類的術(shù)語應(yīng)被解釋為具有與相關(guān)技術(shù)和/或本申請的上下文中的其含 義一致的含義，并將不按照理想或過分正式的意義來解釋，除非在這里進行了這樣的明確 定義。 NAND閃存裝置在這里被用作示例，用于圖示本發(fā)明一些實施例的特性和功能。然 而，本領(lǐng)域技術(shù)人員可容易地理解本發(fā)明實施例的其他特征和優(yōu)點，并且可修改或更改這 里描述的實施例，并且一般來說，本發(fā)明可應(yīng)用到其他類型和/或安排的裝置。
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圖1是典型NAND類型閃存的電路圖。該NAND類型閃存裝置包括多個存儲單元 串。盡管圖1中示出了兩個存儲單元串，但是NAND類型閃存裝置可包括多于兩個存儲單元 串。每一存儲單元串可包括與串選擇線SSL相連的串選擇晶體管SST和與地選擇線GSL相 連的地選擇晶體管GST。串聯(lián)連接的多個浮置柵極晶體管被串聯(lián)耦接在串選擇晶體管和地 選擇晶體管之間。浮置柵極晶體管共享相鄰浮置柵極晶體管的源極/漏極端。字線WLl、
WL2........WLn-l、 WLn與存儲單元串交叉。相應(yīng)行中的浮置柵極晶體管的控制柵極與字
線WL1、WL2........WLn-l、WLn中的相應(yīng)字線相連。存儲單元串中的相應(yīng)存儲單元串與相
應(yīng)位線BL1、BL2相連。 圖2是圖1中示出的閃存的詳細圖。參考圖2，串選擇線SSL被布置為與位線接觸 孔BLC相鄰，并且字線WLn-l、 WLn被安排為與串選擇線SSL相鄰。由于存儲單元串不按照 圖示的配置共享位線，所以集成密度可有限，因為每一存儲單元串具有關(guān)聯(lián)的位線。為了克 服這樣的對于集成密度的限制，已開發(fā)了公共位線結(jié)構(gòu)。 圖3是具有公共位線結(jié)構(gòu)的閃存的電路圖。閃存包括多個存儲單元串。盡管該圖 中示出了兩個存儲單元串，但是閃存可包括至少兩個存儲單元串。每一存儲單元串可包括 與串選擇線SSL相連的串選擇晶體管SST和與地選擇線GSL相連的地選擇晶體管GST。多 個浮置柵極晶體管被串聯(lián)耦接在串選擇晶體管SST和地選擇晶體管GST之間。浮置柵極晶
體管共享相鄰浮置柵極晶體管的源極/漏極端。多個字線WL1、WL2........WLn-l、WLn與
存儲單元串交叉。相應(yīng)行中的浮置柵極晶體管的控制柵極與字線WL1、WL2........WLn-l、
WLn中的相應(yīng)字線相連。 存儲單元串通過串選擇晶體管與一個位線BL相連。例如，第一存儲單元串通過與 第一存儲單元串選擇線SSL1相連的串選擇晶體管而與位線BL相連，并且第二存儲單元串 通過與第二存儲單元串選擇線SSL2相連的串選擇晶體管而與位線BL相連。
圖4是圖3中示出的閃存的詳細圖。參考圖4，串選擇線SSL 1和SSL 2被布置為 與位線接觸孔(contact) BLC相鄰，并且字線WLn-l 、WLn被布置為與第二存儲單元串選擇線 SSL2相鄰。如圖示的，串選擇線SSL1和SSL2中的每一個具有比字線WLn_l、WLn更小的寬 度。所以，閃存的集成密度降低。 圖5是根據(jù)本發(fā)明一些實施例的具有公共位線結(jié)構(gòu)的閃存裝置500的電路圖。參 考圖5，兩個存儲單元串510、520共享一個位線BL。存儲單元串510、520中的每一個包括 具有與串選擇線SSL相連的柵極的一個串選擇晶體管511、具有與相應(yīng)偽字線DWL1、DWL2相
連的柵極的兩個偽晶體管513、具有與n個字線WL1、WL2........WLn_l、WLn相連的控制柵
極的n個浮置柵極晶體管存儲單元512、以及具有與地選擇線GSL相連的柵極的地選擇晶體 管515。這n個浮置柵極晶體管512可被配置為按照電荷的形式存儲數(shù)據(jù)。每一浮置柵極 晶體管512可被配置為存儲1位數(shù)據(jù)或多位數(shù)據(jù)。閃存裝置500還包括控制電路530，該
控制電路530被配置為向串選擇線SSL、偽字線DWL1、DWL2、字線WL1、WL2、......、WLn-l、
WLn以及地選擇線GSL施加所選擇的電壓。 在本發(fā)明的一些實施例中，由可具有彼此不同閾值電壓的偽晶體管來選擇存儲單 元串。例如，在圖5中示出的實施例中，與第一和第二偽字線DWL1、DWL2相連的第一串510 的偽晶體管513可分別具有正和負閾值電壓，而與第一和第二字線DWL1、 DWL2相連的第二 串520的偽晶體管513可分別具有負和正閾值電壓。因此，通過向第一偽字線DWL1施加正
7電壓并向第二偽字線DWL2施加地電壓，第一存儲單元串510可與位線BL相連。通過向第 一偽字線DWL1施加地電壓并向第二偽字線DWL2施加正電壓，第二存儲單元串可與位線BL 相連。然而，本發(fā)明的范圍不限于此。例如，偽晶體管513的閾值電壓可反轉(zhuǎn)。
在一些實施例中，偽晶體管被選擇性地編程以具有不同閾值電壓。在一些閃存中， 擦除的晶體管的閾值電壓具有負值。由此，通過在擦除閃存之后對偽晶體管進行選擇性編 程，可調(diào)整偽晶體管的閾值電壓。在圖5中示出的本發(fā)明的一些實施例中，提供單獨公共源 極線CSL1、 CSL2，以使能偽晶體管的選擇性編程。稍后將詳細描述用于對這樣的偽晶體管 進行編程的操作。 圖6是圖5中示出的閃存的詳細圖。參考圖6，兩個存儲單元串共享與位線(未示 出)相連的一個位線接觸孔BLC。串選擇線SSL被布置為與位線接觸孔BLC相鄰，而第一和 第二偽字線DWL1、DWL2被布置為與串選擇線SSL相鄰。字線WLn-l、WLn被布置為與第二偽 字線DWL2相鄰。 在該實施例中，使用一個串選擇線SSL和偽字線DWL1、DWL2來代替多個串選擇線。 可使用其每一個對應(yīng)于偽字線DWL1、 DWL2中的每一個的偽晶體管，來選擇存儲單元串之 一。偽字線DWL1、DWL2的寬度之和小于這一個串選擇線SSL的寬度，可增加集成密度。此 外，由于可通過與浮置柵極晶體管相同的處理來形成偽晶體管，所以可降低半導(dǎo)體存儲裝 置的制造成本。在圖示的實施例中，與串選擇線SSL相連的串選擇晶體管SST可抑制到位 線的泄漏電流。所以，可增強閃存的可靠性。 圖7是根據(jù)本發(fā)明進一步實施例的具有公共位線結(jié)構(gòu)的閃存裝置700的電路圖。 參考圖7，兩個存儲單元串710、720與一個位線BL相連。存儲單元串710、720中的每一個 包括與串選擇線SSL相連的一個串選擇晶體管711、與相應(yīng)偽字線DWL1、 DWL2相連的兩個
偽晶體管713、與字線WL1、 WL2........WLn-l、 WLn相連的n個浮置柵極晶體管存儲單元
712、以及與地選擇線GSL相連的地選擇晶體管715。相應(yīng)串710、720的地選擇晶體管715 的源極與相應(yīng)公共源極線GSL1、GSL2相連。串710、720還包括和與地選擇線GSL相連的地 選擇晶體管715相鄰布置的與第三和第四偽字線DWL3、DWL4相連的附加偽晶體管713。與 偽字線DWL3、 DWL4相連的偽晶體管713可抑制到公共源極線CSL1、 CSL2的泄漏電流。所 以，可增強閃存裝置700的可靠性。此外，由于可通過與浮置柵極晶體管712相同的處理來 形成偽晶體管713，所以可降低制造成本?？刂齐娐?30被配置為向串選擇線SSL、偽字線
DWL1、 DWL2、 DWL3、 DWL4、字線WL1、 WL2、......、 WLn-l、 WLn以及地選擇線GSL施加所選擇
的電壓。 圖8是圖示了根據(jù)本發(fā)明 一些實施例的用于對具有圖5中圖示的結(jié)構(gòu)的閃存中的 串510的第一偽晶體管512進行編程的偏置條件的電路圖。如上面討論的，偽晶體管可被 選擇性編程為具有不同的閾值電壓。在閃存中，擦除的晶體管的閾值電壓可具有負值。因 此，可通過在擦除閃存之后對偽晶體管進行選擇性編程，來改變偽晶體管的閾值電壓。
現(xiàn)在將參考圖8來描述對與第一存儲單元串510的第一偽字線DWL1相連的第一 偽晶體管512進行的編程。可向串選擇線SSL供應(yīng)電源電壓Vcc或O伏電壓。當(dāng)向串選擇 線SSL供應(yīng)電源電壓Vcc時，可抑制到位線BL的泄漏電流。向第一偽字線DWL1供應(yīng)編程
電壓Vpgm。向第二偽字線DWL2和字線WL1、WL2、......、WLn-l、WLn供應(yīng)導(dǎo)通電壓Vpass。
向地選擇線GSL供應(yīng)電源電壓Vcc。向公共源極線CSL1和位線BL供應(yīng)O伏電壓。在這些條件下對第一偽晶體管512進行編程，這允許偽晶體管512的閾值電壓具有正值。
向與第二串520相連的第二公共源極線CSL2供應(yīng)電源電壓，使得不通過自舉 (self-boosting)對第二存儲單元串520的晶體管進行編程。在使用自舉方案的編程禁止 方法中，向與地選擇晶體管的柵極相連的柵極選擇線GSL供應(yīng)O伏電壓，以阻斷地路徑。向 選擇的位線BL供應(yīng)O伏電壓，并向未選擇的位線(未示出)供應(yīng)電源電壓Vcc作為編程禁 止電壓。在通過向串選擇晶體管的柵極施加電源電壓Vcc而將串選擇晶體管的源極充電為 Vcc-Vth(Vth是串選擇晶體管的閾值電壓)之后，串選擇晶體管基本上被阻斷(或關(guān)斷)。 向選擇的字線供應(yīng)編程電壓Vpgm，并向未選擇的字線供應(yīng)導(dǎo)通電壓Vpass，這提升了編程 禁止的單元晶體管的溝道電壓，從而防止在浮置柵極和溝道之間發(fā)生FN隧道效應(yīng)。結(jié)果， 編程禁止的單元晶體管被維持在初始擦除狀態(tài)。 在根據(jù)本發(fā)明一些實施例的自舉技術(shù)中，向與串選擇晶體管相連的串選擇線SSL 供應(yīng)0伏電壓。向所選擇的存儲單元串510的公共源極線CSL1供應(yīng)0伏電壓，并向未選擇 的存儲單元串520的公共源極線CSL2供應(yīng)電源電壓Vcc作為編程禁止電壓。在通過向地 選擇線GSL施加電源電壓Vcc而將地選擇晶體管的源極充電為Vcc-Vth(Vth是地選擇晶體 管的閾值電壓)之后，地選擇晶體管基本上被阻斷(或關(guān)斷)。向選擇的字線供應(yīng)編程電 壓Vpgm，并向未選擇的字線供應(yīng)導(dǎo)通電壓Vpass，這提升了編程禁止的單元晶體管的溝道 電壓，從而防止在浮置柵極和溝道之間發(fā)生FN隧道效應(yīng)。結(jié)果，編程禁止的單元晶體管被 維持在初始擦除狀態(tài)。因此，不對與第二存儲單元串520相連的偽晶體管進行編程。結(jié)果， 該偽晶體管的閾值電壓保持負值。 圖9是圖示了用于對第二串520的偽晶體管522進行編程的偏置條件的電路圖。 向串選擇線SSL供應(yīng)電源電壓Vcc或0V電壓。當(dāng)向串選擇線SSL供應(yīng)電源電壓Vcc時，可 抑制到位線BL的泄漏電流。向第二偽字線DWL2供應(yīng)編程電壓Vpgm。向第一偽字線DWL1
和字線WL1、WL2、.......、WLn-l、WLn供應(yīng)導(dǎo)通電壓Vpass。向地選擇線GSL供應(yīng)電源電壓
Vcc。向第二公共源極線CSL2和位線供應(yīng)0伏電壓。這將偽晶體管522編程為具有正閾值 電壓。因為向第一公共源極線CSLl供應(yīng)電源電壓Vcc，所以不對第一存儲單元串510的晶 體管進行編程。 圖10是圖示了根據(jù)本發(fā)明一些實施例的用于對具有沿著參考圖5和8如上所述 的線的結(jié)構(gòu)的閃存裝置進行編程的操作的流程圖。所選擇的存儲塊中的晶體管被擦除(塊 SllO)。由于該擦除操作，所以偽晶體管和浮置晶體管的閾值電壓可成為負的。選擇的偽晶 體管(例如，偽晶體管512和522)被編程(塊S120)，使得增加它們的閾值電壓。存儲單 元浮置柵極晶體管被后編程，以補償由擦除操作引起的過分擦除(塊S130)。在某些實施 例中，可省略后編程操作。存儲單元浮置柵極晶體管被選擇性編程以存儲特定數(shù)據(jù)值(塊 S140)。 圖11是圖示了根據(jù)本發(fā)明一些實施例的用于對具有圖5中圖示的結(jié)構(gòu)的閃存進 行編程的偏置條件的電路圖。現(xiàn)在將參考圖ll來描述對與第n字線WLn相連的第二串520 的浮置柵極晶體管524進行的編程。向串選擇線SSL供應(yīng)電源電壓Vcc或O伏電壓。當(dāng)向 串選擇線SSL供應(yīng)電源電壓Vcc時，可抑制到位線BL的泄漏電流。向第一偽字線DWL1供 應(yīng)0伏電壓，并且向第二偽字線DWL2供應(yīng)電壓Vdd+Vth。由此，與第一偽字線DWL1相連的 第一串510的偽晶體管截止，并且與第一偽字線DWL1相連的第二串的偽晶體管接通。向其他字線WL1、WL2、......、WL3供應(yīng)導(dǎo)通電壓Vpass。向地選擇線GSL供應(yīng)電源電壓Vcc。向
第一公共源極線CSL1供應(yīng)電源電壓Vcc，并向第二公共源極線CSL2和位線BL供應(yīng)0伏電 壓。在這些條件下對浮置柵極晶體管824進行編程，同時第一存儲單元串從位線BL斷開連 接，使得不對其浮置柵極晶體管進行編程。 然而，如果第一存儲單元串510中的浮置柵極晶體管已經(jīng)被編程，則來自第一公 共源極線CSL的編程禁止電壓Vcc可不被轉(zhuǎn)移到第一串510的溝道。結(jié)果，溝道可被不充 分地提升，以防止編程干擾。根據(jù)一些實施例，在對第二存儲單元串520進行編程之前，第 一存儲單元串510的溝道電壓被提升。 圖12圖示了這樣的兩階段處理，其中在對第二單元串520的浮置柵極晶體管進行 編程之前，提升第一存儲單元串510的溝道電壓。向串選擇線SSL供應(yīng)電源電壓Vcc，以接 通串選擇晶體管。向第一偽字線DWLl供應(yīng)電壓Vdd+Vth，以接通與其相連的偽晶體管。向 第二偽字線DWL2供應(yīng)0伏電壓，以接通與其相連的第一串510中的偽晶體管，并關(guān)斷與其 相連的第二串520中的偽晶體管。結(jié)果，第一存儲單元串510與位線BL相連。向位線BL 供應(yīng)電源電壓Vcc。向地選擇線GSL供應(yīng)電源電壓Vcc。向第一公共源極線供應(yīng)電源電壓 Vcc。由于這些偏置條件，提高了第一存儲單元串510的溝道電壓。 在該提升之后，向串選擇線SSL供應(yīng)O伏電壓，以關(guān)斷串選擇晶體管。向第一偽字 線DWL1供應(yīng)0伏電壓，以關(guān)斷與其相連的第一串510的偽晶體管，并接通與其相連的第二 串520的偽晶體管。向第二偽字線DWL2供應(yīng)Vdd+Vth，以接通與其相連的偽晶體管。向地 選擇線GSL供應(yīng)電源電壓Vcc。向第一公共源極線CSL1供應(yīng)電源電壓Vcc，并向第二公共 源極線CSL2供應(yīng)0伏電壓。在這些偏置條件下，對浮置柵極晶體管524進行編程，而不對 第一存儲單元串510的浮置柵極晶體管進行編程。 然而，本發(fā)明不限于前面，并且，如果必要的話，可改變偏置條件。本實施例的技術(shù) 特征在于，在提高未選擇的存儲單元串的溝道電壓之后，對所選擇的存儲單元串中的浮置 柵極晶體管進行編程。為了實現(xiàn)該技術(shù)特征，可改變偏置條件。 圖13圖示了根據(jù)本發(fā)明一些實施例的用于讀取圖11中示出的浮置柵極晶體管 524的偏置條件。向串選擇線SSL供應(yīng)O伏電壓。向第一偽字線DWL1供應(yīng)0伏電壓，并向 第二偽字線DWL2供應(yīng)電壓Vdd+Vth。由此，第二存儲單元串520與位線BL相連。向第n字
線WLn供應(yīng)0伏電壓。向其他字線WL1、WL2、......、WLn-l和地選擇線GSL供應(yīng)讀取電壓
Vread。向第一公共源極線CSL1供應(yīng)0伏電壓。作為選擇，可向第一公共源極線CSL1供應(yīng) 更高電壓(例如，1.5伏)，以防止讀取干擾。具體地，可利用比O伏更高的電壓來驅(qū)動第一 公共源極線CSL1，這提高第一存儲單元串510的溝道電壓，以防止由讀取電壓Vread引起的 軟編程。向第二公共源極線CSL2供應(yīng)0伏電壓。向位線BL供應(yīng)預(yù)充電電壓VBL。由此，可 讀取浮置柵極晶體管524中存儲的數(shù)據(jù)。因為第一存儲單元串510不與位線BL相連，所以 不讀取與第n字線相連的浮置柵極晶體管中存儲的數(shù)據(jù)。 圖14是包括沿著上述線的根據(jù)本發(fā)明一些實施例的可采取該形式并提供操作的 閃存的計算系統(tǒng)100的框圖。如圖14中所示，計算系統(tǒng)100包括處理器110、存儲器控制器 120、輸入裝置130、輸出裝置140、閃存150、和主存儲裝置160。實線代表通過其傳送數(shù)據(jù) 或指令的系統(tǒng)總線。 存儲器控制器120和閃存150可被包括在例如存儲卡中。處理器110、輸入裝置
10130、輸出裝置140、和主存儲裝置160可以是使用存儲卡的主機的部分。計算系統(tǒng)100通過輸入裝置(例如，鍵盤、相機等)接收數(shù)據(jù)。所接收的數(shù)據(jù)可以是例如用戶指令或多媒體數(shù)據(jù)，例如相機等生成的視頻數(shù)據(jù)。所接收的數(shù)據(jù)可以被存儲在閃存150或主存儲裝置160中。 處理器110所獲得的處理結(jié)果可被存儲在閃存150或主存儲裝置160中。輸出裝置140可輸出閃存150或主存儲裝置160中存儲的數(shù)據(jù)。輸出裝置140可輸出例如人可感覺的數(shù)據(jù)。例如，輸出裝置140可包括顯示器或揚聲器。可向閃存150施加根據(jù)本發(fā)明一些實施例的位線共享結(jié)構(gòu)。因為增強了閃存150的集成密度和可靠性，所以也可增強計算系統(tǒng)100的集成密度和可靠性。 閃存150和/或存儲器控制器120可使用各種類型封裝來安裝，例如層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、華夫封裝的小片(Diein Waffle Pack)、晶片形式的小片(Die in Wafer Form)、板上芯片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料方型扁平式封裝(MQFP)、薄方型扁平式封裝(TQFP)、小外形(SOIC)、縮小小外形封裝(SSOP)、薄小外形封裝(TSOP)、薄方型扁平式封裝(TQFP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶圓級制造封裝(WFP)、和晶圓級處理堆疊封裝(WSP)。盡管圖中沒有示出，但是電源可為計算系統(tǒng)100的操作供應(yīng)電力。在計算系統(tǒng)100是移動裝置的情況下，電源可包括電池。
圖15是根據(jù)本發(fā)明一些實施例的固態(tài)驅(qū)動器(SSD)系統(tǒng)200的框圖。如圖15中所示，SSD系統(tǒng)200包括可沿著如上所述的線操作的SSD控制器210和閃存220-223。期望SSD裝置將用來代替硬盤驅(qū)動器(HDD)裝置。最近幾年，SSD裝置在下一代存儲器市場中具有增長的吸引力。SSD是使用在典型硬盤驅(qū)動器中使用的印刷電路板(platter)上安置的例如閃存的存儲芯片的數(shù)據(jù)存儲裝置。有利的是，SSD可比HDD系統(tǒng)提供更高速度、更大抗沖擊性和/或更低功率耗散。 中央處理單元(CPU)從主機接收指令，判斷是在閃存中存儲來自主機的數(shù)據(jù)還是在讀取閃存中存儲的數(shù)據(jù)之后傳送存儲的數(shù)據(jù)。ATA接口 212根據(jù)CPU的控制與主機方交換數(shù)據(jù)。ATA接口 212包括串行ATA(SATA)協(xié)議和并行ATA(PATA)協(xié)議。ATA接口 212從主機方取出指令和地址，并通過CPU總線向CPU 211傳送所取出的指令和地址。通過ATA接口從主機輸入的數(shù)據(jù)或要傳送到主機的數(shù)據(jù)根據(jù)CPU 211的控制而被傳送到SRAM高速緩存213，卻不經(jīng)過CPU總線。 SRAM高速緩存213被配置為暫時存儲在主機和閃存220-223之間傳送的數(shù)據(jù)，并存儲CPU 211執(zhí)行的程序。SRAM高速緩存213可被看作一種緩沖存儲器，并不必須包括SRAM。閃存接口 214從/向用作存儲裝置的非易失性存儲器接收/傳送數(shù)據(jù)。閃存接口214可被配置為支持NAND閃存、OneNAND閃存或多級閃存。根據(jù)本發(fā)明一些實施例的半導(dǎo)體存儲系統(tǒng)可被用作移動存儲裝置。所以，半導(dǎo)體存儲系統(tǒng)可被用作MP播放器、數(shù)字相機、個人數(shù)字助理(PDA)、和電子書的存儲裝置。此外，半導(dǎo)體存儲系統(tǒng)可被用作數(shù)字電視機或計算機的存儲裝置。 如迄今為止所解釋的，根據(jù)本發(fā)明一些實施例的閃存裝置使用偽晶體管來選擇公共位線結(jié)構(gòu)的存儲單元串。由此，不存在對于其中布置串選擇晶體管的區(qū)域的需求。根據(jù)本發(fā)明的一些實施例，改善了閃存裝置的集成密度，并降低了其制造成本。
盡管已結(jié)合附圖中圖示的本發(fā)明的實施 而描述了本發(fā)明，但是本發(fā)明不限于此。本領(lǐng)域技術(shù)人員將清楚的是，可進行各種替換、變型和修改，而不脫離本發(fā)明的范圍和精神。
權(quán)利要求
一種閃存裝置，包括第一存儲單元串，包括多個串聯(lián)連接的存儲單元、以及被配置為將所述串聯(lián)連接的存儲單元耦接到位線的第一和第二串聯(lián)連接的偽晶體管；和第二存儲單元串，包括多個串聯(lián)連接的存儲單元、以及被配置為將所述串聯(lián)連接的存儲單元耦接到位線的第一和第二串聯(lián)連接的偽晶體管，其中所述第一和第二存儲單元串的第一偽存儲單元具有與第一偽字線共同連接的柵極并具有不同的閾值電壓，并且其中所述第一和第二存儲單元串的第二偽存儲單元具有與第二偽位線共同連接的柵極并具有不同的閾值電壓。
2. 根據(jù)權(quán)利要求1的閃存裝置，其中該第一存儲單元串的第一偽存儲單元和該第二存 儲單元串的第二偽存儲單元具有大于預(yù)定電壓的閾值電壓，并且其中該第一存儲單元串的第二偽存儲單元和該第二存儲單元串的第一偽存儲單元具有小于預(yù)定電壓的閾值電壓。
3. 根據(jù)權(quán)利要求2的閃存單元裝置，其中該第一存儲單元串的第一偽存儲單元和該第 二存儲單元串的第二偽存儲單元具有正閾值電壓，并且其中該第一存儲單元串的第二偽存 儲單元和該第二存儲單元串的第一偽存儲單元具有負閾值電壓。
4. 根據(jù)權(quán)利要求1的閃存裝置，還包括控制電路，被配置為控制偽存儲單元的閾值電壓。
5. 根據(jù)權(quán)利要求4的閃存裝置，其中該控制電路被配置為擦除所述第一和第二存儲單 元串的第一和第二偽存儲單元，并其后對所述第一和第二存儲單元串的第一和第二偽存儲 單元進行選擇性編程。
6. 根據(jù)權(quán)利要求1的閃存裝置，其中該第一存儲單元串還包括被配置為將該第一存儲 單元串的串聯(lián)連接的存儲單元連接到第一公共源極線的第一地選擇晶體管，并且其中該第 二存儲單元串還包括被配置為將該第二存儲單元串的串聯(lián)連接的存儲單元連接到第二公 共源極線的第二地選擇晶體管。
7. 根據(jù)權(quán)利要求6的閃存裝置，還包括控制電路，被配置為分別向第一偽字線、第二偽 字線、和第一公共源極線施加編程電壓、導(dǎo)通電壓和地電壓，以對該第一存儲單元串的第一 偽晶體管進行編程。
8. 根據(jù)權(quán)利要求6的閃存裝置，還包括控制電路，被配置為分別向第一偽字線、第二偽 字線、和第二公共源極線施加導(dǎo)通電壓、編程電壓和地電壓，以對該第 二存儲單元串的第二 偽晶體管進行編程。
9. 根據(jù)權(quán)利要求6的閃存裝置，其中該第一存儲單元串的串聯(lián)連接的存儲單元是浮置 柵極晶體管，并且其中該閃存裝置還包括控制電路，被配置為分別向第一偽字線、第二偽字 線、和第二公共源極線施加比該第一存儲單元串的第一偽晶體管的閾值電壓高的電壓、地 電壓和地電壓，以對該第一存儲單元串的浮置柵極晶體管中所選擇的晶體管進行編程。
10. 根據(jù)權(quán)利要求9的閃存裝置，其中該控制電路還被配置為在對該第一存儲單元串 的浮置柵極晶體管中所選擇的晶體管進行編程之前，增加該第二存儲單元串的溝道電壓。
11. 根據(jù)權(quán)利要求6的閃存裝置，其中該第二存儲單元串的串聯(lián)連接的存儲單元是浮 置柵極晶體管，并且其中該閃存裝置還包括控制電路，被配置為分別向第一偽字線、第二偽 字線、和第一公共源極線施加地電壓、比該第二存儲單元串的第二偽晶體管的閾值電壓高 的電壓和地電壓，以對該第二存儲單元串的浮置柵極晶體管中所選擇的晶體管進行編程。
12. 根據(jù)權(quán)利要求11的閃存裝置，其中該控制電路還被配置為在對該第二存儲單元串 的浮置柵極晶體管中所選擇的晶體管進行編程之前，增加該第一存儲單元串的溝道電壓。
13. 根據(jù)權(quán)利要求6的閃存裝置，其中該第一存儲單元串還包括被配置為將該第一存 儲單元串的串聯(lián)連接的存儲單元與該第一地選擇晶體管相連的第三和第四串聯(lián)連接的偽存儲單元，并且其中該第二存儲單元串還包括被配置為將該第二存儲單元串的串聯(lián)連接的 存儲單元與該第二地選擇晶體管相連的第三和第四串聯(lián)連接的偽存儲單元。
14. 根據(jù)權(quán)利要求13的閃存裝置，其中所述第一和第二存儲單元串的第三偽存儲單元 與第三偽字線相連并具有不同的閾值電壓，并且其中所述第一和第二存儲單元串的第四偽 存儲單元與第四偽字線相連并具有不同的閾值電壓。
15. 根據(jù)權(quán)利要求14的閃存裝置，其中該第一存儲單元串的該第三偽存儲單元和該第 二存儲單元串的該第四偽存儲單元具有大于預(yù)定電壓的閾值電壓，并且其中該第一存儲單 元串的該第四偽存儲單元和該第二存儲單元串的該第三偽存儲單元具有小于預(yù)定電壓的 閾值電壓。
16. 根據(jù)權(quán)利要求14的閃存單元裝置，其中該第一存儲單元串的該第三偽存儲單元和 該第二存儲單元串的該第四偽存儲單元具有正閾值電壓，并且其中該第一存儲單元串的該 第四偽存儲單元和該第二存儲單元串的該第三偽存儲單元具有負閾值電壓。
全文摘要
一種閃存裝置，包括第一存儲單元串和第二存儲單元串，該第一存儲單元串包括多個串聯(lián)連接的存儲單元、以及被配置為將所述串聯(lián)連接的存儲單元耦接到位線的第一和第二串聯(lián)連接的偽晶體管，該第二存儲單元串包括多個串聯(lián)連接的存儲單元、以及被配置為將所述串聯(lián)連接的存儲單元耦接到位線的第一和第二串聯(lián)連接的偽晶體管。所述第一和第二存儲單元串的第一偽存儲單元具有與第一偽字線共同連接的柵極并具有不同的閾值電壓，并且所述第一和第二存儲單元串的第二偽存儲單元具有與第二偽位線共同連接的柵極并具有不同的閾值電壓。在一些實施例中，第一存儲單元串的第一偽存儲單元和第二存儲單元串的第二偽存儲單元可具有比預(yù)定電壓大的閾值電壓，并且第一存儲單元串的第二偽存儲單元和第二存儲單元串的第一偽存儲單元可具有比預(yù)定電壓小的閾值電壓。
文檔編號G11C16/06GK101727977SQ20091017404
公開日2010年6月9日 申請日期2009年10月20日 優(yōu)先權(quán)日2008年10月20日
發(fā)明者姜明坤, 樸起臺 申請人:三星電子株式會社