專利名稱：存儲陣列結(jié)構(gòu)、嵌入式存儲器及系統(tǒng)級芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及存儲陣列結(jié)構(gòu)、嵌入式存儲器及系統(tǒng)級芯片。
背景技術(shù)：
隨著技術(shù)發(fā)展，微處理器的速度以每年60%的速度激增，但主存的速度僅以每年 10%的速度增加，兩者的差異越來越大，因此存儲器的速度成為限制微處理器及存儲器等 構(gòu)成的系統(tǒng)性能的重要因素。 為突破該限制，目前技術(shù)發(fā)展一個重要趨勢為將微處理器及存儲器等集成于集 成電路芯片上，構(gòu)成系統(tǒng)級芯片(SOC，System on Chip)，以利用S0C的片上帶寬優(yōu)勢，提高 存儲器與微處理器交互數(shù)據(jù)的速度，其中集成于芯片上的存儲器稱為嵌入式存儲器。
存儲器一般由存儲陣列結(jié)構(gòu)組成，存儲陣列結(jié)構(gòu)由一個或多個存儲陣列(Array) 組成，Array由多個排列整齊的存儲單元組成。對于非嵌入式存儲器，Array的頁面尺寸通 常相同，但對于嵌入式存儲器，由于其集成于芯片上，存儲的數(shù)據(jù)類型較多，使得存儲陣列 結(jié)構(gòu)內(nèi)的Array的頁面尺寸通常不同，例如一個存儲陣列結(jié)構(gòu)內(nèi)的部分Array用于存儲操 作數(shù)據(jù)，其數(shù)據(jù)量較大，對應(yīng)的頁面尺寸就較大，另外一部分存儲列存儲代碼，通常只是幾 個比特，數(shù)據(jù)量很小，對應(yīng)的頁面尺寸就小。 圖1為現(xiàn)有存儲陣列結(jié)構(gòu)示意圖，該存儲陣列結(jié)構(gòu)10包含第一 Array 11、第二 Array 12、行譯碼結(jié)構(gòu)13及列譯碼結(jié)構(gòu)14。其中第一 Array 11行長度小于第二 Array 12 的行長度；行譯碼結(jié)構(gòu)13用于行譯碼以選中第一 Array ll及第二Array 12各行的存儲單 元，列譯碼結(jié)構(gòu)用于列譯碼以選中第一 Array 11及第二 Array 12各列的存儲單元。
行譯碼結(jié)構(gòu)13行譯碼以選中各行存儲單元的過程為行譯碼結(jié)構(gòu)13向第一 Array 11及第二 Array 12輸入選擇信號在選擇的行傳播，當(dāng)該選擇信號傳播到該行的某 個存儲單元時該存儲單元被選中，以對該存儲單元進(jìn)行數(shù)據(jù)操作。 由于第一 Array 11的行長度小于第二 Array 12的行長度，因此行譯碼結(jié)構(gòu)13發(fā) 出的選擇信號需要在第二 Array 12中傳播更長的時間，才能將第二 Arrayl2選擇的行的各 個存儲單元選中。 所以這種存儲陣列結(jié)構(gòu)在對存儲陣列結(jié)構(gòu)10進(jìn)行數(shù)據(jù)操作時，操作時間由第二 Array 12限定，這使得在對構(gòu)成存儲陣列結(jié)構(gòu)10的存儲陣列結(jié)構(gòu)進(jìn)行數(shù)據(jù)操作時速率較 低，會降低嵌入式存儲器的速率，也就降低了嵌入式存儲器所屬SOC的速率。

發(fā)明內(nèi)容
本發(fā)明的一個發(fā)明目的在于提供存儲陣列結(jié)構(gòu)，以提高對存儲陣列進(jìn)行數(shù)據(jù)操作 的速率； 本發(fā)明的另一個發(fā)明目的在于提供嵌入式存儲器，以提高嵌入式存儲器的運(yùn)行速 率； 本發(fā)明的另一個發(fā)明目的在于提供S0C，以提高SOC的運(yùn)行速率。
本發(fā)明提供了存儲陣列結(jié)構(gòu)，包括第一存儲陣列及列譯碼結(jié)構(gòu)，還包括公用行譯 碼結(jié)構(gòu)；以及所述第兩一存儲陣列從列方向劃分成兩個子存儲陣列；所述公用行譯碼結(jié)構(gòu) 由所述個子存儲陣列公用，位于兩個子存儲陣列之間，用于對所述兩個子存儲陣列進(jìn)行行 譯碼；所述列譯碼結(jié)構(gòu)用于對所述兩個子存儲陣列進(jìn)行列譯碼。 本發(fā)明提供了嵌入式存儲器，包括存儲陣列結(jié)構(gòu)，所述存儲陣列結(jié)構(gòu)包括第一存 儲陣列及列譯碼結(jié)構(gòu)，所述存儲陣列還包括公用行譯碼結(jié)構(gòu)；以及所述第一存儲陣列從列 方向劃分成兩個子存儲陣列；所述公用行譯碼結(jié)構(gòu)由所述兩個子存儲陣列公用，位于兩個 子存儲陣列之間，用于對所述兩個子存儲陣列進(jìn)行行譯碼；所述列譯碼結(jié)構(gòu)用于對所述兩 個子存儲陣列進(jìn)行列譯碼。 本發(fā)明提供了 SOC，包括嵌入式存儲器，所述嵌入式存儲器包括存儲陣列結(jié)構(gòu)，所 述存儲陣列結(jié)構(gòu)包括第一存儲陣列及列譯碼結(jié)構(gòu)，所述存儲陣列還包括公用行譯碼結(jié)構(gòu)； 以及所述第一存儲陣列從列方向劃分成兩個子存儲陣列；所述公用行譯碼結(jié)構(gòu)由所述兩個 子存儲陣列公用，位于兩個子存儲陣列之間，用于對所述兩個子存儲陣列進(jìn)行行譯碼；所述 列譯碼結(jié)構(gòu)用于對所述兩個子存儲陣列進(jìn)行列譯碼。 本發(fā)明提供的所述存儲陣列結(jié)構(gòu)、嵌入式存儲器及SOC均可選的可以包括第二 存儲陣列，所述第二存儲陣列的初始列和所述第一存儲陣列的初始列位于同一列或所述第 二存儲陣列的末尾列和所述第一存儲陣列的末尾列位于同一列；以及所述第二存儲陣列自 身唯一對應(yīng)有獨(dú)用行譯碼結(jié)構(gòu)，所述獨(dú)用行譯碼結(jié)構(gòu)用于對該第二存儲陣列進(jìn)行行譯碼， 且與所述公用行譯碼結(jié)構(gòu)處于同一列；所述列譯碼結(jié)構(gòu)還用于對所述第二存儲陣列進(jìn)行列 譯碼。 本發(fā)明提供的所述存儲陣列結(jié)構(gòu)、嵌入式存儲器及S0C中均可選的，所述第一存 儲陣列有多個，且各個第一存儲陣列均一一對應(yīng)有公用行譯碼結(jié)構(gòu)；以及所有公用行譯碼 結(jié)構(gòu)位于同一列。 本發(fā)明提供的所述存儲陣列結(jié)構(gòu)、嵌入式存儲器及S0C中均可選的，所述公用行 譯碼結(jié)構(gòu)具體包括預(yù)譯碼結(jié)構(gòu)，用于進(jìn)行預(yù)譯碼來獲得電壓信號；電平移位結(jié)構(gòu)，用于將 所述預(yù)譯碼結(jié)構(gòu)輸出的電壓信號放大；第一電流驅(qū)動，用于將所述電平移位結(jié)構(gòu)放大的電 壓信號放大驅(qū)動給所述一個子存儲陣列；第二電流驅(qū)動，用于將所述電平移位結(jié)構(gòu)放大的 電壓信號放大驅(qū)動給所述另一個子存儲陣列。 本發(fā)明提供的所述存儲陣列結(jié)構(gòu)、嵌入式存儲器及S0C中還均可選的，所述第一 電流驅(qū)動的驅(qū)動能力和第二電流驅(qū)動的驅(qū)動能力的比值，等于所述一個子存儲陣列行長度 和所述另一個子存儲陣列行長度的比值。 本發(fā)明提供的多種存儲陣列結(jié)構(gòu)、嵌入式存儲器及S0C中均增加了公用行譯碼結(jié) 構(gòu)，對將存儲陣列從列方向劃分出的兩個子存儲陣列進(jìn)行行譯碼，相當(dāng)于有兩個行譯碼結(jié) 構(gòu)對所述存儲陣列進(jìn)行行譯碼，所以能夠大大縮短行譯碼時間，提高了對存儲陣列進(jìn)行數(shù) 據(jù)操作的速率，也就提高了嵌入式存儲器及S0C的運(yùn)行速率。


圖1為現(xiàn)有存儲陣列結(jié)構(gòu)示意圖； 圖2為本發(fā)明實(shí)施例中一種存儲陣列結(jié)構(gòu)示意 圖3為本發(fā)明實(shí)施例中公用行譯碼結(jié)構(gòu)示意圖； 圖4為本發(fā)明實(shí)施例中包含多個公用行譯碼結(jié)構(gòu)的存儲陣列結(jié)構(gòu)示意圖； 圖5為本發(fā)發(fā)明實(shí)施例中另一種存儲陣列結(jié)構(gòu)示意圖； 圖6為本發(fā)明實(shí)施例中包含公用行譯碼結(jié)構(gòu)及獨(dú)用行譯碼結(jié)構(gòu)的存儲陣列結(jié)構(gòu) 示意圖。
具體實(shí)施例方式
針對背景技術(shù)提及的問題，本申請發(fā)明人分析由于第二Array 12行長度較大，
所以行譯碼結(jié)構(gòu)13在對其進(jìn)行行譯碼時將需要較長時間，從而限制了對存儲陣列結(jié)構(gòu)10
進(jìn)行數(shù)據(jù)操作的速率，因此如果能夠縮短行譯碼結(jié)構(gòu)13對第二 Array 12進(jìn)行行譯碼的時
間，則能提高對存儲陣列結(jié)構(gòu)10進(jìn)行數(shù)據(jù)操作的速率，也就能夠提高該存儲陣列結(jié)構(gòu)10所
屬嵌入式存儲器的運(yùn)行速率，進(jìn)而提高該嵌入式存儲器所屬S0C的運(yùn)行速率。 根據(jù)上述分析，由于現(xiàn)有存儲陣列結(jié)構(gòu)10的行譯碼結(jié)構(gòu)位于第二 Array 12左側(cè)，
在進(jìn)行行譯碼時，如果要選中第二 Array 12右側(cè)的存儲單元，則選擇信號需要從左側(cè)傳播
到右側(cè)，這提高了傳播時間，降低了譯碼速率，所以如果在進(jìn)行行譯碼時，選擇信號能夠從
第二 Array 12中部開始同時向左側(cè)及右側(cè)傳播，則能夠加快行譯碼速率。 基于該思路，本發(fā)明提供了存儲陣列結(jié)構(gòu)、嵌入式存儲器及S0C，以分別提高對存
儲陣列進(jìn)行數(shù)據(jù)操作的速率，嵌入式存儲器的運(yùn)行速率及S0C的運(yùn)行速率。 圖2所示的是本發(fā)明實(shí)施例提供的一種存儲陣列結(jié)構(gòu)示意圖，該圖所示的存儲陣
列結(jié)構(gòu)20包括第一 Array 21、列譯碼結(jié)構(gòu)22及公用行譯碼結(jié)構(gòu)23。 第一 Array 12從列方向劃分成第一子Array 120及第二子Array 121，第一子 Array 120及第二子Array 121的列長度相等； 對于行長度，第一子Array 120的行長度與第二子Array 121的行長度可以相等 也可以不相等，公用行譯碼結(jié)構(gòu)23對第一子Array 120及第二子Array 121同時進(jìn)行行譯 碼，所以譯碼總時間等于第一子Array 120與第二子Array 121中行長度較長者行譯碼所 需的時間。較佳的，第一子Array 120的行長度與第二子Array 121的行長度相等，能夠最 大程度減小完成第一 Array 21的行譯碼的時間。 列譯碼結(jié)構(gòu)22用于對第一子Array 120及第二子Array 121進(jìn)行列譯碼，一般位 于這兩個子Array的下方。 公用行譯碼結(jié)構(gòu)23可以采用多種內(nèi)部結(jié)構(gòu)實(shí)現(xiàn)，本實(shí)施例給出一種結(jié)構(gòu)為
圖3所示是本發(fā)明實(shí)施例提出的公用行譯碼結(jié)構(gòu)示意圖，參照該圖，本實(shí)施例中 公用行譯碼結(jié)構(gòu)23包括 預(yù)譯碼結(jié)構(gòu)23a，用于進(jìn)行預(yù)譯碼來獲得電壓信號；本實(shí)施例中預(yù)譯碼結(jié)構(gòu)23a有 四個輸入端，可以共輸入4位、8位或16位的地址指令，預(yù)譯碼結(jié)構(gòu)23a在接收輸入的地址 指令后，將其進(jìn)行預(yù)譯碼，獲得包含地址信息的電壓信號。 電平移位結(jié)構(gòu)23b，用于將所述預(yù)譯碼結(jié)構(gòu)輸出的電壓信號放大；由于預(yù)譯碼結(jié) 構(gòu)23a輸出的所述電壓信號強(qiáng)度較小，因此需要通過電平移位結(jié)構(gòu)23b對其放大；具體的放 大倍數(shù)可以根據(jù)存儲陣列內(nèi)存儲單元的操作模式因素來確定，采用本領(lǐng)域常規(guī)電平移位結(jié) 構(gòu)即可實(shí)現(xiàn)。
第一電流驅(qū)動23c，用于將所述電平移位結(jié)構(gòu)放大的電壓信號放大驅(qū)動給第一子 Array 120 ; 第二電流驅(qū)動23d，用于將所述電平移位結(jié)構(gòu)放大的電壓信號放大驅(qū)動給第二子 Array 121。 由于公用行譯碼結(jié)構(gòu)23需要驅(qū)動第一子Array 120及第二子Array 121，所以包 含兩個電流驅(qū)動，即第一電流驅(qū)動23c及第二電流驅(qū)動23d，其作用在于放大所述電平移位 結(jié)構(gòu)23b輸出的電壓信號的電流驅(qū)動能力，然后將進(jìn)一步放大電流驅(qū)動能力的信號分別驅(qū) 動給第一子Array 120及第二子Array 121。 由于第一電流驅(qū)動23c出來的電壓信號需要傳播的長度為第一子Arrayl20的行 長度，第二電流驅(qū)動23d出來的電壓信號需要傳播的長度為第二子Array 121的行長度，且 兩個電流驅(qū)動的輸入信號為同一信號，因此第一電流驅(qū)動23c的驅(qū)動能力和第二電流驅(qū)動 23d的驅(qū)動能力的比值，較佳的等于第一子Array 120行長度及第二子Array 121行長度的 比值。不過這一等式關(guān)系是可選的，只需保證所述兩個電流驅(qū)動各自的驅(qū)動能力足以滿足， 其驅(qū)動出的信號能夠傳播的長度要大于等于對應(yīng)的子Array行長度的條件即可。
圖4所示的存儲陣列結(jié)構(gòu)40包含了多個劃分成兩個子Array 4a的Array,類似 的，各個Array —一對應(yīng)有各自的公用行譯碼結(jié)構(gòu)42，且采用同一個列譯碼結(jié)構(gòu)43，由于采 用同一個列譯碼結(jié)構(gòu)43，所以各個公用行譯碼結(jié)構(gòu)42需位于同一列上。對于多個行長度較 大的Array的存儲陣列結(jié)構(gòu)，采用圖4所示的結(jié)構(gòu)能夠進(jìn)一步提高速率。
圖5所示的存儲陣列結(jié)構(gòu)50中有兩個Array,其中一個行長度較長為長Array 51，另一個行長度較短為短Array 52。 由于采用將Array劃分成子Array并采用公用行譯碼結(jié)構(gòu)進(jìn)行行譯碼的方案譯碼 時，在兩個子Array行長度相等并等于該Array行長度一半的情況下，該Array的行譯碼時 間最少。 因此當(dāng)短Array 52的行長度比長Array 51行長度的一半還小，則在不采用公用 行譯碼結(jié)構(gòu)的情況下，短Array 52進(jìn)行行譯碼的時間將小于長Array 51在采用公用行譯 碼結(jié)構(gòu)的最短行譯碼時間。所以在短Array 52行長度小于長Array51—半的行長度的情況 下，無論短Array 52是否采用公用行譯碼結(jié)構(gòu)，都不會縮短存儲陣列結(jié)構(gòu)50的整體行譯碼 時間，所以本實(shí)施例提出較佳的短Array52無需采用公用行譯碼結(jié)構(gòu)，采用其唯一對應(yīng)的 獨(dú)用行譯碼結(jié)構(gòu)55即可，所述獨(dú)用行譯碼結(jié)構(gòu)55可以采用現(xiàn)有行譯碼結(jié)構(gòu)。由于短Array 52和長Array 51采用同一個列譯碼結(jié)構(gòu)53進(jìn)行列譯碼，因此在列方向上對長Array 51劃 分時，需要保證公用行譯碼結(jié)構(gòu)54和獨(dú)用行譯碼結(jié)構(gòu)55在同一列上，如圖5結(jié)構(gòu)所示。
圖6所示的存儲陣列結(jié)構(gòu)60包括有一個長Array 61及多個短Array 62，如果短 Array 62行長度未超過長Array行長度的一半，則可以采用獨(dú)用行譯碼結(jié)構(gòu)63，否則較佳 的可以采用公用行譯碼結(jié)構(gòu)64，且由于長Array 61及多個短Array 62采用同一個列譯碼 結(jié)構(gòu)65進(jìn)行列譯碼，因此需要保證所有的獨(dú)用譯碼結(jié)構(gòu)63和公用譯碼結(jié)構(gòu)64位于同一 列。 本發(fā)明實(shí)施例還提出了嵌入式存儲器及SOC，所述嵌入式存儲器及SOC內(nèi)采用的 存儲陣列結(jié)構(gòu)可以為上述實(shí)施例提供的一種或多種存儲陣列結(jié)構(gòu)，因此與現(xiàn)有的嵌入式存 儲器及SOC相比，其運(yùn)行速率均大大提高。
本發(fā)明實(shí)施例中如果存儲陣列結(jié)構(gòu)中有多個存儲陣列，則這些存儲陣列中任一存 儲陣列的初始列與至少一個其它存儲陣列的初始列處于同一列，或者是這些存儲陣列中任 一存儲陣列的末尾列與至少一個其它存儲陣列的末尾列處于同一列。 顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
一種存儲陣列結(jié)構(gòu)，包括第一存儲陣列及列譯碼結(jié)構(gòu)，其特征在于，還包括公用行譯碼結(jié)構(gòu)；以及所述第一存儲陣列從列方向劃分成兩個子存儲陣列；所述公用行譯碼結(jié)構(gòu)由所述兩個子存儲陣列公用，位于兩個子存儲陣列之間，用于對所述兩個子存儲陣列進(jìn)行行譯碼；所述列譯碼結(jié)構(gòu)用于對所述兩個子存儲陣列進(jìn)行列譯碼。
2. 如權(quán)利要求1所述的存儲陣列結(jié)構(gòu)，其特征在于，還包括第二存儲陣列，所述第二存 儲陣列的初始列和所述第一存儲陣列的初始列位于同一列或所述第二存儲陣列的末尾列 和所述第一存儲陣列的末尾列位于同一列；以及所述第二存儲陣列自身唯一對應(yīng)有獨(dú)用行譯碼結(jié)構(gòu)，所述獨(dú)用行譯碼結(jié)構(gòu)用于對該第 二存儲陣列進(jìn)行行譯碼，且與所述公用行譯碼結(jié)構(gòu)處于同一列； 所述列譯碼結(jié)構(gòu)還用于對所述第二存儲陣列進(jìn)行列譯碼。
3. 如權(quán)利要求2所述的存儲陣列結(jié)構(gòu)，其特征在于，所述第二存儲陣列有多個，且各個 第二存儲陣列均唯一對應(yīng)有獨(dú)用行譯碼結(jié)構(gòu)；以及所有獨(dú)用行譯碼結(jié)構(gòu)及公用行譯碼結(jié)構(gòu)位于同一列。
4. 如權(quán)利要求1所述的存儲陣列結(jié)構(gòu)，其特征在于，所述第一存儲陣列有多個，且各個 第一存儲陣列均一一對應(yīng)有公用行譯碼結(jié)構(gòu)；以及所有公用行譯碼結(jié)構(gòu)位于同一列。
5. 如權(quán)利要求1所述的存儲陣列結(jié)構(gòu)，其特征在于，所述公用行譯碼結(jié)構(gòu)具體包括 預(yù)譯碼結(jié)構(gòu)，用于進(jìn)行預(yù)譯碼來獲得電壓信號； 電平移位結(jié)構(gòu)，用于將所述預(yù)譯碼結(jié)構(gòu)輸出的電壓信號放大；第一電流驅(qū)動，用于將所述電平移位結(jié)構(gòu)放大的電壓信號放大驅(qū)動給所述一個子存儲 陣列；第二電流驅(qū)動，用于將所述電平移位結(jié)構(gòu)放大的電壓信號放大驅(qū)動給所述另一個子存 儲陣列。
6. 如權(quán)利要求5所述的存儲陣列結(jié)構(gòu)，其特征在于，所述第一電流驅(qū)動的驅(qū)動能力和 第二電流驅(qū)動的驅(qū)動能力的比值，等于所述一個子存儲陣列行長度和所述另一個子存儲陣 列行長度的比值。
7. —種嵌入式存儲器，包括存儲陣列結(jié)構(gòu)，所述存儲陣列結(jié)構(gòu)包括第一存儲陣列及列 譯碼結(jié)構(gòu)，其特征在于，所述存儲陣列還包括公用行譯碼結(jié)構(gòu)；以及所述第一存儲陣列從列方向劃分成兩個子存儲陣列；所述公用行譯碼結(jié)構(gòu)由所述兩個子存儲陣列公用，位于兩個子存儲陣列之間，用于對 所述兩個子存儲陣列進(jìn)行行譯碼；所述列譯碼結(jié)構(gòu)用于對所述兩個子存儲陣列進(jìn)行列譯碼。
8. 如權(quán)利要求7所述的嵌入式存儲器，其特征在于，還包括第二存儲陣列，所述第二存 儲陣列的初始列和所述第一存儲陣列的初始列位于同一列或所述第二存儲陣列的末尾列 和所述第一存儲陣列的末尾列位于同一列；以及所述第二存儲陣列自身唯一對應(yīng)有獨(dú)用行譯碼結(jié)構(gòu)，所述獨(dú)用行譯碼結(jié)構(gòu)用于對該第 二存儲陣列進(jìn)行行譯碼，且與所述公用行譯碼結(jié)構(gòu)處于同一列；所述列譯碼結(jié)構(gòu)還用于對所述第二存儲陣列進(jìn)行列譯碼。
9. 如權(quán)利要求7所述的嵌入式存儲器，其特征在于，所述第一存儲陣列有多個，且各個 第一存儲陣列均一一對應(yīng)有公用行譯碼結(jié)構(gòu)；以及所有公用行譯碼結(jié)構(gòu)位于同一列。
10. 如權(quán)利要求7所述的嵌入式存儲器，其特征在于，所述公用行譯碼結(jié)構(gòu)具體包括 預(yù)譯碼結(jié)構(gòu)，用于進(jìn)行預(yù)譯碼來獲得電壓信號； 電平移位結(jié)構(gòu)，用于將所述預(yù)譯碼結(jié)構(gòu)輸出的電壓信號放大；第一電流驅(qū)動，用于將所述電平移位結(jié)構(gòu)放大的電壓信號放大驅(qū)動給所述一個子存儲 陣列；第二電流驅(qū)動，用于將所述電平移位結(jié)構(gòu)放大的電壓信號放大驅(qū)動給所述另一個子存 儲陣列。
11. 如權(quán)利要求io所述的嵌入式存儲器，其特征在于，所述第一電流驅(qū)動的驅(qū)動能力和第二電流驅(qū)動的驅(qū)動能力的比值，等于所述一個子存儲陣列行長度和所述另一個子存儲 陣列行長度的比值。
12. —種系統(tǒng)級芯片，包括嵌入式存儲器，所述嵌入式存儲器包括存儲陣列結(jié)構(gòu)，所述 存儲陣列結(jié)構(gòu)包括第一存儲陣列及列譯碼結(jié)構(gòu)，其特征在于，所述存儲陣列還包括公用行 譯碼結(jié)構(gòu)；以及所述第一存儲陣列從列方向劃分成兩個子存儲陣列；所述公用行譯碼結(jié)構(gòu)由所述兩個子存儲陣列公用，位于兩個子存儲陣列之間，用于對 所述兩個子存儲陣列進(jìn)行行譯碼；所述列譯碼結(jié)構(gòu)用于對所述兩個子存儲陣列進(jìn)行列譯碼。
13. 如權(quán)利要求12所述的芯片，其特征在于，還包括第二存儲陣列，所述第二存儲陣列 的初始列和所述第一存儲陣列的初始列位于同一列或所述第二存儲陣列的末尾列和所述 第一存儲陣列的末尾列位于同一列；以及所述第二存儲陣列自身唯一對應(yīng)有獨(dú)用行譯碼結(jié)構(gòu)，所述獨(dú)用行譯碼結(jié)構(gòu)用于對該第 二存儲陣列進(jìn)行行譯碼，且與所述公用行譯碼結(jié)構(gòu)處于同一列； 所述列譯碼結(jié)構(gòu)還用于對所述第二存儲陣列進(jìn)行列譯碼。
14. 如權(quán)利要求12所述的芯片，其特征在于，所述第一存儲陣列有多個，且各個第一存 儲陣列均一一對應(yīng)有公用行譯碼結(jié)構(gòu)；以及所有公用行譯碼結(jié)構(gòu)位于同一列。
15. 如權(quán)利要求12所述的芯片，其特征在于，所述公用行譯碼結(jié)構(gòu)具體包括 預(yù)譯碼結(jié)構(gòu)，用于進(jìn)行預(yù)譯碼來獲得電壓信號； 電平移位結(jié)構(gòu)，用于將所述預(yù)譯碼結(jié)構(gòu)輸出的電壓信號放大；第一電流驅(qū)動，用于將所述電平移位結(jié)構(gòu)放大的電壓信號放大驅(qū)動給所述一個子存儲 陣列；第二電流驅(qū)動，用于將所述電平移位結(jié)構(gòu)放大的電壓信號放大驅(qū)動給所述另一個子存 儲陣列。
16. 如權(quán)利要求15所述的芯片，其特征在于，所述第一電流驅(qū)動的驅(qū)動能力和第二電 流驅(qū)動的驅(qū)動能力的比值，取決于所述一個子存儲陣列行長度和所述另一個子存儲陣列行長度的比值。
全文摘要
本發(fā)明公開了存儲陣列結(jié)構(gòu)、嵌入式存儲器及系統(tǒng)級芯片，以提高運(yùn)行速率，其中所述存儲陣列結(jié)構(gòu)包括第一存儲陣列、列譯碼結(jié)構(gòu)及公用行譯碼結(jié)構(gòu)；以及所述第一存儲陣列從列方向劃分成兩個子存儲陣列；所述公用行譯碼結(jié)構(gòu)由所述兩個子存儲陣列公用，位于兩個子存儲陣列之間，用于對所述兩個子存儲陣列進(jìn)行行譯碼；所述列譯碼結(jié)構(gòu)用于對所述兩個子存儲陣列進(jìn)行列譯碼。
文檔編號G11C8/10GK101694780SQ200910197169
公開日2010年4月14日 申請日期2009年10月14日 優(yōu)先權(quán)日2009年10月14日
發(fā)明者楊光軍 申請人:上海宏力半導(dǎo)體制造有限公司;