專利名稱：非易失性半導體存儲裝置用的分頁緩沖電路及其控制方法
技術(shù)領域：
本發(fā)明涉及用于例如閃存等可以電性改寫的非易失性半導體存儲裝置(EEPR0M) 的分頁緩沖電路與其控制方法。
背景技術(shù)：
—般熟知的NAND型非易失性半導體存儲裝置(例如，參照非專利文獻1-4)，具有 多個存儲單元晶體管(以下稱存儲單元)串聯(lián)于位線與源極線之間構(gòu)成NAND串行，并實現(xiàn) 高度集成化。 在一般NAND型非易失性半導體存儲裝置中，擦除(erase)是施加例如20V的高電 壓于半導體基板，施加OV于字符線。藉此由例如從由多晶硅等形成的電荷蓄積層的浮動柵 極拔除電子，使啟始電壓(threshold voltage)比擦除啟始電壓(例如_3V)更低。另一方 面寫入(program)時，施加0V于半導體基板，施加例如20V的高電壓于控制柵極。因此藉 由從半導體基板將電子注入浮動柵極，使啟始電壓比寫入啟始電壓(例如IV)更高。要取 得這些啟始電壓的存儲單元藉由將寫入啟始電壓與讀出啟始電壓間的讀出電壓(例如0V) 施加于控制柵極，能夠視該存儲單元是否有電流流過判斷該狀態(tài)。 例如專利文獻5揭示的快閃存儲裝置的現(xiàn)有技術(shù)例中，為了減少Y柵極電路的數(shù) 目與全體尺寸，分別連結(jié)多條字線對的存儲單元通過1個分頁緩沖電路與1個Y柵極電路 而被存取。 具體來說，該快閃存儲裝置具備存儲單元陣列，由多個存儲單元連結(jié)各個多條的
位線所形成；分頁緩沖電路，連結(jié)于上述多條字線中每個被設定的位線對，使其一對一對
應，在讀出操作時各個分頁緩沖器分別響應傳送信號的任一個及鎖存器控制信號，將對應
于通過上述設定的位線對的一部分所接收的讀出數(shù)據(jù)的感測數(shù)據(jù)連續(xù)依序存儲，再響應上
述傳送控制信號的任一個，將該存儲的數(shù)據(jù)連續(xù)依序輸出至內(nèi)部輸入輸出線的其中一條；Y
柵極電路，通過上述內(nèi)部輸入輸出線分別連結(jié)至各個分頁緩沖電路，使其一對一對應，各個
Y柵極電路響應輸入輸出控制信號的任一個，將內(nèi)部輸入輸出線的其中一條與數(shù)據(jù)輸出輸
入線連結(jié)或分離；Y譯碼器，響應行地址信號與讀出命令或?qū)懭朊?，產(chǎn)生上述傳送控制信
號與上述輸入輸出控制信號。 專利文獻1 :特開平9-147582號公報。 專利文獻2 :特開2000-285692號公報。 專利文獻3 :特開2003-346485號公報。 專利文獻4 :特開2001-028575號公報。 專利文獻5 :特開2006-269044號公報。 然而，上述現(xiàn)有技術(shù)的專利文獻5的快閃存儲裝置中，雖能夠減少寫入的時間，卻 存在有無法減少分頁緩沖電路規(guī)模的問題。 而隨著閃存的微細化，配置于每個位線的分頁緩沖器的占有面積有增大的問題。 特別是相對于存儲單元的工藝微縮化，分頁緩沖器內(nèi)的晶體管為了實現(xiàn)其機能仍有工藝微
本發(fā)明的目的就是要提供能夠解決上述問題，且與現(xiàn)有技術(shù)相比較，大幅減少分 頁緩沖電路規(guī)模的非易失性存儲裝置用的分頁緩沖電路及其控制方法。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提出了一種非易失性半導體存儲裝置用的分頁緩沖電 路，連接非易失性存儲器陣列，在既定分頁單位的數(shù)據(jù)寫入及讀出存儲單元陣列時，將數(shù)據(jù) 暫時地儲存，其中上述分頁緩沖電路的特征包括 對于多條位線，設有包含1個位線選擇器、含有第1及第2鎖存器的1個分頁緩沖 單元電路、及第3鎖存器的至少1個鎖存電路； 上述位線選擇器選擇上述多條位線中的1條，連接至上述分頁緩沖單元電路；
以及控制電路，進行控制使得上述第1鎖存器暫時地儲存從被選擇的位線的存儲 單元讀出的數(shù)據(jù)，并通過上述第2鎖存器或上述第3鎖存器輸出，另一方面，上述第1鎖存 器將通過上述第2鎖存器或上述第3鎖存器輸入的寫入數(shù)據(jù)暫時儲存后，輸出至被選擇的 位線的存儲單元進行寫入。 上述非易失性半導體存儲裝置用的分頁緩沖電路中，上述控制電路會同時進行將 上述被選擇的位線的存儲單元中讀出的第1數(shù)據(jù)從上述第1鎖存器經(jīng)由上述第2鎖存器輸 出，以及從下一個被選擇的位線的存儲單元感應第2數(shù)據(jù)。 上述非易失性半導體存儲裝置用的分頁緩沖電路中，上述控制電路會同時進行將 儲存的第1寫入數(shù)據(jù)由上述第1鎖存器向被選擇的位線的存儲單元輸出以進行寫入，以及 將被輸入的第2寫入數(shù)據(jù)輸入第3鎖存器。 上述非易失性半導體存儲裝置用的分頁緩沖電路中，上述控制電路會在將儲存的 第1寫入數(shù)據(jù)設定至被選擇的位線，將儲存的第2寫入數(shù)據(jù)設定至下一條被選擇的位線后， 同時寫入上述第1寫入數(shù)據(jù)及上述第2寫入數(shù)據(jù)。 根據(jù)本發(fā)明的第二方面，提出了一種非易失性半導體存儲裝置用的分頁緩沖電路
的控制方法，上述分頁緩沖電路連接非易失性存儲器陣列，在既定分頁單位的數(shù)據(jù)寫入及 讀出存儲單元陣列時，將數(shù)據(jù)暫時的儲存，上述非易失性半導體存儲裝置用的分頁緩沖電
路的控制方法包括 對于多條位線，設有包含1個位線選擇器、含有第1及第2鎖存器的1個分頁緩沖 單元電路、及第3鎖存器的至少1個鎖存電路， 上述位線選擇器選擇上述多條位線中的1條，連接至上述分頁緩沖單元電路，
進行控制使得上述第1鎖存器暫時地儲存從被選擇的位線的存儲單元讀出的數(shù) 據(jù)，并通過上述第2鎖存器或上述第3鎖存器輸出，另一方面，上述第1鎖存器將通過上述 第2鎖存器或上述第3鎖存器輸入的寫入數(shù)據(jù)暫時儲存后，輸出至被選擇的位線的存儲單 元進行寫入的控制步驟。 上述非易失性半導體存儲裝置用的分頁緩沖電路的控制方法中，上述控制步驟會 同時進行將上述被選擇的位線的存儲單元中讀出的第1數(shù)據(jù)從上述第1鎖存器經(jīng)由上述第 2鎖存器輸出，以及從下一個被選擇的位線的存儲單元感應第2數(shù)據(jù)。 上述非易失性半導體存儲裝置用的分頁緩沖電路的控制方法中，上述控制步驟會同時進行將儲存的第1寫入數(shù)據(jù)由上述第1鎖存器往被選擇的位線的存儲單元輸出以進行 寫入，以及將被輸入的第2寫入數(shù)據(jù)輸入第3鎖存器。 上述非易失性半導體存儲裝置用的分頁緩沖電路的控制方法中，上述控制步驟會 在將儲存的第1寫入數(shù)據(jù)設定至被選擇的位線，將儲存的第2寫入數(shù)據(jù)設定至下一條被選 擇的位線后，同時寫入上述第1寫入數(shù)據(jù)及上述第2寫入數(shù)據(jù)。 因此根據(jù)本發(fā)明用于非易失性半導體存儲裝置的分頁緩沖電路及其控制電路，因 為對多條位線，設有包括1個位線選擇器、含有第1及第2鎖存器的1個分頁緩沖單元電路、 及第3鎖存器的至少1個鎖存電路，所以跟現(xiàn)有技術(shù)比較起來，能夠在實質(zhì)上相同的操作時 間下，大幅減少分頁緩沖電路的電路規(guī)模。


圖1是顯示本發(fā)明實施例的NAND型快閃EEPR0M的全體組成的方塊圖。 圖2是顯示圖1的存儲單元陣列10與其周邊電路的組成電路圖。 圖3(a)是顯示現(xiàn)有技術(shù)例的存儲單元陣列10及分頁緩沖器14A的組成方塊圖，
圖3(b)的本發(fā)明實施例的存儲單元陣列IO及分頁緩沖器14的組成方塊圖。 圖4是顯示實施例的分頁緩沖器14的組成方塊圖。 圖5是顯示圖4的分頁緩沖器14的詳細構(gòu)造電路圖。 圖6(a)是顯示現(xiàn)有技術(shù)例的電性數(shù)據(jù)模式A(2KB的分頁容量)，圖6(b)是顯示圖 6(a)的數(shù)據(jù)讀出序列的時間流程圖。 圖7(a)是顯示本發(fā)明實施例1的電性數(shù)據(jù)模式A、 B(1KB+1KB的分頁容量)，圖 7(b)是顯示圖7(a)的數(shù)據(jù)讀出序列的時間流程圖。 圖8(a)是顯示現(xiàn)有技術(shù)例的電性數(shù)據(jù)模式A(2KB的分頁容量)，圖8(b)是顯示圖 8(a)的數(shù)據(jù)寫入序列的時間流程圖。 圖9(a)是顯示實施例2的電性數(shù)據(jù)模式A、B(lKB+lKB的分頁容量)，圖9(b)是 顯示圖9(a)的數(shù)據(jù)寫入序列的時間流程圖。 圖10 (a)是顯示實施例3的電性數(shù)據(jù)模式A、B (1KB+1KB的分頁容量)，圖10 (b)是 顯示圖10(a)的數(shù)據(jù)寫入序列的時間流程圖。 圖11是對應圖6(b)的現(xiàn)有技術(shù)例的讀出序列的詳細時間流程圖。 圖12是對應圖7(b)的實施例1的讀出序列的詳細時間流程圖。 圖13是本發(fā)明實施例1的變形例的一起讀出序列的詳細時間流程圖。 圖14是對應圖8(b)的現(xiàn)有技術(shù)例的寫入序列的詳細時間流程圖。 圖15是對應圖9(b)的本發(fā)明實施例2的寫入序列的詳細時間流程圖。 圖16是對應圖10(b)的本發(fā)明實施例3的寫入序列的詳細時間流程圖。 圖17是表示現(xiàn)有技術(shù)例與本發(fā)明實施例的位線電壓施加條件表。 圖18是表示現(xiàn)有技術(shù)例與本發(fā)明實施例的數(shù)據(jù)輸入輸出的操作時間表。 圖19是顯示現(xiàn)有技術(shù)例、本發(fā)明實施例及變形例的各鎖存器Ll L5的容量表。 圖20是顯示取代圖4組成架構(gòu)的變形例的分頁緩沖器14的組成架構(gòu)方塊圖。 附圖符號說明 10 存儲單元陣列；
11 -控制電路；12 -列譯碼器；13 -高電壓產(chǎn)生電路；14 -數(shù)據(jù)改寫及讀出電路(分頁緩沖器)；14a、14b 鎖存電路；
14s 位線選擇器；14u 分頁緩沖單元電路(PB單元電路)；14v--1、14v-2 鎖存電路；15 -行譯碼器；17 -指令寄存器；18 -地址寄存器；19 -操作邏輯控制器；50 -數(shù)據(jù)輸入輸出緩沖器；51 -數(shù)據(jù)輸入輸出端子；52 -數(shù)據(jù)線；B0、B1、B2 總線;L1、L2、L3、L4、L5 鎖存器。
具體實施例方式
以下將參照

本發(fā)明的實施例。其中，以下各實施例中相同的構(gòu)成要素標 有相同的符號。 圖1是顯示本發(fā)明實施例的NAND型快閃EEPR0M的全體組成的方塊圖。圖2是顯 示圖1的存儲單元陣列10與其周邊電路的組成電路圖。首先以下將說明本實施例的NAND 型快閃EEPR0M的組成。 圖1中本實施例的NAND型快閃EEPR0M的組成具備存儲單元陣列10、控制該操作 的控制電路11、列譯碼器12、高電壓產(chǎn)生電路13、數(shù)據(jù)改寫及讀出電路14、行譯碼器15、指 令寄存器17、地址寄存器18、操作邏輯控制器19、數(shù)據(jù)輸入輸出緩沖器50、數(shù)據(jù)輸入輸出端 子51。 存儲單元陣列10如圖2所示，例如16個堆棧柵極(Stacked Gate)構(gòu)造的可以電 性改寫非易失性存儲單元MCO MC15串聯(lián)在一起，組成NAND單元NU(NUO， NU1，…)。各 NAND單元NU的漏極端通過選擇柵極晶體管SG1連接至位線BL，源極端通過選擇柵極晶體 管SG2連接至共享源極線CELSRC。排列在列方向的存儲單元MC的控制柵極連接共享的字 符線WL，選擇柵極晶體管SG1、 SG2的柵極電極則連接與字符線WL平行配置的選擇柵極線 SGD、 SGS。為寫入或讀出的單位的1個分頁(page)是通過1條字符線WL所選擇的存儲單 元的范圍。為數(shù)據(jù)擦除的單位的l個區(qū)塊(block)是1個分頁或該整數(shù)倍的多個NAND單 元NU的范圍。改寫及讀出電路14為了進行分頁單位的數(shù)據(jù)寫入及讀出，包含在每個位線 都設有的感應放大電路(SA)及鎖存電路(DL)，以下稱為分頁緩沖器。 圖2的存儲單元陣列IO可以具有簡化的組成，多條的位線可共享分頁緩沖器。此 時在數(shù)據(jù)寫入或讀出操作時選擇性連接分頁緩沖器的位線數(shù)目就是1個分頁的單位。而圖 2顯示1個輸入輸出端子51間進行數(shù)據(jù)輸入輸出的單元陣列的范圍。為了選擇存儲單元陣
6列10的字符線WL及位線BL，分別設有列譯碼器12及行譯碼器15。控制電路11進行數(shù)據(jù) 寫入、擦除及讀出的序列控制。被控制電路控制的高電壓產(chǎn)生電路13產(chǎn)生數(shù)據(jù)改寫、擦除、 讀出用的升壓后的高電壓或中間電壓。 輸入輸出緩沖器50用于數(shù)據(jù)的輸入輸出及地址信號的輸入。也就是通過輸入輸 出緩沖器50及數(shù)據(jù)線52，進行輸入輸出端子51與分頁緩沖器14之間的數(shù)據(jù)傳送。由輸 入輸出端子51所輸入的地址信號保存于地址寄存器18并送往列譯碼器12及行譯碼器15 解碼。由輸入輸出端子51也輸入操作控制的指令。輸入的指令譯碼后保存于指令寄存器 17，藉此控制控制電路11。芯片啟動(chip enable)信號CEB、指令鎖存器啟動(command latchenable)信號CLE、地址鎖存器啟動(address latch enable)信號ALE、寫入啟動信號 WEB、讀出啟動信號REB等的外部控制信號被操作邏輯控制電路19取出，產(chǎn)生對應操作模式 的內(nèi)部控制信號。內(nèi)部控制信號用于在輸入輸出緩沖器50的數(shù)據(jù)鎖存器、傳送等的控制， 再被傳送至控制電路ll，進行操作控制。 分頁緩沖器14具備2個鎖存電路14a、14b，其組成能夠?qū)嵭卸嘀挡僮鳈C能與快取 機能的切換。也就是在1個存儲單元存儲1位的2個啟始電壓值數(shù)據(jù)的情況下具備快取機 能，在1個存儲單元存儲2位的4個啟始電壓值數(shù)據(jù)的情況下，能具備快取機能，而且雖然 被地址(address)所限制，但還能使快取機能有效。 接著以下說明本發(fā)明的一個實施例的改良后的分頁緩沖器14的組成架構(gòu)。其中 關于分頁緩沖器14的數(shù)據(jù)控制由圖1的控制電路實行。 圖3(a)是顯示現(xiàn)有技術(shù)例的存儲單元陣列10及分頁緩沖器14A的組成方塊圖， 圖3(b)是實施例的存儲單元陣列IO及分頁緩沖器14的組成方塊圖。在以下的圖中，分頁 緩沖器簡略以PB來表示，位線簡略以BL來表示。 如圖3(a)所示的現(xiàn)有技術(shù)例的分頁緩沖器14A，在16條位線的情況下，由分頁緩 沖單元與位線選擇器的組合配置了 7組而成，也就是對各位線配置個別的分頁緩沖單元， 合計共需要296個晶體管。相對于此，如圖3(b)所示，實施例中的分頁緩沖器14是由位線 選擇器14s、分頁緩沖單元電路14u、l個鎖存電路14v-l所組成，也就是對于16條位線設 置1個位線選擇器14s加以選擇，再加上現(xiàn)有技術(shù)部份的基本分頁緩沖電路14u及1個鎖 存電路14v-l所組成。在這個情況下合計的晶體管數(shù)為216個，成功地大幅削減了電路規(guī) 模。其中以上的例子中，對于16條位線配置4組分頁緩沖單元，但對于16條位線配置2組 分頁緩沖單元的情況下可使合計的晶體管數(shù)減為169個。 圖4是顯示實施例的分頁緩沖器14的組成方塊圖。圖4中分頁緩沖單元電路14u 包含2個鎖存器Ll 、L2，通過位線選擇器14s連接至位線。在此，來自鎖存器Ll的感應信號 會輸出至行譯碼器15。本實施例中，除了鎖存器L2夕卜，因應位線的增加將鎖存器L3、L4、… 連接于連接點SNS的線與總線BO之間，利用總線BO將鎖存器L2、L3、L4、…的數(shù)據(jù)以時域 分割多任務的方式傳送。其中如圖20的變形例可利用總線B0、B1、B2、…分別傳送各鎖存 器L2、L3、L4、…的數(shù)據(jù)。 圖4的分頁緩沖器14中，例如將分頁容量設為2KB，各鎖存器Ll L4的容量則設 為一半的1KB的情況下，當要讀出2KB的分頁數(shù)據(jù)的時候，從存儲單元中讀出前半的1KB，將 其感應數(shù)據(jù)傳送至鎖存器L2后，在數(shù)據(jù)輸出至總線B1的期間，將后半的1KB的感應數(shù)據(jù)通 過連接點SNS回避至鎖存器L3中暫待，藉此實現(xiàn)讀出操作。其中關于該操作之后再詳細說明。而將2KB的分頁數(shù)據(jù)寫入至存儲單元時，先將前半的1KB數(shù)據(jù)儲存至鎖存器L2中，當
鎖存器L2滿了以后開始寫入操作，在該寫入操作期間，將后半的1KB數(shù)據(jù)通過連接點SNS
回避至鎖存器L3中暫待，藉此實現(xiàn)寫入操作。其中關于該操作之后再詳細說明。 圖17是表示現(xiàn)有技術(shù)例與實施例的位線電壓施加條件表。其中即使將分頁緩沖
器14的架構(gòu)變更成像本實施例一樣，該位線的電壓施加條件也不會改變。 圖18是表示現(xiàn)有技術(shù)例與實施例的數(shù)據(jù)輸入輸出的操作時間表。由圖18中可知，
隨著分頁大小的增大，數(shù)據(jù)的輸入輸出時間也會增大，而能夠忽略內(nèi)部感應時間。在這個情
況下，如上所述我們能夠嘗試藉由將總線B0、B1時域分割多任務來縮短操作的時間。 圖5是顯示圖4的分頁緩沖器14的詳細構(gòu)造電路圖。其中在圖5中值得注意的
是圖標1對位線有1位的鎖存器L1、L2，實際的分頁緩沖器14(本實施例)中，16條位線下
鎖存器Ll、 L2會分別配置1KB的份量。 圖5中，對于1對位線BL[O] 、BL[1]，設置由4個晶體管Ql Q4組成位線選擇器 14s。如本實施例設置1個鎖存電路14v-l時，能夠增設1對位線BL[2] 、 BL[3]，對此位線 選擇器14s中設有4個晶體管Ql Q4。而再增加1個鎖存電路14v-2 (可以更具備增設用 的鎖存電路)時，能夠增設1對位線BL[4] 、BL[5]，對此位線選擇器14s中設有4個晶體管 Ql Q4。在此晶體管Q3、Q4為了將選擇到的1條位線連接至分頁緩沖單元電路14u，是只 有其中一邊會開啟的位線選擇用開關。晶體管Q1、Q2為了將非選擇的1條位線連接至接地 電位VIRPWR是只有其中一邊會開啟的位線選擇用開關。 分頁緩沖單元電路14u為現(xiàn)有技術(shù)的電路，其組成具備分別由2個反向器構(gòu)成的 2個鎖存器L1、L2及l(fā)l個晶體管Qll Q21。在此晶體管Qll是將位線與分頁緩沖單元電 路14u切換于連接或不連接的開關，晶體管Q12是電壓控制用晶體管，晶體管Q13是預充電 壓用晶體管，晶體管Q14、 Q19、 Q20、 Q21是數(shù)據(jù)傳送控制用晶體管，晶體管Q15 Q18是寫 入高電壓施加用晶體管。此電路14u在鎖存器L1、L2之間能夠通過連接點SNS進行數(shù)據(jù)傳 送。 鎖存電路14v-l的構(gòu)成具備2個反向器組成的鎖存器L3與數(shù)據(jù)傳送用晶體管 Q41 Q43，鎖存器L2與鎖存器L3之間可以進行數(shù)據(jù)傳送。而增設用鎖存電路14v_2的構(gòu) 成具備2個反向器組成的鎖存器L4與數(shù)據(jù)傳送用晶體管Q51 Q53，鎖存器L2與鎖存器 L4之間可以進行數(shù)據(jù)傳送。其中也可以再增設鎖存器L5、 L6。 圖19是顯示現(xiàn)有技術(shù)例、實施例及變形例的各鎖存器Ll L5的容量表。圖19 中，像實施例一樣將分頁緩沖器14的容量變?yōu)楝F(xiàn)有技術(shù)例的1/2的情況下，各鎖存器L1 L5的容量是1KB。而在變形例中，將分頁緩沖器14的容量變?yōu)楝F(xiàn)有技術(shù)例1/4的情況下， 各鎖存器L1 L5的容量為512B。由圖19可以得知，鎖存器L2 L5的容量不會改變。其 中例如將2KB的分頁數(shù)據(jù)做16分割的情況下，鎖存器L2以后的鎖存電路必須有16個。
接著以下說明使用實施例的分頁緩沖器14的NAND型快閃EEPROM的讀出及寫入 序列。 實施例1 : 圖6(a)是顯示現(xiàn)有技術(shù)例的電性數(shù)據(jù)模式A(2KB的分頁容量)，圖6(b)是顯示 圖6(a)的數(shù)據(jù)讀出序列的時間流程圖。圖ll是對應圖6(b)的現(xiàn)有技術(shù)例的讀出序列的 詳細時間流程圖。其中在圖11中，*表示位線的電荷不實際放電的話不會變?yōu)?。
圖6(a)中，2KB的分頁數(shù)據(jù)不做分割，由1個數(shù)據(jù)A所構(gòu)成。在圖6(b)的讀出序 列中，表示連接點SNS及鎖存器L1、 L2的數(shù)據(jù)。該讀出序列中，首先感應數(shù)據(jù)A，在連接點 SNS的數(shù)據(jù)A傳送至鎖存器L1后，由鎖存器L1傳送至鎖存器L2。然后輸出數(shù)據(jù)A。而在圖 11的讀出序列中，首先在位線初始化后進行預充，放電后數(shù)據(jù)被感應由存儲單元輸出。在此 要讀出2KB的數(shù)據(jù)的操作時間以下式表示。
[式1]
讀出操作時間 = 30ii secXl(感應時間)+60ii secXl(數(shù)據(jù)輸出時間)
+100!^60乂2(數(shù)據(jù)控制時間)
=90.2iisec (1) 圖7(a)是顯示實施例l的電性數(shù)據(jù)模式A、B(lKB+lKB的分頁容量)，圖7(b)是 顯示圖7(a)的數(shù)據(jù)讀出序列的時間流程圖。圖12是對應圖7(b)的實施例1的讀出序列 的詳細時間流程圖。其中在圖12中，*表示位線的電荷不實際放電的話不會變?yōu)?。
圖7(a)中，2KB的分頁數(shù)據(jù)由2個分割數(shù)據(jù)A、 B所構(gòu)成。在圖7(b)的讀出序列 中，顯示出連接點SNS及鎖存器L1、L2、L3的數(shù)據(jù)。在該讀出序列中，首先感應數(shù)據(jù)A，在連 接點SNS的數(shù)據(jù)A傳送至鎖存器Ll后，由鎖存器Ll傳送至鎖存器L2。然后輸出數(shù)據(jù)A。 在此同時感應數(shù)據(jù)B，在連接點SNS的數(shù)據(jù)B傳送至鎖存器Ll后，由鎖存器Ll傳送至鎖存 器L3。然后輸出數(shù)據(jù)B。如以上說明，實施例1中數(shù)據(jù)A的輸出與數(shù)據(jù)B的感應可以同時 進行。 而圖12的讀出序列中，與圖11的比較例相比1個分頁緩沖器會將2條位線BL
、 BL[2]分2次來感應。在不具有鎖存器L3的圖11的現(xiàn)有技術(shù)例中，位線BL[O]讀出完成 后，鎖存器L2的數(shù)據(jù)的輸出若沒有結(jié)束，就不會進入位線BL[2]的數(shù)據(jù)讀取操作，而在實施 例1中藉由設置鎖存器L3，使數(shù)據(jù)A的輸出與數(shù)據(jù)B的感應能夠同時地進行。在此要讀出 2KB的數(shù)據(jù)的操作時間以下式表示。
[式2]
讀出操作時間 = 30ii secX3(感應時間及數(shù)據(jù)輸出時間) +100!^60乂4(數(shù)據(jù)控制時間) =90.4iisec (2) 比較式1、式2的操作時間，兩者實質(zhì)為同一時間。 圖13是實施例1的變形例的一起讀出序列的詳細時間流程圖。在圖13中，*表 示位線的電荷不實際放電的話不會變?yōu)?。 圖13的一起讀出序列中，具有使用1個分頁緩沖器1次感應2條位線BL
、BL [2] 的特征。由圖13可知，對于2條位線BL
、BL[2]會同時進行位線的初始化、預充電壓、感 應。在該一起讀出序列中，操作變得復雜，但卻有占有操作中大半時間的位線預充/放電僅 l次就能完成的特有效果。
實施例2 圖8(a)是顯示現(xiàn)有技術(shù)例的電性數(shù)據(jù)模式A(2KB的分頁容量)，圖8(b)是顯示 圖8(a)的數(shù)據(jù)寫入序列的時間流程圖。圖14是對應圖8(b)的現(xiàn)有技術(shù)例的寫入序列的詳細時間流程圖。其中在圖14中，為了寫入控制的說明，圖式省略對鎖存器L2、 L3的寫入 數(shù)據(jù)輸入及驗證。 圖8(a)中，2KB的分頁數(shù)據(jù)不做分割，由1個數(shù)據(jù)A所構(gòu)成。在圖8(b)的寫入序
列中，表示連接點SNS及鎖存器L1、L2的數(shù)據(jù)。該寫入序列中，首先將寫入數(shù)據(jù)A輸入鎖存
器L2，在鎖存器L2的數(shù)據(jù)A傳送至鎖存器Ll后，反轉(zhuǎn)鎖存器Ll的數(shù)據(jù)(該反轉(zhuǎn)處理可以
預先在外部電路實行，以下相同)。然后為了寫入寫入數(shù)據(jù)A進行施壓(stress)處理及驗
證處理。而如表示于圖14的寫入序列，數(shù)據(jù)輸入后進行預充電壓、數(shù)據(jù)傳送、寫入。在此要
寫入2KB的數(shù)據(jù)的操作時間以下式表示。 [式3] 寫入操作時間 = 60ii secXl(數(shù)據(jù)輸入時間) +300ii secXl(寫入施壓及驗證時間) +100!^60乂2(數(shù)據(jù)控制時間) = 360.2iisec (3) 圖9(a)是顯示實施例2的電性數(shù)據(jù)模式A、B(lKB+lKB的分頁容量)，圖9(b)是 顯示圖9(a)的數(shù)據(jù)寫入序列的時間流程圖。圖15是對應圖9(b)的實施例2的寫入序列 的詳細時間流程圖。其中在圖15中，為了寫入控制的說明，圖中省略了對鎖存器L2、 L3的 寫入數(shù)據(jù)輸入及驗證。 在圖9(a)中，2KB的分頁數(shù)據(jù)由2個分割數(shù)據(jù)A、B所構(gòu)成。在圖9(b)的寫入序 列中，寫入數(shù)據(jù)A輸入鎖存器L2，再由鎖存器L2傳送至鎖存器Ll后，將鎖存器Ll的數(shù)據(jù)反 轉(zhuǎn)。接著為了使用數(shù)據(jù)A進行寫入，在執(zhí)行施壓處理與驗證處理的同時寫入數(shù)據(jù)B輸入鎖 存器L3。鎖存器L3的數(shù)據(jù)傳送至鎖存器Ll后，將鎖存器Ll的數(shù)據(jù)進行反轉(zhuǎn)，為了使用數(shù) 據(jù)B進行寫入，執(zhí)行施壓處理及驗證處理。如以上說明，實施例2中數(shù)據(jù)A的寫入與數(shù)據(jù)B 的數(shù)據(jù)輸入可以同時進行。 而圖15的寫入序列中，與圖14的比較例相比1個分頁緩沖器會將2條位線BL
、
BL[2]分2次來寫入。在圖15中各位線的寫入處理依序進行數(shù)據(jù)輸入、預充電壓、數(shù)據(jù)傳
送、寫入的施壓處理。因此，在沒有鎖存器L3的圖14的現(xiàn)有技術(shù)例中，位線BL[O]寫入完
成后，鎖存器L2的數(shù)據(jù)的輸入若沒有結(jié)束，就不會進行位線BL[2]的寫入操作，而在實施例
2中藉由設置鎖存器L3，使數(shù)據(jù)A的寫入與數(shù)據(jù)B的數(shù)據(jù)輸入能夠同時地進行。在此要寫
入2KB的數(shù)據(jù)的操作時間以下式表示。[式4] 寫入操作時間 = 30ii secXl(數(shù)據(jù)輸入時間) +300ii secX2(寫入施壓及驗證時間) +100!1860乂4(數(shù)據(jù)控制時間) = 660.4iisec (4) 比較式3、式4的操作時間，實施例2因為分割的寫入所以需要2倍的操作時間。
實施例3 圖10(a)是顯示實施例3的電性數(shù)據(jù)模式A、B(lKB+lKB的分頁容量)，圖10(b)是顯示圖10(a)的數(shù)據(jù)寫入序列的時間流程圖。圖16是對應圖10(b)的實施例3的寫入序 列的詳細時間流程圖。在實施例2是分割寫入，但在實施例3是一次寫入的例子。其中在 圖16中，為了寫入控制的說明，圖中省略了對鎖存器L2、L3的寫入數(shù)據(jù)輸入及驗證。
在圖10(a)中，2KB的分頁數(shù)據(jù)由2個分割數(shù)據(jù)A、B所構(gòu)成。在圖10(b)的寫入 序列中，寫入數(shù)據(jù)A輸入鎖存器L2，再由鎖存器L2傳送至鎖存器Ll后，將鎖存器Ll的數(shù)據(jù) 反轉(zhuǎn)。接著將數(shù)據(jù)A設定至位線的同時將寫入數(shù)據(jù)B輸入鎖存器L3。然后將鎖存器L3的 寫入數(shù)據(jù)B傳送至鎖存器Ll后反轉(zhuǎn)，將數(shù)據(jù)B設定至位線，為了對寫入數(shù)據(jù)A及B進行寫 入，同時執(zhí)行施壓處理及驗證處理。如以上說明，實施例3中2個數(shù)據(jù)可以同時進行寫入。
而圖16的寫入序列中，與圖15的實施例2相比，具有1個分頁緩沖器會依序?qū)懭?2條位線BL
、BL[2]的特征。在圖16中依序執(zhí)行數(shù)據(jù)輸入、預充電壓、數(shù)據(jù)傳送、寫入的 施壓處理。實施例3比起實施例2操作較為復雜，但具有占操作中大半時間的位線的施壓 處理能夠一次完成的特有效果。在此要寫入2KB的數(shù)據(jù)的操作時間以下式表示。
[式5]
寫入操作時間
= 30ii secXl(數(shù)據(jù)輸入時間) +(10ii secX2+20ii secXl)(對位線的數(shù)據(jù)設定與數(shù)據(jù)輸入)
+300ii secXl(寫入施壓及驗證時間)
+100!^60乂4(數(shù)據(jù)控制時間)
= 370.4iisec (5) 比較式4、式5的操作時間，實施例3比起實施例2大幅減少了操作時間。而比較 式5、式6的操作時間，實施例3能夠具有與現(xiàn)有技術(shù)例大約相同的操作時間。
如以上說明，根據(jù)本實施例的分頁緩沖器14(連接至非易失性存儲單元陣列10， 在既定分頁單位的數(shù)據(jù)寫入及讀出存儲單元陣列io時，將數(shù)據(jù)暫時的儲存)，對于多條位 線，設有包括l個位線選擇器14s、包含2個鎖存器Ll、L2的分頁緩沖單元電路14u、及包含 鎖存器L3的至少1個鎖存電路14v-l。位線選擇器14s選擇1條位線，將其連接至分頁緩 沖單元電路14u。鎖存器L1將由被選擇的位線的存儲單元中讀出的數(shù)據(jù)暫時地儲存，并通 過鎖存器L2或L3輸出；另外將寫入數(shù)據(jù)通過鎖存器L2或L3輸入并暫時儲存后將其反轉(zhuǎn)， 再輸出至選擇的位線的存儲單元進行寫入。因此，與現(xiàn)有技術(shù)比較起來，能夠在實質(zhì)上相同 的操作時間下，大幅減少分頁緩沖電路的電路規(guī)模。
[產(chǎn)業(yè)上利用的可能性] 如以上詳細說明，根據(jù)本發(fā)明用于非易失性半導體存儲裝置的分頁緩沖電路及其 控制電路，因為對多條位線，設有包括1個位線選擇器、含有第1及第2鎖存器的1個分頁 緩沖單元電路、及第3鎖存器的至少1個鎖存電路，所以跟現(xiàn)有技術(shù)比較起來，能夠在實質(zhì) 上相同的操作時間下，大幅減少分頁緩沖電路的電路規(guī)模。
權(quán)利要求
一種非易失性半導體存儲裝置用的分頁緩沖電路，連接非易失性存儲器陣列，在既定分頁單位的數(shù)據(jù)寫入及讀出存儲單元陣列時，將數(shù)據(jù)暫時地儲存，其中上述分頁緩沖電路的特征包括對于多條位線，設有包含1個位線選擇器、含有第1及第2鎖存器的1個分頁緩沖單元電路、及第3鎖存器的至少1個鎖存電路；上述位線選擇器選擇上述多條位線中的1條，連接至上述分頁緩沖單元電路；以及具備控制電路，進行控制使得上述第1鎖存器暫時地儲存從被選擇的位線的存儲單元讀出的數(shù)據(jù)，并通過上述第2鎖存器或上述第3鎖存器輸出，另一方面，上述第1鎖存器將通過上述第2鎖存器或上述第3鎖存器輸入的寫入數(shù)據(jù)暫時儲存后，輸出至被選擇的位線的存儲單元進行寫入。
2. 如權(quán)利要求1所述的非易失性半導體存儲裝置用的分頁緩沖電路，其中上述控制電路會同時進行將上述被選擇的位線的存儲單元中讀出的第1數(shù)據(jù)從上述第1鎖存器經(jīng)由上述第2鎖存器輸出，以及從下一個被選擇的位線的存儲單元感應第2數(shù)據(jù)。
3. 如權(quán)利要求1所述的非易失性半導體存儲裝置用的分頁緩沖電路，其中上述控制電路會同時進行將儲存的第1寫入數(shù)據(jù)由上述第1鎖存器向被選擇的位線的存儲單元輸出以進行寫入，以及將被輸入的第2寫入數(shù)據(jù)輸入第3鎖存器。
4. 如權(quán)利要求1所述的非易失性半導體存儲裝置用的分頁緩沖電路，其中上述控制電路會在將儲存的第1寫入數(shù)據(jù)設定至被選擇的位線，將儲存的第2寫入數(shù)據(jù)設定至下一條被選擇的位線后，同時寫入上述第1寫入數(shù)據(jù)及上述第2寫入數(shù)據(jù)。
5. —種非易失性半導體存儲裝置用的分頁緩沖電路的控制方法，上述分頁緩沖電路連接非易失性存儲器陣列，在既定分頁單位的數(shù)據(jù)寫入及讀出存儲單元陣列時，將數(shù)據(jù)暫時的儲存，上述非易失性半導體存儲裝置用的分頁緩沖電路的控制方法包括對于多條位線，設有包含1個位線選擇器、含有第1及第2鎖存器的1個分頁緩沖單元電路、及第3鎖存器的至少1個鎖存電路，上述位線選擇器選擇上述多條位線中的1條，連接至上述分頁緩沖單元電路，進行控制使得上述第1鎖存器暫時地儲存從被選擇的位線的存儲單元讀出的數(shù)據(jù)，并通過上述第2鎖存器或上述第3鎖存器輸出，另一方面，上述第1鎖存器將通過上述第2鎖存器或上述第3鎖存器輸入的寫入數(shù)據(jù)暫時儲存后，輸出至被選擇的位線的存儲單元進行寫入的控制步驟。
6. 如權(quán)利要求5所述的非易失性半導體存儲裝置用的分頁緩沖電路的控制方法，上述控制步驟會同時進行將上述被選擇的位線的存儲單元中讀出的第1數(shù)據(jù)從上述第1鎖存器經(jīng)由上述第2鎖存器輸出，以及從下一個被選擇的位線的存儲單元感應第2數(shù)據(jù)。
7. 如權(quán)利要求5所述的非易失性半導體存儲裝置用的分頁緩沖電路的控制方法，其中上述控制步驟會同時進行將儲存的第1寫入數(shù)據(jù)由上述第1鎖存器往被選擇的位線的存儲單元輸出以進行寫入，以及將被輸入的第2寫入數(shù)據(jù)輸入第3鎖存器。
8. 如權(quán)利要求5所述的非易失性半導體存儲裝置用的分頁緩沖電路的控制方法，其中上述控制步驟會在將儲存的第1寫入數(shù)據(jù)設定至被選擇的位線，將儲存的第2寫入數(shù)據(jù)設定至下一條被選擇的位線后，同時寫入上述第1寫入數(shù)據(jù)及上述第2寫入數(shù)據(jù)。
全文摘要
本發(fā)明涉及非易失性半導體存儲裝置用的分頁緩沖電路及其控制方法。分頁緩沖電路14連接非易失性存儲器陣列10，在既定分頁單位的數(shù)據(jù)寫入及讀出存儲單元陣列10時，將數(shù)據(jù)暫時地儲存，該分頁緩沖電路14中對于多條位線，設有包含1個位線選擇器14s、含2個鎖存器L1、L2的分頁緩沖單元電路14u、及鎖存器L3的至少1個鎖存電路14v-1。位線選擇器14s選擇上述多條位線中的1條，連接至上述分頁緩沖單元電路14u，鎖存器L1暫時地儲存從被選擇的位線的存儲單元讀出的數(shù)據(jù)，并通過鎖存器L2或L3輸出，另一方面，上述鎖存器L1將通過鎖存器L2或L3輸入的寫入數(shù)據(jù)暫時儲存后，輸出至被選擇的位線的存儲單元進行寫入。
文檔編號G11C16/06GK101740124SQ20091020939
公開日2010年6月16日 申請日期2009年11月6日 優(yōu)先權(quán)日2008年11月6日
發(fā)明者村上洋樹 申請人:力晶半導體股份有限公司